CN101989603B - 具有掩埋栅的半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件，包括：第一区和第二区；配置在第一区中的掩埋栅；以及围绕第一区的防氧化阻挡层。
Description
相关申请的交叉引用
本申请主张于2009年7月31日提交的韩国专利申请No.10-2009-0070992的优先权，其全部内容通过引用并入本文中。
技术领域
本发明的示范性实施例涉及一种半导体器件，尤其是涉及一种具有掩埋栅的半导体器件及其制造方法。
背景技术
最近，已开发出诸如动态随机存取存储器(DRAM)的半导体器件的制造工艺而提高集成密度。当通过制造掩埋栅来增加半导体器件的集成密度时，已试图利用各种方法来确保半导体器件的可靠性。掩埋栅也称为掩埋字线。
掩埋栅能够通过将栅或字线埋设在半导体衬底内部而显著地减少在字线与位线之间的寄生电容。因此，应用掩埋栅能够大幅地改善半导体器件的电压读出操作的可靠性。
而在包括掩埋栅的半导体器件中，用于掩埋栅的水平空间相当小，无法使用将低电阻金属层配置在多晶硅层上的双层结构。因此，在制造掩埋栅时，可以使用低电阻金属层作为栅电极，而不在栅电介质层上形成多晶硅层。
图1是现有的具有掩埋栅的半导体器件的剖面图。
参见图1，现有的半导体器件可以包括半导体衬底11，其中限定了第一区101和第二区102。第一区101是存储单元区，而第二区102是外围电路区。
可以将隔离层12形成在第一区101和第二区102中以便将形成在各个区域中的元件隔离。隔离层12在各个区域中限定多个有源区13。
在第一区101中，可以同时刻蚀有源区13和隔离层12而形成有源区沟槽14A和隔离层沟槽14B。接着，可以形成部分地填充有源区沟槽14A和隔离层沟槽14B的掩埋栅16。换言之，掩埋栅16可以在已形成于有源区13中的有源区沟槽14A的一部分中形成，并且也可以在已形成于隔离层12中的隔离层沟槽14B的一部分中形成。因为可以通过同时刻蚀有源区13和隔离层12来形成有源区沟槽14A和隔离层沟槽14B，所以它们可以在相同方向上延伸。
另外，可以将层间电介质层17形成在掩埋栅16上以对有源区沟槽14A和隔离层沟槽14B的剩余部分进行间隙填充(gap-fill)。再者，可以将栅电介质层15形成在掩埋栅16与有源区沟槽14A以及隔离层沟槽14B之间。
在如上述的现有的半导体器件中，在掩埋栅16的特性上存有顾虑。虽然未图示，但在诸如氧化工艺的各种的后续的热工艺期间，掩埋栅16可能会发生劣化(degraded)。
发明内容
本发明的示范性实施例涉及一种能够防止掩埋栅在诸如氧化工艺的后续的热工艺期间发生劣化的半导体器件及其制造方法。
根据本发明的一个示范性实施例，一种半导体器件包括：第一区和第二区；配置在第一区中的掩埋栅；以及围绕第一区的防氧化阻挡层。
根据本发明的另一个示范性实施例，一种半导体器件包括：第一区和第二区；配置在第一区中的掩埋栅；围绕第一区的防氧化阻挡层；以及覆盖第一区的上部的防氧化层。
根据本发明的另一个示范性实施例，一种制造半导体器件的方法包括以下步骤：制备具有第一区和第二区的衬底；形成围绕第一区的防氧化阻挡层；以及在第一区中形成掩埋栅。
根据本发明的另一个示范性实施例，一种制造半导体器件的方法包括以下步骤：制备具有第一区和第二区的衬底；形成围绕第一区的防氧化阻挡层；在第一区中形成掩埋栅；以及形成覆盖第一区的上部的防氧化层。
第一区可以包括存储单元区，而第二区可以包括外围电路区。防氧化阻挡层可以包括硅，且防氧化阻挡层可以具有范围为从约1nm至约300nm的宽度。防氧化层可以包括氮化物层。
附图说明
图1是现有的具有掩埋栅的半导体器件的剖面图。
图2A是根据本发明的第一示范性实施例的存储单元区和外围电路区的平面图。
图2B是在存储单元区与外围电路区之间的边界区(在图2A中附图标记“A”标示)的平面图。
图2C是沿着图2B的线B-B’截取的剖面图。
图2D是沿着图2B的线C-C’截取的剖面图。
图3A是根据本发明的第二示范性实施例的存储单元区和外围电路区的平面图。
图3B是在存储单元区与外围电路区之间的边界区(在图3A中附图标记“A2”标示)的平面图。
图3C是沿着图3B的线B2-B2’截取的剖面图。
图3D是沿着图3B的线C2-C2’截取的剖面图。
图4A至4F是表示本发明的第二示范性实施例的制造方法的沿着图3B的线B2-B2’截取的剖面图。
图5A至5F是表示本发明的第二示范性实施例的制造方法的沿着图3B的线C2-C2’截取的剖面图。
具体实施方式
下面将参照附图而更详细地描述本发明的示范性实施例。然而，本发明可以以不同的形式实施且不应被视为受限于本文所述的示范性实施例。更确切地说，提供这些实施例是为了使本说明书更加彻底和完整，且将本发明的范围完全传达给本技术领域的技术人员。在本说明书的全文中，在本发明的各个附图和示范性实施例中类似的附图标记代表类似的元件。
附图并非按比例绘制，且在某些情况下为了清楚表示示范性实施例的特征而可能将比例夸大。当第一层被指为是在第二层“上”或在衬底“上”时，并非只指将第一层直接形成在第二层或衬底上的情况，也指在第一层与第二层或衬底之间存在第3层的情况。
根据本发明的示范性实施例，将防氧化阻挡层形成为围绕形成有掩埋栅的第一区，由此防止掩埋栅在诸如氧化工艺的后续的热工艺期间发生劣化。下面，将第一区称作“存储单元区”，且将与第一区相邻的第二区称作“外围电路区”。
图2A是根据本发明的第一示范性实施例的存储单元区和外围电路区的平面图，图2B是在存储单元区与外围电路区之间的边界区(在图2A中以附图标记“A”标示)的平面图。
参见图2A，将存储单元区201和外围电路区202配置成彼此相邻，并形成围绕存储单元区201的防氧化阻挡层203。将防氧化阻挡层203形成在外围电路区202与存储单元区201之间的边界区。在另一个示范性实施例中，可以将防氧化阻挡层203形成在外围电路区202中以围绕存储单元区201的边缘。
参见图2B，将由隔离层205所限定的有源区206A和206B形成在存储单元区201和外围电路区202中。形成在存储单元区201中的有源区206A和形成在外围电路区202中的有源区206B在尺寸和形状上可以不同。
在存储单元区202中，形成多个掩埋栅207以填充通过刻蚀有源区206A和隔离层205所形成的沟槽。可以将掩埋栅207形成为线型图案(line-typepattern)，其中掩埋栅207形成彼此平行且分开一定距离的线形结构(linearstructure)。
另外，如图2B所示，可以将防氧化阻挡层203形成在外围电路区202与存储单元区201之间的边界区中。
图2C是沿着图2B的线B-B’截取的剖面图，图2D是沿着图2B的线C-C’截取的剖面图。
参见图2C和2D，制备半导体衬底21。在半导体衬底21中，限定了存储单元区201和外围电路区202。将隔离层205形成在存储单元区201和外围电路区202中以便将形成在各个区域中的元件隔离。隔离层205可以在各个区域中限定多个有源区206A和206B。
在存储单元区201中，可以同时刻蚀有源区206A和隔离层205以形成有源区沟槽26A和隔离层沟槽26B。接着，形成部分地填充有源区沟槽26A和隔离层沟槽26B的掩埋栅207。换言之，掩埋栅207在已形成于有源区206A中的有源区沟槽26A的一部分中形成，并且也在已形成于隔离层205中的隔离层沟槽26B的一部分中形成。另外，可以将有源区沟槽26A和隔离层沟槽26B形成为在相同方向上延伸。例如，有源区沟槽26A可以具有平行于隔离层沟槽26B的线状(linear shape)。然而，形成在隔离层205中的隔离层沟槽26B可以比形成在有源区206A中的有源区沟槽26A更深。
此外，将层间电介质层28形成在掩埋栅207上以对有源区沟槽26A和隔离层沟槽26B的剩余部分进行间隙填充。再者，可以将栅电介质层27形成在掩埋栅207与有源区沟槽26A以及隔离层沟槽26B之间。
掩埋栅207包括选自氮化钛(TiN)层、氮化钽(TaN)层、碳氮化钽(TaCN)层、氮化钨(WN)层和钨(W)层中的至少一个金属层。因此，掩埋栅207的薄层电阻(Rs)被显著地减小，因而，可以将掩埋栅207形成在亚30-nm沟槽中。例如，掩埋栅207可以具有堆叠有氮化钛(TiN)层和钨(W)层的结构。在此情况下，可以使用原子层沉积(ALD)来形成氮化钛层。
层间电介质层28可以具有包括氧化物层或氮化物层的单层结构。氧化物层可以包括旋涂电介质(SOD)层，并且具体地，可以使用聚硅氮烷(PSZ)来形成SOD层。或者，当层间电介质层28为氮化物层时，氮化物层可以包括氮化硅层。
将外围电路区202配置成与存储单元区201相邻，并且形成围绕存储单元区201的防氧化阻挡层203。更具体而言，将防氧化阻挡层203形成在存储单元区201与外围电路区202的间的边界区中。在另一个实施例中，可以将防氧化阻挡层203形成在外围电路区202的边缘以围绕存储单元区201。
根据本发明第一示范性实施例，当在外围电路区202上执行后续的热工艺时，防氧化阻挡层203能防止掩埋栅207发生劣化。
图3A是根据本发明的第二示范性实施例的存储单元区和外围电路区的平面图，图3B是在存储单元区与外围电路区之间的边界区(在图3A中以附图标记“A2”标示)的平面图。
参见图3A，将存储单元区301和外围电路区302配置成彼此相邻，并且形成围绕存储单元区301的防氧化阻挡层303。形成防氧化层304以覆盖存储单元区301。将防氧化阻挡层303形成在外围电路区302与存储单元区301之间的边界区中。在另一个实施例中，可以将防氧化阻挡层303形成在外围电路区302中以围绕存储单元区301的边缘。
参见图3B，将由隔离层305所限定的有源区306A和306B形成在存储单元区301和外围电路区302中。形成在存储单元区301中的有源区306A和形成在外围电路区302中的有源区306B在尺寸和形状上可以不同。
在存储单元区302中，形成多个掩埋栅307以填充通过刻蚀有源区306A和隔离层305而形成的沟槽。可以将掩埋栅307形成为线型图案，其中掩埋栅307形成彼此平行且分开一定距离的线形结构。
另外，如图3B所示，可以将防氧化阻挡层303形成在外围电路区302与存储单元区301之间的边界区中。
图3C是沿着图3B的线B2-B2’截取的剖面图，图3D是沿着图3B的线C2-C2’截取的剖面图。
参见图3C和3D，制备半导体衬底31。在半导体衬底31中，限定了存储单元区301和外围电路区302。将隔离层305形成在存储单元区301和外围电路区302中以便将形成在各个区域中的元件隔离。隔离层305可以在各个区域中限定多个有源区306A和306B。
在存储单元区301中，可以同时刻蚀有源区306A和隔离层305以形成有源区沟槽36A和隔离层沟槽36B。接着，形成部分地填充有源区沟槽36A和隔离层沟槽36B的掩埋栅307。换言之，掩埋栅307在已形成于有源区306A中的有源区沟槽36A的一部分中形成，并且也在已形成于隔离层305中的隔离层沟槽36B的一部分中形成。另外，可以将有源区沟槽36A和隔离层沟槽36B形成为在相同方向上延伸。例如，有源区沟槽36A可以具有与隔离层沟槽36B平行的线形形状。然而，形成在隔离层305中的隔离层沟槽36B可以比形成在有源区306A中的有源区沟槽36A更深。
此外，将层间电介质层38形成在掩埋栅307上以对有源区沟槽36A和隔离层沟槽36B的剩余部分进行间隙填充。再者，可以将栅电介质层37形成在掩埋栅307与有源区沟槽36A以及隔离层沟槽36B之间。
掩埋栅307包括选自氮化钛(TiN)层、氮化钽(TaN)层、碳氮化钽(TaCN)层、氮化钨(WN)层和钨(W)层中的至少一个金属层。因此，掩埋栅307的片电阻(Rs)被显著地减小，因而，可以将掩埋栅307形成为亚30-nm沟槽。例如，掩埋栅307可以具有堆叠有氮化钛(TiN)层和钨(W)层的结构。在此情况下，可以使用原子层沉积(ALD)来形成氮化钛层。
层间电介质层38可以具有包括氧化物层或氮化物层的单层结构。氧化物层可以包括SOD层，并且具体地，可以使用聚硅氮烷(PSZ)来形成SOD层。或者，当层间电介质层38为氮化物层时，氮化物层可以包括氮化硅层。
将外围电路区302配置成与存储单元区301相邻，并且形成围绕存储单元区301的防氧化阻挡层303。更具体而言，将防氧化阻挡层303形成在存储单元区301与外围电路区302之间的边界区中。在另一个实施例中，可以将防氧化阻挡层303形成在外围电路区302的边缘以围绕存储单元区301。
另外，形成防氧化层304以覆盖存储单元区301的半导体衬底31。这样，防氧化层304防止掩埋栅307在诸如氧化工艺的后续的热工艺期间发生劣化。防氧化层304可以包括具有优良的防氧渗透效果的氮化物层，诸如氮化硅层。例如，防氧化层304可以是利用低压化学气相沉积(LPCVD)工艺所形成的氮化硅层，以使氮化硅层具有优良的抗氧化特性。防氧化层304可以具有范围为从约50至约500的厚度。
防氧化层304可以具有使其覆盖防氧化阻挡层303的宽度。换言之，防氧化层304的端部(end portions)可以延伸至形成在外围电路区302边缘的隔离层305。因为防氧化层304充分地覆盖防氧化阻挡层303和存储单元区301，所以可以进一步防止掩埋栅307的氧化。如图3C、3D所示，防氧化层304的端部可以从防氧化阻挡层303的边缘起沿外围电路区302的方向延伸一定的宽度N。宽度N可以为至少1nm或更大。如此，当覆盖防氧化阻挡层303的防氧化层304的宽度N为1nm或更大时，可以进一步防止氧化剂沿着防氧化层304与防氧化阻挡层303之间的界面扩散。
根据本发明的第二示范性实施例，当在外围电路区302上执行后续的热工艺时，防氧化阻挡层303能够防止掩埋栅307发生劣化。另外，防氧化层304能进一步防止掩埋栅307发生劣化。
图4A至4F是表示本发明第二示范性实施例的制造方法的沿着图3B的线B2-B2’截取的剖面图，图5A至5F是表示本发明的第二示范性实施例的制造方法的沿着图3B的线C2-C2’截取的剖面图。
参见图4A和5A，将衬垫层(pad layer)32形成在限定有存储单元区301和外围电路区302的半导体衬底31上。可以通过堆叠垫氧化物层和垫氮化物层来形成衬垫层32。
使用光致抗蚀剂层来形成隔离掩模33。形成隔离掩模33并同时形成用以形成防氧化阻挡层的阻挡层掩模33A。此时，阻挡层掩模33A被形成在存储单元区301与外围电路区302之间的边界区中，因而，具有围绕存储单元区301的环状。在另一个实施例中，可以将阻挡层掩模33A形成在外围电路区302的边缘，因而，类似地形成环状以围绕存储单元区301。
使用隔离掩模33和阻挡层掩模33A来刻蚀衬垫层32。然后，将半导体衬底31刻蚀至一定的深度。通过这些工艺，将用以形成隔离区的隔离沟槽34形成在半导体衬底31中。此外，利用阻挡层掩模33A来将防氧化阻挡层303形成在外围电路区302与存储单元区301之间的边界区中。防氧化阻挡层303是由与半导体衬底31相同的材料形成的。因此，当半导体衬底31为例如硅衬底时，防氧化阻挡层303为硅阻挡层。
防氧化阻挡层303的宽度D可以在约1nm至约300nm的范围内。例如，防氧化阻挡层303的厚度可以考虑在后续的栅氧化工艺期间、在外围电路区302上所期望的氧化程度而予以设定。当通过后续的栅氧化工艺所形成的栅电介质层具有1nm的厚度时，可以将防氧化阻挡层303形成为具有至少大于1nm的宽度。
参见图4B和5B，去除隔离掩模33并且沉积间隙填充绝缘层以对隔离沟槽34进行间隙填充。利用如化学机械抛光(CMP)的平坦化工艺来去除衬垫层32。因此，形成填充隔离沟槽34的隔离层305。被用作为隔离层305的间隙填充绝缘层可以包括诸如高密度等离子体(HDP)氧化物层或SOD层的氧化物层。在存储单元区301和外围电路区302中限定有源区306A和306B。形成在存储单元区301中的有源区306A与形成在外围电路区302中的有源区306B在形状、尺寸和取向上可以不同。
一旦形成隔离层305，则将防氧化阻挡层303形成在外围电路区302与存储单元区301之间的边界区中。
参见图4C和5C，要将掩埋栅埋入的有源区沟槽36A和隔离层沟槽36B(在此，亦称为“掩埋沟槽”)是通过使用硬掩模层35作为刻蚀阻挡层的刻蚀工艺而形成在存储单元区301中的。在此情况下，可以利用刻蚀隔离层305和有源区306A来形成掩埋沟槽36A和36B。另外，可以同时刻蚀隔离层305和有源区306A以形成掩埋沟槽36A和36B。因为掩埋栅通常具有线型图案，所以掩埋沟槽36A和36B也具有线型图案。由于掩埋沟槽36A和36B的线型图案，掩埋沟槽36A和36B可以在相同的线上跨过有源区306A和隔离层305。换言之，掩埋沟槽36A和36B的任何一个都可以跨过有源区306A和隔离层305两者。此外，形成在有源区306A中的掩埋沟槽36A和形成在隔离层305中的掩埋沟槽36B可以在相同的方向上延伸。换言之，形成在有源区306A中的掩埋沟槽36A和形成在隔离层305中的掩埋沟槽36B可以具有彼此平行的线形形状。然而，因为有源区306A的刻蚀选择性不同于隔离层305的刻蚀选择性，所以可以进一步刻蚀隔离层305。因此，形成在隔离层305的掩埋沟槽36B可能更深。例如，形成在有源区306A中的掩埋沟槽36A可以具有范围在从约1,000至约1,500的深度，而形成在隔离层305中的掩埋沟槽36B可以具有范围在从约1,500至约2,000的深度。
用以形成掩埋沟槽36A和36B的刻蚀工艺使用硬掩模层35作为刻蚀阻挡层。利用光致抗蚀剂图案(未图示)来将硬掩模层35图案化。硬掩模层35可以由具有关于半导体衬底31的高刻蚀选择性的材料形成，以便能使用硬掩模层35作为刻蚀阻挡层来刻蚀半导体衬底31。例如，硬掩模层35可以包括堆叠有氧化物层和氮化物层的结构。在刻蚀半导体衬底31前，可以把用来将硬掩模层35图案化的光致抗蚀剂图案剥离。
参见图4D和5D，将栅电介质层37形成在掩埋沟槽36A和36B的侧壁和底部表面上。可以通过将掩埋沟槽36A和36B的表面氧化来形成栅电介质层37。例如，可以单独地利用热氧化工艺或自由基氧化工艺(radical oxidationprocess)，或者以将它们组合的方式来执行氧化工艺。作为氧化工艺的结果，在半导体衬底31为硅衬底的情况下，可能会形成氧化硅(SixOy)层。另外，由氧化工艺所形成的氧化硅层可能被氮化。
将填充掩埋沟槽36A和36B的一部分的掩埋栅307形成在栅电介质层37上，并且形成层间电介质层38以对掩埋沟槽307的上部进行间隙填充。
下面将叙述一种形成掩埋栅307和层间电介质层38的方法。
在所获得的包括硬掩模层35的结构上沉积填充掩埋沟槽36A和36B的金属层。金属层可以包括选自氮化钛(TiN)层、氮化钽(TaN)层、碳氮化钽(TaCN)层、氮化钨(WN)层、和钨(W)层中的至少一层。也可以利用氮化钛(TiN)层和钨(W)层的叠层来形成金属层。
在金属层上执行诸如化学机械抛光(CMP)的平坦化工艺直到露出硬掩模层35(见图4C)的表面为止。然后通过回蚀工艺使金属层凹陷。因此，金属层会保留下来以便部分地填充掩埋沟槽36A和36B，且保留的金属层成为掩埋栅307。掩埋栅307可以具有范围为从约500至约1,300的高度。
层间电介质层38被形成在掩埋栅307上直到掩埋沟槽36A和36B的上部被进行间隙填充为止，并且被平坦化以露出硬掩模层35(见图4C)的表面。因此，层间电介质层38会保留在掩埋栅307上以对掩埋沟槽36A和36B的其余部分进行间隙填充。层间电介质层38可以包括氧化物层或氮化物层。氧化物层可以包括SOD层，并且具体地，可以使用聚硅氮烷(PSZ)来形成SOD层。或者，在层间电介质层38为氮化物层的情况下，氮化物层可以包括氮化硅层。此外，可以通过形成保形于掩埋沟槽36A和36B的氮化物薄层来形成层间电介质层38，然后利用氧化物层对掩埋沟槽36A和36B进行间隙填充。
在形成层间电介质层38后，去除硬掩模层35(见图4C)。例如，可以使用湿法刻蚀工艺来去除硬掩模层35。此外，此时可以部分地去除层间电介质层38以减小其高度。
参见图4E和5E，在形成层间电介质层38后，在包括存储单元区301和外围电路区302的半导体衬底31上形成防氧化层304。然后，使用覆盖存储单元区301的外围开口掩模(peripheral open mask)(未图示)来选择性地刻蚀防氧化层304。因此，覆盖存储单元区301的防氧化层304会保留下来。可以使用光致抗蚀剂层来形成外围开口掩模。
防氧化层304可以包括氮化物层。具体而言，防氧化层304可以是利用LPCVD工艺形成的具有优良的抗氧化特性的氮化硅层。防氧化层304可以具有范围为从约50至约500的厚度。
接着，为了将防氧化层304从外围电路区302去除，可以施加湿法刻蚀工艺或干法刻蚀工艺。
因为上述的防氧化层304覆盖存储单元区301的整个表面，所以能够在后续的热工艺期间保护存储单元区301和掩埋栅307。例如，防氧化层304可以防止在氧化气氛(oxidation atmosphere)中的氧化剂在后续的热工艺期间穿过层间电介质层38而扩散，由此防止掩埋栅307的劣化。
防氧化层304可以具有使其覆盖防氧化阻挡层303的宽度。换言之，防氧化层304的端部可以延伸至形成在外围电路区302边缘的隔离层305。因为防氧化层304充分地覆盖防氧化阻挡层303以及存储单元区301，所以可以进一步防止掩埋栅307的氧化。如图4E和5E所示，防氧化层304的端部可以从防氧化阻挡层303的边缘起在外围电路区302的方向上延伸一定的宽度N。宽度N可以为至少1nm或更大。如此，当覆盖防氧化阻挡层303的防氧化层304的宽度N为1nm或更大时，可以进一步防止氧化剂沿着防氧化层304与防氧化阻挡层303之间的界面扩散。
参见图4F和5F，去除外围开口掩模并执行后续的热工艺。
例如，后续的热工艺可以包括用以形成用于外围电路区302中的晶体管的外围栅电介质层39的栅氧化工艺。
因为当形成外围栅电介质层39时防氧化层304覆盖存储单元区301的整个表面，所以氧化剂不能穿过层间电介质层38(见附图标记①)。因此，能够防止在层间电介质层38下的掩埋栅307发生氧化。
此外，因为在外围电路区302与存储单元区301之间的边界区303中设置有防氧化阻挡层303，所以能够防止氧化剂扩散通过存储单元区301的有源区306A和隔离层305(见附图标记②)。因此，能够防止形成在存储单元区301的掩埋栅307发生氧化。
在用以形成外围栅电介质层39的氧化工艺期间，与隔离层305相邻的防氧化阻挡层303的侧壁可能被部分地氧化。然而，因为防氧化阻挡层303是根据外围栅电介质层39的厚度而形成为具有充分的宽度，所以防氧化阻挡层303能够耐受氧化工艺且继续地防止氧化剂渗透至存储单元区301。
根据本发明示范性实施例，即使将包括掩埋栅的半导体衬底曝露于诸如氧化工艺的后续的热工艺，也能够通过形成防氧化阻挡层来防止掩埋栅的劣化。再者，能够通过形成防氧化层来进一步防止掩埋栅的劣化。因此，可以确保形成在存储单元区中的单元晶体管的栅电介质层的可靠性并防止单元晶体管的特性的劣化。
虽然已就特定的实施例描述了本发明，但是对本技术领域的技术人员而言，在不背离由所附的权利要求所限定的本发明的精神和范围的情况下，将可以对本发明进行各种变更和修正。
Claims (37)
1.一种半导体器件，包括：
第一区和第二区；
在所述第一区和所述第二区中限定有源区的隔离层；
配置在所述第一区中的掩埋栅；以及
防氧化阻挡层，所述防氧化阻挡层围绕整个所述第一区以防止所述掩埋栅发生劣化，
其中，所述防氧化阻挡层被配置在所述第一区与所述第二区之间的边界区中，并且被形成在所述隔离层中，
其中，所述隔离层包括绝缘层。
2.如权利要求1所述的半导体器件，其中所述防氧化阻挡层包括硅。
3.如权利要求1所述的半导体器件，其中所述防氧化阻挡层具有范围为从1nm至300nm的宽度。
4.如权利要求1所述的半导体器件，还包括：
具有所述第一区和所述第二区的衬底；以及
在所述第一区的所述有源区或所述隔离层中的沟槽，
其中，所述掩埋栅填充所述沟槽的一部分。
5.如权利要求4所述的半导体器件，还包括在所述掩埋栅上的层间电介质层，所述层间电介质层间隙填充所述沟槽。
6.如权利要求1所述的半导体器件，其中所述第一区包括存储单元区，而所述第二区包括外围电路区。
7.一种半导体器件，其包括：
第一区和第二区；
在所述第一区和所述第二区中限定有源区的隔离层；
配置在所述第一区中的掩埋栅；
防氧化阻挡层，所述防氧化阻挡层围绕整个所述第一区以防止所述掩埋栅发生劣化；以及
覆盖所述防氧化阻挡层和所述第一区的上部的防氧化层，
其中，所述防氧化阻挡层被配置在所述第一区与所述第二区之间的边界区中，并且被形成在所述隔离层中，
其中，所述隔离层包括绝缘层。
8.如权利要求7所述的半导体器件，其中所述防氧化层覆盖整个所述第一区和所述防氧化阻挡层。
9.如权利要求7所述的半导体器件，其中所述防氧化层覆盖所述防氧化阻挡层和所述第一区，并在所述第二区之上延伸至少1nm或更大的宽度。
10.如权利要求7所述的半导体器件，其中所述防氧化层包括氮化物层。
11.如权利要求7所述的半导体器件，其中所述防氧化阻挡层包括硅。
12.如权利要求7所述的半导体器件，其中所述防氧化阻挡层具有范围为从1nm至300nm的宽度。
13.如权利要求7所述的半导体器件，还包括：
具有所述第一区和所述第二区的衬底；以及
在所述第一区的所述有源区或所述隔离层中的沟槽，
其中，所述掩埋栅填充所述沟槽的一部分。
14.如权利要求13所述的半导体器件，还包括在所述掩埋栅上的层间电介质层，所述层间电介质层间隙填充所述沟槽。
15.如权利要求7所述的半导体器件，其中所述第一区包括存储单元区，而所述第二区包括外围电路区。
16.一种制造半导体器件的方法，所述方法包括以下步骤：
制备具有第一区和第二区的衬底；
形成围绕所述第一区的防氧化阻挡层；
在形成所述防氧化阻挡层之后形成隔离层；以及
在所述第一区中形成掩埋栅，
其中，所述防氧化阻挡层具有位于所述第一区和所述第二区之间的环状。
17.如权利要求16所述的方法，其中所述防氧化阻挡层形成在所述第一区与所述第二区之间的边界区中。
18.如权利要求16所述的方法，其中所述防氧化阻挡层包括硅。
19.如权利要求16所述的方法，其中所述防氧化阻挡层具有范围为从1nm至300nm的宽度。
20.如权利要求16所述的方法，其中所述形成防氧化阻挡层的步骤包括以下步骤：
刻蚀所述衬底以同时形成所述防氧化阻挡层和隔离沟槽；以及
间隙填充所述隔离沟槽以形成所述隔离层。
21.如权利要求20所述的方法，其中所述刻蚀所述衬底的步骤包括以下步骤：
在所述衬底上形成衬垫层；
在所述衬垫层上形成隔离掩模，所述隔离掩模与覆盖在所述第一区与所述第二区之间的边界区的上部的阻挡层掩模合并；
使用所述隔离掩模作为刻蚀阻挡层来刻蚀所述衬垫层；以及
对在刻蚀所述衬垫层后所露出的所述衬底进行刻蚀。
22.如权利要求20所述的方法，其中所述形成掩埋栅的步骤包括以下步骤：
通过刻蚀有源区并刻蚀所述隔离层来形成掩埋沟槽，所述有源区是由形成在所述第一区中的所述隔离层限定的；
在所述衬底之上沉积金属层以填充所述掩埋沟槽；以及
接着在所述金属层上执行平坦化工艺和凹陷工艺。
23.如权利要求22所述的方法，其中还包括在所述掩埋栅之上形成层间电介质层以间隙填充所述掩埋沟槽的步骤。
24.如权利要求16所述的方法，其中所述第一区包括存储单元区，而所述第二区包括外围电路区。
25.一种制造半导体器件的方法，所述方法包括以下步骤：
制备具有第一区和第二区的衬底；
形成围绕所述第一区的防氧化阻挡层，所述防氧化阻挡层由与所述衬底相同的材料形成；
在形成所述防氧化阻挡层之后形成隔离层；
在所述第一区中形成掩埋栅；以及
形成覆盖所述第一区的上部的防氧化层，
其中，所述防氧化阻挡层具有位于所述第一区和所述第二区之间的环状。
26.如权利要求25所述的方法，其中所述防氧化阻挡层形成在所述第一区与所述第二区之间的边界区中。
27.如权利要求25所述的方法，其中所述防氧化阻挡层包括硅。
28.如权利要求25所述的方法，其中所述防氧化阻挡层具有范围为从1nm至300nm的宽度。
29.如权利要求25所述的方法，其中所述防氧化层覆盖整个所述第一区和所述防氧化阻挡层。
30.如权利要求29所述的方法，其中所述防氧化层覆盖所述防氧化阻挡层且在所述第二区之上延伸至少1nm或更大的宽度。
31.如权利要求25所述的方法，其中所述形成防氧化阻挡层的步骤包括以下步骤：
刻蚀所述衬底以同时形成所述防氧化阻挡层和隔离沟槽；以及
间隙填充所述隔离沟槽以形成所述隔离层。
32.如权利要求31所述的方法，其中所述刻蚀所述衬底的步骤包括以下步骤：
在所述衬底上形成衬垫层；
在所述衬垫层上形成隔离掩模，所述隔离掩模与覆盖在所述第一区与所述第二区之间的边界区的上部的阻挡层掩模合并；
使用所述隔离掩模作为刻蚀阻挡层来刻蚀所述衬垫层；以及
对在刻蚀所述衬垫层后所露出的所述衬底进行刻蚀。
33.如权利要求31所述的方法，其中所述形成掩埋栅的步骤包括以下步骤：
通过刻蚀有源区或刻蚀所述隔离层来形成掩埋沟槽，所述有源区是由形成在所述第一区中的所述隔离层限定的；
在所述衬底沉积金属层上来填充所述掩埋沟槽；以及
接着在所述金属层上执行平坦化工艺和凹陷工艺。
34.如权利要求33所述的方法，还包括在所述掩埋栅之上形成层间电介质层以间隙填充所述掩埋沟槽的步骤。
35.如权利要求25所述的方法，其中所述形成防氧化层的步骤包括以下步骤：
形成用于所述防氧化层的材料，所述防氧化层覆盖所述第一区和所述第二区；
在用于所述防氧化层的所述材料上形成掩模，所述掩模覆盖所述第一区且使所述第二区的一部分开放；及
使用所述掩模来刻蚀在所述第二区上的用于所述防氧化层的所述材料。
36.如权利要求35所述的方法，其中用于所述防氧化层的所述材料包括氮化物层。
37.如权利要求25所述的方法，其中所述第一区包括存储单元区，而所述第二区包括外围电路区。
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