KR20120098124A - 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 - Google Patents

반도체 기억 소자 및 반도체 기억 소자의 형성 방법 Download PDF

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KR20120098124A
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Abstract

반도체 기억 소자 및 그 형성 방법이 제공된다. 본 발명에 따른 반도체 기억 소자는 기판 내에 배치되어, 활성부를 정의하는 소자 분리 패턴, 상기 기판 내에 상기 활성부 및 상기 소자 분리 패턴을 가로질러 제1 방향으로 연장되는 매몰 게이트 전극, 상기 기판 상에 상기 매몰 게이트 전극의 일측에 인접한 배선 플러그, 상기 기판 상에 상기 매몰 게이트 전극의 타측에 인접한 랜딩 패드 및 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 배선 플러그와 연결되는 배선을 포함할 수 있다.

Description

반도체 기억 소자 및 반도체 기억 소자의 형성 방법{A SEMICONDUCTOR MEMORY DEVICE AND A METHOD OF FORMING THE SAME}
본 발명은 반도체 기억 소자 및 그의 형성 방법에 관한 것으로 더욱 상세하게는 매몰 게이트 전극을 포함하는 반도체 기억 소자 및 그의 형성 방법에 관한 것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화, 높은 신뢰성 및 저렴한 가격에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해서, 반도체 장치의 집적도를 증가시키고 반도체 장치의 공정 마진을 확보하는 것이 특히 요구되고 있다.
특히, 반도체 장치에 상기 요구들을 충족시키기 위해서 집적도 및 유효 채널 길이를 증가시킬 수 있는 다양한 형태를 갖는 워드 라인들이 적용될 수 있다. 최근 이러한 다양한 형태를 갖는 워드 라인들이 적용된 반도체 장치들의 신뢰성 및 전기적 특성을 향상시킬 수 있는 다양한 연구들이 이루어지고 있다.
본 발명의 실시 예들이 해결하고자 하는 일 기술적 과제는 신뢰성이 향상된 반도체 기억 소자를 제공하는데 있다.
본 발명의 실시 예들이 해결하고자 하는 다른 기술적 과제는 반도체 기억 소자의 신뢰성을 향상시킬 수 있는 반도체 기억 소자의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 기억 소자가 제공된다. 본 발명의 일 실시 예에 따른 반도체 기억 소자는 기판 내에 배치되어, 활성부를 정의하는 소자 분리 패턴, 상기 기판 내에 상기 활성부 및 상기 소자 분리 패턴을 가로질러 제1 방향으로 연장되는 매몰 게이트 전극, 상기 기판 상에 상기 매몰 게이트 전극의 일측에 인접한 배선 플러그, 상기 기판 상에 상기 매몰 게이트 전극의 타측에 인접한 랜딩 패드 및 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 배선 플러그와 연결되는 배선을 포함할 수 있다. 일 실시 예에 따르면, 상기 배선 플러그의 상기 제1 방향의 폭 및 상기 배선의 상기 제1 방향의 폭이 동일할 수 있다.
본 발명의 일 실시 예에 따른 반도체 기억 소자는 상기 배선의 측벽상에 배치되는 스페이서를 더 포함할 수 있다. 상기 스페이서는 하부로 연장되어, 상기 배선 플러그의 측벽을 덮는 연장부를 포함할 수 있다.
일 실시 예에 따르면, 상기 스페이서의 상기 연장부는 상기 랜딩 패드와 배선 플러그 사이에 배치될 수 있다.
일 실시 예에 따르면, 상기 스페이서의 상기 연장부는 상기 랜딩 패드의 제1 측벽에 접촉될 수 있다. 상기 기판 상에 상기 랜딩 패드의 제2 측벽에 접촉되는 유전 패턴을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 유전 패턴은 상기 제2 방향으로 연장되어 상기 배선과 평행할 수 있다.
본 발명의 일 실시 예에 따른 반도체 기억 소자는 상기 기판 상에 배치되는 한 쌍의 유전 패턴들을 더 포함하되, 상기 랜딩 패드는 상기 한 쌍의 유전 패턴들 사이에 배치될 수 있다.
일 실시 예에 따르면, 상기 활성부는 제3 방향으로 연장되는 장방형이고, 상기 한 쌍의 유전 패턴들은 상기 제3 방향과 평행하게 연장되되, 상기 제3 방향은 상기 제1 및 제2 방향들과 비수직 및 비평행할 수 있다.
일 실시 예에 따르면, 상기 배선 플러그는 제1 부분 및 제2 부분을 포함하고, 상기 배선 플러그의 상기 제1 부분은 상기 랜딩 패드와 동일한 도전 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 배선 플러그의 제1 부분은 상기 랜딩 패드와 실질적으로 동일한 높이를 가질 수 있다.
본 발명의 일 실시 예에 따른 반도체 기억 소자는 상기 매몰 게이트 전극의 일 측의 활성부내에 제1 불순물 도핑 영역, 상기 매몰 게이트 전극의 타 측의 활성부내에 제2 불순물 도핑 영역 및 상기 랜딩 패드상에 스토리지 플러그를 더 포함할 수 있다. 일 실시 예에 따르면, 상기 배선 플러그는 상기 제1 불순물 도핑 영역과 접속되고, 상기 스토리지 플러그는 상기 랜딩 패드와 접속되고, 상기 랜딩 패드는 상기 제2 불순물 도핑 영역과 접속될 수 있다.
일 실시 예에 따르면, 상기 랜딩 패드가 상기 제2 불순물 도핑 영역의 상부면과 오버랩되는 면적은 상기 스토리지 플러그가 상기 제2 불순물 도핑 영역의 상부면과 오버랩되는 면적보다 클 수 있다.
일 실시 예에 따르면, 상기 배선은 차례로 적층된 제1 패턴 및 제2 패턴을 포함하고, 상기 제1 패턴은 상기 배선 플러그와 동일한 도전 물질을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 기억 소자의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법은 기판 내에 활성부를 정의하는 소자 분리 패턴을 형성하는 것, 상기 기판상에 일 방향으로 연장되는 도전 패턴을 형성하는 것, 상기 도전 패턴은 상기 활성부의 일부분과 접촉되는 것, 상기 기판 내에 상기 활성부 및 상기 도전 패턴을 가로지르는 그루브를 형성하되, 상기 도전 패턴은 상기 그루브에 의해 분리되어 상기 활성부의 일부분과 접촉되는 랜딩 패드를 형성하는 것 및 상기 그루브 내에 매몰 게이트 전극을 형성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 도전 패턴을 형성하는 것은, 상기 기판상에 상기 일 방향으로 연장되는 한 쌍의 가이드 패턴들을 형성하는 것, 상기 한 쌍의 가이드 패턴들 사이의 내부 공간을 채우는 도전막을 형성하는 것 및 상기 도전막을 식각하여 상기 가이드 패턴들의 상부면들을 노출시키는 것을 포함하고, 상기 가이드 패턴들은 상기 그루브에 의해 분리되어 유전 패턴을 형성할 수 있다.
일 실시 예에 따르면, 상기 그루브는 상기 일 방향과 다른 방향으로 연장되고, 상기 일 방향 및 상기 다른 방향은 서로 수직할 수 있다.
일 실시 예에 따르면, 상기 그루브는 상기 일 방향과 다른 방향으로 연장되고, 상기 활성부는 상기 일 방향으로 연장되되, 상기 일 방향 및 상기 다른 방향은 서로 비수직하고 비평행할 수 있다.
본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법은 상기 매몰 게이트 전극의 일측에 인접한 상기 활성부내에 제1 불순물 도핑 영역을 형성하는 것, 상기 매몰 게이트 전극의 타측에 인접한 상기 활성부내에 제2 불순물 도핑 영역을 형성하는 것, 상기 제2 불순물 도핑 영역의 적어도 일부는 상기 랜딩 패드와 접촉되는 것 및 상기 랜딩 패드상에 스토리지 플러그를 형성하는 것을 더 포함할 수 있다.
상술된 반도체 기억 소자에 따르면, 매몰 게이트 전극 일측의 기판상에 랜딩 패드가 배치될 수 있고, 상기 랜딩 패드상에 스토리지 플러그가 배치될 수 있다. 따라서, 상기 스토리지 플러그가 상기 랜딩 패드 상에 배치됨으로써, 상기 스토리지 플러그의 정렬 마진이 향상될 수 있다.
또한, 상기 스토리지 플러그가 상기 기판과 직접적으로 접촉되지 않기 때문에, 상기 스토리지 플러그를 형성할 때, 상기 기판이 과도하게 식각되어 발생할 수 있는 불량을 최소화할 수 있다.
기판상의 배선 플러그와 상기 배선 플러그 상에 배치되는 배선이 동일한 폭을 가지므로, 상기 배선 플러그와 인접한 스토리지 플러그 및 다른 배선들과의 전기적 쇼트 불량을 최소화할 수 있다.
따라서, 신뢰성이 향상된 반도체 기억 소자를 구현할 수 있다.
도1a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자를 설명하기 위한 평면도이다.
도1b는 본 발명의 일 실시 예들에 따른 반도체 기억 소자를 설명하기 위해 도1a의 Ⅰ-Ⅰ'및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도1c는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 변형 예를 설명하기 위한 단면도이다.
도2a는 도1b의 정보 저장 요소의 일 예를 설명하기 위해서 도1b의 A부분을 확대한 도면이다.
도2b는 도1b의 정보 저장 요소의 다른 예를 설명하기 위해서 도1b의 A부분을 확대한 도면이다.
도3a 내지 도12a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 평면도들이다.
도3b 내지 도12b는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위해 도3a 내지 도12a의 Ⅰ-Ⅰ'및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도13a 내지 도13d는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법의 변형 예를 설명하기 위한 단면도들이다.
도14a는 본 발명의 다른 실시 예들에 따른 반도체 기억 소자를 설명하기 위한 평면도이다.
도14b는 본 발명의 다른 실시 예들에 따른 반도체 기억 소자를 설명하기 위해 도14a의 Ⅰ-Ⅰ'및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도14c는 본 발명의 다른 실시 예들에 따른 반도체 기억 소자의 변형 예를 설명하기 위한 단면도이다.
도15a 내지 도23a는 본 발명의 다른 실시 예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 평면도들이다.
도15b 내지 도23b는 본 발명의 다른 실시 예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위해 도15a 내지 도23a의 Ⅰ-Ⅰ'및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도24a 내지 도24d는 본 발명의 다른 실시 예들에 따른 반도체 기억 소자의 형성 방법의 변형 예를 설명하기 위한 단면도들이다.
도25은 본 발명의 실시 예들에 따른 반도체 기억 소자를 포함하는 메모리 시스템의 일 예를 간략히 도시한 블록도이다.
도26는 본 발명의 실시 예들에 따른 반도체 기억 소자를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 본 발명의 일 실시 예에 따른 반도체 기억 소자가 설명된다. 도1a은 본 발명의 일 실시 예들에 따른 반도체 기억 소자를 설명하기 위한 평면도이다. 도1a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자를 설명하기 위한 평면도이고, 도1b은 도1a의 Ⅰ-Ⅰ'및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도1a 및 도1b를 참조하면, 기판(100) 내에 활성부(103)을 정의하는 소자 분리 패턴(101)이 배치된다. 상기 소자 분리 패턴(101)은 얕은 트렌치형 소자 분리 패턴(Shallow Trench Isolation: STI)일 수 있으나, 이에 한정되는 것은 아니다. 상기 소자 분리 패턴(101)은 절연 물질을 포함할 수 있다. 예컨대, 상기 소자 분리 패턴(101)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 중에서 적어도 하나를 포함할 수 있다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 활성부(103)는 상기 기판(100) 내에 복수로 제공될 수 있다. 상기 활성부들(103)은 상기 기판(100) 내에 2차원적으로 배치될 수 있다. 상기 활성부들(103)은 제1 그룹 및 제2 그룹으로 구분될 수 있다. 상기 제1 그룹의 상기 활성부들은 행들 및 열들을 따라 2차원적으로 배치될 수 있다. 상기 행들은 제1 방향에 평행하고, 상기 열들은 상기 제1 방향에 교차하는 제2 방향에 평행할 수 있다. 상기 제1 그룹의 상기 활성부들은 상기 제1 방향과 평행한 방향으로 제1 피치를 가질 수 있으며, 상기 제2 방향과 평행한 방향으로 제2 피치를 가질 수 있다. 상기 제2 그룹의 상기 활성부들(103)은 상기 제1 피치의 1/2 및 상기 제2 피치의 1/2만큼 이동된 위치에 2차원적으로 행들 및 열들을 따라 배치될 수 있다.
상기 각 활성부(103)는 제3방향으로 연장된 장방형일 수 있다. 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향과 비수직 및 비평행할 수 있다.
상기 기판(100) 내에 그루브(Groove: 105)가 배치될 수 있다. 상기 그루브(105)는 평면적 관점에서 상기 제1 방향으로 연장되어 상기 활성부(103) 및 상기 소자 분리 패턴(101)을 가로지르는 라인 형태일 수 있다.
상기 그루브(105)내에 매몰 게이트 전극(113)이 배치될 수 있다. 상기 매몰 게이트 전극(113)은 평면적 관점에서 상기 제1 방향으로 연장되는 라인 형태일 수 있다.
상기 매몰 게이트 전극(113)의 상부면의 레벨은 상기 기판(100)의 상부면의 레벨보다 낮을 수 있다. 따라서, 상기 매몰 게이트 전극(113)은 상기 그루브(105)내에 매몰된 형태일 수 있다. 상기 매몰 게이트 전극(113)은 도핑된 반도체, 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 루세늄, 이리듐, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 매몰 게이트 전극(113)과 상기 그루브(105) 사이에 게이트 유전 패턴(111)이 배치될 수 있다. 상기 게이트 유전 패턴(111)은 산화물, 질화물, 산화질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전 물질은 질화물의 유전상수에 비하여 높은 유전상수를 갖는 유전 물질일 수 있다. 예컨대, 상기 고유전 물질은 산화 하프늄 또는 산화 알루미늄 등과 같은 절연성 금속산화물 중에서 선택된 적어도 하나일 수 있다. 일 실시 예에 따르면, 도1b에 도시된 것처럼, 상기 게이트 유전 패턴(111)의 단면이 상기 그루브(105)의 내면 전체와 접하는 U자 형태일 수 있다.
상기 매몰 게이트 전극(113)상에 캐핑 패턴(115)이 배치될 수 있다. 상기 캐핑 패턴(115)은 상기 그루브(105)의 일부를 채울 수 있다. 상기 캐핑 패턴(115)은 평면적 관점에서 상기 제1 방향으로 연장되는 라인 형태일 수 있다. 일 실시 예에 따르면, 상기 캐핑 패턴(115)의 최상부면은 상기 기판(100)의 최상부면보다 높은 레벨에 위치할 수 있다. 따라서, 상기 캐핑 패턴(115)의 단면은 상기 기판(100)으로부터 돌출된 형태일 수 있다.
상기 캐핑 패턴(115)은 단층(Single-layered) 또는 다층(Multi-layered)일 수 있다. 상기 캐핑 패턴(115)은 절연 물질을 포함할 수 있다. 예컨대, 상기 캐핑 패턴(115)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 게이트 유전 패턴(111), 매몰 게이트 전극(113) 및 상기 캐핑 패턴(115)은 매몰 게이트 패턴을 구성할 수 있다.
상기 매몰 게이트 전극(113)의 양 측에 인접한 상기 활성부(103)내에 제1 불순물 도핑 영역(107a) 및 제2 불순물 도핑 영역(107b)이 배치될 수 있다. 상기 제1 및 제2 불순물 도핑 영역들(107a, 107b)의 하부면은 상기 활성부(103)의 상부 면으로부터 소정의 깊이에 위치할 수 있다. 상기 제1 및 제2 불순물 도핑 영역들(107a, 107b)의 하부면은 상기 그루브(105)의 바닥면보다 높을 수 있다.
일 실시 예에 따르면, 복수의 상기 그루브(105)가 상기 활성부(103)를 가로지를 수 있다. 즉, 한 쌍의 그루브들(105)이 상기 활성부(103)를 가로지를 수 있고, 상기 한 쌍의 그루브들(105)내에 한 쌍의 매몰 게이트 전극들(113)이 각각 배치될 수 있다. 이 경우, 상기 활성부(103) 내에 제1 불순물 도핑 영역(107a) 및 한 쌍의 제2 불순물 도핑 영역들(107b)이 배치될 수 있다. 상기 한 쌍의 제2 불순물 도핑 영역들(107b)사이에 상기 한 쌍의 매몰 게이트 전극들(113) 및 상기 제1 불순물 도핑 영역(107a)이 배치될 수 있고, 상기 한 쌍의 매몰 게이트 전극들(113) 사이에 상기 제1 불순물 도핑 영역(107a)이 배치될 수 있다.
상기 기판(100)상에, 상기 제2 불순물 도핑 영역(107b)과 전기적으로 연결되고, 상기 제1 불순물 도핑 영역(107a)와 이격되는 랜딩 패드(135a)가 배치될 수 있다.
일 실시 예에 따르면, 상기 랜딩 패드(135a)의 적어도 일부분은 상기 제2 불순물 도핑 영역(107b)과 직접적으로 접촉될 수 있다.
일 실시 예에 따르면, 상기 랜딩 패드(135a)의 최상부면은 상기 캐핑 패턴(115)의 최상부면과 동일한 레벨에 위치할 수 있다. 즉, 상기 랜딩 패드(135a)와 상기 캐핑 패턴(115)은 실질적으로 동일한 높이를 가질 수 있다. 상기 랜딩 패드(135a)는 도전 물질을 포함할 수 있다. 예를 들어, 상기 랜딩 패드(135a)는 도핑된 반도체 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 캐핑 패턴(115) 및 상기 랜딩 패드(135a)상에 제1 층간 유전막(140)이 배치될 수 있다. 상기 제1 층간 유전막(140)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100)상에 상기 제1 층간 유전막(140)을 관통하여 상기 제1 불순물 도핑 영역(107a)과 접속되는 배선 플러그(155)가 배치될 수 있다. 상기 배선 플러그(155)는 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 배선 플러그(155)는 제1 도전 패턴(150b) 및 한 쌍의 제2 도전 패턴들(135b)을 포함할 수 있다. 상기 제1 도전 패턴(150b)은 제1 부분 및 제2 부분을 포함할 수 있다. 제1 도전 패턴(150b)의 상기 제1 부분은 상기 한 쌍의 제2 도전 패턴들(135b) 및 한 쌍의 캐핑 패턴(115)들에 의해서 정의되는 개구부 내에 배치될 수 있다. 상기 제1 도전 패턴(150b)의 상기 제2 부분은 상기 제1 층간 유전막(140)을 관통하여 상기 제1 부분과 접속될 수 있다. 상기 제1 도전 패턴(150b)의 상기 제1 부분은 상기 제1 불순물 도핑 영역(107a)과 직접적으로 접촉될 수 있다.
상기 제2 도전 패턴들(135b)의 높이는 상기 랜딩 패드(135a)의 높이와 동일할 수 있다. 또한, 상기 제2 도전 패턴들(135b)의 높이는 상기 캐핑 패턴(115)의 높이와 동일 할 수 있다. 상기 제2 도전 패턴(135b)은 상기 랜딩 패드(135a)와 동일한 도전 물질을 포함할 수 있다. 예를 들어, 상기 랜딩 패드(135a)가 다결정 반도체를 포함하는 경우, 상기 제2 도전 패턴(135b)도 다결정 반도체를 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 도전 패턴(135b)의 상기 제2 부분의 상기 제2 방향의 폭은 상기 제1 부분의 상기 제2 방향의 폭보다 클 수 있다. 따라서, 상기 제2 도전 패턴(135b)의 상기 제2 부분은 상기 한 쌍의 캐핑 패턴들(115)의 상부면의 적어도 일부를 덮을 수 있다.
상기 기판(100)상에 유전 패턴(125)이 배치될 수 있다. 상기 유전 패턴(125)는 상기 랜딩 패드(135a)의 일측에 배치될 수 있다. 이 경우, 상기 랜딩 패드(135a)의 타측에 상기 배선 플러그(155)가 배치될 수 있다. 즉, 상기 유전 패턴(125)과 상기 배선 플러그(155) 사이에 상기 랜딩 패드(135a)가 배치될 수 있다. 따라서, 상기 유전 패턴(125), 상기 랜딩 패드(135a) 및 상기 배선 플러그(155)는 상기 제1 방향에 평행하게 배열될 수 있다.
일 실시 예에 따르면, 상기 유전 패턴(125)의 상부면은 상기 제2 방향으로 연장되는 장방형 형태일 수 있다. 상기 유전 패턴(125)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 유전 패턴(125)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화 질화물 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 하나의 활성부(103)내에 한 쌍의 랜딩 패드들(135a)이 배치될 수 있다. 상기 한 쌍의 랜딩 패드들(135a) 사이에 상기 활성부(103)을 가로지르는 한 쌍의 그루브들(105)이 배치될 수 있다. 상기 한 쌍의 그루브들(105)내에 각각 매몰 게이트 전극들(113) 및 캐핑 패턴들(115)이 배치될 수 있다. 상기 한 쌍의 그루브들(105) 사이에 배선 플러그(155)가 배치될 수 있다. 상기 한 쌍의 랜딩 패드들(135a)은 상기 활성부(103)의 한 쌍의 제2 불순물 도핑 영역들(107b)에 접속될 수 있다. 상기 배선 플러그(155)는 상기 활성부(103)의 제1 불순물 도핑 영역(107a)에 접속될 수 있다.
상기 제1 층간 유전막(140)상에, 상기 배선 플러그(155)와 전기적으로 연결되는 배선(165)이 배치될 수 있다. 상기 배선(165)은 상기 제2 방향으로 연장되는 라인 형태일 수 있다. 상기 배선(165)은 도전 물질을 포함할 수 있다. 예컨대, 상기 배선(165)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 배선(165)의 상기 제1 방향의 폭은 상기 배선 플러그(155)의 상기 제1 방향의 폭과 동일할 수 있다. 따라서, 상기 배선(165)의 양 측벽들과 상기 배선 플러그(155)의 양 측벽들은 서로 자기 정렬될 수 있다.
상기 배선(165)의 측벽상에 배선 스페이서(167)가 배치될 수 있다. 상기 배선 스페이서(167)는 상기 기판(100)을 향하여 연장되어 상기 배선 플러그(155)의 측벽을 덮는 연장부(169)를 더 포함할 수 있다. 일 실시 예에 따르면, 상기 연장부(169)는 상기 기판(100)과 직접적으로 접촉될 수 있다. 상기 연장부(169)는 상기 배선 플러그(155)와 상기 랜딩 패드(135a)사이에 배치될 수 있다. 일 실시 예에 따르면, 연장부(169)는 상기 랜딩 패드(135a)의 일 측벽과 직접적으로 접촉될 수 있다.
상기 제1 층간 유전막(140)상에 상기 배선(165)을 덮는 제2 층간 유전막(170)이 배치될 수 있다. 상기 제2 층간 유전막(170)은 단일층(Single-layered) 또는 다층(Multi-layered)일 수 있다. 상기 제2 층간 유전막(140)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면 상기 제2 층간 유전막(170)은 상기 제1 층간 유전막(140)과 동일한 물질을 포함할 수 있다.
상기 기판(100)상에 상기 제1 및 제2 층간 유전막들(140,170)을 관통하여 상기 랜딩 패드(135a)와 접속되는 스토리지 플러그(175)가 배치될 수 있다. 일 실시 예에 따르면, 상기 스토리지 플러그(175)의 바닥면은 직접적으로 상기 랜딩 패드(135a)와 접촉될 수 있다.
상기 스토리지 플러그(175)는 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 스토리지 플러그(175)가 상기 제2 불순물 도핑 영역(107b)과 오버랩되는 면적은 상기 랜딩 패드(135a)와 상기 제2 불순물 도핑 영역(107b)의 오버랩되는 면적보다 작다. 따라서, 상기 랜딩 패드(135a)에 의해서 상기 스토리지 플러그(175)가 상기 제2 불순물 도핑 영역(107b)과 전기적으로 연결되는 면적을 증가시킬 수 있다.
본 발명의 일 실시 예들에 따르면, 상기 스토리지 플러그(175)는 상기 기판(100)상에 배치된 랜딩 패드(135a)상에 배치될 수 있다. 상기 스토리지 플러그(175)가 상기 기판(100)상에 상기 활성부(103)의 제2 불순물 도핑 영역(107b)과 오버랩되는 면적보다 상기 랜딩 패드(135a)가 상기 제2 불순물 도핑 영역(107b)과 오버랩되는 면적이 더 클 수 있다. 만약, 상기 기판(100)상에 상기 랜딩 패드(135a)가 없다면, 상기 제2 불순물 도핑 영역(107b)과 상기 스토리지 플러그(175)가 전기적으로 접속되는 면적이 감소될 수 있고, 상기 접속 면적의 감소로 반도체 기억 소자가 신뢰성이 저하될 수 있다. 하지만, 본 발명의 일 실시 예들에 따르면, 상기 랜딩 패드(135a)에 의해서 상기 제2 불순물 도핑 영역(107b)이 상기 스토리지 플러그(175)와 전기적으로 연결되는 면적이 증가될 수 있다. 따라서, 반도체 기억 소자의 신뢰성을 개선시킬 수 있다.
또한, 상기 스토리지 플러그(175)가 상기 랜딩 패드(135a)상에 배치되므로, 상기 스토리지 플러그(175)가 상기 기판(100)의 상기 활성부(103)에 직접적으로 접촉되지 않을 수 있다. 만약, 상기 기판(100)상에 상기 랜딩 패드(135a)가 없다면, 상기 스토리지 플러그(175)는 제2 불순물 도핑 영역(107b)에 직접적으로 접촉될 수 있다. 이 경우, 상기 스토리지 플러그(175)를 형성할 때, 상기 소자 분리 패턴(101)이 과도하게 식각될 수 있고, 이로 인한 불량들이 발생 수 있다. 하지만, 본 발명의 일 실시 예들에 따르면, 스토리지 플러그(175)는 상기 기판(100)상에 배치된 랜딩 패드(135a)상에 형성되므로, 상기 소자 분리 패턴(101)의 과도한 식각으로 인한 불량들을 최소할 수 있다.
게다가 상기 배선 플러그(155)와 상기 배선(165)의 제1 방향의 폭이 동일할 수 있다. 따라서, 상기 배선 플러그(155)와 인접한 스토리지 플러그들 및 다른 배선들과 상기 배선 플러그(155)사이의 전기적 쇼트를 최소화할 수 있다. 따라서, 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
도1b에 도시된 바와 같이 상기 제2 층간 유전막(170)상에 상기 스토리지 플러그(175) 와 전기적으로 연결되는 정보 저장 요소(180)가 배치될 수 있다. 상기 정보 저장 요소(180)는 다양한 형태로 구현될 수 있다.
도2a는 도1b의 정보 저장 요소(180)의 일 예를 설명하기 위해서 도1b의 A부분을 확대한 단면도이고, 도2b는 도1b의 정보 저장 요소(180)의 다른 예를 설명하기 위해서 도1b의 A부분을 확대한 단면도이다.
도2a를 참조하면, 일 실시 예에 따르면, 상기 정보 저장 요소(180)는 캐패시터(Capacitor)일 수 있다. 상기 정보 저장 요소(180)는 상기 스토리지 플러그(175)과 접하는 스토리지 노드(183)을 포함할 수 있다. 상기 스토리지 노드(183)는 실린더 형태일 수 있다. 즉, 상기 스토리지 노드(183)는 상기 스토리지 플러그(175)과 접하는 평판부와 상기 평판부의 가장자리로부터 위로 연장된 측면부를 포함할 수 있다. 상기 스토리지 노드(183)는 도전 물질을 포함할 수 있다. 예컨대, 상기 스토리지 노드(183)는 도핑된 반도체, 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등), 금속(ex, 루세늄, 이리듐, 티타늄 또는 탄탈늄 등) 및 도전성 금속산화물(ex, 산화 이리듐 등)등에서 선택된 적어도 하나를 포함할 수 있다.
상기 스토리지 노드(183)의 표면상에 캐패시터 유전막(181)이 콘포말하게 배치될 수 있다. 상기 캐패시터 유전막(181)은 상기 스토리지 노드(183)의 전체 표면을 덮을 수 있다. 또한, 상기 캐패시터 유전막(181)은 상기 제2 층간 유전막(170)의 상부면의 일부를 덮을 수 있다. 상기 캐패시터 유전막(181)은 산화물, 질화물, 산화질화물 또는 고유전물질 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 층간 유전막(170)상에 상기 캐패시터 유전막(181)을 덮는 상부 전극(185)이 배치될 수 있다. 상기 상부 전극(185)은 도전 물질을 포함할 수 있다. 예컨대, 상기 상부 전극(185)은 도핑된 반도체, 금속, 도전성 금속질화물, 금속 실리사이드 중에서 선택된 적어도 하나를 포함할 수 있다.
도2b를 참조하면, 상기 정보 저장 요소(180)는 가변 저항체를 포함할 수 있다. 상기 정보 저장 요소(180)는 제1 전극(191), 가변 저항체(193) 및 제2 전극(195)을 포함할 수 있다. 상기 가변 저항체(193)은 상기 제1 전극(191) 및 상기 제2 전극(195) 사이에 배치될 수 있다. 따라서, 상기 제1 전극(191), 가변 저항체(193) 및 제2 전극(195)은 순차적으로 적층된 형태일 수 있다.
일 실시 예에 따르면, 상기 가변 저항체(193)는 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함하고, 또한, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, N 중에 적어도 하나를 포함하는 화합물일 수 있다. 예컨대, 상기 가변 저항체(193)는 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 적어도 하나를 포함할 수 있다.
상기 제1 전극(191) 및 상기 제2 전극(195)은 반응성이 낮은 도전 물질을 포함할 수 있다. 예컨대, 상기 제1 전극(191) 및 상기 제2 전극(195)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물 및/또는 티타늄-알루미늄 질화물 등)을 포함할 수 있다. 본 실시 예에 따르면, 상기 제1 전극(191)은 히트 전극일 수 있다. 상기 제1 전극(191)이 상기 가변 저항체(193)에 열을 전달함으로써, 상기 가변 저항체(193)은 비결정 상태 또는 결정 상태로 변화할 수 있다. 이 때, 상기 정보 저장 요소(180)는 상기 가변 저항체(193)가 비결정 상태에서와 결정 상태에서 비저항의 차이를 갖는 것을 이용하여 정보를 저장할 수 있다.
도시되지는 않았지만, 상기 정보 저장 요소(180)는 상기 스토리지 플러그(175)과 상기 제1 전극(191) 사이에 개재되는 오믹층을 더 포함할 수 있다. 상기 오믹층은 금속-반도체 화합물을 포함할 수 있다. 예컨대, 상기 오믹층은 코발트-반도체 화합물(ex, 코발트 실리사이드 등), 니켈-반도체 화합물(ex, 니켈 실리사이드 등) 또는 티타늄-반도체 화합물(ex, 티타늄 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
이와 달리, 상기 가변 저항체(193)는 전이 금속 산화물을 포함할 수 있다. 예컨대, 상기 가변 저항체(193)는 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 코발트(Co), 철(Fe), 구리(Cu), 크롬(Cr) 또는 이들의 화합물 중에서 적어도 하나를 포함할 수 있다.
이 경우, 상기 제1 전극(191) 및 상기 제2 전극(195)은 도전 물질을 포함할 수 있다. 예컨대, 상기 제1 전극(191) 및 상기 제2 전극(195)은 알루미늄(Al), 금(Au), 백금(Pt), 루테늄(Ru), 이리듐(Ir) 또는 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다. 본 실시 예에 따르면, 상기 정보 저장 요소(180)는, 상기 제1 전극(191) 및 상기 제2 전극(195)에 인가되는 전압에 따라 상기 가변 저항체(193)의 저항이 변화하는 것을 이용하여서 정보를 저장할 수 있다.
이와는 또 달리, 상기 가변 저항체(193)는 자기 터널 접합 패턴(Magnetic Tunnel Junction Pattern: MTJ)일 수 있다. 이 경우, 상기 가변 저항체(193)는 자유층, 기준층 및 상기 자유층 및 기준층 사이에 배치되는 터널 베리어를 포함할 수 있다. 상기 자유층은 자화 방향이 변경될 수 있으며, 상기 기준층은 고정된 자화 방향을 갖을 수 있다.
본 발명의 일 실시 예들에 따른 반도체 기억 소자는 상술된 것과 다른 형태의 배선을 포함할 수 있다. 이하, 도1c를 참조하여, 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 변형 예를 설명한다.
도1c를 참조하면, 기판(100)상에 제1 층간 유전막(140)을 관통하여 제1 불순물 도핑 영역(107a)과 접속된 배선 플러그(155)가 배치될 수 있다.
상기 제1 층간 유전막(140)상에 상기 배선 플러그(155)와 접속되는 배선(165c)가 배치될 수 있다. 상기 배선(165c)는 차례로 적층된 제1 패턴(165a) 및 제2 패턴(165b)를 포함할 수 있다.
상기 제1 패턴(165a)는 상기 배선 플러그(155)에 포함된 도전 물질과 동일한 도전 물질을 포함할 수 있다. 예를 들어, 상기 배선 플러그(155)가 다결정 반도체를 포함하는 경우, 상기 제1 패턴(165a)도 다결정 반도체를 포함할 수 있다. 상기 제2 패턴(165b)는 상기 제1 패턴(165a)보다 전기 전도율이 더 높은 도전 물질을 포함할 수 있다. 예를 들어, 상기 제1 패턴(165a)가 다결정 반도체를 포함하는 경우, 상기 제2 패턴(165b)는 금속(ex, 텅스텐)을 포함할 수 있다.
본 실시 예에 따르면, 상기 배선(165c)는 상기 배선 플러그(155)와 동일한 도전 물질을 포함하는 제1 패턴(165a) 및 상기 제1 패턴(165a)보다 전기 전도도가 더 높은 도전 물질을 포함하는 제2 패턴(165b)을 포함할 수 있다. 상기 배선 플러그(155)와 상기 제1 패턴(165a)이 동일한 도전 물질을 포함하므로, 상기 배선 플러그(155)와 상기 배선(165c)의 접촉면에서의 저항을 감소시킬 수 있다. 또한, 상기 제2 패턴(165b)이 전기 전도도가 더 높은 도전 물질을 포함하므로, 상기 배선(165c)의 저항도 감소시킬 수 있다. 따라서, 전기적 특성 및 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
이하, 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법이 설명된다. 도3a 내지 도13a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 평면도들이다. 도3b 내지 도13b는 도3a 내지 도13a의 Ⅰ-Ⅰ'및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도3a 및 도3b를 참조하면, 상기 기판(100) 내에 활성부(103)를 정의하는 소자 분리 패턴(101)을 형성할 수 있다. 상기 소자 분리 패턴(101)을 형성하는 것은 상기 기판(100)상에 식각 마스크를 형성하는 것, 상기 식각 마스크을 이용하여 상기 기판(100)을 식각하여 트렌치를 형성하는 것 및 상기 트렌치 내에 절연 물질을 채워서 소자 분리 패턴(101)을 형성하는 것을 포함할 수 있다. 상기 소자 분리 패턴(101)은 절연 물질을 포함할 수 있다. 예컨대, 상기 소자 분리 패턴(101)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 중에서 적어도 하나를 포함할 수 있다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 소자 분리 패턴(101)에 의해서 상기 기판(100)내에 복수의 활성부들(103)이 형성될 수 있다. 상기 활성부들(103)은 상기 기판(100)내에 2차원적으로 배열되도록 형성될 수 있다. 상기 복수의 활성부들(103)은 제1 그룹 및 제2 그룹으로 구분될 수 있다. 상기 제1 그룹의 상기 활성부들(103)은 상기 기판(100)내에 2차원적으로 행들 및 열들을 따라 배열되도록 형성될 수 있다. 상기 행들은 제1 방향에 평행하고, 상기 열들은 상기 제1 방향에 교차하는 제2 방향에 평행할 수 있다. 상기 제1 그룹의 상기 활성부들(103)은 상기 제1 방향과 평행한 방향으로 제1 피치를 가질 수 있으며, 상기 제2 방향과 평행한 방향으로 제2 피치를 가질 수 있다. 상기 제2 그룹의 상기 활성부들(103)은 상기 제1 피치의 1/2 및 상기 제2 피치의 1/2만큼 이동된 위치에 2차원적으로 행들 및 열들을 따라 배열되도록 형성될 수 있다.
상기 기판(100)상에 상기 활성부(103) 및 상기 소자 분리 패턴(101)을 가로지르고, 상기 제2 방향으로 나란히 연장되는 가이드 패턴들(120)을 형성할 수 있다. 상기 가이드 패턴들(120)은 산화물, 질화물 또는 산화 질화물 중에서 적어도 하나를 포함할 수 있다.
서로 인접한 한 쌍의 가이드 패턴들(120) 사이에 빈 영역(123)이 정의될 수 있다. 일 실시 예에 따르면, 하나의 활성부(103)에 하나의 가이드 패턴(120)이 가로지를 수 있다.
일 실시 예에 의하면, 상기 가이드 패턴(120)을 형성하는 것은 상기 기판 상에 마스크 패턴을 형성하는 것, 상기 기판 상에 콘포말하게 유전막을 형성하는 것, 상기 유전막을 이방성 식각하여 상기 마스크 패턴의 측벽상에 스페이서 형태의 가이드 패턴(120)을 형성하는 것 및 상기 마스크 패턴을 제거하는 것을 포함할 수 있다.
다른 방법으로, 상기 기판 상에 한 쌍의 제1 가이드 패턴들을 형성하고, 상기 기판 상에 콘포말하게 스페이서막을 형성하고, 상기 스페이서막을 이방성 식각하여 상기 제1 가이드 패턴들의 측벽상에 스페이서들을 형성할 수 있다. 상기 기판(100)상에 상기 한 쌍의 제1 가이드 패턴들 사이의 서로 인접한 스페이서들 사이를 채우는 제2 가이드 패턴을 형성하고, 상기 스페이서들을 제거할 수 있다. 상기 제1 가이드 패턴들 및 상기 제2 가이드 패턴은 본 발명의 일 실시 예에서 가이드 패턴들(120)일 수 있다.
도4a 및 도4b를 참조하면, 상기 가이드 패턴들(120)사이의 상기 빈 영역(123)내에 벌크 도전 패턴(130)을 형성할 수 있다. 상기 벌크 도전 패턴(130)은 상기 기판(100)상에 상기 빈 영역(123)을 채우는 도전막을 형성하고, 상기 도전막을 상기 가이드 패턴들(120)의 상부면이 노출될 때까지 식각하는 것에 의해서 형성될 수 있다. 상기 도전막은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD) 중에서 적어도 하나에 의해 형성될 수 있다. 상기 도전막을 식각하는 것은 건식 식각 공정, 습식 식각 공정 또는 화학적 기계적 평탄화 공정(CMP) 중에서 적어도 하나에 의해 수행될 수 있다. 상기 벌크 도전 패턴(130)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
도5a 및 도5b를 참조하면, 상기 기판(100)내에 그루브(105)를 형성할 수 있다. 상기 그루브(105)는 상기 활성부(103) 및 상기 소자 분리 패턴(101)을 가로지르고, 상기 제1 방향으로 연장되는 라인 형태일 수 있다. 상기 그루브(105)는 상기 기판(100)상에 한 쌍의 그루브 마스크 패턴을 형성하고, 상기 그루브 마스크 패턴을 식각 마스크로 이용하여 상기 가이드 패턴(120), 상기 벌크 도전 패턴(130), 상기 활성부(103) 및 상기 소자 분리 패턴(101)을 식각하는 것에 의해서 형성될 수 있다.
상기 가이드 패턴들(120) 및 상기 벌그 도전 패턴(130)을 식각하는 것에 의해서, 상기 그루브(105)의 양측에 유전 패턴들(125) 및 랜딩 패드들(133)이 형성될 수 있다. 상기 랜딩 패드들(133)은 상기 활성부(103)의 적어도 일부와 접속될 수 있다. 상기 랜딩 패드들(133)은 상기 유전 패턴들(125)에 의해서 서로 이격될 수 있다.
도6a 및 도6b를 참조하면, 상기 그루브(105)내에 게이트 유전 패턴(111), 매몰 게이트 전극(113) 및 캐핑 패턴(115)을 형성할 수 있다. 상기 매몰 게이트 전극(113)은 상기 기판(100) 및 상기 그루브(105)의 내면 상에 게이트 유전막을 콘포말하게 형성하고, 상기 기판(100)상에 상기 그루브(105)를 채우는 게이트 도전막을 형성하고, 제1 식각 공정을 이용하여 상기 게이트 도전막을 식각하는 것에 의해서 형성할 수 있다.
상기 게이트 유전 패턴(111) 및 상기 캐핑 패턴(115)은 상기 기판(100)의 전면 상에 캐핑층을 형성하고, 제2 식각 공정을 이용하여 상기 캐핑층 및 상기 게이트 유전막을 상기 예비 랜딩 패드(133)의 상부면이 노출될 때까지 식각하는 것에 의해서 형성될 수 있다.
상기 게이트 유전막은 산화 공정(Oxidation Process)에 의해 형성될 수 있다. 이 경우에, 상기 산화 공정은 적어도 1회 이상 수행될 수 있다. 다시 말해서, 상기 게이트 유전막은 상기 산화 공정을 1회 수행하는 것에 의해 형성될 수도 있고, 복수 회 반복하여 수행하는 것에 의해서 형성될 수 있다.
이와 달리, 상기 게이트 유전막은 화학 기상 증착 공정(Chemical Vapor Deposition Process:CVD) 또는 원자층 증착 공정(Atomic Layer Deposition Process:ALD)에 의해 형성될 수 있다.
상기 게이트 유전막은 고유전물질막, 산화막, 질화막 또는 산화 질화막 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전 물질막은 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질을 포함할 수 있다. 예컨대, 상기 고유전 물질막은 산화 하프늄막 또는 산화 알루미늄막 등과 같은 절연성 금속산화막 중에서 선택된 적어도 하나일 수 있다.
상기 게이트 도전막은 물리 기상 증착 공정(Physical Vapor Deposition Process: PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process: CVD) 또는 원자층 증착 공정(Atomic Layer Deposition Process: ALD)에 의해 형성될 수 있다. 상기 게이트 도전막은 다결정 반도체, 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 루세늄, 이리듐, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 도전막을 식각하는 상기 제1 식각 공정은 건식 식각 공정 또는 화학적 기계적 평탄화 공정(Chemical Mechanical Polishing Process: CMP) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 식각 공정에 의해서, 상기 매몰 게이트 전극(113)의 최상부면은 상기 기판(100)의 상부면보다 낮은 레벨로 형성될 수 있다.
상기 캐핑층은 물리 기상 증착 공정(PVD) 또는 화학 기상 증착 공정(CVD)에 의해 형성될 수 있다. 상기 캐핑층은 절연 물질을 포함할 수 있다. 예컨대, 상기 캐핑층은 실리콘 산화물, 실리콘 질화물 또는 산화질화물 중에서 적어도 선택된 적어도 하나를 포함할 수 있다.
상기 캐핑층 및 상기 게이트 유전막을 식각하는 상기 제2 식각 공정은 화학적 기계적 평탄화 공정, 건식 식각 공정 또는 습식 식각 공정 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제2 식각 공정에 의해서, 상기 캐핑 패턴(115)의 상부면의 레벨은 상기 유전 패턴들(125) 및 상기 랜딩 패드(133)의 상부면들의 레벨과 실질적으로 동일하게 형성될 수 있다. 또한, 상기 식각 공정에 의해서, 상기 유전 패턴들(125) 및 상기 랜딩 패드(133)의 상부면 상에 형성된 상기 게이트 유전막의 일부가 제거되어 게이트 유전 패턴(111)이 형성될 수 있다.
상기 활성부(103) 내에 제1 불순물 도핑 영역 및 제2 불순물 도핑 영역(107a, 107b)을 형성할 수 있다. 상기 매몰 게이트 전극(113)의 일 측에 인접한 활성부(103)내에 제1 불순물 도핑 영역(107a)이 형성될 수 있고, 상기 매몰 게이트 전극(113)의 타 측에 인접한 활성부(103)내에 제2 불순물 도핑 영역(107b)이 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 및 제2 불순물 도핑 영역들(107a, 107b)은 상기 랜딩 패드(133)를 관통하여 상기 활성부(103)내에 도펀트를 주입하는 공정을 수행하여서 형성될 수 있다.
상기 제1 및 제2 불순물 도핑 영역들(107a, 107b)의 하부면은 상기 활성부(103)의 상부면으로부터 소정의 깊이에 형성될 수 있다. 상기 제1 및 제2 불순물 도핑 영역들(107a, 107b)의 하부면은 상기 매몰 게이트 전극(113)의 바닥면보다 높을 수 있다.
일 실시 예에 따르면, 상기 활성부(103) 내에 제1 불순물 도핑 영역(107a) 및 한 쌍의 제2 불순물 도핑 영역들(107b)이 형성될 수 있다. 이 경우, 상기 제1 불순물 도핑 영역(107a)은 상기 한 쌍의 그루브들(115)내에 형성된 상기 한 쌍의 매몰 게이트 전극들(113)사이에 형성될 수 있다. 또한, 한 쌍의 제2 불순물 도핑 영역들(107b) 사이에 한 쌍의 매몰 게이트 전극들(113) 및 상기 제1 불순물 도핑 영역(107a)이 배치되도록 형성될 수 있다.
상술된 것과 달리, 상기 제1 및 제2 불순물 도핑 영역들(107a, 107b)을 형성하기 위한 불순물 주입 공정은 상기 가이드 패턴(120)을 형성하기 전에 수행될 수 있다. 기판(100)내에 활성부(103)를 정의하는 소자 분리 패턴(101)을 형성하고, 상기 활성부(103)내에 도펀트를 주입하여 소정의 깊이를 갖는 벌크 불순물 도핑 영역을 형성할 수 있다. 상기 기판(100)내에 상기 활성부(103) 및 상기 소자 분리 패턴(101)을 가로지르는 그루브(105)가 형성될 수 있다. 상기 그루브(105)의 바닥면의 레벨은 상기 벌크 불순물 도핑 영역의 바닥면의 레벨보다 낮게 형성될 수 있다. 상기 그루브(105)에 의해서 상기 벌크 불순물 도핑 영역이 제1 및 제2 불순물 도핑 영역들(107a, 107b)으로 분리될 수 있다.
도7a 및 도7b를 참조하면, 상기 기판(100) 상에 제1 층간 유전막(140)을 형성할 수 있다. 상기 제1 층간 유전막(140)은 단일층(Single-layered) 또는 다층(Multi-layered)으로 형성될 수 있다. 상기 제1 층간 유전막(140)은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의해 형성될 수 있다. 상기 제1 층간 유전막(140)은 산화막, 질화막 또는 산화 질화막 중에서 적어도 하나를 포함할 수 있다.
상기 제1 층간 유전막(140)내에 상기 랜딩 패드(133)의 일부분을 노출시키고, 상기 제1 층간 유전막(140)을 관통하는 제1 홀(145)을 형성할 수 있다. 상기 제1 홀(145)은 적어도 하나 이상의 식각 공정을 수행하여 형성될 수 있다.
상기 제1 홀(145)은 평면적 관점에서 상기 활성부(103)의 상기 제1 불순물 도핑 영역(107a)의 적어도 일부와 중첩될 수 있다. 상기 제1 홀(145)은 상기 활성부(103)의 상기 제1 불순물 도핑 영역(107a)상의 유전 패턴(125)을 노출시킬 수 있다. 상기 제1 홀(145)에 의해 노출되는 상기 제1 불순물 도핑 영역(107a)상의 유전 패턴(125)을 제거하여, 상기 제1 불순물 도핑 영역(107a)의 일부분을 노출시키는 제1 개구부(127)를 형성할 수 있다. 상기 제1 개구부(127)는 상기 제1 방향으로 서로 인접한 한 쌍의 랜딩 패드들(133) 사이에 형성될 수 있다. 즉, 상기 제1 개구부(127)는 상기 한 쌍의 랜딩 패드들(133)의 측벽들 및 상기 한 쌍의 캐핑 패턴들(115)의 측벽들에 의해 정의될 수 있다.
일 실시 예에 따르면, 상기 제1 홀(145) 및 상기 제1 개구부(127)는 하나의 반응 챔버 내에서 수행되는 식각 공정에 의해 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 홀(145)의 상기 제2 방향의 폭은 상기 제1 불순물 도핑 영역(107a)의 상기 제2 방향의 폭보다 클 수 있다. 따라서, 상기 제1 홀(145)은 상기 제1 불순물 도핑 영역(107a)의 양측에 형성된 상기 한 쌍의 캐핑 패턴들(115)의 일부분을 노출시킬 수 있다.
도8a 및 도8b를 참조하면, 상기 제1 홀(145) 및 상기 제1 개구부(127) 내에 갭필 도전 패턴(150)을 형성할 수 있다. 상기 갭필 도전 패턴(150)은 상기 제1 개구부(127)에 의해 노출된 상기 한 쌍의 랜딩 패드들(133)의 측벽들과 직접적으로 접촉될 수 있다. 따라서, 상기 한 쌍의 랜딩 패드들(133) 및 상기 갭필 도전 패턴(150)은 전기적으로 연결될 수 있다.
상기 갭필 도전 패턴(150)은 상기 제1 층간 유전막(140)상에 상기 제1 개구부(127) 및 상기 제1 홀(145)을 채우는 갭필 도전막을 형성하고, 상기 갭필 도전막을 상기 제1 층간 유전막(140)의 상부면이 노출될 때까지 식각하는 것에 의해 형성될 수 있다. 상기 갭필 도전막은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의해 형성될 수 있다. 상기 갭필 도전막을 식각하는 것은 화학적 기계적 평탄화 공정 또는 건식 식각 공정 중에서 적어도 하나를 포함할 수 있다.
상기 갭필 도전 패턴(150)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 갭필 도전 패턴(150)은 상기 랜딩 패드(133)와 동일한 도전 물질로 형성될 수 있다. 예를 들어, 상기 랜딩 패드(133)가 다결정 반도체를 포함하는 경우, 상기 갭필 도전 패턴(150)도 다결정 반도체을 포함할 수 있다.
도9a 및 도9b를 참조하면, 상기 제1 층간 유전막(140)상에 배선 도전막(160)을 형성할 수 있다. 상기 배선 도전막(160)은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의해 형성될 수 있다. 상기 배선 도전막(160)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
도10a 및 도10b를 참조하면, 상기 배선 도전막(160), 상기 갭필 도전 패턴(150) 및 상기 랜딩 패드(133)를 차례로 패터닝하여 배선(165) 및 배선 플러그(155)를 형성할 수 있다.
상기 배선(165)은 상기 배선 도전막(160)상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 배선 도전막(160)을 식각하는 것에 의해 형성될 수 있다.
상기 배선 플러그(155)는 상기 배선(165)을 형성하기 위한 마스크 패턴을 식각 마스크로 이용하는 식각 공정에 의해 형성될 수 있다. 상기 배선(165)의 양측에 노출된 갭필 도전 패턴(150)을 식각하는 것에 의해서 배선 플러그(155)의 제1 도전 패턴(150b)을 형성할 수 있다.
상기 마스크 패턴을 식각 마스크로 이용하여 상기 배선 플러그(155)의 상기 제1 도전 패턴(150b)의 양측에 노출된 랜딩 패드(133)를 식각할 수 있다. 상기 식각된 랜딩 패드(135a)는 상기 배선 플러그(155)의 제1 도전 패턴(150b)으로부터 이격될 수 있다. 상기 랜딩 패드(133)를 식각하는 것에 의해서 배선 플러그(155)의 제2 도전 패턴(135b)을 형성할 수 있다. 상기 배선 플러그(155)의 상기 제2 도전 패턴(135b)은 상기 배선 플러그(155)의 제1 도전 패턴(150b)과 접속될 수 있다.
일 실시 예에 따르면, 상기 배선 도전막(160)을 식각하는 것, 상기 갭필 도전 패턴(150)을 식각하는 것 및 상기 랜딩 패드(133)을 식각하는 것은 하나의 반응 챔버 내에서 수행될 수 있다.
상기 배선 플러그(155) 및 상기 식각된 랜딩 패드(135a)를 형성하기 위한 식각 공정에 의해서, 상기 식각된 랜딩 패드(135a)와 상기 배선 플러그 (155)사이에 제2 개구부(147)가 형성될 수 있다. 일 실시 예에 따르면, 상기 제2 개구부(147)는 상기 활성부(103) 및 상기 소자 분리 패턴(101)의 일부를 노출시킬 수 있다.
상기 배선(165)은 상기 제2 방향으로 연장되는 라인 형태로 형성될 수 있다. 상기 배선(165)은 상기 배선 플러그(155)와 전기적으로 접속될 수 있다. 상기 배선 플러그(155)는 상기 활성부(103)의 상기 제1 불순물 도핑 영역(107a)과 전기적으로 접속될 수 있다.
도11a 및 도11b를 참조하면, 상기 배선(165)의 측벽상에 배선 스페이서(167)를 형성할 수 있다. 상기 배선 스페이서(167)은 상기 제2 개구부(147)을 채우는 연장부(169)를 포함할 수 있다. 상기 연장부(169)는 상기 배선 플러그(155)의 측벽을 덮을 수 있다. 상기 연장부(169)는 상기 배선 플러그(155)와 상기 식각된 랜딩 패드(135a) 사이에 형성될 수 있다.
상기 배선 스페이서(167)는 상기 제1 층간 유전막(140)상에 상기 제2 개구부(147)를 채우도록 배선 스페이서 유전막을 형성하고, 상기 배선 스페이서막을 상기 제1 층간 유전막(140)의 상부면이 노출될 때까지 이방성 식각하는 것에 의해 형성될 수 있다. 상기 배선 스페이서막은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의해 형성될 수 있다. 상기 배선 스페이서막은 산화막, 질화막 또는 산화질화막 중에서 적어도 하나를 포함할 수 있다.
도12a 및 도12b를 참조하면, 상기 제1 층간 유전막(140)상에 상기 배선(165)을 덮는 제2 층간 유전막(170)을 형성할 수 있다. 제2 층간 유전막(170)은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의해 형성될 수 있다. 상기 제2 층간 유전막(170)은 산화막, 질화막 또는 산화 질화막 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 식각된 랜딩 패드(135a)상에 상기 제1 층간 유전막(140) 및 상기 제2 층간 유전막(170)을 관통하는 스토리지 플러그(175)를 형성할 수 있다. 상기 스토리지 플러그(175)는 상기 제2 층간 유전막(170) 및 상기 제1 층간 유전막(140)을 연속적으로 식각하여서 상기 식각된 랜딩 패드(135a)의 상부면을 노출시키는 제2 홀을 형성하고, 상기 제2 홀 내에 도전 물질을 채우는 것에 의해 형성될 수 있다. 상기 스토리지 플러그(175)는 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 스토리지 플러그(175)는 상기 식각된 랜딩 패드(135a)와 전기적으로 연결될 수 있다. 일 실시 예에 따르면, 상기 스토리지 플러그(175)는 상기 식각된 랜딩 패드(135a)와 직접적으로 접촉될 수 있다.
본 발명의 일 실시 예들에 따르면, 상기 스토리지 플러그(175)는 상기 기판(100)상에 배치된 상기 식각된 랜딩 패드(135a)상에 형성될 수 있다. 상기 스토리지 플러그(175)가 상기 기판(100)상에 상기 활성부(103)의 제2 불순물 도핑 영역(107b)과 오버랩되는 면적보다 상기 식각된 랜딩 패드(135a)가 상기 제2 불순물 도핑 영역(107b)과 오버랩되는 면적이 더 클 수 있다. 만약, 상기 기판(100)상에 상기 식각된 랜딩 패드(135a)가 없다면, 상기 제2 불순물 도핑 영역(107b)과 상기 스토리지 플러그(175)가 전기적으로 접속되는 면적이 감소될 수 있다. 상기 접속 면적의 감소로 반도체 기억 소자가 신뢰성이 저하될 수 있다. 하지만, 본 발명의 일 실시 예들에 따르면, 상기 식각된 랜딩 패드(135a)에 의해서 상기 제2 불순물 도핑 영역(107b)이 상기 스토리지 플러그(175)와 전기적으로 연결되는 면적이 증가될 수 있다. 따라서, 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
또한, 상기 스토리지 플러그(175)가 상기 식각된 랜딩 패드(135a)상에 형성되므로, 상기 스토리지 플러그(175)가 상기 기판(100)의 상기 활성부(103)에 직접적으로 접촉되지 않을 수 있다. 만약, 상기 기판(100)상에 상기 랜딩 패드(135a)가 없다면, 상기 스토리지 플러그(175)는 제2 불순물 도핑 영역(107b)에 직접적으로 접촉될 수 있다. 이 경우, 상기 스토리지 플러그(175)를 형성하기 위해, 상기 제1 층간 유전막(140)을 식각하여 제2 홀을 형성하는 식각 공정에서 상기 소자 분리 패턴(101)이 과도하게 식각될 수 있고, 이로 인한 불량들이 발생 수 있다. 하지만, 본 발명의 일 실시 예들에 따르면, 스토리지 플러그(175)는 상기 기판(100)상에 형성된 상기 식각된 랜딩 패드(135a)상에 형성되므로, 상기 소자 분리 패턴(101)의 과도한 식각으로 인한 불량들을 최소할 수 있다.
본 발명의 일 실시 예들에 따른 반도체 기억 소자에서 상술된 것과 다른 형태의 배선이 형성될 수 있다. 이하, 도13a 내지 도13d을 참조하여, 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법의 변형 예를 설명한다. 도13a 내지 도13d는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법의 변형 예를 설명하기 위한 단면도들이다.
도13a를 참조하면, 제1 층간 유전막(140)상에 제1 배선 도전막(160a) 및 제2 배선 도전막(160b)을 형성할 수 있다. 상기 제1 배선 도전막(160a) 및 상기 제2 배선 도전막(160b)은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의해 형성될 수 있다. 상기 제1 배선 도전막(160a) 및 상기 제2 배선 도전막(160b)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 배선 도전막(160a)은 상기 갭필 도전 패턴(150)과 동일한 도전 물질을 포함할 수 있다. 예를 들어, 상기 갭필 도전 패턴(150) 및 상기 제1 배선 도전막(160a)은 다결정 반도체로 형성될 수 있다.
상기 제2 배선 도전막(160b)은 상기 제1 배선 도전막(160a)에 포함된 도전 물질보다 전기 전도율이 높은 도전 물질을 포함할 수 있다. 예를 들어, 상기 제1 배선 도전막(160a)은 다결정 반도체를 포함하는 경우, 상기 제1 배선 도전막(160a)은 금속(ex, 텅스텐)을 포함할 수 있다.
도13b를 참조하면, 상기 제1 배선 도전막(160a), 상기 제2 배선 도전막(160b), 상기 갭필 도전 패턴(150) 및 상기 랜딩 패드(133)를 차례로 패터닝하여 배선(165c) 및 배선 플러그(155)를 형성할 수 있다. 상기 패터닝 공정에 의해서, 상기 랜딩 패드(133)가 식각되어, 상기 배선 플러그(155)와 이격될 수 있다.
상기 제1 배선 도전막(160a)을 패터닝하여 제1 패턴(165a)을 형성할 수 있고, 상기 제2 배선 도전막(160b)을 패터닝하여 제2 패턴(165b)을 형성할 수 있다. 상기 제1 패턴(165a) 및 상기 제2 패턴(165b)은 상기 배선(165c)을 구성할 수 있다. 상기 제1 패턴(165a)은 상기 배선 플러그(155)의 상기 제1 부분(150a)과 직접적으로 접촉될 수 있다.
상기 배선 플러그(155)는 상기 배선(165c)을 형성하기 위한 마스크 패턴을 식각 마스크로 이용하는 식각 공정에 의해 형성될 수 있다. 상기 배선(165c)의 양측에 노출된 갭필 도전 패턴(150)을 식각하는 것에 의해서 배선 플러그(155)의 제1 도전 패턴(150b)을 형성할 수 있다.
상기 마스크 패턴을 식각 마스크로 이용하여 상기 배선 플러그(155)의 상기 제1 도전 패턴(150b)의 양측에 노출된 랜딩 패드(133)를 식각할 수 있다. 상기 식각된 랜딩 패드(135a)는 상기 배선 플러그(155)의 제1 도전 패턴(150b)으로부터 이격될 수 있다. 상기 랜딩 패드(133)를 식각하는 것에 의해서 배선 플러그(155)의 제2 도전 패턴(135b)을 형성할 수 있다. 상기 배선 플러그(155)의 상기 제2 도전 패턴(135b)은 상기 배선 플러그(155)의 제1 도전 패턴(150b)과 접속될 수 있다.
본 변형 예에 따르면, 상기 배선(165c)는 상기 배선 플러그(155)와 동일한 도전 물질을 포함하는 제1 패턴(165a) 및 상기 제1 패턴(165a)보다 전기 전도도가 더 높은 도전 물질을 포함하는 제2 패턴(165b)을 포함할 수 있다. 상기 배선 플러그(155)와 상기 제1 패턴(165a)이 동일한 도전 물질을 포함하므로, 상기 배선 플러그(155)와 상기 배선(165c)의 접촉면에서의 저항을 감소시킬 수 있다. 또한, 상기 제2 패턴(165b)이 전기 전도도가 더 높은 도전 물질을 포함하므로, 상기 배선(165c)의 저항도 감소시킬 수 있다. 따라서, 전기적 특성 및 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
도13c를 참조하면, 상기 배선(165c)의 측벽상에 배선 스페이서(167)를 형성할 수 있다. 상기 배선 스페이서(167)은 상기 제2 개구부(147)을 채우는 연장부(169)를 포함할 수 있다. 상기 연장부(169)는 상기 배선 플러그(155)의 측벽을 덮을 수 있다. 상기 배선 스페이서(167)는 도11a 및 도11b를 참조하여 설명한 것과 동일한 방법에 의해 형성될 수 있다.
도13d를 참조하면, 상기 제1 층간 유전막(140)상에 상기 배선(165c)을 덮는 제2 층간 유전막(170)을 형성할 수 있다. 상기 식각된 랜딩 패드(135a)상에 제1 층간 유전막(140) 및 상기 제2 층간 유전막(170)을 관통하는 스토리지 플러그(175)를 형성할 수 있다. 상기 제2 층간 유전막(170) 및 상기 스토리지 플러그(175)는 도12a 및 도12b에서 설명한 것과 동일한 방법에 의해 형성될 수 있다.
이하, 본 발명의 다른 실시 예에 따른 반도체 기억 소자가 설명된다. 도14a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자를 설명하기 위한 평면도이고, 도14b은 도14a의 Ⅰ-Ⅰ'및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도14a 및 도14b를 참조하면, 기판(200) 내에 활성부(203)을 정의하는 소자 분리 패턴(201)이 배치된다. 상기 소자 분리 패턴(201)은 얕은 트렌치형 소자 분리 패턴(Shallow Trench Isolation:STI)일 수 있으나, 이에 한정되는 것은 아니다. 상기 소자 분리 패턴(201)은 절연 물질을 포함할 수 있다. 예컨대, 상기 소자 분리 패턴(201)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 중에서 적어도 하나를 포함할 수 있다. 상기 기판(200)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(200)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 활성부(203)는 상기 기판(200) 내에 복수로 제공될 수 있다. 상기 활성부들(203)은 상기 기판(200) 내에 2차원적으로 배치될 수 있다. 상기 활성부들(203)은 제1 그룹 및 제2 그룹으로 구분될 수 있다. 상기 제1 그룹의 상기 활성부들은 행들 및 열들을 따라 2차원적으로 배치될 수 있다. 상기 행들은 제1 방향에 평행하고, 상기 열들은 상기 제1 방향에 교차하는 제2 방향에 평행할 수 있다. 상기 제1 그룹의 상기 활성부들은 상기 제1 방향과 평행한 방향으로 제1 피치를 가질 수 있으며, 상기 제2 방향과 평행한 방향으로 제2 피치를 가질 수 있다. 상기 제2 그룹의 상기 활성부들(203)은 상기 제1 피치의 1/2 및 상기 제2 피치의 1/2만큼 이동된 위치에 2차원적으로 행들 및 열들을 따라 배치될 수 있다.
상기 각 활성부(203)는 제3방향으로 연장된 장방형일 수 있다. 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향과 비수직 및 비평행할 수 있다.
상기 기판(200) 내에 그루브(Groove: 205)가 배치될 수 있다. 상기 그루브(205)는 평면적 관점에서 상기 제1 방향으로 연장되어 상기 활성부(203) 및 상기 소자 분리 패턴(201)을 가로지르는 라인 형태일 수 있다.
상기 그루브(205)내에 매몰 게이트 전극(213)이 배치될 수 있다. 상기 매몰 게이트 전극(213)은 상술된 제1 실시 예의 매몰 게이트 전극(113)과 동일한 물질을 포함할 수 있고, 동일한 형태일 수 있다.
상기 매몰 게이트 전극(213)과 상기 그루브(205) 사이에 게이트 유전 패턴(211)이 배치될 수 있다. 상기 매몰 게이트 전극(213)상에 캐핑 패턴(215)이 배치될 수 있다. 상기 게이트 유전 패턴(211)은 상술된 제1 실시 예의 게이트 유전 패턴(111)과 동일한 형태일 수 있고 동일한 물질을 포함할 수 있다. 또한 상기 캐핑 패턴(215)은 상술된 제1 실시 예의 캐핑 패턴(215)과 동일한 형태일 수 있고 동일한 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 게이트 유전 패턴(211), 매몰 게이트 전극(213) 및 상기 캐핑 패턴(215)은 매몰 게이트 패턴을 구성할 수 있다.
상기 매몰 게이트 전극(213)의 양 측에 인접한 상기 활성부(203)내에 제1 불순물 도핑 영역(207a) 및 제2 불순물 도핑 영역(207b)이 배치될 수 있다. 상기 제1 및 제2 불순물 도핑 영역들(207a, 207b)의 하부면은 상기 활성부(203)의 상부 면으로부터 소정의 깊이에 위치할 수 있다. 상기 제1 및 제2 불순물 도핑 영역들(207a, 207b)의 하부면은 상기 그루브(205)의 바닥면보다 높을 수 있다.
일 실시 예에 따르면, 복수의 상기 그루브(205)가 상기 활성부(203)를 가로지를 수 있다. 즉, 한 쌍의 그루브들(205)이 상기 활성부(203)를 가로지를 수 있고, 상기 한 쌍의 그루브들(205)내에 한 쌍의 매몰 게이트 전극들(213)이 각각 배치될 수 있다. 이 경우, 상기 활성부(203) 내에 제1 불순물 도핑 영역(207a) 및 한 쌍의 제2 불순물 도핑 영역들(207b)이 배치될 수 있다. 상기 한 쌍의 제2 불순물 도핑 영역들(207b)사이에 상기 한 쌍의 매몰 게이트 전극들(213) 및 상기 제1 불순물 도핑 영역(207a)이 배치될 수 있고, 상기 한 쌍의 매몰 게이트 전극들(213) 사이에 상기 제1 불순물 도핑 영역(207a)이 배치될 수 있다.
상기 기판(200)상에, 랜딩 패드(235)가 배치될 수 있다. 상기 랜딩 패드(235)는 상기 제2 불순물 도핑 영역(207b)과 전기적으로 연결될 수 있다. 상기 랜딩 패드(235)는 상기 제2 불순물 도핑 영역(207b)바로 위에 있을 수 있다. 또한, 상기 랜딩 패드(235)는 상기 제1 불순물 도핑 영역(207a)와 전기적으로 이격될 수 있다. 일 실시 예에 따르면, 상기 랜딩 패드(235)의 적어도 일부분은 상기 제2 불순물 도핑 영역(207b)과 직접적으로 접촉될 수 있다.
상기 기판(200)상에 상기 랜딩 패드(235)의 양측에 유전 패턴들(225)이 배치될 수 있다. 즉, 상기 한 쌍의 유전 패턴들(225) 사이에 상기 랜딩 패드(235)가 배치될 수 있다. 따라서, 상기 랜딩 패드(235) 및 상기 한 쌍의 유전 패턴들(225)은 상기 제1 방향에 평행하게 배열될 수 있다.
상기 유전 패턴들(225)은 상기 제3 방향으로 연장되는 형태일 수 있다. 즉, 상기 유전 패턴들(225)은 상기 활성부(103)와 평행한 방향으로 연장되는 형태일 수 있다. 상기 유전 패턴들(225)은 산화물, 질화물 또는 산화 질화물 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 랜딩 패드(235)의 최상부면은 상기 캐핑 패턴(215)의 최상부면과 동일한 레벨에 위치할 수 있다. 즉, 상기 랜딩 패드(235)와 상기 캐핑 패턴(215)은 실질적으로 동일한 높이를 가질 수 있다. 상기 랜딩 패드(235)는 도전 물질을 포함할 수 있다. 예를 들어, 상기 랜딩 패드(235)는 도핑된 반도체 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 랜딩 패드(235)는 상기 제1 방향에 평행한 한 쌍의 제1 측벽들 및 상기 제3 방향에 평행한 한 쌍의 제2 측벽들을 가질 수 있다. 일 실시 예에 따르면, 상기 제2 측벽들은 상기 활성부(203)와 평행할 수 있다. 상기 제2 측벽들은 상기 한 쌍의 유전 패턴들(225)과 직접적으로 접촉될 수 있다.
상기 기판(200)상에 상기 캐핑 패턴(215) 및 상기 랜딩 패드(235)를 덮는 제1 층간 유전막(240)이 배치될 수 있다. 상기 제1 층간 유전막(240)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 기판(200)상에 상기 제1 층간 유전막(240)을 관통하여 상기 제1 불순물 도핑 영역(207a)과 접속되는 배선 플러그(255)가 배치될 수 있다. 상기 배선 플러그(255)는 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 배선 플러그(255)는 제1 부분(250a) 및 제2 부분(235a)을 포함할 수 있다. 일 실시 예에 따르면, 상기 배선 플러그(255)의 제2 부분(235a)는 상기 제1 불순물 도핑 영역(207a)와 직접적으로 접촉될 수 있다.
상기 배선 플러그(255)의 상기 제2 부분(235a)의 높이는 상기 랜딩 패드(235)의 높이와 동일할 수 있다. 또한, 상기 배선 플러그(255)의 상기 제2 부분(235a)의 높이는 상기 캐핑 패턴(215)의 높이와 동일 할 수 있다. 상기 배선 플러그(255)의 상기 제2 부분(235a)은 상기 랜딩 패드(235)와 동일한 도전 물질을 포함할 수 있다. 예를 들어, 상기 랜딩 패드(235)가 다결정 반도체 물질을 포함하는 경우, 상기 배선 플러그(255)의 상기 제2 부분(235a)도 다결정 반도체 물질을 포함할 수 있다.
상기 배선 플러그(255)의 상기 제1 부분(250a)은 상기 제1 층간 유전막(240)을 관통하여 상기 배선 플러그(255)의 상기 제2 부분(235a)에 접속될 수 있다. 상기 배선 플러그(255)의 상기 제1 부분(250a)의 상기 제2방향의 폭은 상기 배선 플러그(255)의 상기 제2 부분(235a)의 제2 방향의 폭보다 클 수 있다. 따라서 상기 배선 플러그(255)의 상기 제1 부분(250a)은 상기 배선 플러그(255)의 상기 제2 부분(235a)의 양측에 인접한 한 쌍의 캐핑 패턴들(115)의 상부면의 일부분을 덮을 수 있다.
일 실시 예에 따르면, 상기 배선 플러그(255)의 상기 제1 부분(250a)의 상기 제1방향의 폭은 상기 배선 플러그(255)의 상기 제2 부분(235a)의 제1 방향의 폭과 동일할 수 있다. 따라서, 상기 배선 플러그(255)의 상기 제1 부분(250a) 및 상기 제2 부분(235a)은 완전히 중첩된 형태일 수 있다.
일 실시 예에 따르면, 하나의 활성부(203)내에 한 쌍의 랜딩 패드들(235)이 배치될 수 있다. 상기 한 쌍의 랜딩 패드들(235) 사이에 상기 활성부(203)을 가로지르는 한 쌍의 그루브들(205)이 배치될 수 있다. 상기 한 쌍의 그루브들(205)내에 각각 매몰 게이트 전극들(213) 및 캐핑 패턴들(215)이 배치될 수 있다. 상기 한 쌍의 그루브들(205) 사이에 배선 플러그(255)가 배치될 수 있다. 상기 한 쌍의 랜딩 패드들(235)은 상기 활성부(203)의 한 쌍의 제2 불순물 도핑 영역들(207b)에 접속될 수 있다. 상기 배선 플러그(255)는 상기 활성부(203)의 제1 불순물 도핑 영역(207a)에 접속될 수 있다.
상기 제1 층간 유전막(240)상에, 상기 배선 플러그(255)와 전기적으로 연결되는 배선(265)이 배치될 수 있다. 상기 배선(265)은 상기 제2 방향으로 연장되는 라인 형태일 수 있다. 상기 배선(265)은 도전 물질을 포함할 수 있다. 예컨대, 상기 배선(265)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 배선(265)의 상기 제1 방향의 폭은 상기 배선 플러그(255)의 상기 제1 방향의 폭과 동일할 수 있다. 따라서, 상기 배선(265)의 양 측벽들과 상기 배선 플러그(255)의 양 측벽들은 서로 자기 정렬될 수 있다.
상기 배선(265)의 측벽상에 배선 스페이서(267)가 배치될 수 있다. 상기 배선 스페이서(267)는 상기 기판(200)을 향하여 연장되어 상기 배선 플러그(255)의 측벽을 덮는 연장부(269)를 포함할 수 있다. 일 실시 예에 따르면, 상기 연장부(269)는 상기 기판(200)과 직접적으로 접촉될 수 있다. 상기 연장부(269)는 상기 배선 플러그(255)와 상기 랜딩 패드(235)사이에 배치될 수 있다.
상기 제1 층간 유전막(240)상에 상기 배선(265)을 덮는 제2 층간 유전막(270)이 배치될 수 있다. 상기 제2 층간 유전막(270)은 상술된 제1 실시 예의 제2 층간 유전막(170)과 동일한 물질을 포함하고 동일한 형태일 수 있다.
상기 기판(200)상에 상기 제1 및 제2 층간 유전막들(240,270)을 관통하여 상기 랜딩 패드(235)와 접속되는 스토리지 플러그(275)가 배치될 수 있다. 일 실시 예에 따르면, 상기 스토리지 플러그(275)의 바닥면은 직접적으로 상기 랜딩 패드(235)와 접촉될 수 있다.
상기 스토리지 플러그(275)는 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 스토리지 플러그(275)가 상기 제2 불순물 도핑 영역(207b)과 오버랩되는 면적은 상기 랜딩 패드(235)와 상기 제2 불순물 도핑 영역(207b)의 오버랩되는 면적보다 작다. 따라서, 상기 랜딩 패드(235)에 의해서 상기 스토리지 플러그(175)가 상기 제2 불순물 도핑 영역(207b)과 전기적으로 연결되는 면적을 증가시킬 수 있다.
본 발명의 일 실시 예들에 따르면, 상기 스토리지 플러그(275)는 상기 기판(200)상에 배치된 랜딩 패드(235)상에 배치될 수 있다. 상기 스토리지 플러그(275)가 상기 기판(200)상에 상기 활성부(203)의 제2 불순물 도핑 영역(207b)과 오버랩되는 면적보다 상기 랜딩 패드(235)가 상기 제2 불순물 도핑 영역(207b)과 오버랩되는 면적이 더 클 수 있다. 만약, 상기 기판(200)상에 상기 랜딩 패드(235)가 없다면, 상기 제2 불순물 도핑 영역(207b)과 상기 스토리지 플러그(275)가 전기적으로 접속되는 면적이 감소될 수 있고, 상기 접속 면적의 감소로 반도체 기억 소자가 신뢰성이 저하될 수 있다. 하지만, 본 발명의 일 실시 예들에 따르면, 상기 랜딩 패드(235)에 의해서 상기 제2 불순물 도핑 영역(207b)이 상기 스토리지 플러그(275)와 전기적으로 연결되는 면적이 증가될 수 있다. 따라서, 반도체 기억 소자의 신뢰성을 개선시킬 수 있다.
또한, 상기 스토리지 플러그(275)가 상기 랜딩 패드(235)상에 배치되므로, 상기 스토리지 플러그(275)가 상기 기판(200)의 상기 활성부(203)에 직접적으로 접촉되지 않을 수 있다. 만약, 상기 기판(200)상에 상기 랜딩 패드(235)가 없다면, 상기 스토리지 플러그(275)는 제2 불순물 도핑 영역(207b)에 직접적으로 접촉될 수 있다. 이 경우, 상기 스토리지 플러그(275)를 형성할 때, 상기 소자 분리 패턴(201)이 과도하게 식각될 수 있고, 이로 인한 불량들이 발생 수 있다. 하지만, 본 발명의 일 실시 예들에 따르면, 스토리지 플러그(275)는 상기 기판(200)상에 배치된 랜딩 패드(235)상에 형성되므로, 상기 소자 분리 패턴(201)의 과도한 식각으로 인한 불량들을 최소할 수 있다.
게다가 상기 배선 플러그(255)와 상기 배선(265)의 제1 방향의 폭이 동일할 수 있다. 따라서, 상기 배선 플러그(255)와 인접한 스토리지 플러그들 및 다른 배선들과 상기 배선 플러그(255)사이의 전기적 쇼트를 최소화할 수 있다. 따라서, 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
도14b에 도시된 바와 같이 상기 제2 층간 유전막(270)상에 상기 스토리지 플러그(175) 와 전기적으로 연결되는 정보 저장 요소(280)가 배치될 수 있다. 상기 정보 저장 요소(280)는 다양한 형태로 구현될 수 있다. 도14b의 B영역은 상술된 일 실시 예에서 도1b의 A영역과 동일한 형태일 수 있다. 즉, 상기 정보 저장 요소(280)은 도1b의 정보 저장 요소(180)와 동일한 형태를 가질 수 있고, 동일한 기능을 수행할 수 있다.
본 발명의 일 실시 예들에 따른 반도체 기억 소자는 상술된 것과 다른 형태의 배선을 포함할 수 있다. 이하, 도14c를 참조하여, 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 변형 예를 설명한다.
도14c를 참조하면, 기판(200)상에 제1 층간 유전막(240)을 관통하여 제1 불순물 도핑 영역(207a)과 접속된 배선 플러그(255)가 배치될 수 있다.
상기 제1 층간 유전막(240)상에 상기 배선 플러그(255)와 접속되는 배선(265c)이 배치될 수 있다. 상기 배선(265c)은 차례로 적층된 제1 패턴(265a) 및 제2 패턴(265b)을 포함할 수 있다.
상기 제1 패턴(265a)은 상기 배선 플러그(255)에 포함된 도전 물질과 동일한 도전 물질을 포함할 수 있다. 예를 들어, 상기 배선 플러그(255)가 다결정 반도체를 포함하는 경우, 상기 제1 패턴(265a)도 다결정 반도체를 포함할 수 있다. 상기 제2 패턴(265b)은 상기 제1 패턴(265a)보다 전기 전도율이 더 높은 도전 물질을 포함할 수 있다. 예를 들어, 상기 제1 패턴(265a)가 다결정 반도체를 포함하는 경우, 상기 제2 패턴(265b)은 금속(ex, 텅스텐)을 포함할 수 있다.
본 실시 예에 따르면, 상기 배선(265c)은 상기 배선 플러그(255)와 동일한 도전 물질을 포함하는 제1 패턴(265a) 및 상기 제1 패턴(265a)보다 전기 전도도가 더 높은 도전 물질을 포함하는 제2 패턴(265b)을 포함할 수 있다. 상기 배선 플러그(255)와 상기 제1 패턴(265a)이 동일한 도전 물질을 포함하므로, 상기 배선 플러그(255)와 상기 배선(265c)의 접촉면에서의 저항을 감소시킬 수 있다. 또한, 상기 제2 패턴(265b)이 전기 전도도가 더 높은 도전 물질을 포함하므로, 상기 배선(265c)의 저항도 감소시킬 수 있다. 따라서, 전기적 특성 및 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
이하, 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법이 설명된다. 도15a 내지 도23a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 평면도들이다. 도15b 내지 도23b는 도15a 내지 도23a의 Ⅰ-Ⅰ'및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도15a 및 도15b를 참조하면, 상기 기판(200) 내에 활성부(203)를 정의하는 소자 분리 패턴(201)을 형성할 수 있다. 상기 기판(200)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(200)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다. 상기 소자 분리 패턴(201)은 상술된 제1 실시 예의 소자 분리 패턴(101)을 형성하는 것과 동일한 방법에 의해 동일한 형태로 형성될 수 있다.
일 실시 예에 따르면, 상기 소자 분리 패턴(201)에 의해서 상기 기판(200)내에 복수의 활성부들(203)이 형성될 수 있다. 상기 활성부들(203)은 행들 및 열들을 따라 상기 기판(200)내에 2차원적으로 배열되도록 형성될 수 있다. 상기 행들은 제1 방향에 평행하고, 상기 열들은 상기 제1 방향에 교차하는 제2 방향에 평행할 수 있다. 상기 활성부들(203)은 상술된 제1 실시 예의 활성부들(103)과 동일한 형태로 배열되도록 형성될 수 있다.
상기 활성부(203)는 제3 방향으로 연장되는 장방형 형태로 형성될 수 있다. 상기 제3 방향은 상기 제1 및 제2 방향에 비수직 및 비평행할 수 있다.
상기 기판(200)상에 상기 제3 방향으로 나란히 연장되는 가이드 패턴들(220)을 형성할 수 있다. 상기 가이드 패턴들(220)은 상기 활성부(203)와 평행할 수 있다. 일 실시 예에 따르면, 상기 가이드 패턴들(220)은 상기 소자 분리 패턴(201)상에 배치될 수 있다. 상기 가이드 패턴들(220)은 산화물, 질화물 또는 산화 질화물 중에서 적어도 하나를 포함할 수 있다. 서로 인접한 한 쌍의 가이드 패턴들(220) 사이에 빈 영역(223)이 정의될 수 있다.
상기 가이드 패턴(220)은 상술된 일 실시 예에서 설명한 가이드 패턴(120)을 형성하는 것과 동일한 방법에 의해 형성될 수 있다.
도16a 및 도16b를 참조하면, 상기 가이드 패턴들(220)사이의 상기 빈 영역(223)내에 벌크 도전 패턴(230)을 형성할 수 있다. 상기 벌크 도전 패턴(230)은 상기 제3 방향으로 연장되는 라인 형태일 수 있다. 상기 벌크 도전 패턴(230)은 상술된 일 실시 예에서 설명한 벌크 도전 패턴(230)을 형성하는 것과 동일한 방법에 의해 형성될 수 있다. 상기 벌크 도전 패턴(230)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
도17a 및 도17b를 참조하면, 상기 기판(200)내에 그루브(205)를 형성할 수 있다. 상기 그루브(205)는 상기 활성부(203) 및 상기 소자 분리 패턴(201)을 가로지르고, 상기 제1 방향으로 연장되는 라인 형태일 수 있다. 상기 그루브(205)는 상기 기판(200)상에 한 쌍의 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 가이드 패턴(220), 상기 벌크 도전 패턴(230), 상기 활성부(203) 및 상기 소자 분리 패턴(201)을 식각하는 것에 의해서 형성될 수 있다.
상기 그루브(205)를 형성할 때, 상기 가이드 패턴들(220) 및 상기 벌그 도전 패턴(230)을 식각하는 것에 의해서, 상기 기판(200)상에 유전 패턴들(225) 및 랜딩 패드들(235)을 형성할 수 있다. 상기 랜딩 패드들(235)은 상기 활성부(203)의 적어도 일부와 접속될 수 있다. 상기 랜딩 패드들(235)은 상기 유전 패턴들(225)에 의해서 서로 이격될 수 있다.
도18a 및 도18b를 참조하면, 상기 그루브(205)내에 게이트 유전 패턴(211), 매몰 게이트 전극(213) 및 캐핑 패턴(215)을 형성할 수 있다.
상기 매몰 게이트 전극(213)은 상기 기판(200) 및 상기 그루브(205)의 내면 상에 게이트 유전막을 콘포말하게 형성하고, 상기 기판(200)상에 상기 그루브(205)를 채우는 게이트 도전막을 형성하고, 제1 식각 공정을 이용하여 상기 게이트 도전막을 식각하는 것에 의해서 형성할 수 있다.
상기 게이트 유전 패턴(211) 및 상기 캐핑 패턴(215)은 상기 기판(200)의 전면 상에 캐핑층을 형성하고, 제2 식각 공정을 이용하여 상기 캐핑층 및 상기 게이트 유전막을 상기 랜딩 패드(235)의 상부면이 노출될 때까지 식각하는 것에 의해서 형성될 수 있다.
상기 게이트 유전 패턴(211), 상기 매몰 게이트 전극(213) 및 상기 캐핑 패턴(215)은 상술된 일 실시 예에서 게이트 유전 패턴(111), 매몰 게이트 전극(113) 및 캐핑 패턴(115)과 동일한 물질을 포함할 수 있다. 상기 게이트 유전막, 상기 게이트 도전막 및 상기 캐핑층은 상술된 일 실시 예에서 설명한 것과 동일한 방법으로 형성될 수 있다.
상기 캐핑층 및 상기 게이트 유전막을 식각하는 상기 제2 식각 공정은 화학적 기계적 평탄화 공정, 건식 식각 공정 또는 습식 식각 공정 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제2 식각 공정에 의해서, 상기 캐핑 패턴(215)의 상부면의 레벨은 상기 유전 패턴들(225) 및 랜딩 패드(235)의 상부면들의 레벨과 실질적으로 동일하게 형성될 수 있다. 또한, 상기 제2 식각 공정에 의해서, 상기 유전 패턴들(225) 및 상기 랜딩 패드(235)의 상부면 상에 형성된 상기 게이트 유전막의 일부가 제거되어 게이트 유전 패턴(211)이 형성될 수 있다.
상기 활성부(203) 내에 제1 불순물 도핑 영역 및 제2 불순물 도핑 영역(207a, 207b)을 형성할 수 있다. 상기 매몰 게이트 전극(213)의 일 측에 인접한 활성부(203)내에 제1 불순물 도핑 영역(207a)이 형성될 수 있고, 상기 매몰 게이트 전극(213)의 타 측에 인접한 활성부(203)내에 제2 불순물 도핑 영역(207b)이 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 및 제2 불순물 도핑 영역들(207a, 207b)은 상기 랜딩 패드(235)를 관통하여 상기 활성부(203)내에 도펀트를 주입하는 공정을 수행하여서 형성될 수 있다.
상기 제1 및 제2 불순물 도핑 영역들(207a, 207b)의 하부면은 상기 활성부(203)의 상부면으로부터 소정의 깊이에 형성될 수 있다. 상기 제1 및 제2 불순물 도핑 영역들(207a, 207b)의 하부면은 상기 매몰 게이트 전극(213)의 바닥면보다 높을 수 있다.
일 실시 예에 따르면, 상기 활성부(203) 내에 제1 불순물 도핑 영역(207a) 및 한 쌍의 제2 불순물 도핑 영역들(207b)이 형성될 수 있다. 이 경우, 상기 제1 불순물 도핑 영역(207a)은 상기 한 쌍의 그루브들(205)내에 형성된 상기 한 쌍의 매몰 게이트 전극들(213)사이에 형성될 수 있다. 또한, 한 쌍의 제2 불순물 도핑 영역들(207b) 사이에 한 쌍의 매몰 게이트 전극들(213) 및 상기 제1 불순물 도핑 영역(207a)이 배치되도록 형성될 수 있다.
상술된 것과 달리, 상기 제1 및 제2 불순물 도핑 영역들(207a, 207b)을 형성하기 위한 불순물 주입 공정은 상기 가이드 패턴(220)을 형성하기 전에 수행될 수 있다. 기판(200)내에 활성부(203)를 정의하는 소자 분리 패턴(201)을 형성하고, 상기 활성부(203)내에 도펀트를 주입하여 소정의 깊이를 갖는 벌크 불순물 도핑 영역을 형성할 수 있다. 상기 기판(200)내에 상기 활성부(203) 및 상기 소자 분리 패턴(201)을 가로지르는 그루브(205)가 형성될 수 있다. 상기 그루브(205)의 바닥면의 레벨은 상기 벌크 불순물 도핑 영역의 바닥면의 레벨보다 낮게 형성될 수 있다. 상기 그루브(205)에 의해서 상기 벌크 불순물 도핑 영역이 제1 및 제2 불순물 도핑 영역들(207a, 207b)으로 분리될 수 있다.
도19a 및 도19b를 참조하면, 상기 기판(200) 상에 제1 층간 유전막(240)을 형성할 수 있다. 상기 제1 층간 유전막(240)은 상술된 일 실시 예에서 설명한 제1 층간 유전막(140)과 동일한 형태로 동일한 방법에 의해 형성될 수 있다.
상기 제1 층간 유전막(240)내에 상기 제1 불순물 도핑 영역(207a)과 접속된 랜딩 패드(235)의 적어도 일부를 노출시키고, 상기 제1 층간 유전막(240)을 관통하는 제1 홀(245)을 형성할 수 있다. 상기 제1 홀(245)은 적어도 하나 이상의 식각 공정을 수행하여 형성될 수 있다.
상기 기판(200)상에 복수의 랜딩 패드들(235)이 형성된 경우, 상기 랜딩 패드들(235)은 상기 제1 불순물 도핑 영역(207a)과 접속되는 제1 그룹 및 상기 제2 불순물 도핑 영역(207b)과 접속되는 제2 그룹을 포함할 수 있다. 상기 제1 그룹의 랜딩 패드들(235)은 상기 제1 층간 유전막(240)내에 형성되는 복수의 제1 홀들(245) 에 의해서 각각 노출될 수 있다.
일 실시 예에 따르면, 상기 제1 홀(245)의 상기 제2 방향의 폭은 상기 랜딩 패드(235)의 상기 제2 방향의 폭보다 클 수 있다. 따라서, 상기 제1 홀(245)은 상기 랜딩 패드들(235)의 양측에 배치된 상기 한 쌍의 캐핑 패턴들(215)의 상부면의 일부를 노출시킬 수 있다.
일 실시 예에 따르면, 상기 제1 홀(245)의 상기 제1 방향의 폭은 상기 랜딩 패드(235)의 상기 제1 방향의 폭보다 클 수 있다. 따라서, 상기 제1 홀(245)은 상기 랜딩 패드(235)의 양측의 유전 패턴들(225)의 일부를 노출시킬 수 있다.
도20a 및 도20b를 참조하면, 상기 제1 홀(245)내에 갭필 도전 패턴(250)을 형성할 수 있다. 상기 갭필 도전 패턴(250)은 상기 제1 홀(245)에 의해 노출된 상기 랜딩 패드(235)상에 형성될 수 있다. 일 실시 예에 따르면, 상기 갭필 도전 패턴(250)은 상기 제1 홀(245)에 의해 노출된 랜딩 패드(235)와 직접 접촉될 수 있다. 상기 갭필 도전 패턴(250)은 상기 제1 층간 유전막(240)상에 상기 제1 홀(245)을 채우는 갭필 도전막을 형성하고, 상기 갭필 도전막을 상기 제1 층간 유전막(240)의 상부면이 노출될 때까지 식각하는 것에 의해 형성될 수 있다. 상기 갭필 도전막은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의해 형성될 수 있다. 상기 갭필 도전막을 식각하는 것은 화학적 기계적 평탄화 공정 또는 건식 식각 공정 중에서 적어도 하나를 포함할 수 있다.
상기 갭필 도전 패턴(250)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 갭필 도전 패턴(250)은 상기 랜딩 패드(235)와 동일한 도전 물질로 형성될 수 있다. 예를 들어, 상기 랜딩 패드(235)가 다결정 실리콘을 포함하는 경우, 상기 갭필 도전 패턴(250)도 다결정 실리콘을 포함할 수 있다.
상기 제1 층간 유전막(240)상에 배선 도전막(260)을 형성할 수 있다. 상기 배선 도전막(260)은 상술된 일 실시 예에서 설명한 배선 도전막(160)과 동일한 물질을 포함할 수 있고, 동일한 방법에 의해 형성될 수 있다.
도21a 및 도21b를 참조하면, 상기 배선 도전막(260), 상기 갭필 도전 패턴(250) 및 상기 갭필 도전 패턴(250)의 아래에 배치된 랜딩 패드(235)를 차례로 패터닝하여 배선(265) 및 배선 플러그(255)를 형성할 수 있다.
상기 배선(265)은 상기 배선 도전막(260)상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 배선 도전막(260)을 식각하는 것에 의해 형성될 수 있다.
상기 배선 플러그(255)는 상기 배선(265)을 형성하기 위한 마스크 패턴을 식각 마스크로 이용하는 식각 공정에 의해 형성될 수 있다. 상기 배선(265)의 양측에 노출된 갭필 도전 패턴(250)을 식각하는 것에 의해서 배선 플러그(255)의 제1 부분(250a)을 형성할 수 있다. 상기 배선 플러그(255)의 제1 부분(250a)의 양측에 노출된 랜딩 패드(235)를 식각하는 것에 의해서 상기 배선 플러그(255)의 제2 부분(235a)를 형성할 수 있다.
일 실시 예에 따르면, 상기 배선 도전막(260)을 식각하는 것, 상기 갭필 도전 패턴(250)을 식각하는 것 및 상기 갭필 도전 패턴(250)의 아래에 배치된 랜딩 패드(235)을 식각하는 것은 하나의 반응 챔버 내에서 수행될 수 있다.
상기 배선 플러그(255)를 형성하기 위한 식각 공정에 의해서, 상기 랜딩 패드(235)와 상기 배선 플러그(255) 사이에 제2 개구부(247)가 형성될 수 있다. 일 실시 예에 따르면, 상기 제2 개구부(247)는 상기 활성부(203) 및 상기 소자 분리 패턴(201)의 일부를 노출시킬 수 있다.
상기 배선(265)은 상기 제2 방향으로 연장되는 라인 형태로 형성될 수 있다. 상기 배선(265)은 상기 배선 플러그(255)와 전기적으로 접속될 수 있다. 상기 배선 플러그(255)는 상기 활성부(203)의 상기 제1 불순물 도핑 영역(207a)과 전기적으로 접속될 수 있다.
도22a 및 도22b를 참조하면, 상기 배선(265)의 측벽상에 배선 스페이서(267)를 형성할 수 있다. 상기 배선 스페이서(267)는 상기 제2 개구부(247)을 채우는 연장부(269)를 포함할 수 있다. 상기 연장부(269)는 상기 배선 플러그(255)의 측벽을 덮을 수 있다.
일 실시 예에 따르면, 상기 연장부(269)는 상기 기판(200)과 직접적으로 접촉될 수 있다.
상기 배선 스페이서(267)는 상술된 일 실시 예에서 설명한 배선 스페이서(167)를 형성하는 것과 동일한 방법에 의해 형성될 수 있다.
도23a 및 도23b를 참조하면, 상기 제1 층간 유전막(240)상에 상기 배선(265)을 덮는 제2 층간 유전막(270)을 형성할 수 있다. 제2 층간 유전막(270)은 상술된 일 실시 예에서 설명한 제2 층간 유전막(170)을 형성하는 것과 동일한 방법에 의해 형성될 수 있다.
상기 랜딩 패드(235)상에 상기 제1 층간 유전막(240) 및 상기 제2 층간 유전막(270)을 관통하는 스토리지 플러그(275)를 형성할 수 있다. 상기 스토리지 플러그(275)는 상술된 일 실시 예에서 설명한 스토리지 플러그(175)와 동일한 물질을 포함할 수 있고, 동일한 방법에 의해 형성될 수 있다.
상기 스토리지 플러그(275)는 상기 랜딩 패드(235)와 전기적으로 연결될 수 있다. 일 실시 예에 따르면, 상기 스토리지 플러그(275)는 상기 랜딩 패드(235)와 직접적으로 접촉될 수 있다.
본 발명의 일 실시 예들에 따르면, 상기 스토리지 플러그(275)는 상기 기판(200)상에 배치된 랜딩 패드(235)상에 형성될 수 있다. 상기 스토리지 플러그(275)가 상기 기판(200)상에 상기 활성부(203)의 제2 불순물 도핑 영역(207b)과 오버랩되는 면적보다 상기 랜딩 패드(235)가 상기 제2 불순물 도핑 영역(207b)과 오버랩되는 면적이 더 클 수 있다. 만약, 상기 기판(200)상에 상기 랜딩 패드(235)가 없다면, 상기 제2 불순물 도핑 영역(207b)과 상기 스토리지 플러그(275)가 전기적으로 접속되는 면적이 감소될 수 있다. 상기 접속 면적의 감소로 반도체 기억 소자가 신뢰성이 저하될 수 있다. 하지만, 본 발명의 일 실시 예들에 따르면, 상기 랜딩 패드(235)에 의해서 상기 제2 불순물 도핑 영역(207b)이 상기 스토리지 플러그(275)와 전기적으로 연결되는 면적이 증가될 수 있다. 따라서, 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
또한, 상기 스토리지 플러그(275)가 상기 랜딩 패드(235)상에 형성되므로, 상기 스토리지 플러그(275)가 상기 기판(200)의 상기 활성부(203)에 직접적으로 접촉되지 않을 수 있다. 만약, 상기 기판(200)상에 상기 랜딩 패드(235)가 없다면, 상기 스토리지 플러그(275)는 제2 불순물 도핑 영역(207b)에 직접적으로 접촉될 수 있다. 이 경우, 상기 스토리지 플러그(275)를 형성하기 위해, 상기 제1 층간 유전막(240)을 식각하여 제2 홀을 형성하는 식각 공정에서 상기 소자 분리 패턴(201)이 과도하게 식각될 수 있고, 이로 인한 불량들이 발생 수 있다. 하지만, 본 발명의 일 실시 예들에 따르면, 스토리지 플러그(275)는 상기 기판(200)상에 형성된 랜딩 패드(235)상에 형성되므로, 상기 소자 분리 패턴(201)의 과도한 식각으로 인한 불량들을 최소할 수 있다.
본 실시 예들에 따른 반도체 기억 소자에서 상술된 것과 다른 형태의 배선이 형성될 수 있다. 이하, 도24a 내지 도24d을 참조하여, 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법의 변형 예를 설명한다. 도24a 내지 도24d는 본 실시 예들에 따른 반도체 기억 소자의 형성 방법의 변형 예를 설명하기 위한 단면도들이다.
도24a를 참조하면, 제1 층간 유전막(240)상에 제1 배선 도전막(260a) 및 제2 배선 도전막(260b)을 형성할 수 있다. 상기 제1 배선 도전막(260a) 및 상기 제2 배선 도전막(260b)은 상술된 일 실시 예에서 도13a를 참조하여 설명한 제1 배선 도전막(160a) 및 상기 제2 배선 도전막(160b)와 동일한 방법에 의해서 형성될 수 있다.
상기 제1 배선 도전막(260a)은 상기 갭필 도전 패턴(250)과 동일한 도전 물질을 포함할 수 있다. 예를 들어, 상기 갭필 도전 패턴(250) 및 상기 제1 배선 도전막(260a)은 다결정 실리콘으로 형성될 수 있다.
상기 제2 배선 도전막(260b)은 상기 제1 배선 도전막(260a)에 포함된 도전 물질보다 전기 전도도가 높은 도전 물질을 포함할 수 있다. 예를 들어, 상기 제1 배선 도전막(260a)은 다결정 실리콘을 포함하는 경우, 상기 제2 배선 도전막(260b)은 금속(ex, 텅스텐)을 포함할 수 있다.
도24b를 참조하면, 상기 제1 배선 도전막(260a), 상기 제2 배선 도전막(260b), 상기 갭필 도전 패턴(250) 및 상기 갭필 도전 패턴(250)의 아래에 배치된 랜딩 패드(235)를 차례로 패터닝하여 배선(265c) 및 배선 플러그(255)를 형성할 수 있다.
상기 배선(265c) 및 상기 배선 플러그(255)의 제1 부분(250a) 및 제2 부분(235b)은 상술된 본 실시 예에서 설명한 것과 동일한 방법에 의해 동일한 형태로 형성될 수 있다.
상기 제1 배선 도전막(260a)을 패터닝하여 제1 패턴(265a)을 형성할 수 있고, 상기 제2 배선 도전막(260b)을 패터닝하여 제2 패턴(265b)을 형성할 수 있다. 상기 제1 패턴(265a) 및 상기 제2 패턴(265b)은 상기 배선(265c)을 구성할 수 있다. 상기 제1 패턴(265a)은 상기 배선 플러그(255)의 상기 제1 부분(250a)과 직접적으로 접촉될 수 있다.
본 변형 예에 따르면, 상기 배선(265c)는 상기 배선 플러그(255)와 동일한 도전 물질을 포함하는 제1 패턴(265a) 및 상기 제1 패턴(265a)보다 전기 전도도가 더 높은 도전 물질을 포함하는 제2 패턴(265b)을 포함할 수 있다. 상기 배선 플러그(255)와 상기 제1 패턴(265a)이 동일한 도전 물질을 포함하므로, 상기 배선 플러그(255)와 상기 배선(265c)의 접촉면에서의 저항을 감소시킬 수 있다. 또한, 상기 제2 패턴(265b)이 전기 전도도가 더 높은 도전 물질을 포함하므로, 상기 배선(265c)의 저항도 감소시킬 수 있다. 따라서, 전기적 특성이 개선된 반도체 기억 소자를 구현할 수 있다.
도24c를 참조하면, 상기 배선(265c)의 측벽상에 배선 스페이서(267)를 형성할 수 있다. 상기 배선 스페이서(267)는 상기 제2 개구부(247)을 채우는 연장부(269)를 포함할 수 있다. 상기 연장부(269)는 상기 배선 플러그(255)의 측벽을 덮을 수 있다. 상기 배선 스페이서(267)는 도22a 및 도22b를 참조하여서 설명한 것과 동일한 방법에 의해 동일한 형태로 형성될 수 있다.
도24d를 참조하면, 상기 제1 층간 유전막(240)상에 상기 배선(265c)을 덮는 제2 층간 유전막(270)을 형성할 수 있다. 상기 랜딩 패드(235)상에 제1 층간 유전막(240) 및 상기 제2 층간 유전막(270)을 관통하는 스토리지 플러그(275)를 형성할 수 있다. 상기 제2 층간 유전막(270) 및 상기 스토리지 플러그(275)는 도23a 및 도23b를 참조하여 설명한 것과 동일한 방법에 의해서 형성될 수 있다.
도25는 본 발명의 실시 예들에 따른 반도체 기억 소자를 포함하는 메모리 시스템의 일 예를 간략히 도시한 블록도이다.
도25를 참조하면, 본 발명의 일 실시 예에 따른 반도체 기억 소자를 포함하는 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시 예들에 개시된 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 장치(ex,비휘발성 기억 소자 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도26은 본 발명의 실시 예들에 따른 반도체 기억 소자를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도26을 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1183)를 포함한다. 상기 기억 장치(1183)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1183)는 다른 형태의 반도체 장치(ex, 비휘발성 기억 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1183) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1181)를 포함할 수 있다.
상기 메모리 컨트롤러(1181)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1181)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1181)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1181)와 상기 기억 장치(1183)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1181)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1183)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
상술된 실시 예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시 예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시 예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200: 기판 101, 201: 소자 분리 패턴
103, 203: 활성부 113, 213: 매몰 게이트 전극
135a, 235a: 랜딩 패드 155, 255: 배선 플러그
165, 265: 배선 175, 275: 스토리지 플러그

Claims (10)

  1. 기판 내에 배치되어, 활성부를 정의하는 소자 분리 패턴;
    상기 기판 내에 상기 활성부 및 상기 소자 분리 패턴을 가로질러 제1 방향으로 연장되는 매몰 게이트 전극;
    상기 기판 상에 상기 매몰 게이트 전극의 일측에 인접한 배선 플러그;
    상기 기판 상에 상기 매몰 게이트 전극의 타측에 인접한 랜딩 패드; 및
    상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 배선 플러그와 연결되는 배선을 포함하되,
    상기 배선 플러그의 상기 제1 방향의 폭 및 상기 배선의 상기 제1 방향의 폭이 동일한 반도체 기억 소자.
  2. 제1항에 있어서,
    상기 배선의 측벽상에 배치되는 스페이서를 더 포함하되,
    상기 스페이서는 하부로 연장되어, 상기 배선 플러그의 측벽을 덮는 연장부를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 스페이서의 상기 연장부는 상기 랜딩 패드와 배선 플러그 사이에 배치되는 반도체 기억 소자.
  4. 제3항에 있어서,
    상기 스페이서의 상기 연장부는 상기 랜딩 패드의 제1 측벽에 접촉되고,
    상기 기판 상에 상기 랜딩 패드의 제2 측벽에 접촉되는 유전 패턴을 더 포함하는 반도체 기억 소자.
  5. 제4항에 있어서,
    상기 유전 패턴은 상기 제2 방향으로 연장되어 상기 배선과 평행한 반도체 기억 소자.
  6. 제1항에 있어서,
    상기 기판 상에 배치되는 한 쌍의 유전 패턴들을 더 포함하되,
    상기 랜딩 패드는 상기 한 쌍의 유전 패턴들 사이에 배치되는 반도체 기억 소자.
  7. 제6항에 있어서,
    상기 활성부는 제3 방향으로 연장되는 장방형이고,
    상기 한 쌍의 유전 패턴들은 상기 제3 방향과 평행하게 연장되되,
    상기 제3 방향은 상기 제1 및 제2 방향들과 비수직하고 비평행한 반도체 기억 소자.
  8. 제1항에 있어서,
    상기 매몰 게이트 전극의 일 측의 활성부내에 제1 불순물 도핑 영역;
    상기 매몰 게이트 전극의 타 측의 활성부내에 제2 불순물 도핑 영역; 및
    상기 랜딩 패드상에 스토리지 플러그를 더 포함하되,
    상기 배선 플러그는 상기 제1 불순물 도핑 영역과 접속되고,
    상기 스토리지 플러그는 상기 랜딩 패드와 접속되고,
    상기 랜딩 패드는 상기 제2 불순물 도핑 영역과 접속되는 반도체 기억 소자.
  9. 기판 내에 활성부를 정의하는 소자 분리 패턴을 형성하는 것;
    상기 기판상에 일 방향으로 연장되는 도전 패턴을 형성하는 것, 상기 도전 패턴은 상기 활성부의 일부분과 접촉되는 것;
    상기 기판 내에 상기 활성부 및 상기 도전 패턴을 가로지르는 그루브를 형성하되, 상기 도전 패턴은 상기 그루브에 의해 분리되어 상기 활성부의 일부분과 접촉되는 랜딩 패드를 형성하는 것; 및
    상기 그루브 내에 매몰 게이트 전극을 형성하는 것을 포함하는 반도체 기억 소자의 형성 방법.
  10. 제9항에 있어서,
    상기 매몰 게이트 전극의 일측에 인접한 상기 활성부내에 제1 불순물 도핑 영역을 형성하는 것;
    상기 매몰 게이트 전극의 타측에 인접한 상기 활성부내에 제2 불순물 도핑 영역을 형성하는 것, 상기 제2 불순물 도핑 영역의 적어도 일부는 상기 랜딩 패드와 접촉되는 것; 및
    상기 랜딩 패드상에 스토리지 플러그를 형성하는 것을 더 포함하는 반도체 기억 소자의 형성 방법.
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