KR20210052093A - 자기 메모리 장치 - Google Patents

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Abstract

자기 메모리 장치가 개시된다. 자기 메모리 장치는, 기판 상에 배치되는 독출 유닛(reading unit); 상기 독출 유닛 상에 배치되며, 제1 측벽부, 제2 측벽부, 상기 제1 측벽부 및 상기 제2 측벽부 사이에 배치되는 바닥부를 포함하는 자기 트랙층; 및 상기 자기 트랙층의 상기 바닥부 상에 배치되고, 상기 자기 트랙층의 상기 제1 측벽부와 상기 제2 측벽부 사이에 배치되는 몰드 구조물을 포함하고, 상기 몰드 구조물은, 상기 기판의 상면에 수직한 제1 방향으로 교대로 배치되는 복수의 제1 몰드층 및 복수의 제2 몰드층을 포함하고, 상기 자기 트랙층은 복수의 자기 도메인들과, 상기 복수의 자기 도메인들 중 인접한 2개의 자기 도메인들 사이에 배치되는 복수의 자기 도메인 월을 포함하고, 상기 제1 측벽부와 상기 제2 측벽부는 상기 복수의 자기 도메인 월에 대응되는 복수의 측벽 노치들을 가지며, 상기 바닥부는 상기 복수의 자기 도메인 월 중 하나에 대응되는 바닥 노치를 갖는다.

Description

자기 메모리 장치{Magnetic memory device}
본 발명의 기술적 사상은 자기 메모리 장치에 관한 것으로, 더욱 상세하게는, 레이스 트랙을 포함하는 자기 메모리 장치에 관한 것이다.
복수의 자기 도메인을 포함하는 레이스 트랙을 포함하며, 자기 도메인 사이의 자기 도메인 월의 이동에 의해 정보를 저장하는 자기 도메인 월 시프트 레지스터 타입의 자기 메모리 장치가 제안되었다. 이러한 자기 도메인 월의 움직임을 조절하기 위하여 레이스 트랙 내에 복수의 노치를 형성하는 방법이 제안되었다. 그러나 안정적인 자기 도메인 월의 움직임을 갖는 동시에 집적도가 높은 자기 메모리 장치를 구현하는 것이 어려운 문제점이 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 수직형 레이스 트랙을 포함하여, 자기 도메인 월 이동의 조절이 용이한 한편 고집적도를 달성할 수 있는 자기 메모리 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 수직형 레이스 트랙을 포함하여, 자기 도메인 월 이동의 조절이 용이한 한편 고집적도를 달성할 수 있는 자기 메모리 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 자기 메모리 장치는, 기판 상에 배치되는 독출 유닛(reading unit); 상기 독출 유닛 상에 배치되며, 제1 측벽부, 제2 측벽부, 상기 제1 측벽부 및 상기 제2 측벽부 사이에 배치되는 바닥부를 포함하는 자기 트랙층; 및 상기 자기 트랙층의 상기 바닥부 상에 배치되고, 상기 자기 트랙층의 상기 제1 측벽부와 상기 제2 측벽부 사이에 배치되는 몰드 구조물을 포함하고, 상기 몰드 구조물은, 상기 기판의 상면에 수직한 제1 방향으로 교대로 배치되는 복수의 제1 몰드층 및 복수의 제2 몰드층을 포함하고, 상기 자기 트랙층은 복수의 자기 도메인들과, 상기 복수의 자기 도메인들 중 인접한 2개의 자기 도메인들 사이에 배치되는 복수의 자기 도메인 월을 포함하고, 상기 제1 측벽부와 상기 제2 측벽부는 상기 복수의 자기 도메인 월에 대응되는 복수의 측벽 노치들을 가지며, 상기 바닥부는 상기 복수의 자기 도메인 월 중 하나에 대응되는 바닥 노치를 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 자기 메모리 장치는, 기판 상에 배치되며, 고정층과 터널 배리어층을 포함하는 독출 유닛; 상기 독출 유닛 상에 배치되며, 제1 측벽부, 제2 측벽부, 상기 제1 측벽부 및 상기 제2 측벽부 사이에 배치되는 바닥부를 포함하는 자기 트랙층을 포함하고, 상기 자기 트랙층은 복수의 자기 도메인들과, 상기 복수의 자기 도메인들 중 인접한 2개의 자기 도메인들 사이에 배치되는 복수의 자기 도메인 월을 포함하고, 상기 제1 측벽부와 상기 제2 측벽부는 상기 복수의 자기 도메인 월에 대응되는 복수의 측벽 노치들을 가지며, 상기 바닥부는 상기 복수의 자기 도메인 월 중 하나에 대응되는 바닥 노치를 가지며, 상기 자기 트랙층은 상기 트랙층의 두께 방향으로 순차적으로 적층된 자유층, SOT 유도층, 및 시드 캡핑층을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 자기 메모리 장치는, 기판 상에 배치되는 독출 유닛; 상기 독출 유닛 상에 배치되며, 제1 측벽부, 제2 측벽부, 상기 제1 측벽부 및 상기 제2 측벽부 사이에 배치되는 바닥부를 포함하는 자기 트랙층; 및 상기 자기 트랙층의 상기 바닥부 상에 배치되고, 상기 자기 트랙층의 상기 제1 측벽부와 상기 제2 측벽부 사이에 배치되는 몰드 구조물을 포함하고, 상기 몰드 구조물은 상기 몰드 구조물의 측벽 상에서 외측으로 돌출하는 복수의 돌출부들을 포함하고, 상기 제1 측벽부와 상기 제2 측벽부는 상기 복수의 돌출부들과 접촉하는 복수의 측벽 노치들을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 자기 메모리 장치의 제조 방법은, 기판 상에 고정층과 터널 배리어층을 포함하는 독출 유닛을 형성하는 단계; 상기 독출 유닛 상에 개구부를 구비하고, 개구부의 상측에 한 쌍의 날개부가 부착된 절연층을 형성하는 단계; 상기 개구부의 바닥부에 자기 트랙층의 바닥부를 형성하는 단계; 상기 한 쌍의 날개부 사이의 위치와 수직 오버랩되는 상기 자기 트랙층의 상기 바닥부 일부분을 제거하여 상기 자기 트랙층의 상기 바닥부에 바닥 노치를 형성하는 단계; 상기 절연층과 상기 한 쌍의 날개부를 제거하는 단계; 상기 자기 트랙층의 상기 바닥부 상에 복수의 제1 몰드층과 복수의 제2 몰드층을 교대로 포함하는 몰드 구조물을 형성하는 단계; 및 상기 몰드 구조물의 측벽 상에 상기 자기 트랙층의 측벽부를 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 따르면, 자기 트랙층(160)의 바닥부에 바닥 노치를 형성하고, 이후 복수의 돌출부를 포함하는 몰드 구조물을 형성한 후, 몰드 구조물 측벽 상에 자기 트랙층의 측벽부들을 형성함에 의해 3차원 구조의 자기 트랙층이 형성될 수 있다. 이러한 자기 트랙층은 측벽 노치 및 바닥 노치를 구비하므로 3차원 자기 트랙층을 통해 안정적인 자기 도메인 월 이동이 가능할 수 있다. 따라서 자기 메모리 장치는 자기 도메인 월 이동의 조절이 용이한 한편 집적도를 향상시킬 수 있다.
도 1은 예시적인 실시예들에 따른 자기 메모리 장치의 대표적인 구성을 나타내는 레이아웃도이다.
도 2a는 도 1의 X1-X1' 선에 따른 단면도이고, 도 2b는 도 1의 Y1-Y1' 선 및 Y2-Y2' 선에 따른 단면도이다.
도 3은 도 2a의 CX1 부분의 확대도이다.
도 4는 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다.
도 5는 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다.
도 6은 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다.
도 7은 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다.
도 8 내지 15, 16a 내지 16c, 17 내지 19, 20a, 20b, 21, 22a, 22b, 및 23 내지 28은 예시적인 실시예들에 따른 자기 메모리 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 자기 메모리 장치(100)의 대표적인 구성을 나타내는 레이아웃도이다. 도 2a는 도 1의 X1-X1' 선에 따른 단면도이고, 도 2b는 도 1의 Y1-Y1' 선 및 Y2-Y2' 선에 따른 단면도이고, 도 3은 도 2a의 CX1 부분의 확대도이다.
도 1 내지 도 3을 참조하면, 자기 메모리 장치(100)는 기판(110) 상에 배치되는 스위칭 소자(120T), 스위칭 소자(120T)에 연결된 독출 유닛(150), 및 독출 유닛(150)과 연결된 자기 트랙층(160), 자기 트랙층(160)에 연결된 기록 유닛(WRU)을 포함할 수 있다.
자기 메모리 장치(100)는 자기 트랙층(160)에 형성된 복수의 자기 도메인(MD)에 데이터를 기록하고, 복수의 자기 도메인(MD)에 기록된 데이터를 독출함으로써 데이터의 읽기/쓰기 기능을 수행하는 데이터 저장 장치일 수 있다. 자기 트랙층(160)은 복수의 자기 도메인(MD)을 포함하며, 인접한 두 개의 자기 도메인(MD) 사이에 자기 도메인 월(MDW)이 배치될 수 있다. 복수의 자기 도메인(MD) 각각 내에서는 전자의 자기 모멘트 방향이 동일할 수 있다. 자기 도메인 월(MDW)은 서로 다른 자화 방향을 갖는 자기 도메인들 사이의 경계 부분이고, 자기 도메인 월(MDW)은 자기 트랙층(160)에 인가되는 전류 또는 자기장에 의해 이동될 수 있다. 이러한 자기 도메인 월(MDW)의 이동에 기인하여 자기 도메인(MD)이 기록 유닛(WRU) 및 독출 유닛(150)을 각각 통과함에 의해 데이터의 쓰기 및 읽기가 가능할 수 있다.
기록 유닛(WRU)은 복수의 자기 도메인(MD) 각각에 소정의 자기 모멘트 방향을 부여할 수 있고, 이에 의해 복수의 자기 도메인(MD) 각각에 "0" 또는 "1"의 데이터를 저장하도록 구성될 수 있다. 기록 유닛(WRU)은 자기 트랙층(160)에 연결된 도메인 월 이동 수단(도시 생략)의 일부분일 수도 있다. 상기 도메인 월 이동 수단은 전원을 포함할 수 있고, 상기 도메인 월 이동 수단에 의해 기록 유닛(WRU)을 통해 자기 트랙층(160)에 펄스 전류가 인가될 수 있다. 상기 도메인 월 이동 수단에 의해 복수의 자기 도메인(MD) 사이에 위치하는 자기 도메인 월(MDW)이 소정 방향으로 이동될 수 있다.
도 2a에 도시된 것과 같이, 기록 유닛(WRU)은 자기 트랙층(160)에 연결된 쓰기 콘택(198)을 포함할 수 있다. 쓰기 콘택(198)을 통해 복수의 자기 도메인(MD)에 순차적으로 펄스 전류가 인가되어 복수의 자기 도메인(MD) 각각이 소정의 자기 모멘트 방향 또는 자화 방향을 가질 수 있다. 또한 쓰기 콘택(198)을 통해 상기 도메인 월 이동 수단으로부터 자기 트랙층(160)에 펄스 전류가 인가되어 자기 도메인 월(MDW)이 이동될 수 있다. 다른 실시예들에서, 도 2a에 도시된 것과는 달리, 기록 유닛(WRU)과 별도로 자기 트랙층(160)에 상기 도메인 월 이동 수단이 연결될 수도 있다.
독출 유닛(150)은 복수의 자기 도메인(MD) 각각이 가진 자기 모멘트 방향에 의한 데이터를 독출하도록 구성될 수 있다. 독출 유닛(150)은 TMR(tunnel magneto resistance) 효과를 사용하는 소자 또는 GMR(giant magneto resistance) 효과를 사용하는 소자일 수 있다. 독출 유닛(150)은 스위칭 소자(120T)에 연결될 수 있다.
예시적인 실시예들에서, 스위칭 소자(120T)는 기판(110) 상에 형성된 게이트 구조물(120)과, 게이트 구조물(120) 양측의 소스/드레인 영역(114)을 포함할 수 있다. 기판(110)에는 활성 영역(도시 생략)을 정의하는 소자 분리막(112)이 형성될 수 있다. 게이트 구조물(120)은 기판(110) 상에 형성된 게이트 절연층(122), 게이트 전극(124), 게이트 캡핑층(126), 및 게이트 스페이서(128)를 포함할 수 있다. 도 2a에서 스위칭 소자(120T)가 트랜지스터 타입인 것으로 예시적으로 도시되었으나, 이와는 달리 스위칭 소자(120T)는 다이오드 또는 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 소자 등을 포함할 수도 있다.
스위칭 소자(120T)와 독출 유닛(150)은 콘택(132), 배선층(134), 및 하부 전극(136)에 의해 서로 전기적으로 연결될 수 있고, 기판(110) 상에는 스위칭 소자(120T), 콘택(132), 배선층(134), 하부 전극(136), 및 독출 유닛(150)를 커버하는 제1 내지 제3 절연층(142, 144, 146)이 더 배치될 수 있다.
독출 유닛(150)은 하부 전극(136) 상에 형성된 고정층(152) 및 터널 배리어층(154)을 포함할 수 있다. 독출 유닛(150) 측벽 상에는 스페이서(156)가 배치될 수 있다.
예시적인 실시예들에서, 고정층(152)은 Fe, Co, Ni, Pd, 및 Pt 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 고정층(152)은 Co-M1 합금 (여기서, M1은 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속), 또는 Fe-M2 합금 (여기서, M2는 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속)으로 이루어질 수 있다. 다른 일부 실시예들에서, 고정층(152)은 B, C, Cu, Ag, Au, Ru, Ta, 및 Cr 중에서 선택되는 적어도 하나의 물질을 더 포함할 수 있다. 예시적인 실시예들에서, 고정층(152)은 수직 자기 이방성(perpendicular magnetic anisotropy, PMA)을 갖는 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 터널 배리어층(154)은 비자성 절연 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 터널 배리어층(154)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물 및 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 터널 배리어층(154)은 산화마그네슘(MgO)막 또는 산화마그네슘알루미늄(MgAlO)막일 수 있다. 다른 실시예들에서, 터널 배리어층(154)은 복수의 층들을 포함할 수 있다. 예를 들어, 터널 배리어층(154)은 Mg/MgO, MgO/Mg, MgO/MgAlO, MgAlO/MgO, Mg/MaAlO/Mg, MgO/MgAlO/MgO, MgAlO/MgO/MaAlO 등의 적층 구조를 가질 수 있다. 터널 배리어층(154)은 NaCl 결정 구조(예를 들어, 면심입방 격자(face-centered cubic lattice) 구조)를 가질 수 있다.
자기 트랙층(160)은 복수 물질층들의 적층 구조를 가질 수 있으며, 자기 트랙층(160)의 두께 방향을 따라 순차적으로 배치된 자유층(162), SOT 유도층(164), 시드 캡핑층(166)을 포함할 수 있다.
자유층(162)은 독출 유닛(150)과 접촉하도록 배치되고, 독출 유닛(150)과 수직 오버랩되는 자유층(162) 부분(즉, 하나의 자기 도메인(MD))이 독출 유닛(150)과 함께 자기터널접합(magnetic tunnel junction, MTJ)을 구성할 수 있다. 예를 들어, 상기 자기터널접합의 저항값은 고정층(152)과 자유층(162) 각각의 자화 방향에 따라 달라질 수 있다. 예를 들면, 고정층(152)과 자유층(162)의 자화 방향이 서로 반평행 (antiparallel)일 때, 하나의 자기 도메인(MD)이 구성하는 상기 자기터널접합은 상대적으로 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다. 고정층(152)과 자유층(162)의 자화 방향이 평행 (parallel)인 경우, 하나의 자기 도메인(MD)이 구성하는 상기 자기터널접합은 상대적으로 낮은 저항 값을 가지며, 데이터 '0'을 저장할 수 있다. 이와 같은 저항 값들의 차이를 이용하여 자기 메모리 장치(100)에서 데이터를 기입/판독할 수 있다.
예시적인 실시예들에서, 자유층(162)은 합성 반강자성체(synthetic antiferromagnet, SAF) 구조를 가질 수 있다. 예를 들어, 자유층(162)은 제1 물질층(162M1), 제2 물질층(162M2), 및 제3 물질층(162M3)의 적층 구조를 가질 수 있고, 제1 물질층(162M1) 및 제3 물질층(162M3)은 강자성 물질을 포함할 수 있고, 제2 물질층(162M2)은 비자성 물질을 포함할 수 있다.
예를 들어, 제1 물질층(162M1) 및 제3 물질층(162M3)은 수직 자기 이방성을 갖는 수직 적층체를 포함할 수 있다. 상기 수직 적층체는 강자성층들이 교대로, 및 반복적으로 배치된 적층 구조체 또는 강자성층과 비자성층이 교대로, 및 반복적으로 배치된 적층 구조체를 포함할 수 있다. 예를 들어, 수직 자성 구조체는 (Co/Pt)n 적층 구조체, (CoFe/Pt)n 적층 구조체, (CoFe/Pd)n 적층 구조체, (Co/Pd)n 적층 구조체, (Co/Ni)n 적층 구조체, (CoNi/Pt)n 적층 구조체, (CoCr/Pt)n 적층 구조체, 및 (CoCr/Pd)n 적층 구조체 (여기에서, n은 자연수) 중에서 적어도 하나를 포함할 수 있다. 제2 물질층(162M2)은 강자성층들 사이의 RKKY 커플링(Ruderman-Kittel-Kasuya-Yosida coupling)을 가능하게 하는 물질을 포함할 수 있으며, 예를 들어 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
SOT 유도층(164)은 텅스텐(W), 백금(Pt), 탄탈륨(Ta), 하프늄(Hf), 레늄(Re), 이리듐(Ir), 금(Au), 은(Ag), 티타늄(Ti), 및 구리(Cu) 중 적어도 하나의 비자성 금속 물질을 포함할 수 있다. 또한 SOT 유도층(164)은 비스무스 텔루라이드(Bi2Te3), 비스무스 셀레나이드(Bi2Se3), 안티몬 텔루라이드(Sb2Te3), 몰리브덴 설파이드(MoS2), 몰리브덴 텔루라이드(MoTe2), 텅스텐 설파이드(WS2), 및 텅스텐 텔루라이드(WTe2) 중 적어도 하나의 토폴로지컬 절연 물질을 포함할 수 있다. 토폴로지컬 절연 물질은 특정한 결정학적 규칙성에 의해 물질 내부는 절연성을 갖는 한편, 그 표면에 인접한 부분은 도전성을 갖는 물질을 일반적으로 가리킬 수 있다.
시드 캡핑층(166)은 크롬(Cr), 루테늄(Ru), 탄탈륨(Ta) 등의 비자성 금속 물질, 코발트 갈륨(CoGa), 망간 갈륨 질화물(MnGaN) 등의 비자성 화합물, 및 니켈 알루미늄(NiAl) 등의 비자성 합금 중 적어도 하나를 포함할 수 있다.
도 1에 도시되는 바와 같이, 자기 트랙층(160)은 독출 유닛(150) 상에서 수평 방향으로 연장하는 바닥부(160F)와 제3 방향으로 연장되는 제1 측벽부(160S1), 제2 측벽부(160S2), 제3 측벽부(160S3), 및 제4 측벽부(160S4)를 포함할 수 있다. 제1 측벽부(160S1)와 제2 측벽부(160S2)는 제1 방향(X 방향)을 따라 이격되어 배치되고, 제3 측벽부(160S3)와 제4 측벽부(160S4)는 제2 방향(Y 방향)을 따라 이격되어 배치될 수 있다. 제1 측벽부(160S1) 및 제2 측벽부(160S2)는 바닥부(160F)와 연결될 수 있고, 제1 측벽부(160S1), 바닥부(160F) 및 제2 측벽부(160S2)가 트랙 영역(MTR)을 구성할 수 있다. 이에 따라 트랙 영역(MTR) 내에서 제3 방향(Z 방향) 및 제1 방향(X 방향)을 따라 복수의 자기 도메인(MD)이 연속적으로 배치될 수 있다.
몰드 구조물(170)은 자기 트랙층(160)의 바닥부(160F) 상에 배치될 수 있고, 제3 방향을 따라 교대로 배치되는 복수의 제1 몰드층(172) 및 복수의 제2 몰드층(174)을 포함할 수 있다. 자기 트랙층(160)의 제1 내지 제4 측벽부(160S1~160S4)는 몰드 구조물(170)의 네 측벽을 둘러싸도록 배치될 수 있고, 몰드 구조물(170)의 바닥면은 자기 트랙층(160)의 바닥부(160F)에 의해 커버될 수 있다.
도시의 단순화를 위하여, 도 2a에서 몰드 구조물(170)은 교대로 배치되는 7개의 제1 몰드층(172)과 6개의 제2 몰드층(174)을 포함하는 것으로 개략적으로 도시되었으나, 제1 몰드층(172)과 제2 몰드층(174) 각각의 개수는 10 내지 500일 수 있으나 이에 한정되는 것은 아니다. 제1 몰드층(172)은 제3 방향을 따라 제1 높이(h11)를 가지고, 제2 몰드층(174)은 제3 방향을 따라 제1 높이(h11)보다 작은 제2 높이(h12)를 가질 수 있다. 예를 들어, 제1 높이(h11)는 약 10 내지 100 nm일 수 있고, 제2 높이(h12)는 약 2 내지 약 50 nm일 수 있으나, 이에 한정되는 것은 아니다. 몰드 구조물(170) 전체의 높이는 약 1 내지 약 100 마이크로미터일 수 있으나, 이에 한정되는 것은 아니다.
제2 몰드층(174)은 제1 몰드층(172)과 다른 물질을 포함할 수 있고, 예를 들어 제2 몰드층(174)은 제1 몰드층(172)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 몰드층(172) 및 제2 몰드층(174)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카본 산화물, 또는 금속 산화물을 포함할 수 있다. 예를 들어, 제1 몰드층(172)이 실리콘 산화물을 포함하고, 제2 몰드층(174)이 실리콘 질화물을 포함할 수 있다.
몰드 구조물(170)은 몰드 구조물(170)의 측벽에 복수의 돌출부(170P)를 포함할 수 있다. 예를 들어, 제2 몰드층(174)은 제1 몰드층(172)에 대하여 외측으로 돌출할 수 있고, 제2 몰드층(174)의 돌출되는 측벽 부분이 복수의 돌출부(170P)를 형성할 수 있다.
도 3에 예시적으로 도시된 것과 같이, 자기 트랙층(160)의 바닥부(160F)는 바닥 노치(160FN)를 포함할 수 있고, 자기 트랙층(160)의 제1 내지 제4 측벽부(160S1~160S4)는 복수의 측벽 노치(160SN)를 포함할 수 있다. 바닥 노치(160FN)와 복수의 측벽 노치(160SN)는 복수의 자기 도메인 월(MDW)에 대응될 수 있다. 또한 인접한 2개의 측벽 노치(160SN) 사이의 자기 트랙층(160) 부분 및 바닥 노치(160FN)와 이에 인접한 측벽 노치(160SN) 사이의 자기 트랙층(160) 부분은 복수의 자기 도메인(MD)에 대응될 수 있다. 복수의 자기 도메인 월(MDW)은 바닥 노치(160FN) 및 측벽 노치(160SN)의 위치에 형성되고, 닐 도메인 월 이동(Neel domain wall motion)을 통해 이동될 수 있다.
바닥 노치(160FN)는 자기 트랙층(160)의 바닥부(160F)의 중앙 영역에서 자기 트랙층(160)에 형성된 리세스를 지칭할 수 있다. 즉, 바닥 노치(160FN)는 자기 트랙층(160)의 바닥부(160F)의 중앙 영역에서 자기 트랙층(160)의 상면이 내측으로 함몰된 자기 트랙층(160)의 일부분에 대응될 수 있다. 바닥 노치(160FN)는 독출 유닛(150)과 수직 오버랩되는 위치에서 포인트 타입으로 형성될 수 있다.
복수의 측벽 노치(160SN)는 자기 트랙층(160)의 제1 내지 제4 측벽부(160S1~160S4) 상에서 제3 방향으로 이격되어 배치될 수 있다. 복수의 측벽 노치(160SN)는 몰드 구조물(170)의 돌출부(170P)에 대응되는 위치에 형성될 수 있다. 예를 들어, 자기 트랙층(160)의 제1 측벽부(160S1)가 몰드 구조물(170)과 접촉하며, 복수의 돌출부(170P)와 접촉하는 제1 측벽부(160S1) 부분에 복수의 측벽 노치(160SN)가 형성될 수 있다. 복수의 측벽 노치(160SN)는 복수의 돌출부(170P)의 형상에 따라(conforming to) 제1 측벽부(160S1) 표면이 내측으로(제1 방향(X 방향)을 따라) 함몰된 제1 측벽부(160S1)의 일부분에 대응될 수 있다. 제1 및 제2 측벽부(160S1, 160S2)에 형성된 복수의 측벽 노치(160SN)는 제2 방향(Y 방향)을 따라 연장되고, 제3 및 제4 측벽부(160S3, 160S4)에 형성된 복수의 측벽 노치(160SN)는 제1 방향(X 방향)을 따라 연장될 수 있다.
선택적으로, 제1 내지 제4 측벽부(160S1~160S4) 상에는 측부 SOT 유도층(182) 및 캡핑층(184)이 순차적으로 배치될 수 있다. 측부 SOT 유도층(182)은 텅스텐(W), 백금(Pt), 탄탈륨(Ta), 하프늄(Hf), 레늄(Re), 이리듐(Ir), 금(Au), 은(Ag), 티타늄(Ti), 및 구리(Cu) 중 적어도 하나의 비자성 금속 물질을 포함할 수 있다. 캡핑층(184)은 크롬(Cr), 루테늄(Ru), 탄탈륨(Ta) 등의 비자성 금속 물질, 코발트 갈륨(CoGa), 망간 갈륨 질화물(MnGaN) 등의 비자성 화합물, 및 니켈 알루미늄(NiAl) 등의 비자성 합금 중 적어도 하나를 포함할 수 있다.
한편, 제1 몰드층(172)의 제2 방향(Y 방향)으로 연장되는 2개의 측벽과 자기 트랙층(160)의 제3 및 제4 측벽부(160S3, 160S4) 사이에는 절연 스페이서(186)가 배치될 수 있다. 자기 트랙층(160)의 바닥부(160F)와 제3 측벽부(160S3) 사이에 절연 스페이서(186)가 개재되고, 자기 트랙층(160)의 바닥부(160F)와 제4 측벽부(160S4) 사이에 절연 스페이서(186)가 개재되어, 트랙 영역(MTR)에서 형성되는 복수의 자기 도메인(MD)이 제3 및 제4 측벽부(160S3, 160S4)를 향해 불필요하게 확장되거나 자기 도메인 월(MDW)이 제3 및 제4 측벽부(160S3, 160S4)를 향해 불필요하게 이동되는 것이 방지될 수 있다. 이에 따라 제1 방향(X 방향) 및 제3 방향(Z 방향)을 따라 제1 측벽부(160S1), 바닥부(160F), 및 제2 측벽부(160S2) 내로 자기 도메인 월(MDW)의 이동이 제한될 수 있다.
도 2a에서 절연 스페이서(186)는 복수의 제1 몰드층(172) 중 최하부의 제1 몰드층(172)의 상면과 동일한 레벨의 상면을 가지며, 최하부의 제1 몰드층(172)의 측벽 상에만 형성된 것으로 예시적으로 도시되었다. 이와는 달리, 절연 스페이서(186)는 최하부의 제1 몰드층(172)의 상면보다 높은 레벨에 배치되는 상면을 가지도록 도 2a에 도시된 것보다 더욱 큰 높이로 연장될 수도 있다.
예시적인 실시예들에 따른 제조 공정에서, 자기 트랙층(160)의 바닥부(160F)를 먼저 형성한 후에, 바닥부(160F) 상에 몰드 구조물(170)을 형성하고, 몰드 구조물(170)의 측벽 상에 자기 트랙층(160)의 측벽부(160S1~160S4)를 형성함에 의해 자기 트랙층(160)이 형성될 수 있다. 이러한 제조 공정을 통해 바닥부(160F)가 바닥 노치(160FN)를 구비하도록 형성되고, 측벽부(160S1~160S4)가 측벽 노치(160SN)를 구비하도록 형성될 수 있다.
도 3에 도시된 바와 같이, 시드 캡핑층(166)은 몰드 구조물(170)의 바닥면과 접촉하는 제1 시드 캡핑층 부분(166P1)과 몰드 구조물(170)의 측벽과 접촉하는 제2 시드 캡핑층 부분(166P2)을 포함할 수 있고, 제1 시드 캡핑층 부분(166P1)과 제2 시드 캡핑층 부분(166P2)은 서로 다른 공정에서 형성될 수 있다. 예를 들어, 제1 시드 캡핑층 부분(166P1)을 먼저 형성한 후에, 몰드 구조물(170)을 형성하고, 이후 제2 시드 캡핑층 부분(166P2)이 형성될 수 있다. 또한 SOT 유도층(164)은 제1 시드 캡핑층 부분(166P1)의 바닥면과 접촉하는 제1 SOT 유도층 부분(164P1)과, 제2 시드 캡핑층 부분(166P2)의 측벽과 접촉하는 제2 SOT 유도층 부분(164P2)을 포함할 수 있다. 자유층(162)은 제1 SOT 유도층 부분(164P1)과 접촉하는 제1 자유층 부분(162P1)과, 제2 SOT 유도층 부분(164P2)의 측벽과 접촉하는 제2 자유층 부분(162P2)을 포함할 수 있다. 마찬가지로, 제1 SOT 유도층 부분(164P1)과 제2 SOT 유도층 부분(164P2)은 서로 다른 공정에서 형성될 수 있고, 제1 자유층 부분(162P1)과 제2 자유층 부분(162P2)은 서로 다른 공정에서 형성될 수 있다.
제3 절연층(146) 상에는 제4 절연층(148)이 자기 트랙층(160)을 둘러싸도록 배치될 수 있고, 식각 정지막(192)이 제4 절연층(148) 상에서 자기 트랙층(160)의 상면을 커버하도록 배치될 수 있다. 식각 정지막(192) 상에는 제1 상부 절연층(194) 및 제2 상부 절연층(196)이 배치되고, 제1 상부 절연층(194) 및 식각 정지막(192)을 관통하여 쓰기 콘택(198)이 자기 트랙층(160)과 연결되도록 배치될 수 있다. 쓰기 콘택(198)은 제1 측벽부(160S1) 상에 배치될 수 있다.
일반적으로, 자기 도메인 월 이동에 의하여 데이터를 저장하는 레이스 트랙 타입의 자기 메모리 장치에서, 수직 방향으로 연장되는 레이스 트랙을 채용함으로써 집적도를 향상시킬 수 있으나, 이러한 경우에 자기 도메인 월의 안정적인 이동을 조절하기 어려운 문제가 있다. 레이스 트랙에 물리적 노치를 형성하는 경우 자기 도메인 월의 안정적인 이동에 도움을 줄 수 있으나, 수평 방향으로 연장되는 레이스 트랙에 임프린팅 등에 의해 노치를 형성하는 방법이 가능하지만 수직 방향으로 연장되는 레이스 트랙에 일정한 간격으로 주기적으로 배열되는 노치를 형성하기 어려운 문제가 있다.
그러나 전술한 예시적인 실시예들에 따르면, 자기 트랙층(160)의 바닥부(160F)에 바닥 노치(160FN)를 형성하고, 이후 복수의 돌출부(170P)를 포함하는 몰드 구조물(170)을 형성한 후, 몰드 구조물(170) 측벽 상에 자기 트랙층(160)의 측벽부들(160S1~160S4)을 형성함에 의해 3차원 구조의 자기 트랙층(160)이 형성될 수 있다. 이러한 자기 트랙층(160)은 측벽 노치(160SN) 및 바닥 노치(160FN)를 구비하므로 3차원 자기 트랙층(160)을 통해 안정적인 자기 도메인 월 이동이 가능할 수 있다. 따라서 자기 메모리 장치(100)는 자기 도메인 월 이동의 조절이 용이한 한편 집적도를 향상시킬 수 있다.
도 4는 예시적인 실시예들에 따른 자기 메모리 장치(100A)의 단면도이다. 도 4는 도 2a의 CX1 부분에 대응하는 부분의 확대 단면도이다. 도 4에서 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 4를 참조하면, 자유층(162A)은 수직 자성 물질, L10 구조를 갖는 수직 자성 물질, 조밀 육방 격자(hexagonal close packed lattice) 구조의 CoPt 합금, 및 수직 적층체 중에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 물질은, 철(Fe), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 붕소(B), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir) 및 코발트(Co) 중 하나 이상의 물질을 포함할 수 있고, 예를 들어, CoFeB, CoFeTb, CoFeGd, 또는 CoFeDy 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 L10 구조를 갖는 수직 자성 물질은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 물질 중 적어도 하나일 수 있다. 상기 수직 적층체는 상기 수직 적층체는 강자성층들이 교대로, 및 반복적으로 배치된 적층 구조체 또는 강자성층과 비자성층이 교대로, 및 반복적으로 배치된 적층 구조체를 포함할 수 있다. 예를 들어, 상기 수직 적층체는 (Co/Pt)n 적층 구조체, (CoFe/Pt)n 적층 구조체, (CoFe/Pd)n 적층 구조체, (Co/Pd)n 적층 구조체, (Co/Ni)n 적층 구조체, (CoNi/Pt)n 적층 구조체, (CoCr/Pt)n 적층 구조체, 및 (CoCr/Pd)n 적층 구조체 (여기에서, n은 자연수) 중에서 적어도 하나를 포함할 수 있다.
도 5는 예시적인 실시예들에 따른 자기 메모리 장치(100B)의 단면도이다. 도 5는 도 2a의 CX1 부분에 대응하는 부분의 확대 단면도이다. 도 5에서 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 5를 참조하면, SOT 유도층(164B)은 제1 SOT 유도층 부분(164BP1) 및 제2 SOT 유도층 부분(164BP2)을 포함할 수 있고, 제1 SOT 유도층 부분(164BP1)은 제2 SOT 유도층 부분(164BP2)과 다른 물질을 포함할 수 있다. 제1 SOT 유도층 부분(164BP1) 및 제2 SOT 유도층 부분(164BP2) 중 적어도 하나는 텅스텐(W), 백금(Pt), 탄탈륨(Ta), 하프늄(Hf), 레늄(Re), 이리듐(Ir), 금(Au), 은(Ag), 티타늄(Ti), 및 구리(Cu) 중 적어도 하나의 비자성 금속 물질을 포함할 수 있다. 또한 제1 SOT 유도층 부분(164BP1) 및 제2 SOT 유도층 부분(164BP2) 중 적어도 하나는 비스무스 텔루라이드(Bi2Te3), 비스무스 셀레나이드(Bi2Se3), 안티몬 텔루라이드(Sb2Te3), 몰리브덴 설파이드(MoS2), 몰리브덴 텔루라이드(MoTe2), 텅스텐 설파이드(WS2), 및 텅스텐 텔루라이드(WTe2) 중 적어도 하나의 토폴로지컬 절연 물질을 포함할 수 있다.
일부 예시적인 실시예들에서, 제1 SOT 유도층 부분(164BP1)은 제2 SOT 유도층 부분(164BP2)보다 스핀 홀 앵글이 더 큰 물질을 포함할 수 있다. 예를 들어, 측벽부들(160S1~160S4) 내의 자유층(162)(즉, 제2 자유층 부분(162P2))은 측부 SOT 유도층(182)과 제2 SOT 유도층 부분(164BP2)에 의해 자기 도메인 월 이동이 용이해질 수 있고, 바닥부(160F) 내의 자유층(162)(즉, 제1 자유층 부분(162P1))은 상대적으로 스핀 홀 앵글이 큰 제1 SOT 유도층 부분(164BP1)에 의해 자기 도메인 월 이동이 용이해질 수 있다.
다른 예시적인 실시예들에서, 제1 SOT 유도층 부분(164BP1)은 제2 SOT 유도층 부분(164BP2)과 동일한 물질을 포함하되, 제1 SOT 유도층 부분(164BP1)은 제2 SOT 유도층 부분(164BP2)보다 결정 특성이 우수할 수도 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
다른 예시적인 실시예들에서, 제1 SOT 유도층 부분(164BP1)은 분자 빔 에피택시(MBE) 공정, CVD 공정, 또는 PVD 공정에 의해 전술한 토폴로지컬 절연 물질을 사용하여 형성하고, 제2 SOT 유도층 부분(164BP2)은 원자층 적층(atomic layer deposition, ALD) 공정에 의해 전술한 비자성 금속 물질을 사용하여 형성할 수도 있다.
도 6은 예시적인 실시예들에 따른 자기 메모리 장치(100C)의 단면도이다. 도 6은 도 2a의 CX1 부분에 대응하는 부분의 확대 단면도이다. 도 6에서 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 6을 참조하면, 측벽 노치(160SN)는 제2 몰드층(174)의 제3 방향(Z 방향) 두께(예를 들어 제2 높이(h12))에 대응되는 폭을 가질 수 있다. 바닥 노치(160FNC)는 제1 폭(w11a)을 가질 수 있고, 제1 폭(w11a)은 제2 높이(h12)보다 더 클 수 있다. 또한 바닥 노치(160FNC)의 제1 폭(w11a)은 도 3에 도시된 바닥 노치(160FN)의 제1 폭(w11)보다 더 클 수 있다. 자기 트랙층(160)의 측벽부(160S1~160S4)와 바닥부(160F)에서 안정적인 자기 도메인 월(MDW) 이동을 보조하기 위하여, 바닥부(160F)에서의 바닥 노치(160FNC)를 더욱 크게 형성할 수 있다.
도 7은 예시적인 실시예들에 따른 자기 메모리 장치(100D)의 단면도이다. 도 7은 도 1의 X1-X1' 선 및 Y2-Y2' 선에 대응하는 부분의 단면도들이다. 도 7에서 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 제1 쓰기 콘택(198D1)이 제1 측벽부(160S1) 상에 배치되고, 제2 쓰기 콘택(198D2)이 제2 측벽부(160S2) 상에 배치될 수 있다. 제1 쓰기 콘택(198D1) 및 제2 쓰기 콘택(198D2)을 통해 복수의 자기 도메인(MD)에 순차적으로 펄스 전류가 인가되어 복수의 자기 도메인(MD) 각각이 소정의 자기 모멘트 방향 또는 자화 방향을 가질 수 있다. 또한 제1 쓰기 콘택(198D1) 및 제2 쓰기 콘택(198D2) 중 적어도 하나를 통해 도메인 월 이동 수단(도시 생략)으로부터 자기 트랙층(160)에 펄스 전류가 인가되어 자기 도메인 월(MDW)이 이동될 수 있다.
도 8 내지 15, 16a 내지 16c, 17 내지 19, 20a, 20b, 21, 22a, 22b, 및 23 내지 28은 예시적인 실시예들에 따른 자기 메모리 장치(100)의 제조 방법을 나타내는 단면도들이다.
도 8을 참조하면, 기판(110) 상에 스위칭 소자(120T)를 형성하고, 스위칭 소자(120T)에 연결되는 콘택(132), 배선층(134), 및 하부 전극(136)과, 콘택(132), 배선층(134), 및 하부 전극(136)을 둘러싸는 제1 및 제2 절연층(142, 144)을 형성할 수 있다.
이후 제2 절연층(144) 상에 고정층 물질층(도시 생략) 및 터널 배리어 물질층(도시 생략)을 형성하고 상기 터널 배리어 물질층 및 상기 고정층 물질층을 패터닝하여 고정층(152)과 터널 배리어층(154)을 포함하는 독출 유닛(150)을 형성할 수 있다. 독출 유닛(150)의 상면과 측면을 커버하는 스페이서(156)와 독출 유닛(150)의 측벽을 둘러싸는 제3 절연층(146)을 더 형성할 수 있다.
제3 절연층(146)과 스페이서(156) 상에 희생층 스택(210)을 형성할 수 있다. 희생층 스택(210)은 제1 희생층(212), 식각 정지층(214) 및 제2 희생층(216)을 포함할 수 있다. 식각 정지층(214)은 제1 희생층(212) 및 제2 희생층(216)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들어 제1 희생층(212) 및 제2 희생층(216)은 실리콘 산화물을 포함하고, 식각 정지층(214)은 실리콘 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 9를 참조하면, 희생층 스택(210) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 희생층 스택(210)을 패터닝하여 희생층 구조물(210P)을 형성할 수 있다. 희생층 구조물(210P)은 독출 유닛(150)과 수직 오버랩되는 위치에서 스페이서(156)의 상면을 커버하도록 배치될 수 있다.
도 10을 참조하면, 희생층 구조물(210P)의 측벽 상에 절연층(도시 생략)을 형성하고, 상기 절연층에 이방성 식각 공정을 수행하여 절연 스페이서(186)를 형성할 수 있다. 절연 스페이서(186)는 희생층 구조물(210P)의 네 측벽 상에 소정 두께로 형성될 수 있다.
도 11을 참조하면, 제3 절연층(146) 및 희생층 구조물(210P) 상에 절연층(도시 생략)을 형성하고, 희생층 구조물(210P)의 상면이 노출될 때까지 상기 절연층 상부를 제거하여 제1 매립층(222)을 형성할 수 있다. 이후, 제2 희생층(216)을 제거하여 개구부(210H)를 형성할 수 있다.
도 12를 참조하면, 제1 매립층(222) 상에 개구부(210H) 내부를 부분적으로 채우는 절연층(도시 생략)을 형성하고, 상기 절연층에 이방성 식각 공정을 수행하여 개구부(210H) 내에 한 쌍의 날개부(224)를 형성할 수 있다. 예를 들어, 한 쌍의 날개부(224)는 실리콘 질화물을 사용하여 형성될 수 있다.
도 13을 참조하면, 한 쌍의 날개부(224)에 의해 커버되지 않는 식각 정지층(214) 부분을 제거하여 식각 정지층 패턴(214P)을 형성할 수 있다. 이후, 한 쌍의 날개부(224)와 식각 정지층 패턴(214P)을 통해 제1 희생층(212)을 제거함에 의해 개구부(212H)를 형성할 수 있고, 개구부(212H)의 바닥에서 스페이서(156)의 상면이 노출될 수 있다.
도 14를 참조하면, 개구부(212H) 바닥에 노출된 스페이서(156) 부분을 제거하여 터널 배리어층(154)의 상면을 노출할 수 있다.
도 15 및 도 16a 내지 도 16c를 참조하면, 개구부(212H) 바닥에 자기 트랙층(160)의 바닥부(160F)를 형성할 수 있다. 여기에서, 도 16a 내지 16c는 도 15의 CX2 부분을 바닥부(160F) 형성 공정 순서에 따라 도시한 확대 단면도들이다.
우선 도 16a를 참조하면, 개구부(212H) 바닥에 제1 물질층(162M1), 제2 물질층(162M2) 및 제3 물질층(162M3)을 순차적으로 형성하여 제1 자유층 부분(162P1)을 형성할 수 있다. 이 때, 제1 매립층(222) 상면 상에도 제1 물질층(162M1), 제2 물질층(162M2) 및 제3 물질층(162M3)이 순차적으로 형성되어 자유층 물질층(162RU)이 잔류할 수 있다.
이후, 개구부(212H) 바닥에 제1 SOT 유도층 부분(164P1)을 형성할 수 있고, 이 때 제1 매립층(222) 상면 상에도 SOT 유도층 물질층(164RU)이 잔류할 수 있다. 이 때 제1 매립층(222) 상면 상에 배치되는 자유층 물질층(162RU)과 SOT 유도층 물질층(164RU)을 상면 레지듀(160RU)로 지칭할 수 있다.
예시적인 실시예들에서, 제1 자유층 부분(162P1) 및 제1 SOT 유도층 부분(164P1)의 형성 공정은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 증발(evaporation) 공정 중 적어도 하나일 수 있다.
제1 자유층 부분(162P1) 및 제1 SOT 유도층 부분(164P1)의 형성 공정에서, 제1 자유층 부분(162P1) 및 제1 SOT 유도층 부분(164P1)을 구성하는 금속 물질들이 한 쌍의 날개부(224) 상에도 증착되거나 부착될 수 있다. 이에 따라 한 쌍의 날개부(224) 상에 측벽 레지듀(160RS)가 잔류할 수 있고, 측벽 레지듀(160RS)에 의해 개구부(212H) 입구의 폭이 더욱 좁아질 수 있다.
도 16b를 참조하면, 한 쌍의 날개부(224) 및 측벽 레지듀(160RS)에 의해 노출되는 공간을 통해 제1 자유층 부분(162P1) 및 제1 SOT 유도층 부분(164P1) 일부분을 제거하여 바닥 노치(160FN)를 형성할 수 있다. 바닥 노치(160FN)의 형성에 의해 제1 자유층 부분(162P1)의 상면이 노출되며, 노출된 제1 자유층 부분(162P1) 또한 수직 방향으로 소정의 깊이만큼 함몰될 수 있다. 한편 바닥 노치(160FN)의 형성 공정에서, 측벽 레지듀(160RS)의 일부분이 함께 제거되어 개구부(212H)의 입구의 폭이 다시 넓어질 수 있다.
예시적인 실시예들에서, 바닥 노치(160FN)의 형성 공정은 건식 식각 공정, 이온 빔 식각 공정, 플라즈마 식각 공정일 수 있으나, 이에 한정되는 것은 아니다.
도 16c를 참조하면, 노출된 제1 자유층 부분(162P1)의 상면을 제1 SOT 유도층 부분(164P1)으로 완전히 커버하도록 제1 SOT 유도층 부분(164P1)을 소정의 두께만큼 더 형성할 수 있다. 이후 제1 SOT 유도층 부분(164P1) 상에 제1 시드 캡핑층 부분(166P1)을 형성할 수 있고, 이 때 제1 매립층(222) 상면 상에도 시드 캡핑층 물질층(166RU)이 잔류할 수 있다. 이에 의해 개구부(212H) 내에 바닥부(160F)가 형성된다.
도 17을 참조하면, 개구부(212H) 내부(예를 들어 한 쌍의 날개부(224)와 측벽 레지듀(160RS) 내의 빈 공간)를 절연 물질로 채운 후 제1 매립층(222)의 상면이 노출될 때까지 상기 절연 물질의 상부를 에치백 공정 또는 CMP 공정에 의해 평탄화하여 개구부(212H) 내부에 제1 몰드층(172)을 형성할 수 있다.
이후, 에치백 공정 또는 CMP 공정에 의해 한 쌍의 날개부(224), 측벽 레지듀(160RS), 및 제1 매립층(222)의 상부를 제거할 수 있다. 이 때 절연 스페이서(186)의 상측 역시 제거되어 절연 스페이서(186)의 높이 또한 낮아질 수 있다.
도 18을 참조하면, 제1 매립층(222) 상에 복수의 제1 몰드층(172)과 복수의 제2 몰드층(174)을 교대로 포함하는 몰드 스택(170S)을 형성할 수 있다. 제1 몰드층(172) 및 제2 몰드층(174)은 서로에 대하여 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 제1 몰드층(172) 및 제2 몰드층(174)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카본 산화물, 또는 금속 산화물을 사용하여 형성할 수 있다.
도 19를 참조하면, 몰드 스택(170S) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 몰드 스택(170S)을 식각하여 몰드 구조물(170)을 형성할 수 있다. 상기 식각 공정에서 제1 몰드층(172)의 식각 속도와 제2 몰드층(174)의 식각 속도가 다를 수 있고, 이에 의해 제2 몰드층(174)의 측벽 부분이 제1 몰드층(172)의 측벽에 대하여 외측으로 돌출하도록 형성될 수 있다.
이후 제1 매립층(222) 또한 제거되고, 제3 절연층(146)의 상면이 노출될 수 있다. 제1 매립층(222)의 제거 공정에서, 최하부의 제1 몰드층(172)의 제1 방향(X 방향)으로 이격되어 배치되는 2개의 제1 측벽(172S1) 상에 배치되는 절연 스페이서(186)가 함께 제거되고, 최하부의 제1 몰드층(172)의 제2 방향(Y 방향)으로 이격되어 배치되는 2개의 제2 측벽(172S2) 상에 배치되는 절연 스페이서(186)가 잔류할 수 있다.
절연 스페이서(186)의 일부분이 제거됨에 따라 제1 자유층 부분(162P1), 제1 SOT 유도층 부분(164P1), 및 제1 시드 캡핑층 부분(166P1)의 제1 방향(X 방향)으로 이격되어 배치되는 양 측벽이 노출될 수 있다.
도 20a 및 도 20b를 참조하면, 제3 절연층(146) 상에 제2 매립층(230)을 형성할 수 있다. 제2 매립층(230)은 제1 자유층 부분(162P1), 제1 SOT 유도층 부분(164P1)의 노출된 측벽을 커버하고, 제1 시드 캡핑층 부분(166P1)의 노출된 측벽의 적어도 일부분을 노출하도록 상대적으로 작은 두께로 형성될 수 있다. 예를 들어, 제2 매립층(230)은 탄소 함량이 높은 유기화합물을 포함하는 용액을 스핀 코팅하고, 상기 유기화합물을 포함하는 용액을 베이킹함에 의해 형성될 수 있다. 예를 들어, 제2 매립층(230)은 SOH(spin-on hardmask) 물질을 사용하여 형성될 수 있다.
이후, 몰드 구조물(170)의 측벽 및 제2 매립층(230) 상에 금속층(도시 생략)을 형성하고, 상기 금속층에 이방성 식각을 수행하여 제2 매립층(230) 상에 배치되는 상기 금속층을 제거함으로써 몰드 구조물(170)의 측벽 상에 제2 시드 캡핑층 부분(166P2)을 잔류시킬 수 있다. 이 때 제2 시드 캡핑층 부분(166P2)의 바닥부는 제1 시드 캡핑층 부분(166P1)의 노출된 측벽과 연결될 수 있다. 예를 들어, 제2 시드 캡핑층 부분(166P2)은 원자층 적층(ALD) 공정에 의해 형성될 수 있다.
도 21을 참조하면, 제1 SOT 유도층 부분(164P1)의 측벽이 노출될 때까지 제2 매립층(230)의 상면을 일부 두께만큼 제거할 수 있다. 제2 매립층(230)의 제거 공정은 건식 식각 공정, 이온 빔 식각 공정, 질소 또는 산소를 포함하는 플라즈마 식각 공정일 수 있으나, 이에 한정되는 것은 아니다.
이후, 제2 시드 캡핑층 부분(166P2)의 측벽 상에 제2 SOT 유도층 부분(164P2)을 형성할 수 있다. 예를 들어, 제2 SOT 유도층 부분(164P2)의 형성 공정에서 제2 매립층(230) 상면 상에 형성되는 물질층은 추가적인 이방성 식각 공정을 통해 제거될 수 있다. 이 때 제2 SOT 유도층 부분(164P2)의 바닥부는 제1 SOT 유도층 부분(164P1)의 노출된 측벽과 연결될 수 있다.
도 22a 및 도 22b를 참조하면, 제2 매립층(230)을 제거하고 제1 자유층 부분(162P1)의 측벽을 노출시킬 수 있다. 이후, 제2 SOT 유도층 부분(164P2)의 측벽 상에 제2 자유층 부분(162P2)을 형성할 수 있다. 예를 들어, 제2 자유층 부분(162P2)의 형성 공정에서 제2 매립층(230) 상면 상에 형성되는 물질층은 추가적인 이방성 식각 공정을 통해 제거될 수 있다. 이 때 제2 자유층 부분(162P2)의 바닥부는 제1 자유층 부분(162P1)의 노출된 측벽과 연결될 수 있다.
이에 의해, 바닥부(160F)와 측벽부(160S1~160S4)를 포함하는 자기 트랙층(160)이 형성될 수 있다.
도 23을 참조하면, 자기 트랙층(160)의 측벽부(160S1~160S4) 상에 측부 SOT 유도층(182) 및 캡핑층(184)을 순차적으로 더 형성할 수 있다.
도 24를 참조하면, 제3 절연층(146) 상에 자기 트랙층(160)을 커버하는 제4 절연층(148)을 형성할 수 있다. 제4 절연층(148)은 SOH 물질 등을 사용하여 형성될 수 있다. 상기 제4 절연층(148)의 상면은 자기 트랙층(160)의 상면보다 낮은 레벨에 배치될 수 있다.
이후, 자기 트랙층(160)과 제4 절연층(148)의 상면 상에 식각 정지막(192)이 형성될 수 있다.
도 25를 참조하면, 식각 정지막(192) 상에 제1 상부 절연층(194)이 형성될 수 있다. 제1 상부 절연층(194) 상에 마스크 패턴(240)이 형성될 수 있다.
도 26을 참조하면, 마스크 패턴(240)을 식각 마스크로 사용하여 식각 정지막(192)의 상면이 노출될 때까지 제1 상부 절연층(194), 자기 트랙층(160)의 제3 측벽부(160S3) 및 제4 측벽부(160S4)의 상측 일부분을 제거할 수 있다. 이에 따라 제3 측벽부(160S3) 및 제4 측벽부(160S4)의 상면 레벨이 제1 측벽부(160S1) 및 제2 측벽부(160S2)의 상면 레벨보다 더 낮아질 수 있다.
도 27을 참조하면, 제1 상부 절연층(194) 및 식각 정지막(192) 상면 상에 절연층을 형성하고, 제1 상부 절연층(194)의 상면이 노출될 때까지 상기 절연층 상부를 제거하여 제2 상부 절연층(196)을 형성할 수 있다.
도 28을 참조하면, 제1 상부 절연층(194) 및 식각 정지막(192) 일부분을 제거하여 콘택홀(도시 생략)을 형성한 후 상기 콘택홀 내에 도전 물질을 사용하여 쓰기 콘택(198)을 형성할 수 있다. 예를 들어, 쓰기 콘택(198)은 제1 측벽부(160S1)와 연결되고 제3 측벽부(160S3) 및 제4 측벽부(160S4)와 연결되지 않도록 형성될 수 있다.
전술한 공정을 수행하여 자기 메모리 장치(100)가 완성된다.
전술한 실시예들에 따르면, 자기 트랙층(160)의 바닥부(160F)에 바닥 노치(160FN)를 형성하고, 이후 자기 트랙층(160)의 측벽부(160S1~160S4)가 측벽 노치(160SN)를 갖는 한편 바닥부(160F)와 연결되도록 형성될 수 있다. 이러한 제조 방법에 의해 자기 도메인 월 이동의 조절이 용이하고 고집적화에 유리한 자기 메모리 장치(100)가 얻어질 수 있다.
한편, 도 16b를 참조로 설명한 공정에서, 한 쌍의 날개부(224) 사이의 이격 거리가 상대적으로 크거나, 또는 측벽 레지듀(160RS)의 두께가 상대적으로 작은 경우에, 바닥 노치(160FN)의 폭이 상대적으로 커질 수 있다. 이러한 경우 도 6을 참조로 설명한 자기 메모리 장치(100C)가 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 자기 메모리 장치 150: 독출 유닛
160: 자기 트랙층 160F: 바닥부
160S1~160S4: 측벽부 170: 몰드 구조물
MD: 자기 도메인 MDW: 자기 도메인 월

Claims (20)

  1. 기판 상에 배치되는 독출 유닛(reading unit);
    상기 독출 유닛 상에 배치되며, 제1 측벽부, 제2 측벽부, 상기 제1 측벽부 및 상기 제2 측벽부 사이에 배치되는 바닥부를 포함하는 자기 트랙층; 및
    상기 자기 트랙층의 상기 바닥부 상에 배치되고, 상기 자기 트랙층의 상기 제1 측벽부와 상기 제2 측벽부 사이에 배치되는 몰드 구조물을 포함하고,
    상기 몰드 구조물은, 상기 기판의 상면에 수직한 제1 방향으로 교대로 배치되는 복수의 제1 몰드층 및 복수의 제2 몰드층을 포함하고,
    상기 자기 트랙층은 복수의 자기 도메인들과, 상기 복수의 자기 도메인들 중 인접한 2개의 자기 도메인들 사이에 배치되는 복수의 자기 도메인 월을 포함하고, 상기 제1 측벽부와 상기 제2 측벽부는 상기 복수의 자기 도메인 월에 대응되는 복수의 측벽 노치들을 가지며, 상기 바닥부는 상기 복수의 자기 도메인 월 중 하나에 대응되는 바닥 노치를 갖는 것을 특징으로 하는 자기 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 자기 도메인들 중 제1 자기 도메인과 상기 제1 자기 도메인에 인접한 제2 자기 도메인은 서로 다른 자화 방향을 갖는 것을 특징으로 하는 자기 메모리 장치.
  3. 제1항에 있어서,
    상기 자기 트랙층은,
    상기 독출 유닛 상에 순서대로 배치되는 자유층, SOT 유도층, 및 시드 캡핑층을 더 포함하는 것을 특징으로 하는 자기 메모리 장치.
  4. 제1항에 있어서,
    상기 몰드 구조물은 상기 몰드 구조물의 측벽에 복수의 돌출부들을 포함하고,
    상기 복수의 제2 몰드층이 상기 복수의 제1 몰드층의 측벽에 대하여 외측으로 돌출하여 상기 복수의 돌출부들을 형성하고,
    상기 복수의 측벽 노치들이 대응되는 상기 복수의 돌출부들과 접촉하는 것을 특징으로 하는 자기 메모리 장치.
  5. 제1항에 있어서,
    상기 복수의 제1 몰드층은 상기 제1 방향을 따라 제1 높이를 가지며, 상기 복수의 제2 몰드층은 상기 제1 방향을 따라 상기 제1 높이보다 더 작은 제2 높이를 갖는 것을 특징으로 하는 자기 메모리 장치.
  6. 제1항에 있어서,
    상기 복수의 제1 몰드층은 상기 복수의 제2 몰드층에 대하여 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 자기 메모리 장치.
  7. 제1항에 있어서,
    상기 독출 유닛은,
    상기 기판 상에 배치되는 고정층과,
    상기 자유층 상에 배치되는 터널 배리어층을 포함하고,
    상기 자기 트랙층은 상기 터널 배리어층과 접촉하는 자유층을 포함하며,
    상기 자유층이 나타내는 자화 방향을 감지하여 데이터를 독출하도록 구성되는 것을 특징으로 하는 자기 메모리 장치.
  8. 제1항에 있어서,
    상기 자기 트랙층의 상기 제1 측벽부 및 상기 제2 측벽부 중 적어도 하나 상에 배치되는 쓰기 콘택을 더 포함하고,
    상기 쓰기 콘택을 통해 상기 자기 트랙층에 기록 전류를 인가하여 상기 자기 트랙층의 상기 복수의 자기 도메인들 각각을 순차적으로 자화시키도록 구성되는 것을 특징으로 하는 자기 메모리 장치.
  9. 제1항에 있어서,
    상기 바닥 노치는 상기 독출 유닛과 수직 오버랩되는 것을 특징으로 하는 자기 메모리 장치.
  10. 제1항에 있어서,
    상기 자기 트랙층은,
    상기 몰드 구조물의 바닥면과 접촉하는 제1 시드 캡핑층 부분과, 상기 몰드 구조물의 측벽과 접촉하는 제2 시드 캡핑층 부분을 포함하는 시드 캡핑층,
    상기 제1 시드 캡핑층 부분의 바닥면과 접촉하는 제1 SOT 유도층 부분과, 상기 제2 시드 캡핑층 부분의 측벽과 접촉하는 제2 SOT 유도층 부분을 포함하는 SOT 유도층, 및
    상기 제1 SOT 유도층 부분의 바닥면과 접촉하는 제1 자유층 부분과, 상기 제2 SOT 유도층 부분의 측벽과 접촉하는 제2 자유층 부분을 포함하는 자유층을 포함하는 것을 특징으로 하는 자기 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 SOT 유도층 부분은 상기 제2 SOT 유도층 부분과 연결되고,
    상기 제1 SOT 유도층 부분은 상기 제2 SOT 유도층 부분과 다른 물질을 포함하는 것을 특징으로 하는 자기 메모리 장치.
  12. 제10항에 있어서,
    상기 자유층은 SAF (synthetic antiferromagnet) 구조를 포함하고,
    상기 SAF 구조는 제1 강자성층, 제2 강자성층, 및 상기 제1 강자성층과 상기 제2 강자성층 사이에 배치되는 비자성층을 포함하는 것을 특징으로 하는 자기 메모리 장치.
  13. 제10항에 있어서,
    상기 자유층은 CoFeB, CoFeTb, CoFeGd, 및 CoFeDy 중 적어도 하나의 자성 물질, Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50 중 적어도 하나의 자성 물질, 또는 (Co/Pt)n 적층 구조체, (CoFe/Pt)n 적층 구조체, (CoFe/Pd)n 적층 구조체, (Co/Pd)n 적층 구조체, (Co/Ni)n 적층 구조체, (CoNi/Pt)n 적층 구조체, (CoCr/Pt)n 적층 구조체, 및 (CoCr/Pd)n 적층 구조체 (여기에서, n은 자연수) 중 적어도 하나의 적층 구조체를 포함하는 것을 특징으로 하는 자기 메모리 장치.
  14. 제10항에 있어서,
    상기 제2 자유층 부분의 측벽과 접촉하는 측부 SOT 유도층을 더 포함하는 것을 특징으로 하는 자기 메모리 장치.
  15. 제1항에 있어서,
    상기 자기 트랙층은 상기 몰드 구조물의 측벽 전체를 둘러싸고,
    상기 제1 측벽부와 상기 제2 측벽부는 상기 기판의 상면에 평행한 제1 방향으로 이격되고, 상기 자기 트랙층은 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 이격되는 제3 측벽부와 제4 측벽부를 더 포함하고,
    상기 제3 측벽부와 상기 제4 측벽부는 절연 스페이서에 의해 상기 바닥부와 이격되어 배치되는 것을 특징으로 하는 자기 메모리 장치.
  16. 기판 상에 배치되며, 고정층과 터널 배리어층을 포함하는 독출 유닛(reading unit);
    상기 독출 유닛 상에 배치되며, 제1 측벽부, 제2 측벽부, 상기 제1 측벽부 및 상기 제2 측벽부 사이에 배치되는 바닥부를 포함하는 자기 트랙층을 포함하고,
    상기 자기 트랙층은 복수의 자기 도메인들과, 상기 복수의 자기 도메인들 중 인접한 2개의 자기 도메인들 사이에 배치되는 복수의 자기 도메인 월을 포함하고, 상기 제1 측벽부와 상기 제2 측벽부는 상기 복수의 자기 도메인 월에 대응되는 복수의 측벽 노치들을 가지며, 상기 바닥부는 상기 복수의 자기 도메인 월 중 하나에 대응되는 바닥 노치를 가지며, 상기 자기 트랙층은 상기 트랙층의 두께 방향으로 순차적으로 적층된 자유층, SOT 유도층, 및 시드 캡핑층을 포함하는 것을 특징으로 하는 자기 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 측벽부와 상기 제2 측벽부는 상기 기판의 상면에 평행한 제1 수평 방향으로 이격되어 배치되고,
    상기 자기 트랙층은 상기 기판의 상기 상면에 평행한 제2 수평 방향으로 이격되어 배치되는 제3 측벽부와 제4 측벽부를 더 포함하며,
    상기 제3 측벽부와 상기 제4 측벽부는 상기 바닥부와 연결되지 않는 것을 특징으로 하는 자기 메모리 장치.
  18. 제16항에 있어서,
    상기 제1 측벽부 및 상기 제2 측벽부 중 적어도 하나 상에 배치되는 기록 유닛을 더 포함하고,
    상기 기록 유닛은 상기 제3 측벽부 및 상기 제4 측벽부와 연결되지 않는 것을 특징으로 하는 자기 메모리 장치.
  19. 기판 상에 배치되는 독출 유닛(reading unit);
    상기 독출 유닛 상에 배치되며, 제1 측벽부, 제2 측벽부, 상기 제1 측벽부 및 상기 제2 측벽부 사이에 배치되는 바닥부를 포함하는 자기 트랙층; 및
    상기 자기 트랙층의 상기 바닥부 상에 배치되고, 상기 자기 트랙층의 상기 제1 측벽부와 상기 제2 측벽부 사이에 배치되는 몰드 구조물을 포함하고,
    상기 몰드 구조물은 상기 몰드 구조물의 측벽 상에서 외측으로 돌출하는 복수의 돌출부들을 포함하고, 상기 제1 측벽부와 상기 제2 측벽부는 상기 복수의 돌출부들과 접촉하는 복수의 측벽 노치들을 갖는 것을 특징으로 하는 자기 메모리 장치.
  20. 제19항에 있어서,
    상기 자기 트랙층의 상기 바닥부는 바닥 노치를 포함하고, 상기 바닥 노치는 상기 복수의 자기 도메인 월 중 하나의 자기 도메인 월에 대응되며,
    상기 바닥 노치는 상기 기판의 상면에 수평한 제1 수평 방향으로 제1 폭을 갖고,
    상기 측벽 노치는 상기 기판의 상면에 수직한 방향으로 제1 높이를 갖고,
    상기 제1 폭은 상기 제1 높이보다 더 큰 것을 특징으로 하는 자기 메모리 장치.
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