CN112018146A - 磁阻式随机存取存储器 - Google Patents

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Abstract

本发明公开一种磁阻式随机存取存储器，其为半导体元件，主要包含：一基底具有一磁性隧道结(magnetic tunneling junction,MTJ)区域以及一逻辑区域；一金属间介电层设于该基底上；一第一金属内连线设于该金属间介电层内并位于该MTJ区域上；以及多个突块设于该第一金属内连线两侧。其中第一金属内连线又包含一通孔导体以及一沟槽导体，且该等突块又包含一第一突块设于该通孔导体一侧以及一第二突块设于该通孔导体另一侧。

Description

磁阻式随机存取存储器
技术领域
本发明涉及一种半导体元件，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等资讯。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁性隧道结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例公开一种半导体元件，其主要包含：一基底具有一磁性隧道结(magnetic tunneling junction,MTJ)区域以及一逻辑区域；一金属间介电层设于该基底上；一第一金属内连线设于该金属间介电层内并位于该MTJ区域上；以及多个突块设于该第一金属内连线两侧。其中第一金属内连线又包含一通孔导体以及一沟槽导体，且该等突块又包含一第一突块设于该通孔导体一侧以及一第二突块设于该通孔导体另一侧。
本发明另一实施例公开一种半导体元件，其主要包含：一基底，该基底上具有一磁性隧道结(magnetic tunneling junction,MTJ)区域以及一逻辑区域；一MTJ设于该MTJ区域上；一第一金属间介电层设于该基底上并环绕该MTJ；一第二金属间介电层设于该MTJ以及该第一金属间介电层上；一第一金属内连线设于该第二金属间介电层内并位于该MTJ上；以及一第二金属内连线设于该逻辑区域的该第二金属间介电层内，其中该第一金属内连线下表面以及该第二金属内连线下表面包含不同曲面。
附图说明
图1至图6为本发明一实施例制作一半导体元件的方式示意图；
图7为本发明一实施例的一半导体元件的结构示意图。
主要元件符号说明
12 基底 14 MTJ区域
16 逻辑区域 18 层间介电层
20 金属内连线结构 22 金属内连线结构
24 金属间介电层 26 金属内连线
28 停止层 30 金属间介电层
32 金属内连线 34 阻障层
36 金属层 38 MTJ堆叠结构
40 遮盖层 42 遮盖层
44 第一电极层 46 固定层
48 阻障层 50 自由层
52 第二电极层 54 图案化掩模
56 有机介电层 58 含硅硬掩模与抗反射层
60 图案化光致抗蚀剂 62 MTJ
64 第一倾斜侧壁 66 第二倾斜侧壁
68 衬垫层 72 金属间介电层
74 金属内连线 76 下电极
78 上电极 80 停止层
82 金属氧化层 86 金属间介电层
88 金属内连线 90 金属内连线
92 阻障层 94 金属层
96 停止层 98 通孔导体
100 沟槽导体 102 突块
104 突块 106 突块
具体实施方式
请参照图1至图6，图1至图6为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图。如图1至图5所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一磁性隧道结(magnetic tunneling junction,MTJ)区域14以及一逻辑区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于MTJ区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于MTJ区域14的的金属内连线32则包含通孔导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属层36较佳包含铜、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
接着形成一MTJ堆叠结构38于金属内连线结构22上、一遮盖层40于MTJ堆叠结构38上以及另一遮盖层42于遮盖层40上。在本实施例中，形成MTJ堆叠结构38的方式可先依序形成一第一电极层44、一固定层(fixed layer)46、一阻障层(barrier layer)48、一自由层(free layer)50以及一第二电极层52。在本实施例中，第一电极层44以及第二电极层52较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层46可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层48可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。自由层50可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层50的磁化方向会受外部磁场而「自由」改变。另外遮盖层40以及遮盖层42较佳包含不同材料，例如本实施例的遮盖层40较佳包含氮化硅而遮盖层42则较佳包含氧化硅，但不局限于此。
接着形成一图案化掩模54于遮盖层42上。在本实施例中，图案化掩模54可包含一有机介电层(organic dielectric layer,ODL)56、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层58以及一图案化光致抗蚀剂60。
如图2所示，随后利用图案化掩模54为掩模进行一道或一道以上蚀刻制作工艺去除部分遮盖层40、42、部分MTJ堆叠结构38以及部分金属间介电层30以形成MTJ 62于MTJ区域14，其中第一电极层44较佳于此阶段成为MTJ 62的下电极76而第二电极层52则成为MTJ62的上电极78，而遮盖层40、42可在蚀刻过程中被一同去除。值得注意的是，本实施例可先利用图案化掩模54进行一反应性离子蚀刻制作工艺(reactive ion etching,RIE)去除部分遮盖层40、42以及部分MTJ堆叠结构38，然后去除图案化掩模54，再利用图案化的遮盖层42为掩模以离子束蚀刻制作工艺(ion beam etching,IBE)以去除部分MTJ堆叠结构38以及部分金属间介电层30形成MTJ 62。由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。
另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近MTJ 62的交界处形成第一倾斜侧壁64以及第二倾斜侧壁66。
接着如图3所示，可进行一氧化制作工艺，以于MTJ 62与金属内连线32表面，包括MTJ 62侧壁、MTJ 62顶表面以及金属内连线32顶表面形成一金属氧化层82。需注意的是，本阶段所形成的金属氧化层82较佳依据MTJ 62中各层数材料的不同而具有不同材料组成。举例来说，若上电极78由钽或钛所构成，则所形成的金属氧化层82较佳为氧化钽或氧化钛，而形成于固定层46、阻障层48以及自由层50侧壁的金属氧化层82也均依据各材料层原本的材料经过氧化而形成相对应的金属氧化层。由于上电极78、自由层50、阻障层48、固定层46以及下电极76等均各自包含不同金属以及/或磁性材料，设于各材料层侧壁的金属氧化层也均包含不同材料。
然后如图4所示，形成一衬垫层68于MTJ 62上并覆盖金属氧化层82表面。在本实施例中，衬垫层68较佳包含氧化硅，但又可依据制作工艺需求选用其他介电材料，例如又可包含氧化硅、氮氧化硅或氮碳化硅。
随后如图5所示，先形成另一金属间介电层72于MTJ区域14以及逻辑区域16，利用平坦化制作工艺如CMP去除部分金属间介电层72及部分衬垫层68使金属间介电层72上表面切齐金属氧化层82上表面，再进行一图案转移制作工艺，例如可利用一图案化掩模去除逻辑区域16的部分的金属间介电层72、部分衬垫层68、部分金属间介电层30以及部分停止层28以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及/或选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线74于接触洞内电连接金属内连线26。如同前述所形成的金属内连线，金属内连线74可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层72内，其中金属内连线74更细部包含一通孔导体98以及沟槽导体100设于金属间介电层72内。
值得注意的是，由于本实施例较佳于前述形成接触洞时通入氮气以及/或四氟化碳所构成的气体，因此在去除部分金属间介电层72及部分衬垫层68时较佳去除较多的衬垫层68使剩余的衬垫层68形成一内缩凹槽。之后填入阻障层34以及金属层36等导电材料后所形成的金属内连线74较佳因内缩凹槽的轮廓形成突块102或突起部于金属内连线74两侧。从整体结构来看，突块102又较佳包含突块104设于金属内连线74一侧，突块106设于金属内连线74另一侧，其中突块104、106直接接触衬垫层68且两侧的突块104、106较佳包含相同材料，例如均可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等低电阻材料。从更细部来看，各突块104、106除了接触衬垫层68外又可同时接触金属间介电层30、72，其中本实施例的各突块104、106的最外侧边缘虽不超过沟槽导体100侧壁，但依据本发明其他实施例各突块104、106的最外侧边缘又可朝MTJ 68的方向延伸切齐甚至超过沟槽导体100侧壁，这些变化型均属本发明所涵盖的范围。
随后如图6所示，依序形成一停止层80以及另一金属间介电层86于MTJ 62上并覆盖金属间介电层72表面，进行一道或一道以上光刻暨蚀刻制作工艺去除MTJ区域14的部分金属间介电层86、部分停止层80及部分金属氧化层82以及逻辑区域16的部分金属间介电层86与部分停止层80形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MTJ区域14以及逻辑区域16形成金属内连线88、90连接下方的MTJ 62及金属内连线74，其中MTJ区域14的金属内连线88较佳直接接触设于下方的MTJ 62而逻辑区域16的金属内连线90则接触下层的接触插塞74。接着再形成另一停止层96于金属间介电层86上并覆盖金属内连线88、90。
在本实施例中，停止层80可与停止层28包含相同或不同材料，例如两者均较可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(siliconcarbon nitride,SiCN)所构成的群组。如同前述所形成的金属内连线，设于金属间介电层86内的各金属内连线88、90均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层内。例如各金属内连线88、90可更细部包含一阻障层92以及一金属层94，其中阻障层92可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
值得注意的是，由于原本覆盖于MTJ 62顶部且由例如氧化钽所构成的金属氧化层82为质地较硬的材料而设于逻辑区域16由铜所构成金属内连线74为质地较软的材料，因此本实施例以前述光刻暨蚀刻制作工艺形成接触洞并填入导电材料形成金属内连线88、90的时候较佳因下方蚀刻选择比的不同使MTJ区域14的金属内连线88底部与逻辑区域16的金属内连线90底部分别呈现不同轮廓或更具体而言相反曲面。例如，由于MTJ区域14的金属氧化层82质地较硬使蚀刻较难以去除，因此后续形成的金属内连线88底部或下表面包含一下凹曲面而相对应或接触金属内连线88的MTJ 62上表面也同样包含一下凹曲面。逻辑区域16的金属内连线74由于质地较软使其在蚀刻过程中较容易被去除，因此后续形成的金属内连线90底部或下表面则包含一上凹曲面，同时设于其下方并接触金属内连线90的金属内连线74上表面同样包含一上凹曲面。需注意的是本实施例中设于MTJ 62顶部的金属氧化层82并未于前述平坦化制作工艺中被去除，因此之后于上方形成金属内连线88后下凹曲面两侧的MTJ 62顶部仍设有部分金属氧化层82。
请继续参照图7，图7为本发明一实施例的一半导体元件的结构示意图。如图7所示，相较于前述实施例中形成金属内连线88时仅去除金属内连线88正下方的部分金属氧化层82，本发明又可于前述光刻暨蚀刻制作工艺时除了去除金属内连线88正下方的金属氧化层82外又额外去除金属内连线88中通孔导体两侧的部分金属氧化层82，由此使接触洞略为向两侧延伸，如此后续填入导电材料形成金属内连线88后金属内连线88底部较佳呈现一倒T形轮廓。如同前述实施例，本实施例的金属内连线88底部或下表面包含一下凹曲面而相对应或接触金属内连线88的MTJ 62上表面也同样包含一下凹曲面，逻辑区域16的金属内连线90底部或下表面则包含一上凹曲面，同时设于其下方并接触金属内连线90的金属内连线74上表面也包含一上凹曲面。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (17)

1.一种半导体元件，其特征在于，包含：
基底，该基底上具有磁性隧道结(magnetic tunneling junction,MTJ)区域以及逻辑区域；
金属间介电层，设于该基底上；
第一金属内连线，设于该逻辑区域的该金属间介电层内；以及
多个突块，设于该第一金属内连线两侧。
2.如权利要求1所述的半导体元件，其中该金属间介电层包含：
第一金属间介电层，设于该基底上；以及
第二金属间介电层，设于该第一金属间介电层上。
3.如权利要求2所述的半导体元件，另包含：
第二金属内连线，设于该磁性隧道结区域的该第一金属间介电层内；
一磁性隧道结，设于该第二金属内连线上并位于该第二金属间介电层内；以及
衬垫层，设于该磁性隧道结侧壁并位于该第一金属间介电层以及该第二金属间介电层之间。
4.如权利要求3所述的半导体元件，其中该第一金属内连线包含：
通孔导体，设于该第一金属间介电层内；以及
沟槽导体，设于该第二金属间介电层内。
5.如权利要求4所述的半导体元件，其中该多个突块包含：
第一突块，设于该通孔导体一侧；以及
第二突块，设于该通孔导体另一侧。
6.如权利要求5所述的半导体元件，其中该第一突块以及该第二突块接触该衬垫层。
7.如权利要求5所述的半导体元件，其中该第一突块以及该第二突块包含相同材料。
8.一种半导体元件，其特征在于，包含：
基底，该基底上具有磁性隧道结(magnetic tunneling junction,MTJ)区域以及逻辑区域；
磁性隧道结，设于该磁性隧道结区域上；
第一金属间介电层，设于该基底上并环绕该磁性隧道结；
第二金属间介电层，设于该磁性隧道结以及该第一金属间介电层上；
第一金属内连线，设于该第二金属间介电层内并位于该磁性隧道结上；以及
第二金属内连线，设于该逻辑区域的该第二金属间介电层内，其中该第一金属内连线下表面以及该第二金属内连线下表面包含不同曲面。
9.如权利要求8所述的半导体元件，另包含金属氧化层设于该第一金属内连线两侧的该磁性隧道结上。
10.如权利要求9所述的半导体元件，其中该金属氧化层设于该磁性隧道结上表面以及侧壁。
11.如权利要求9所述的半导体元件，另包含衬垫层设于该金属氧化层以及该第一金属间介电层之间。
12.如权利要求9所述的半导体元件，其中该金属氧化层包含氧化钽。
13.如权利要求8所述的半导体元件，其中该第一金属内连线下表面以及该第二金属内连线下表面包含相反曲面。
14.如权利要求8所述的半导体元件，其中该第一金属内连线下表面包含下凹曲面。
15.如权利要求8所述的半导体元件，其中该磁性隧道结上表面包含下凹曲面。
16.如权利要求8所述的半导体元件，其中该第二金属内连线下表面包含上凹曲面。
17.如权利要求8所述的半导体元件，另包含：
第三金属内连线，设于该第二金属内连线下方的该第一金属间介电层内，其中该第三金属内连线上表面包含上凹曲面。
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