KR20210053230A - 메모리 디바이스 형성을 위한 에칭 정지 층 - Google Patents

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해리-학-레이 추앙
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Abstract

본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 상기 방법은 기판 위에 메모리 디바이스를 형성하는 단계 및 메모리 디바이스 위에 에칭 정지 층을 형성하는 단계를 포함한다. 레벨간 유전체(ILD) 층이 에칭 정지 층 위에 형성되고 메모리 디바이스를 측방으로 둘러싼다. 에칭 정지 층의 상부 표면을 노출시키도록 ILD 층의 상부로부터 연장되는 제 1 트렌치를 정의하기 위해 하나 이상의 패턴화 공정이 수행된다. 에칭 정지 층의 노출된 부분을 제거하기 위해 제거 공정이 수행된다. 제거 공정을 수행한 후 제 1 트렌치 내에 전도성 물질이 형성된다.

Description

메모리 디바이스 형성을 위한 에칭 정지 층 {ETCH STOP LAYER FOR MEMORY DEVICE FORMATION}
관련 출원에 대한 참조
본 출원은 2019년 10월 30일자에 출원된 미국 가출원 제 62/927,999호의 이익을 주장하며, 이것의 내용은 그 전체가 본원에 참조로 포함된다.
배경 기술
많은 현대 전자 디바이스는 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전원이 공급될 때 데이터를 저장하는 반면, 비휘발성 메모리는 전원이 제거될 때 데이터를 저장할 수 있다. 자기 저항 랜덤 액세스 메모리(magneto-resistive random-access memory; MRAM)는 차세대 비휘발성 메모리 기술의 유망한 후보 중 하나이다. MRAM 디바이스는 자기 터널 접합(magnetic tunnel junction; MTJ)을 사용하여 고속 데이터 액세스 및 저전력 소비를 허용하는 방식으로 데이터를 저장한다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 공정 윈도우를 개선하고 메모리 디바이스를 형성하는 비용을 감소시키도록 구성된 에칭 정지 층을 갖는 집적 칩의 일부 실시예들의 단면도를 도시한다.
도 2는 개시된 에칭 정지 층을 갖는 집적 칩의 일부 추가 실시예들의 단면도를 도시한다.
도 3은 개시된 에칭 정지 층을 갖는 집적 칩의 일부 추가 실시예들의 단면도를 도시한다.
도 4는 개시된 에칭 정지 층을 갖는 집적 칩의 일부 추가 실시예들의 단면도를 도시한다.
도 5는 개시된 에칭 정지 층을 갖는 집적 칩의 일부 추가 실시예들의 단면도를 도시한다.
도 6 내지 도 23은 메모리 디바이스를 형성하는 데 사용되는 공정을 개선하도록 구성된 에칭 정지 층을 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 단면도를 도시한다.
도 24는 메모리 디바이스를 형성하는 데 사용되는 공정을 개선하도록 구성된 에칭 정지 층을 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 흐름도를 도시한다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
자기 터널 접합(MTJ) 디바이스(예를 들어, 자기 저항 랜덤 액세스 메모리(MRAM) 디바이스)는 하부 전극과 상부 전극 사이의 BEOL(back-end-of-the-line) 금속 스택 내에 수직으로 배열된 자기 터널 접합(MTJ)을 포함한다. MTJ는 터널 장벽 층에 의해 수직으로 분리된 고정 층과 자유 층을 포함한다. 고정 층의 자기 방향은 정적(즉, 고정)인 반면, 자유 층의 자기 방향은 고정 층의 자기 방향과 관련하여 평행 구성과 역평행 구성 사이에서 전환할 수 있다. 평행 구성은 데이터를 제 1 데이터 상태(예를 들어, 논리적 "0")로 디지털 저장하는 낮은 저항 상태를 제공한다. 역평행 구성은 데이터를 제 2 데이터 상태(예를 들어, 논리적 "1")로 디지털 저장하는 높은 저항 상태를 제공한다.
MTJ 디바이스의 상부 전극은 일반적으로 상부 전극 비아에 의해 위에 있는 상호접속 와이어에 연결된다. 상부 전극 비아는 상부 전극 위의 레벨간 유전체(inter-level dielectric; ILD) 층에 비아 홀을 에칭하고, 이어서 비아 홀을 전도성 물질로 충전함으로써 형성될 수 있다. 비아 홀은 패턴화된 마스킹 층에 따라 에칭될 수 있으며, 상부 전극 비아의 크기는 일반적으로 포토 리소그래피 시스템의 특성에 의해 정의된다.
MTJ 디바이스의 크기가 감소함에 따라, 상부 전극 상에 상부 전극 비아를 랜딩하는 것이 점점 어려워지고 있다. 상부 전극 상에 상호접속 와이어를 랜딩하는 것이 더 쉬울 수 있고, 공정 윈도우를 증가시키고/증가시키거나 MTJ 디바이스 제조 비용을 감소시킬 수 있다는 것이 이해되었다. 상부 전극과 위에 놓인 상호접속 와이어 사이에 양호한 전기적 접촉을 형성하기 위해, 상호접속 와이어는 상부 전극의 대향 측들을 따라 연장되는, ILD 층에 에칭된 트렌치 내에 형성될 수 있다. 그러나, 트렌치가 상부 전극의 대향 측들을 따라 연장되는 것은 ILD 층의 오버 에칭을 허용하여 상부 전극 아래의 MTJ를 손상시키고(예를 들어, 에칭은 MTJ 내의 마그네슘 산화물 층을 손상시킬 수 있음), MTJ 디바이스의 고장 및 수율 감소로 이어질 수 있다.
일부 실시예들에서, 본 개시는 집적 칩의 제조 동안 MTJ 디바이스에 대한 손상을 방지하기 위해 에칭 정지 층을 사용하는 집적 칩을 형성하는 방법에 관한 것이다. 방법은 기판 위에 MTJ 디바이스를 형성하는 단계를 포함한다. 에칭 정지 층이 MTJ 디바이스 위에 형성되고, 상부 ILD 층이 에칭 정지 층 위에 형성된다. MTJ 디바이스 바로 위에 있는 에칭 정지 층의 일부를 노출시키는 트렌치를 정의하기 위해 하나 이상의 에칭 공정이 후속적으로 상부 ILD 층에 수행된다. 그런 다음, 트렌치 내에 전도성 물질을 형성하기 전에, 에칭 정지 층의 노출된 부분을 제거하기 위해 추가 제거 공정(예를 들어, 습식 에칭 공정 또는 습식 세정 공정)이 수행된다. 에칭 정지 층을 노출시키고 제거하기 위해 별도의 공정을 사용함으로써, MTJ 디바이스의 MTJ를 크게 손상시키지 않으면서 MTJ 디바이스 상에 상부 상호접속 와이어를 형성할 수 있다.
도 1은 공정 윈도우를 개선하고/개선하거나 메모리 디바이스를 형성하는 비용을 감소시키도록 구성된 에칭 정지 층을 갖는 집적 칩(100)의 일부 실시예들의 단면도를 도시한다.
집적 칩(100)은 기판(102) 위의 유전체 구조물(104) 내에 배치된 메모리 디바이스(108)를 포함한다. 유전체 구조물(104)은 복수의 적층된 레벨간 유전체(ILD) 층을 포함한다. 일부 실시예들에서, 복수의 적층된 ILD 층은 메모리 디바이스(108)와 기판(102) 사이에 배열된 하나 이상의 하부 ILD 층(104L) 및 메모리 디바이스(108)를 둘러싸는 하나 이상의 상부 ILD 층(104U)을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 하부 ILD 층(104L)은 메모리 디바이스(108) 아래에 배열된 하부 상호접속부(106)를 둘러싼다.
메모리 디바이스(108)는 하부 전극(110), 하부 전극(110) 위에 배열된 데이터 저장 구조물(112) 및 데이터 저장 구조물(112) 위에 배열된 상부 전극(114)을 포함한다. 일부 실시예들에서, 메모리 디바이스(108)는 자기 터널 접합(MTJ) 디바이스를 포함할 수 있다. 이러한 실시예들에서, 데이터 저장 구조물(112)은 자기 터널 접합(MTJ)을 포함할 수 있다. 일부 실시예들에서, 하부 전극(110) 및 상부 전극(114)은 구리, 알루미늄, 티타늄, 탄탈럼, 티타늄 질화물, 탄탈럼 질화물 등과 같은 전도성 물질을 포함한다.
에칭 정지 층(116)이 하나 이상의 하부 ILD 층(104L) 및 메모리 디바이스(108) 위에 배치된다. 하나 이상의 상부 ILD 층(104U)은 에칭 정지 층(116) 위에 배치된다. 에칭 정지 층(116)은 메모리 디바이스(108)를 하나 이상의 상부 ILD 층(104U)으로부터 수직으로 그리고 측방으로 분리한다. 상부 상호접속 와이어(118)가 메모리 디바이스(108) 위에 있는 위치에서 하나 이상의 상부 ILD 층(104U) 내에 배열된다. 상부 상호접속 와이어(118)는 메모리 디바이스(108)의 대향 측벽을 지나 측방으로 연장되고 메모리 디바이스(108)의 최상부 표면 아래로 수직으로 연장되어 상부 상호접속 와이어(118)는 메모리 디바이스(108)를 측방으로 둘러싼다. 일부 실시예들에서, 상호접속 비아(120)가 상부 상호접속 와이어(118) 상에 배열되고, 상부 상호접속 와이어(118)의 하나 이상의 측벽으로부터 0이 아닌 거리만큼 셋백(set back)된다.
에칭 정지 층(116)은 하나 이상의 상부 ILD 층(104U) 내에 상부 상호접속 와이어(118)를 형성하는 데 사용되는 하나 이상의 에칭 공정 동안 메모리 디바이스(108)에 대한 손상을 완화하도록 구성된다. 메모리 디바이스(108)에 대한 손상을 완화함으로써, 상부 상호접속 와이어(118)는 메모리 디바이스(108)의 대향 측벽을 지나 연장되도록 형성될 수 있으며, 이에 의해 메모리 디바이스(108)의 공정 윈도우(예를 들어, 오버레이 오차, 임계 치수(CD) 오차 등)를 개선하고 상부 전극(114)과 상부 상호접속 와이어(118) 사이에 양호한 전기적 연결을 제공할 수 있다. 더욱이, 상부 상호접속 와이어(118)가 상부 전극(114)과 접촉하게 하는 것은 또한 집적 칩(100)을 형성하는데 사용되는 포토 마스크의 수를 감소시켜(예를 들어, 상부 전극 비아를 형성하고, 에치백 공정 등을 수행하는 데 사용되는 포토 마스크를 제거함으로써), 이에 의해 집적 칩(100)의 제조 비용을 감소시킬 수 있다.
도 2는 메모리 디바이스에 대한 손상을 방지하도록 구성된 에칭 정지 층을 갖는 집적 칩(200)의 일부 추가 실시예들을 도시한다.
집적 칩(200)은 기판(102) 위에 배열된 유전체 구조물(104) 내에 배치된 메모리 디바이스(108)를 포함한다. 일부 실시예들에서, 유전체 구조물(104)은 하나 이상의 하부 ILD 층(104L) 및 하나 이상의 상부 ILD 층(104U)을 포함한다. 하나 이상의 하부 ILD 층(104L)은 하나 이상의 하부 상호접속 층(203)을 측방으로 둘러싼다. 일부 실시예들에서, 하나 이상의 하부 상호접속 층(203)은 전도성 콘택(204), 상호접속 와이어(206) 및 상호접속 비아(208)를 포함한다. 하나 이상의 상부 ILD 층(104U)은 메모리 디바이스(108)를 측방으로 둘러싼다. 일부 실시예들에서, 하나 이상의 하부 ILD 층(104L) 및/또는 하나 이상의 상부 ILD 층(104U)은 실리콘 이산화물, SiCOH, 보로포스페이트 실리케이트 유리(borophosphate silicate glass; BSG), 포스포 실리케이트 유리(phosphosilicate glass; PSG), 보로 포스포 실리케이트 유리(borophosphosilicate glass; BPSG), 플루오로 실리케이트 유리(fluorosilicate glass; FSG), 비도핑 실리케이트 유리(undoped silicate glass; USG) 등 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 하부 상호접속 층(203)은 구리, 알루미늄, 텅스텐, 루테늄 등 중 하나 이상을 포함할 수 있다.
하나 이상의 하부 상호접속 층(203)은 메모리 디바이스(108)를 기판(102) 내에 배치된 액세스 디바이스(202)에 결합하도록 구성된다. 일부 실시예들에서, 액세스 디바이스(202)는 MOSFET(metal-oxide-semiconductor field-effect transistor; 금속 산화물 반도체 전계 효과 트랜지스터) 디바이스를 포함할 수 있다. 이러한 일부 실시예들에서, MOSFET 디바이스는 소스 영역(202a)과 드레인 영역(202b) 사이에 측방으로 배열된 게이트 구조물(202c)을 갖는 평면형 FET를 포함할 수 있다. 일부 실시예들에서, 게이트 구조물(202c)은 게이트 유전체에 의해 기판(102)으로부터 분리된 게이트 전극을 포함할 수 있다. 이러한 일부 실시예들에서, 소스 영역(202a)은 소스 라인(SL)에 결합되고, 게이트 구조물(202c)은 워드 라인(WL)에 결합된다. 다른 실시예들에서, 액세스 디바이스(202)는 FinFET, 나노 구조 FET(즉, 게이트 올 어라운드 FET) 등을 포함할 수 있다. 또 다른 실시예들에서, 액세스 디바이스(202)는 HEMT(high electron mobility transistor; 고 전자 이동도 트랜지스터), BJT(bipolar junction transistor; 양극성 접합 트랜지스터), JFET(junction gate field-effect transistor; 접합 게이트 전계 효과 트랜지스터) 등을 포함할 수 있다.
하부 절연 구조물(210)이 하나 이상의 하부 ILD 층(104L) 위에 배열된다. 하부 절연 구조물(210)은 하부 절연 구조물(210)을 통해 연장되는 개구를 정의하는 측벽을 포함한다. 다양한 실시예들에서, 하부 절연 구조물(210)은 실리콘 질화물, 실리콘 이산화물, 실리콘 탄화물 등 중 하나 이상을 포함할 수 있다. 하부 전극 비아(212)가 하부 절연 구조물(210)의 측벽 사이에 배열된다. 하부 전극 비아(212)는 하부 상호접속 층(203) 중 하나로부터 하부 절연 구조물(210)의 상부까지 연장된다. 일부 실시예들에서, 하부 전극 비아(212)는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등 중 하나 이상을 포함할 수 있다.
메모리 디바이스(108)는 하부 전극 비아(212) 상에 배열된다. 일부 실시예들에서, 메모리 디바이스(108)는 데이터 저장 구조물(112)에 의해 상부 전극(114)으로부터 분리된 하부 전극(110)을 포함한다. 일부 실시예들에서, 하부 전극(110) 및 상부 전극(114)은 탄탈럼, 티타늄, 탄탈럼 질화물, 티타늄 질화물, 백금, 니켈, 하프늄, 지르코늄, 루테늄, 이리듐 등과 같은 금속을 포함할 수 있다.
일부 실시예들에서, 데이터 저장 구조물(112)은 자기 터널 접합(MTJ)을 포함한다. 이러한 실시예들에서, 데이터 저장 구조물(112)은 유전체 터널 장벽(112b)에 의해 자유 층(112c)으로부터 분리된 고정 층(112a)을 포함할 수 있다. 고정 층(112a)은 고정된 자화를 갖는 반면, 자유 층(112c)은 고정 층(112a)의 자화에 대해 평행(즉, 'P' 상태)하거나 역평행(즉, 'AP' 상태)하도록 (터널 자기 저항( tunnel magnetoresistance; TMR) 효과를 통해) 동작 중에 변경될 수 있는 자화를 갖는다. 일부 실시예들에서, 고정 층(112a)은 코발트, 철, 붕소, 니켈, 루테늄, 이리듐, 백금 등을 포함할 수 있다. 일부 실시예들에서, 유전체 터널 장벽(112b)은 마그네슘 산화물, 알루미늄 산화물, 니켈 산화물, 가돌리늄 산화물, 탄탈럼 산화물, 몰리브덴 산화물, 티타늄 산화물, 텅스텐 산화물 등을 포함할 수 있다. 일부 실시예들에서, 자유 층(112c)은 코발트, 철, 붕소, 철 코발트, 니켈 코발트, 코발트 철 붕화물, 철 붕화물, 철 백금, 철 팔라듐 등을 포함할 수 있다.
일부 실시예들에서, 하나 이상의 측벽 스페이서(214)가 데이터 저장 구조물(112) 및 상부 전극(114)의 측벽을 따라 배치될 수 있다. 일부 실시예들에서, 상부 전극(114)은 하나 이상의 측벽 스페이서(214)의 상부로부터 외측으로 돌출된다. 일부 실시예들에서, 하나 이상의 측벽 스페이서(214)는 산화물(예를 들어, 실리콘 풍부 산화물), 질화물(예를 들어, 실리콘 질화물), 탄화물(예를 들어, 실리콘 탄화물) 등을 포함할 수 있다.
에칭 정지 층(116)이 하부 절연 구조물(210) 및 메모리 디바이스(108) 위에 배치된다. 에칭 정지 층(116)은 하부 전극(110) 및 하나 이상의 측벽 스페이서(214)의 측벽을 따라 연장된다. 일부 실시예들에서, 하나 이상의 측벽 스페이서(214)는 에칭 정지 층(116)의 최상부 표면 위로 수직으로 연장될 수 있다. 일부 실시예들에서, 에칭 정지 층(116)은 금속 산화물, 금속 질화물 등을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 에칭 정지 층(116)은 알루미늄 산화물, 알루미늄 질화물 등을 포함할 수 있다. 일부 실시예들에서, 에칭 정지 층(116)은 대략 5 옹스트롬(Å) 내지 대략 50 Å, 대략 10 Å 내지 대략 30 Å, 또는 다른 적합한 값의 범위에 있는 두께를 가질 수 있다.
상부 상호접속 와이어(118)가 하나 이상의 상부 ILD 층(104U) 내에 배열되고 상부 전극(114)에 결합된다. 상부 상호접속 와이어(118)는 상부 전극(114)의 대향 측벽을 지나 측방으로 연장된다. 일부 실시예들에서, 상부 상호접속 와이어(118)는 에칭 정지 층(116)의 대향 측벽을 지나 추가 연장될 수 있다. 일부 실시예들에서, 상부 상호접속 와이어(118)는 상부 전극(114) 및 측벽 스페이서(214) 모두의 측벽을 따라 연장될 수 있다. 일부 실시예들에서, 상부 상호접속 와이어는 상부 전극(114)의 상부 아래에 있는 계면을 따라 에칭 정지 층(116)의 상부 표면과 접촉할 수 있다. 일부 실시예들에서, 상부 상호접속 와이어(118)는 알루미늄, 구리, 텅스텐 등을 포함할 수 있다. 일부 실시예들에서, 상부 상호접속 와이어(118)는 비트 라인(BL)에 추가 결합된다.
도 3은 개시된 에칭 정지 층을 갖는 집적 칩(300)의 일부 추가 실시예들을 도시한다.
집적 칩(300)은 내장된 메모리 영역(302) 및 로직 영역(304)을 포함하는 기판(102)을 포함한다. 유전체 구조물(104)이 기판(102) 위에 배열된다. 유전체 구조물(104)은 복수의 적층된 ILD 층(104a-104d)을 포함한다. 일부 실시예들에서, 복수의 적층된 ILD 층(104a-104d) 중 둘 이상의 인접한 층은 에칭 정지 층(306a-306b)에 의해 분리될 수 있다. 다양한 실시예들에서, 에칭 정지 층(306a-306b)은 질화물(예를 들어, 실리콘 질화물), 탄화물(예를 들어, 실리콘 탄화물) 등을 포함할 수 있다.
내장된 메모리 영역(302)은 기판(102) 상에 및/또는 기판(102) 내에 배열된 액세스 디바이스(202)를 포함한다. 액세스 디바이스(202)는 복수의 하부 ILD 층(104a-104b) 내에 배치된 복수의 하부 상호접속 층(203)에 결합된다. 하부 절연 구조물(210)이 복수의 하부 ILD 층(104a-104b) 위에 배치된다. 일부 실시예들에서, 하부 절연 구조물(210)은 둘 이상의 적층된 유전체 물질을 포함할 수 있다. 예를 들어, 하부 절연 구조물(210)은 제 1 유전체 층(210a) 및 제 1 유전체 층(210a) 위의 제 2 유전체 층(210b)을 포함할 수 있다. 일부 실시예들에서, 제 1 유전체 층(210a)은 실리콘 풍부 산화물, 실리콘 탄화물, 실리콘 질화물 등을 포함할 수 있다. 일부 실시예들에서, 제 2 유전체 층(210b)은 실리콘 탄화물, 실리콘 질화물 등을 포함할 수 있다.
하부 전극 비아(212)는 복수의 하부 상호접속 층(203) 중 하나와 하부 절연 구조물(210) 위에 놓인 메모리 디바이스(108) 사이에서 하부 절연 구조물(210)을 통해 연장된다. 메모리 디바이스(108)는 하부 절연 구조물(210) 상의 제 1 상부 ILD 층(104c) 내에 배치된다. 일부 실시예들에서, 하나 이상의 측벽 스페이서(214)가 메모리 디바이스(108)의 대향 측들 상에 배열된다. 에칭 정지 층(116)이 하부 절연 구조물(210) 상에 배열되고, 메모리 디바이스(108) 및 하나 이상의 측벽 스페이서(214)의 대향 측들을 따라 연장된다. 일부 실시예들에서, 에칭 정지 층(116)은 하나 이상의 측벽 스페이서(214)의 상부 아래로 제 1 거리(308)만큼 리세스되고/되거나 제 1 상부 ILD 층(104c)의 수평 연장 표면(104H) 아래로 제 2 거리(310)만큼 리세스된 제 1 상부 표면(116U)을 가질 수 있다. 에칭 정지 층(116)의 리세스된 제 1 상부 표면(116U)은 에칭 정지 층(116)을 제거하는데 사용되는 습식 세정 화학 물질 또는 에천트의 선택성 때문이다. 예를 들어, 집적 칩(300)의 제조 동안, 건식 에천트가 제 1 상부 ILD 층(104c)을 에칭하고 에칭 정지 층(116)의 상부 표면을 노출시킬 수 있다. 습식 세정 화학 물질 또는 에천트가 에칭 정지 층(116)의 노출된 표면을 후속적으로 제거하고 에칭 정지 층(116)을 리세스하기 위해 사용될 수 있다. 일부 실시예들에서, 제 1 거리(308)는 대략 5nm 내지 대략 40nm, 대략 10nm 내지 대략 30nm, 또는 다른 적합한 값의 범위에 있을 수 있다. 일부 실시예들에서, 제 2 거리(310)는 대략 5nm 내지 대략 50nm, 대략 10nm 내지 대략 40nm, 또는 다른 적합한 값의 범위에 있을 수 있다.
로직 영역(304)은 기판(102) 상에 및/또는 기판(102) 내에 배열된 트랜지스터 디바이스(312)를 포함한다. 트랜지스터 디바이스(312)는 유전체 구조물(104)에 의해 둘러싸인 복수의 상호접속 층(314-318b)에 결합된다. 복수의 상호접속 층(314-318b)은 전도성 콘택(314), 상호접속 와이어(316a-316c) 및/또는 상호접속 비아(318a-318b)를 포함한다. 일부 실시예들에서, 복수의 상호접속 층(314-318b)은 제 1 상부 ILD 층(104c) 내에 배치된 상호접속 비아(318a) 및 상호접속 와이어(316b)를 포함한다. 상호접속 비아(318a)는 메모리 디바이스(108)로부터 측방으로 분리되고, 상호접속 와이어(316b)는 메모리 디바이스(108) 상의 상부 상호접속 와이어(118)로부터 측방으로 분리된다. 일부 실시예들에서, 상호접속 와이어(316b)는 제 1 상부 ILD 층(104c)의 상부로부터, 제 1 상부 ILD 층(104c)의 수평 연장 표면(104H)으로부터 거리(320)만큼 수직으로 오프셋되는 위치까지 연장된다. 다른 실시예들(도시되지 않음)에서, 상호접속 와이어(316b)는 제 1 상부 ILD 층(104c)의 상부로부터 수평 연장 표면(104H)과 실질적으로 정렬되는 위치까지 연장된다. 일부 실시예들에서, 상호접속 비아(318a)는 에칭 정지 층(116)의 하부로부터 에칭 정지 층(116)의 상부까지 수직으로 연장된다. 일부 실시예들에서, 복수의 상호접속 층(314-318b)은 구리, 텅스텐, 알루미늄 등 중 하나 이상을 포함할 수 있다.
일부 실시예들에서, 에칭 정지 층(116)은 상호접속 비아(318a)를 향하는 측벽(116s)을 가질 수 있다. 측벽(116s)은 하부 절연 구조물(210)의 측벽 및/또는 상호접속 비아(318a)를 향하는 제 1 상부 ILD 층(104c)의 측벽으로부터 0이 아닌 거리(317)만큼 측방으로 세트백(set-back)된다. 에칭 정지 층(116)의 측벽(116s)의 측방 세트백은 상호접속 비아(318a)가 제 1 상부 ILD 층(104c)과 하부 절연 구조물(210) 사이의 상호접속 비아(318a)의 측벽으로부터 외측으로 돌출하는 돌출부(319)를 갖게 한다. 측방 세트백은 집적 칩(300)의 제조 동안 에칭 정지 층(116)의 일부를 제거하기 위해 사용되는 습식 세정 화학 물질 또는 에천트에 의해 야기되는 에칭 정지 층(116)의 측방 제거 때문이다.
도 4는 개시된 에칭 정지 층을 갖는 집적 칩(400)의 일부 추가 실시예들을 도시한다.
집적 칩(400)은 기판(102) 위에 배치된 메모리 디바이스(108)를 포함한다. 메모리 디바이스(108)는 하부 절연 구조물(210)을 통해 연장되는 하부 전극 비아(212)에 의해 하부 상호접속부(106)에 결합된다. 일부 실시예들에서, 메모리 디바이스(108)는 하부 전극(110)과 상부 전극(114) 사이에 배열된 데이터 저장 구조물(112)을 포함한다. 일부 실시예들에서, 상부 전극(114)은 상부 전극(114)의 외부 에지를 따르는 것보다 상부 전극(114)의 중심을 따라 더 큰 높이를 가질 수 있다. 일부 실시예들에서, 상부 전극(114)의 상부 표면(114U)은 실질적으로 둥근 프로파일을 가질 수 있다.
에칭 정지 층(116) 및 상부 절연 구조물(402)은 메모리 디바이스(108)를 둘러싸는 하나 이상의 상부 ILD 층(104U)으로부터 하부 절연 구조물(210)을 분리한다. 일부 실시예들에서, 상부 절연 구조물(402)은 하나 이상의 적층된 유전체 물질을 포함할 수 있다. 예를 들어, 상부 절연 구조물(402)은 탄화물, 질화물, 산화물 등 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 상부 절연 구조물(402)은 에칭 정지 층(116) 위에 배치될 수 있다. 다른 실시예들(도시되지 않음)에서, 상부 절연 구조물(402)은 에칭 정지 층(116) 아래에 배치될 수 있다.
일부 실시예들에서, 하부 전극(110), 데이터 저장 구조물(112) 및 상부 전극(114)은 테이퍼형 측벽을 갖는다. 예를 들어, 하부 전극(110)의 테이퍼형 측벽은 하부 전극(110)의 하부 표면이 하부 전극(110)의 상부 표면보다 더 큰 폭을 갖도록 한다. 일부 실시예들에서, 에칭 정지 층(116)은 에칭 정지 층(116)의 상부 표면에 대해 90 °보다 큰 각도 α로 각진 측벽을 갖는다.
일부 실시예들에서, 에칭 정지 층(116)은 상부 절연 구조물(402)의 상부 표면(402U)으로부터 수직으로 오프셋된 (예를 들어, 위 또는 아래) 제 1 상부 표면(116U1)을 갖는다. 일부 실시예들에서, 에칭 정지 층(116)의 제 1 상부 표면(116U1)은 메모리 디바이스(108)의 제 1 측을 따라 배열될 수 있고, 에칭 정지 층(116)의 제 2 상부 표면(116U2)이 메모리 디바이스(108)의 반대편에 있는 제 2 측을 따라 배열될 수 있다. 일부 실시예들에서, 제 1 상부 표면(116U1) 및 제 2 상부 표면(116U2)은 집적 칩(400)의 제조 동안 에칭 정지 층(116)을 제거하는 데 사용되는 공정의 변화로 인해 기판(102) 위에서 상이한 높이에 배치될 수 있다. 일부 실시예들에서, 제 1 상부 표면(116U1)은 대략 5nm 내지 대략 20nm, 대략 5nm 내지 대략 10nm, 또는 다른 유사한 값의 범위에 있는 수직 거리(404)만큼 제 2 상부 표면(116U2)으로부터 분리될 수 있다.
도 5는 개시된 에칭 정지 층을 갖는 집적 칩(500)의 일부 추가 실시예들을 도시한다.
집적 칩(500)은 기판(102) 위에 배치된 복수의 메모리 디바이스(108a-108b)를 포함한다. 복수의 메모리 디바이스(108a-108b)는 각각 하부 전극(110)과 상부 전극(114) 사이에 배치된 데이터 저장 구조물(112)을 포함한다. 일부 실시예들에서, 복수의 메모리 디바이스(108a-108b)는 하나 이상의 측벽 스페이서(214)에 의해 측방으로 둘러싸여 있다. 복수의 메모리 디바이스(108a-108b)는 또한 하나 이상의 상부 ILD 층(104U)에 의해 측방으로 둘러싸여 있다. 하나 이상의 상부 ILD 층(104U)은 하나 이상의 하부 ILD 층(104L) 및 하부 절연 구조물(210)에 의해 기판(102)으로부터 분리된다. 복수의 하부 상호접속부가 하나 이상의 하부 ILD 층(104L) 내에 배열된다.
일부 실시예들에서, 복수의 하부 상호접속부는 활성 상호접속부(502) 및 더미 상호접속부(504)를 포함한다. 활성 상호접속부(502)는 하부 상호접속부(506)와 하부 전극 비아(212) 사이에서 연장된다. 더미 상호접속부(504)는 활성 상호접속부(502) 사이에 측방으로 배치되고, 하나 이상의 하부 ILD 층(104L)에 의해 완전히 커버되는 하부 표면을 갖는다. 일부 실시예들에서, 하부 절연 구조물(210)은 또한 더미 상호접속부(504)의 대향 측들을 지나 연속적으로 연장된다. 일부 실시예들에서, 더미 상호접속부(504)는 각각 활성 상호접속부(502)의 높이보다 작은 높이를 갖는다. 일부 실시예들에서, 더미 상호접속부(504)는 각각 활성 상호접속부(502)의 폭보다 작은 폭을 갖는다.
일부 실시예들에서, 활성 상호접속부(502)는 전도성 코어(502a) 및 전도성 코어(502a)를 둘러싸는 장벽 층(502b)을 포함한다. 장벽 층(502b)은 하나 이상의 하부 ILD 층(104L)으로부터 전도성 코어(502a)를 분리하고, 하나 이상의 하부 ILD 층(104L) 내로 전도성 코어(502a)의 원자의 확산을 방지하도록 구성된다. 일부 실시예들에서, 더미 상호접속부(504)는 또한 전도성 코어(504a) 및 전도성 코어(504a)를 둘러싸는 장벽 층(504b)을 포함한다. 일부 실시예들에서, 하부 전극 비아(212)는 또한 장벽 층(212a) 및 전도성 코어(212b)를 포함한다.
복수의 상부 상호접속 와이어(118a-118b)가 복수의 메모리 디바이스(108a-108b) 상에 배치된다. 일부 실시예들에서, 복수의 상부 상호접속 와이어(118a-118b)는 전도성 코어(119a) 및 하나 이상의 상부 ILD 층(104U)으로부터 전도성 코어(119a)를 분리하는 장벽 층(119b)을 포함한다. 복수의 상부 상호접속 와이어(118a-118b)는 복수의 메모리 디바이스(108a-108b) 바로 위로부터 복수의 메모리 디바이스(108a-108b)의 하나 이상의 측을 따라 연속적으로 연장된다. 일부 실시예들에서, 상부 상호접속 와이어(118)는 데이터 저장 구조물(112)의 상부에서 수직으로 아래에 있는 최하부 지점을 갖는다. 일부 실시예들에서, 최하부 지점은 에칭 정지 층(116) 위에 수직으로 그리고 측벽 스페이서(214)의 외측에 측방으로 배열된다.
도 6 내지 도 23은 메모리 디바이스의 형성을 개선하도록 구성된 에칭 정지 층을 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 단면도(600-2300)를 도시한다. 비록 도 6 내지 도 23이 방법과 관련하여 설명되었지만, 도 6 내지 도 23에 개시된 구조물은 이러한 방법으로 제한되지 않고, 대신에 그 방법과 독립된 구조물로서 단독으로 존재할 수 있음을 이해할 것이다.
도 6의 단면도(600)에 도시된 바와 같이, 기판(102)이 제공된다. 다양한 실시예들에서, 기판(102)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 타입의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 뿐만 아니라 임의의 다른 타입의 반도체 및/또는 연관된 에피택셜 층일 수 있다. 일부 실시예들에서, 기판(102)은 내장된 메모리 영역(302) 및 로직 영역(304)을 포함한다. 일부 실시예들에서, 액세스 디바이스(202)가 내장된 메모리 영역(302) 내에 형성되고, 트랜지스터 디바이스(312)가 로직 영역(304) 내에 형성된다. 일부 실시예들에서, 액세스 디바이스(202) 및/또는 트랜지스터 디바이스(312)는 MOSFET를 포함할 수 있다. 이러한 일부 실시예들에서, 액세스 디바이스(202) 및/또는 트랜지스터 디바이스(312)는 기판(102) 위에 게이트 유전체 막 및 게이트 전극 막을 증착함으로써 형성된 평면형 FET를 포함할 수 있다. 게이트 유전체 막 및 게이트 전극 막은 후속적으로 패턴화되어 게이트 유전체 및 게이트 전극을 형성한다. 기판(102)은 후속적으로 주입되어 게이트 전극의 대향 측들 상의 기판(102) 내에 소스 영역 및 드레인 영역을 형성할 수 있다. 다른 실시예들에서, 액세스 디바이스(202) 및/또는 트랜지스터 디바이스(312)는 FinFET, 나노 구조 FET(즉, 게이트 올 어라운드 FET) 등을 포함할 수 있다. 또 다른 실시예들에서, 액세스 디바이스(202) 및/또는 트랜지스터 디바이스(312)는 HEMT, BJT, JFET 등을 포함할 수 있다.
일부 실시예들에서, 하나 이상의 하부 상호접속 층(303 및 313)이 기판(102) 위에 형성된 하나 이상의 하부 ILD 층(104L) 내에 형성될 수 있다. 일부 실시예들에서, 하나 이상의 하부 ILD 층(104L)은 제 1 하부 ILD 층(104a) 및 제 2 하부 ILD 층(104b)을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 하부 상호접속 층(303 및 313)은 내장된 메모리 영역(302) 내에 배치된 제 1 복수의 하부 상호접속 층(303) 및 로직 영역(304) 내에 배치된 제 2 복수의 하부 상호접속 층(313)을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 하부 상호접속 층(303 및 313)은 전도성 콘택, 상호접속 와이어 및/또는 상호접속 비아 중 하나 이상을 포함할 수 있다. 하나 이상의 하부 상호접속 층(303 및 313)은 기판(102) 위에 하나 이상의 하부 ILD 층(104a-104b)의 하부 ILD 층을 형성하고, 하부 ILD 층 내에 비아 홀 및/또는 트렌치를 정의하기 위해 하부 ILD 층을 선택적으로 에칭하고, 비아 홀 및/또는 트렌치 내에 전도성 물질(예를 들어, 구리, 알루미늄 등)을 형성하며, 하부 ILD 층 위의 초과 전도성 물질을 제거하기 위해 평탄화 공정(예를 들어, 화학적 기계적 평탄화 공정)을 수행함으로써 형성될 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, 하부 절연 구조물(210)이 하나 이상의 하부 ILD 층(104L) 위에 형성된다. 일부 실시예들에서, 하부 절연 구조물(210)은 복수의 상이한 적층된 유전체 물질을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 하부 절연 구조물(210)은 제 1 유전체 층(210a) 및 제 1 유전체 층(210a) 위의 제 2 유전체 층(210b)을 포함할 수 있다. 일부 실시예들에서, 제 1 유전체 층(210a)은 실리콘 풍부 산화물, 실리콘 탄화물, 실리콘 질화물 등을 포함할 수 있다. 일부 실시예들에서, 제 2 유전체 층(210b)은 실리콘 탄화물, 실리콘 질화물 등을 포함할 수 있다. 일부 실시예들에서, 하부 절연 구조물(210)은 하나 이상의 증착 공정(예를 들어, 물리 기상 증착(physical vapor deposition; PVD) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정, 플라즈마 강화 CVD(plasma enhanced CVD; PE-CVD) 공정 등)에 의해 형성될 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 하부 전극 비아(212)가 하부 절연 구조물(210) 내에 형성된다. 하부 전극 비아(212)는 하부 절연 구조물(210)을 통해 제 1 복수의 하부 상호접속 층(303)으로 연장된다. 일부 실시예들에서, 하부 전극 비아(212)는 하부 절연 구조물(210)을 선택적으로 패턴화하여 하부 절연 구조물(210)을 통해 연장되고 제 1 복수의 하부 상호접속 층(303)의 상부 표면을 노출시키는 개구(802)를 형성함으로써 형성될 수 있다. 하나 이상의 전도성 물질이 후속적으로 개구(802) 내에 그리고 하부 절연 구조물(210)의 상부 표면 위에 형성된다. 일부 실시예들에서, 하나 이상의 전도성 물질은 확산 장벽 층 및/또는 위에 놓인 금속 층을 포함할 수 있다. 일부 실시예들에서, 확산 장벽 층 및/또는 금속 층은 증착 공정(예를 들어, PVD 공정, CVD 공정, PE-CVD 공정 등)에 의해 형성될 수 있다. 일부 실시예들에서, 평탄화 공정(예를 들어, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정)이 하부 절연 구조물(210) 위로부터 확산 장벽 층 및/또는 금속 층의 초과 물질을 제거하기 위해 증착 공정 후에 수행될 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 메모리 디바이스 스택(902)이 하부 절연 구조물(210) 및 하부 전극 비아(212) 위에 형성된다. 메모리 디바이스 스택(902)은 하부 전극 층(904), 하부 전극 층(904) 위의 하나 이상의 데이터 저장 층(906) 및 하나 이상의 데이터 저장 층(906) 위의 상부 전극 층(908)을 포함한다. 일부 실시예들에서, 하부 전극 층(904), 하나 이상의 데이터 저장 층(906) 및 상부 전극 층(908)은 증착 공정(예를 들어, PVD 공정, CVD 공정, PE-CVD 공정 등)에 의해 형성될 수 있다.
일부 실시예들에서, 하부 전극 층(904) 및/또는 상부 전극 층(908)은 티타늄, 탄탈럼, 티타늄 질화물, 탄탈럼 질화물 등과 같은 금속을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 데이터 저장 층(906)은 자기 기준 층(906a), 터널 층(906b) 및 자기 자유 층(906c)을 포함할 수 있다. 일부 실시예들에서, 자기 기준 층(906a)은 코발트, 철, 붕소, 니켈, 루테늄, 이리듐, 백금 등을 포함할 수 있다. 일부 실시예들에서, 터널 층(906b)은 마그네슘 산화물, 알루미늄 산화물, 니켈 산화물, 가돌리늄 산화물, 탄탈럼 산화물, 몰리브덴 산화물, 티타늄 산화물, 텅스텐 산화물 등을 포함할 수 있다. 일부 실시예들에서, 자기 자유 층(906c)은 코발트, 철, 붕소, 철 코발트, 니켈 코발트, 코발트 철 붕화물, 철 붕화물, 철 백금, 철 팔라듐 등을 포함할 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 상부 전극(114) 및 데이터 저장 구조물(112)을 형성하기 위해 제 1 패턴화 공정이 상부 전극 층(도 9의 908) 및 하나 이상의 데이터 저장 층(도 9의 906)에 수행된다. 일부 실시예들에서, 제 1 패턴화 공정은 하드 마스크 층(1004)(예를 들어, 티타늄, 티타늄 질화물, 탄탈럼, 실리콘 질화물, 실리콘 탄화물 등)에 따라 제 1 에천트(1002)에 상부 전극 층(도 9의 908) 및 하나 이상의 데이터 저장 층(도 9의 906)을 선택적으로 노출시킨다. 일부 실시예들에서, 제 1 에천트(1002)는 건식 에천트(예를 들어, 불소 또는 염소 기반 에칭 화학 물질을 가짐)를 포함할 수 있다. 일부 실시예들에서, 데이터 저장 구조물(112)은 자기 터널 접합(MTJ)을 포함할 수 있다.
제 1 패턴화 공정이 완료된 후, 하나 이상의 측벽 스페이서(214)가 상부 전극(114) 및 데이터 저장 구조물(112)의 측벽을 따라 형성된다. 다양한 실시예들에서, 하나 이상의 측벽 스페이서(214)는 실리콘 질화물, 실리콘 이산화물, 실리콘 산질화물 등을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 측벽 스페이서(214)는 기판(102) 위에 스페이서 층(1006)을 형성함으로써 형성될 수 있다. 스페이서 층(1006)은 수평 표면으로부터 스페이서 층(1006)을 제거하는 에천트(예를 들어, 건식 에천트)에 후속적으로 노출된다. 수평 표면으로부터 스페이서 층(1006)을 제거하면 상부 전극(114) 및 데이터 저장 구조물(112)의 대향 측벽을 따라 스페이서 층(1006)의 일부가 하나 이상의 측벽 스페이서(214)로서 남는다.
도 11의 단면도(1100)에 도시된 바와 같이, 하부 전극(110)과 상부 전극(114) 사이에 배치된 데이터 저장 구조물(112)을 갖는 메모리 디바이스(108)를 정의하기 위해 제 2 패턴화 공정이 하부 전극 층(도 10의 904)에 수행된다. 일부 실시예들에서, 제 2 패턴화 공정은 하드 마스크 층(1004) 및 하나 이상의 측벽 스페이서(214)에 의해 커버되지 않은 영역에서 제 2 에천트(1102)에 하부 전극 층(도 10의 904)을 선택적으로 노출시킨다. 일부 실시예들에서, 제 2 에천트(1102)는 건식 에천트(예를 들어, 불소 또는 염소 기반 에칭 화학 물질을 가짐)를 포함할 수 있다. 일부 실시예들에서, 하드 마스크 층(1004)은 제 2 패턴화 공정이 완료된 후에 제거될 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 에칭 정지 층(116)이 하부 절연 구조물(210) 및 메모리 디바이스(108) 위에 형성된다. 에칭 정지 층(116)은 하부 절연 구조물(210)의 상부 표면을 따라 그리고 메모리 디바이스(108)의 측벽 및 상부 표면을 따라 연속적으로 연장되도록 형성된다. 일부 실시예들에서, 에칭 정지 층(116)은 금속 산화물, 금속 질화물 등을 포함할 수 있다. 예를 들어, 에칭 정지 층(116)은 알루미늄 산화물, 알루미늄 질화물 등을 포함할 수 있다. 일부 실시예들에서, 에칭 정지 층(116)은 증착 공정(예를 들어, PVD 공정, CVD 공정, PE-CVD 공정 등)에 의해 형성될 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 제 1 상부 ILD 층(104c)이 에칭 정지 층(116) 위에 형성된다. 일부 실시예들에서, 제 1 상부 ILD 층(104c)은 증착 공정(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 일부 실시예들에서, 제 1 상부 ILD 층(104c)은 메모리 디바이스(108)의 지형으로 인해 메모리 디바이스(108) 바로 위에 있는 위치에서 상부 표면(105)으로부터 외측으로 돌출되는 범프(1302)를 가질 수 있다. 일부 실시예들(도시되지 않음)에서, 하나 이상의 적층된 유전체 물질을 포함하는 상부 절연 구조물(예를 들어, 도 4의 상부 절연 구조물(402))이 제 1 상부 ILD 층(104c)을 형성하기 전에 에칭 정지 층(116) 상에 형성될 수 있다. 일부 실시예들에서, 하나 이상의 유전체 물질은 질화물, 탄화물, 산화물 등을 포함할 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 제 1 평탄화 공정(예를 들어, CMP 공정)이 제 1 상부 ILD 층(104c)에 수행된다. 제 1 평탄화 공정은 라인(1402)을 따라 수행되어 범프(1302)를 포함하는 제 1 상부 ILD 층(104c)의 일부를 제거하고 메모리 디바이스(108) 위로 연장되는 실질적으로 평평한 상부 표면을 정의한다. 일부 실시예들에서, 제 1 평탄화 공정은 화학적 기계적 평탄화(CMP) 공정을 포함할 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 하드 마스크 구조물(1502)이 제 1 상부 ILD 층(104c) 위에 형성된다. 하드 마스크 구조물(1502)은 메모리 디바이스(108) 위의 제 1 개구(1504a) 및 로직 영역(304) 내의 제 2 개구(1504b)를 정의하는 측벽을 갖도록 후속적으로 패턴화된다. 일부 실시예들에서, 하드 마스크 구조물(1502)은 제 1 하드 마스크 층(1506), 제 1 하드 마스크 층(1506) 위의 제 2 하드 마스크 층(1508) 및 제 2 하드 마스크 층(1508) 위의 제 3 하드 마스크 층(1510)을 갖는 다층 하드 마스크 구조물을 포함할 수 있다. 일부 실시예들에서, 제 1 하드 마스크 층(1506)은 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물 등과 같은 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 제 2 하드 마스크 층(1508)은 반사 방지 코팅을 포함할 수 있다. 일부 실시예들에서, 제 3 하드 마스크 층(1510)은 티타늄, 티타늄 질화물 등과 같은 금속을 포함할 수 있다. 일부 실시예들에서, 제 1 개구(1504a) 및 제 2 개구(1504b)는 제 3 하드 마스크 층(1510)의 측벽에 의해 정의될 수 있는 반면, 제 1 하드 마스크 층(1506) 및 제 2 하드 마스크 층(1508)은 제 3 하드 마스크 층(1510)의 측벽 사이에서 연속적으로 연장될 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 로직 영역(304)의 제 1 상부 ILD 층(104c) 내에 비아 홀(1602)을 정의하기 위해 제 3 패턴화 공정이 수행된다. 비아 홀(1602)은 하드 마스크 구조물(1502)을 통해 제 1 상부 ILD 층(104c) 내로 연장된다. 일부 실시예들에서, 비아 홀(1602)은 제 1 상부 ILD 층(104c)의 측벽 및 하부 표면에 의해 정의된다. 일부 실시예들에서, 제 1 상부 ILD 층(104c)은 비아 홀(1602) 아래에 0이 아닌 두께(1604)를 갖는다. 일부 실시예들에서, 제 3 패턴화 공정은 하드 마스크 구조물(1502)에 의해 커버되지 않은 영역에서 제 3 에천트(1606)에 제 1 상부 ILD 층(104c)을 선택적으로 노출시킨다. 일부 실시예들에서, 제 3 에천트(1606)는 건식 에천트(예를 들어, 염소 기반 에칭 화학 물질, 불소 기반 에칭 화학 물질 등을 가짐)일 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 내장된 메모리 영역(302)의 제 1 상부 ILD 층(104c) 내에 제 1 중간 상호접속 트렌치(1704a) 및 로직 영역(304)의 제 1 상부 ILD 층(104c) 내에 제 2 중간 상호접속 트렌치(1704b)를 정의하기 위해 제 4 패턴화 공정이 수행된다. 제 4 패턴화 공정은 또한 비아 홀(1602)의 깊이를 증가시켜, 비아 홀(1602)은 로직 영역(304) 내의 에칭 정지 층(116)의 상부 표면을 노출시키는 반면, 제 1 상부 ILD 층(104c)은 내장된 메모리 영역(302) 내의 에칭 정지 층(116)으로부터 제 1 중간 상호접속 트렌치(1704a)를 분리한다.
일부 실시예들에서, 제 4 패턴화 공정은 하드 마스크 구조물(1502)의 제 1 개구(1504a) 및 제 2 개구(1504b)에 따라 제 4 에천트(1702)에 제 1 상부 ILD 층(104c)을 선택적으로 노출시킨다. 일부 실시예들에서, 제 4 에천트(1702)는 건식 에천트(예를 들어, 염소 기반 에칭 화학 물질, 불소 기반 에칭 화학 물질 등을 가짐)를 포함할 수 있다. 일부 실시예들에서, 비아 홀(1602)은 더 많은 에천트가 제 1 중간 상호접속 트렌치(1704a)보다 제 2 중간 상호접속 트렌치(1704b)를 에칭하도록 허용하기 때문에, 제 1 중간 상호접속 트렌치(1704a)는 제 2 중간 상호접속 트렌치(1704b)보다 얕을 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 비아 홀(1602) 아래의 에칭 정지 층(116)을 제거하기 위해 제 1 습식 제거 공정이 수행된다. 일부 실시예들에서, 제 1 습식 제거 공정은 에칭 정지 층(116)과 제 1 상부 ILD 층(104c) 사이에서 높은 선택성을 갖는 제 1 습식 세정 화학 물질 또는 에천트(1802)를 사용한다. 예를 들어, 제 1 습식 세정 화학 물질 또는 에천트(1802)는 제 1 상부 ILD 층(104c)보다 10 배 이상 빠르게 에칭 정지 층(116)을 제거할 수 있다. 다양한 실시예들에서, 제 1 습식 세정 화학 물질 또는 에천트(1802)는 구리 부식 액체, 아민 및/또는 불소 기반 혼합물(예를 들어, ST250), 불화 수소산 등을 포함할 수 있다. 일부 실시예들(도시되지 않음)에서, 제 1 습식 세정 화학 물질 또는 에천트(1802)는 에칭 정지 층(116)을 수직으로 그리고 측방으로 제거하여 에칭 정지 층(116)은 제 1 상부 ILD 층(104c)의 측벽으로부터 측방 세트백된다(예를 들어, 도 3에 도시됨).
도 19의 단면도(1900)에 도시된 바와 같이, 제 5 패턴화 공정이 수행된다. 제 5 패턴화 공정은 제 1 중간 상호접속 트렌치(도 18의 1704a)의 깊이를 증가시키고 내장된 메모리 영역(302) 내의 에칭 정지 층(116)의 상부 표면을 노출시키는 제 1 상호접속 트렌치(1904a)를 형성한다. 제 5 패턴화 공정은 또한 제 2 중간 상호접속 트렌치(도 18의 1704b)의 깊이를 증가시키고 제 2 상호접속 트렌치(1904b)를 형성한다. 일부 실시예들에서, 제 5 패턴화 공정은 메모리 디바이스(108)의 상부 표면 및 측벽을 따라 에칭 정지 층(116)을 노출시키기 위해, 제 1 상호접속 트렌치(1904a)가 메모리 디바이스(108)의 상부 아래로 연장되게 할 수 있다. 일부 실시예들에서, 제 5 패턴화 공정은 하드 마스크 구조물(1502)의 제 1 개구(1504a) 및 제 2 개구(1504b)에 따라 제 5 에천트(1902)에 제 1 상부 ILD 층(104c)을 선택적으로 노출시킨다. 일부 실시예들에서, 제 5 에천트(1902)는 건식 에천트(예를 들어, 염소 기반 에칭 화학 물질, 불소 기반 에칭 화학 물질 등을 가짐)를 포함할 수 있다. 일부 실시예들(도시되지 않음)에서, 제 5 패턴화 공정은 제 1 상부 ILD 층(104c) 및 상부 절연 구조물(예를 들어, 도 4의 상부 절연 구조물(402)) 모두를 관통하여 에칭될 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 내장된 메모리 영역(302) 내의 에칭 정지 층(116)을 제거하기 위해 제 2 습식 제거 공정이 수행된다. 일부 실시예들에서, 제 2 습식 제거 공정은 에칭 정지 층(116)과 제 1 상부 ILD 층(104c) 사이에서 높은 선택성을 갖는 제 2 습식 세정 화학 물질 또는 에천트(2002)를 사용한다. 예를 들어, 제 2 습식 세정 화학 물질 또는 에천트(2002)는 제 1 상부 ILD 층(104c)보다 10 배 이상 빠르게 에칭 정지 층(116)을 제거할 수 있다. 다양한 실시예들에서, 제 2 습식 세정 화학 물질 또는 에천트(2002)는 구리 부식 액체, 아민 및/또는 불소 기반 혼합물(예를 들어, ST250), 불화 수소산 등을 포함할 수 있다. 일부 실시예들(도시되지 않음)에서, 제 2 습식 세정 화학 물질 또는 에천트(2002)는 에칭 정지 층(116)을 측방으로 추가 제거하여 에칭 정지 층(116)은 하부 절연 구조물(210) 및/또는 제 1 상부 ILD 층(104c)의 측벽으로부터 측방 세트백된다(예를 들어, 도 3에 도시됨).
도 21의 단면도(2100)에 도시된 바와 같이, 전도성 물질(2102)이 제 1 상호접속 트렌치(1904a), 제 2 상호접속 트렌치(1904b) 및 비아 홀(1602) 내에 증착된다. 일부 실시예들에서, 전도성 물질(2102)은 알루미늄, 구리, 텅스텐 등을 포함할 수 있다.
도 22의 단면도(2200)에 도시된 바와 같이, 제 2 평탄화 공정(예를 들어, CMP 공정)이 제 1 상부 ILD 층(104c)에 수행된다. 제 2 평탄화 공정은 라인(2202)을 따라 수행되어 제 1 상부 ILD 층(104c) 위의 전도성 물질(2102)을 제거한다. 일부 실시예들에서, 제 2 평탄화 공정은 화학적 기계적 평탄화(CMP) 공정을 포함할 수 있다.
도 23의 단면도(2300)에 도시된 바와 같이, 하나 이상의 추가 상호접속 층(322)이 제 1 상부 ILD 층(104c) 위의 제 2 상부 ILD 층(104d) 내에 형성된다. 일부 실시예들에서, 하나 이상의 추가 상호접속 층(322)은 다마신 공정(예를 들어, 단일 다마신 공정 또는 이중 다마신 공정)을 사용하여 각각 형성될 수 있다. 다마신 공정은 제 1 상부 ILD 층(104c) 위에 제 2 상부 ILD 층(104d)을 형성하고, 비아 홀 및/또는 트렌치를 형성하기 위해 제 2 상부 ILD 층(104d)을 에칭하며, 전도성 물질로 비아 홀 및/또는 트렌치를 충전함으로써 수행된다. 일부 실시예들에서, 제 2 상부 ILD 층(104d)은 증착 공정(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 증착될 수 있고, 전도성 물질(예를 들어, 텅스텐, 구리, 알루미늄 등)은 증착 공정 및/또는 도금 공정(예를 들어, 전기 도금, 무전해 도금 등)을 사용하여 형성될 수 있다.
도 24는 MTJ 디바이스의 형성을 개선하도록 구성된 에칭 정지 층을 갖는 집적 칩을 형성하는 방법(2400)의 일부 실시예들의 흐름도를 도시한다.
방법(2400)은 일련의 동작들 또는 이벤트들로서 본 명세서에 도시되고 설명되었지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 일부 동작들은 상이한 순서로 발생하고/하거나 본 명세서에 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 동시에 발생할 수 있다. 게다가, 본 명세서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 도시된 모든 동작들이 필요한 것은 아니다. 더욱이, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 별도의 동작들 및/또는 단계들에서 수행될 수 있다.
동작(2402)에서, 트랜지스터 디바이스가 기판의 로직 영역 및 내장된 메모리 영역 내에 형성된다. 도 6은 동작(2402)에 대응하는 일부 실시예들의 단면도(600)를 도시한다.
동작(2404)에서, 제 1 및 제 2 하부 상호접속부가 기판 위의 하부 레벨간 유전체(ILD) 층 내에 형성된다. 제 1 하부 상호접속부는 내장된 메모리 영역 내에 형성되고, 제 2 하부 상호접속부는 로직 영역 내에 형성된다. 도 6은 동작(2404)에 대응하는 일부 실시예들의 단면도(600)를 도시한다.
동작(2406)에서, 하부 전극 비아가 제 1 하부 상호접속부 위에 그리고 하부 ILD 층 위에 있는 하부 절연 구조물 내에 형성된다. 도 7 및 도 8은 동작(2406)에 대응하는 일부 실시예들의 단면도(700-800)를 도시한다.
동작(2408)에서, 메모리 디바이스가 하부 전극 비아 위에 형성된다. 메모리 디바이스는 하부 전극과 상부 전극 사이에 배열된 데이터 저장 구조물을 포함한다. 도 9 내지 도 11은 동작(2408)에 대응하는 일부 실시예들의 단면도(900-1100)를 도시한다.
동작(2410)에서, 하나 이상의 측벽 스페이서가 데이터 저장 구조물의 대향 측들을 따라 형성된다. 도 11은 동작(2410)에 대응하는 일부 실시예들의 단면도(1100)를 도시한다.
동작(2412)에서, 에칭 정지 층이 메모리 디바이스, 측벽 스페이서 및 하부 절연 구조물 위에 형성된다. 도 12는 동작(2412)에 대응하는 일부 실시예들의 단면도(1200)를 도시한다.
동작(2414)에서, 상부 ILD 층이 에칭 정지 층 위에 형성된다. 도 13 및 도 14는 동작(2414)에 대응하는 일부 실시예들의 단면도(1300-1400)를 도시한다.
동작(2416)에서, 로직 영역 내에 비아 홀을 정의하기 위해 패턴화 공정이 상부 ILD 층에 수행된다. 도 15 및 도 16은 동작(2416)에 대응하는 일부 실시예들의 단면도(1500-1600)를 도시한다.
동작(2418)에서, 내장된 메모리 영역 내의 제 1 중간 트렌치 및 로직 영역 내의 제 2 중간 트렌치를 정의하기 위해 패턴화 공정이 상부 ILD 층에 수행된다. 도 17은 동작(2418)에 대응하는 일부 실시예들의 단면도(1700)를 도시한다.
동작(2420)에서, 비아 홀 및 제 2 중간 트렌치에 의해 노출된 에칭 정지 층의 제 1 부분을 제거하기 위해 제 1 습식 제거 공정이 수행된다. 에칭 정지 층의 제 1 부분을 제거하면 제 2 하부 상호접속 구조물 바로 위의 하부 절연 구조물이 노출된다. 도 18은 동작(2420)에 대응하는 일부 실시예들의 단면도(1800)를 도시한다.
동작(2422)에서, 제 1 및 제 2 중간 트렌치의 깊이를 증가시키고 제 1 및 제 2 트렌치를 형성하기 위해 패턴화 공정이 수행된다. 패턴화 공정은 또한 하부 절연 구조물의 노출된 부분을 제거하여 제 2 하부 상호접속 구조물을 노출시키는 개구를 형성한다. 제 1 트렌치는 메모리 디바이스 위의 에칭 정지 층의 제 2 부분을 노출시킨다. 그러나, 에칭 정지 층이 메모리 디바이스를 커버하고 있기 때문에, 패턴화 공정은 메모리 디바이스의 손상을 방지한다. 도 19는 동작(2422)에 대응하는 일부 실시예들의 단면도(1900)를 도시한다.
동작(2424)에서, 에칭 정지 층의 제 2 부분을 제거하기 위해 제 2 습식 제거 공정이 수행된다. 도 20은 동작(2424)에 대응하는 일부 실시예들의 단면도(2000)를 도시한다.
동작(2426)에서, 전도성 물질이 비아 홀, 제 1 트렌치 및 제 2 트렌치 내에 형성된다. 도 21은 동작(2426)에 대응하는 일부 실시예들의 단면도(2100)를 도시한다.
따라서, 일부 실시예들에서, 본 개시는 메모리 디바이스에 대한 손상을 감소시키도록 구성된 에칭 정지 층을 갖는 집적 칩에 관한 것이다. 에칭 정지 층은 또한 공정 윈도우를 개선하고/하거나 메모리 디바이스를 형성하는 데 사용되는 공정 비용을 감소시킨다.
일부 실시예들에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 상기 방법은 기판 위에 메모리 디바이스를 형성하는 단계; 메모리 디바이스 위에 에칭 정지 층을 형성하는 단계; 에칭 정지 층 위에 그리고 메모리 디바이스를 측방으로 둘러싸는 레벨간 유전체(ILD) 층을 형성하는 단계; 에칭 정지 층의 상부 표면을 노출시키도록 ILD 층의 상부로부터 연장되는 제 1 트렌치를 정의하기 위해 하나 이상의 패턴화 공정을 수행하는 단계; 에칭 정지 층의 노출된 부분을 제거하기 위해 제거 공정을 수행하는 단계; 및 제거 공정을 수행한 후 제 1 트렌치 내에 전도성 물질을 형성하는 단계를 포함한다. 일부 실시예들에서, 제거 공정은 습식 세정 공정 또는 습식 에칭 공정을 포함한다. 일부 실시예들에서, 하나 이상의 패턴화 공정을 수행하는 단계는 메모리 디바이스 위에 제 1 중간 트렌치를 형성하기 위해 ILD 층에 제 1 패턴화 공정을 수행하는 단계 - 제 1 중간 트렌치는 ILD 층에 의해 에칭 정지 층으로부터 분리됨 - ; 및 제 1 트렌치의 깊이를 증가시키고 제 1 트렌치를 정의하기 위해 ILD 층에 제 2 패턴화 공정을 수행하는 단계를 포함한다. 일부 실시예들에서, 상기 방법은 ILD 층 내에 비아 홀 및 위에 놓인 제 2 트렌치를 형성하는 단계 - 제 2 트렌치 및 비아 홀은 제 2 패턴화 공정을 수행하기 전에 에칭 정지 층의 제 2 부분을 노출시킴 - 를 더 포함한다. 일부 실시예들에서, 비아 홀은 메모리 디바이스의 외부에 측방으로 있는 에칭 정지 층의 제 2 상부 표면을 노출시킨다. 일부 실시예들에서, 상기 방법은 제거 공정을 수행하기 전에 에칭 정지 층의 제 2 부분을 제거하기 위해 제 2 제거 공정을 수행하는 단계를 더 포함한다. 일부 실시예들에서, 제 2 제거 공정은 습식 세정 공정 또는 습식 에칭 공정을 포함한다. 일부 실시예들에서, 상기 방법은 에칭 정지 층의 상부 표면을 따라 그리고 에칭 정지 층의 측벽을 따라 상부 절연 구조물을 형성하는 단계; 및 상부 절연 구조물 위에 ILD 층을 형성하는 단계를 더 포함하고, 하나 이상의 패턴화 공정은 에칭 정지 층의 상부 표면을 노출시키기 위해 상부 절연 구조물을 관통하여 에칭한다. 일부 실시예들에서, 에칭 정지 층은 제거 공정을 수행한 후 메모리 디바이스의 제 1 측을 따르는 제 1 상부 표면 및 제 1 측에 반대편에 있는 메모리 디바이스의 제 2 측을 따르는 제 2 상부 표면을 가지며; 제 1 상부 표면 및 제 2 상부 표면은 기판 위에서 상이한 높이에 있다.
다른 실시예들에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 상기 방법은 기판 상의 하나 이상의 하부 레벨간 유전체(ILD) 층 위에 메모리 디바이스를 형성하는 단계 - 메모리 디바이스는 하부 전극과 상부 전극 사이에 배치된 데이터 저장 구조물을 가짐 - ; 상부 전극 위에 에칭 정지 층을 형성하는 단계; 에칭 정지 층 위에 그리고 메모리 디바이스를 측방으로 둘러싸는 상부 ILD 층을 형성하는 단계; 상부 ILD 층 내에 리세스를 형성하는 단계 - 리세스는 상부 ILD 층의 상부로부터 에칭 정지 층으로 연장됨 - ; 에칭 정지 층의 노출된 부분을 제거하는 단계; 및 리세스 내에 상부 상호접속 와이어를 형성하는 단계를 포함한다. 일부 실시예들에서, 상부 ILD 층은 상부 상호접속 와이어 바로 아래에 있고 메모리 디바이스의 상부 표면의 외부에 측방으로 있는 수평 연장 표면을 가지며; 에칭 정지 층은 수평 연장 표면 아래로 리세스된 상부 표면을 갖는다. 일부 실시예들에서, 상기 방법은 하나 이상의 하부 ILD 층 위에 하부 절연 구조물을 형성하는 단계; 하부 절연 구조물 내에 하부 전극 비아를 형성하는 단계 - 하부 전극은 하부 전극 비아 위에 형성됨 - ; 및 상부 ILD 층, 에칭 정지 층 및 하부 절연 구조물의 측벽에 의해 정의된 비아 홀을 형성하는 단계를 더 포함한다. 일부 실시예들에서, 비아 홀을 정의하는 에칭 정지 층의 측벽은 비아 홀을 정의하는 하부 절연 구조물의 측벽으로부터 0이 아닌 거리만큼 측방 세트백된다. 일부 실시예들에서, 에칭 정지 층은 금속 산화물 또는 금속 질화물을 포함한다. 일부 실시예들에서, 제 1 에천트가 상부 ILD 층 내에 리세스를 정의하기 위해 사용되고, 습식 세정 화학 물질이 에칭 정지 층을 제거하기 위해 사용되며, 제 1 에천트는 습식 세정 화학 물질과 상이하다.
또 다른 실시예들에서, 본 개시는 집적 칩에 관한 것이다. 상기 집적 칩은 기판 위의 하나 이상의 하부 레벨간 유전체(ILD) 층 내의 하부 상호접속부 위에 배치된 메모리 디바이스; 메모리 디바이스를 측방으로 둘러싸는 상부 ILD 층; 메모리 디바이스 및 하나 이상의 하부 ILD 층을 하나 이상의 상부 ILD 층으로부터 분리하는 에칭 정지 층 - 에칭 정지 층은 메모리 디바이스의 상부 아래에 있는 상부 표면을 가짐 - ; 및 에칭 정지 층 위에서 메모리 디바이스의 측벽에 접촉하는 상부 상호접속 와이어를 포함한다. 일부 실시예들에서, 상기 집적 칩은 하나 이상의 하부 ILD 층 위에 배치된 하부 절연 구조물; 하부 상호접속부와 메모리 디바이스 사이의 하부 절연 구조물을 통해 연장되는 하부 전극 비아; 및 하부 절연 구조물을 상부 ILD 층으로부터 분리하는 상부 절연 구조물을 더 포함한다. 일부 실시예들에서, 상부 절연 구조물은 에칭 정지 층의 최상부 표면으로부터 0이 아닌 거리만큼 수직으로 오프셋된 최상부 표면을 갖는다. 일부 실시예들에서, 상부 ILD 층은 상부 상호접속 와이어 바로 아래에 있고 메모리 디바이스의 외부에 측방으로 있는 수평 연장 표면을 가지며; 에칭 정지 층은 수평 연장 표면 아래로 리세스된 최상부 표면을 갖는다. 일부 실시예들에서, 에칭 정지 층은 메모리 디바이스의 제 1 측을 따르는 제 1 상부 표면 및 제 1 측에 반대편에 있는 메모리 디바이스의 제 2 측을 따르는 제 2 상부 표면을 가지며, 제 1 상부 표면 및 제 2 상부 표면은 기판 위에서 상이한 높이에 배치된다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예
1. 집적 칩을 형성하는 방법에 있어서,
기판 위에 메모리 디바이스를 형성하는 단계;
상기 메모리 디바이스 위에 에칭 정지 층을 형성하는 단계;
상기 에칭 정지 층 위에 그리고 상기 메모리 디바이스를 측방으로 둘러싸는 레벨간 유전체(inter-level dielectric; ILD) 층을 형성하는 단계;
상기 에칭 정지 층의 상부 표면을 노출시키도록 상기 ILD 층의 상부로부터 연장되는 제 1 트렌치를 정의하기 위해 하나 이상의 패턴화 공정을 수행하는 단계;
상기 에칭 정지 층의 노출된 부분을 제거하기 위해 제거 공정을 수행하는 단계; 및
상기 제거 공정을 수행한 후, 상기 제 1 트렌치 내에 전도성 물질을 형성하는 단계
를 포함하는 집적 칩을 형성하는 방법.
2. 제 1 항에 있어서, 상기 제거 공정은 습식 세정 공정 또는 습식 에칭 공정을 포함하는 것인, 집적 칩을 형성하는 방법.
3. 제 1 항에 있어서, 상기 하나 이상의 패턴화 공정을 수행하는 단계는,
상기 메모리 디바이스 위에 제 1 중간 트렌치를 형성하기 위해 상기 ILD 층에 제 1 패턴화 공정을 수행하는 단계 - 상기 제 1 중간 트렌치는 상기 ILD 층에 의해 상기 에칭 정지 층으로부터 분리됨 - ; 및
상기 제 1 트렌치의 깊이를 증가시키고 상기 제 1 트렌치를 정의하기 위해 상기 ILD 층에 제 2 패턴화 공정을 수행하는 단계
를 포함하는 것인, 집적 칩을 형성하는 방법.
4. 제 3 항에 있어서,
상기 ILD 층 내에 비아 홀 및 위에 놓인 제 2 트렌치를 형성하는 단계 - 상기 제 2 트렌치 및 상기 비아 홀은 상기 제 2 패턴화 공정을 수행하기 전에 상기 에칭 정지 층의 제 2 부분을 노출시킴 -
를 더 포함하는 집적 칩을 형성하는 방법.
5. 제 4 항에 있어서, 상기 비아 홀은 상기 메모리 디바이스의 외부에 측방으로 있는 상기 에칭 정지 층의 제 2 상부 표면을 노출시키는 것인, 집적 칩을 형성하는 방법.
6. 제 4 항에 있어서,
상기 제거 공정을 수행하기 전에, 상기 에칭 정지 층의 상기 제 2 부분을 제거하기 위해 제 2 제거 공정을 수행하는 단계
를 더 포함하는 집적 칩을 형성하는 방법.
7. 제 6 항에 있어서, 상기 제 2 제거 공정은 습식 세정 공정 또는 습식 에칭 공정을 포함하는 것인, 집적 칩을 형성하는 방법.
8. 제 1 항에 있어서,
상기 에칭 정지 층의 상부 표면을 따라 그리고 상기 에칭 정지 층의 측벽을 따라 상부 절연 구조물을 형성하는 단계; 및
상기 상부 절연 구조물 위에 상기 ILD 층을 형성하는 단계
를 더 포함하고, 상기 하나 이상의 패턴화 공정은 상기 에칭 정지 층의 상기 상부 표면을 노출시키기 위해 상기 상부 절연 구조물을 관통하여 에칭하는 것인, 집적 칩을 형성하는 방법.
9. 제 1 항에 있어서, 상기 에칭 정지 층은 상기 제거 공정을 수행한 후 상기 메모리 디바이스의 제 1 측을 따르는 제 1 상부 표면 및 상기 제 1 측에 반대편에 있는 상기 메모리 디바이스의 제 2 측을 따르는 제 2 상부 표면을 가지며;
상기 제 1 상부 표면 및 상기 제 2 상부 표면은 기판 위에서 상이한 높이에 있는 것인, 집적 칩을 형성하는 방법.
10. 집적 칩을 형성하는 방법에 있어서,
기판 상의 하나 이상의 하부 레벨간 유전체(ILD) 층 위에 메모리 디바이스를 형성하는 단계 - 상기 메모리 디바이스는 하부 전극과 상부 전극 사이에 배치된 데이터 저장 구조물을 포함함 - ;
상기 상부 전극 위에 에칭 정지 층을 형성하는 단계;
상기 에칭 정지 층 위에 그리고 상기 메모리 디바이스를 측방으로 둘러싸는 상부 ILD 층을 형성하는 단계;
상기 상부 ILD 층 내에 리세스를 형성하는 단계 - 상기 리세스는 상기 상부 ILD 층의 상부로부터 상기 에칭 정지 층으로 연장됨 - ;
상기 에칭 정지 층의 노출된 부분을 제거하는 단계; 및
상기 리세스 내에 상부 상호접속 와이어를 형성하는 단계
를 포함하는 집적 칩을 형성하는 방법.
11. 제 10 항에 있어서,
상기 상부 ILD 층은 상기 상부 상호접속 와이어 바로 아래에 있고 상기 메모리 디바이스의 상부 표면의 외부에 측방으로 있는 수평 연장 표면을 가지며;
상기 에칭 정지 층은 상기 수평 연장 표면 아래로 리세스된 상부 표면을 갖는 것인, 집적 칩을 형성하는 방법.
12. 제 10 항에 있어서,
상기 하나 이상의 하부 ILD 층 위에 하부 절연 구조물을 형성하는 단계;
상기 하부 절연 구조물 내에 하부 전극 비아를 형성하는 단계 - 상기 하부 전극은 상기 하부 전극 비아 위에 형성됨 - ; 및
상기 상부 ILD 층, 상기 에칭 정지 층 및 상기 하부 절연 구조물의 측벽에 의해 정의된 비아 홀을 형성하는 단계
를 더 포함하는 집적 칩을 형성하는 방법.
13. 제 12 항에 있어서, 상기 비아 홀을 정의하는 상기 에칭 정지 층의 측벽은 상기 비아 홀을 정의하는 상기 하부 절연 구조물의 측벽으로부터 0이 아닌 거리만큼 측방으로 세트백(set back)되는 것인, 집적 칩을 형성하는 방법.
14. 제 10 항에 있어서, 상기 에칭 정지 층은 금속 산화물 또는 금속 질화물을 포함하는 것인, 집적 칩을 형성하는 방법.
15. 제 10 항에 있어서, 제 1 에천트가 상기 ILD 층 내에 상기 리세스를 정의하기 위해 사용되고, 습식 세정 화학 물질이 상기 에칭 정지 층을 제거하기 위해 사용되며, 상기 제 1 에천트는 상기 습식 세정 화학 물질과 상이한 것인, 집적 칩을 형성하는 방법.
16. 집적 칩에 있어서,
기판 위의 하나 이상의 하부 레벨간 유전체(ILD) 층 내의 하부 상호접속부 위에 배치된 메모리 디바이스;
상기 메모리 디바이스를 측방으로 둘러싸는 상부 ILD 층;
상기 메모리 디바이스 및 상기 하나 이상의 하부 ILD 층을 상기 하나 이상의 상부 ILD 층으로부터 분리하는 에칭 정지 층 - 상기 에칭 정지 층은 상기 메모리 디바이스의 상부 아래에 있는 상부 표면을 가짐 - ; 및
상기 에칭 정지 층 위에서 상기 메모리 디바이스의 측벽에 접촉하는 상부 상호접속 와이어
를 포함하는 집적 칩.
17. 제 16 항에 있어서,
상기 하나 이상의 하부 ILD 층 위에 배치된 하부 절연 구조물;
상기 하부 상호접속부와 상기 메모리 디바이스 사이의 상기 하부 절연 구조물을 통해 연장되는 하부 전극 비아; 및
상기 하부 절연 구조물을 상기 상부 ILD 층으로부터 분리하는 상부 절연 구조물
을 더 포함하는 집적 칩.
18. 제 17 항에 있어서, 상기 상부 절연 구조물은 상기 에칭 정지 층의 최상부 표면으로부터 0이 아닌 거리만큼 수직으로 오프셋된 최상부 표면을 갖는 것인, 집적 칩.
19. 제 16 항에 있어서,
상기 상부 ILD 층은 상기 상부 상호접속 와이어 바로 아래에 있고 상기 메모리 디바이스의 외부에 측방으로 있는 수평 연장 표면을 가지며;
상기 에칭 정지 층은 상기 수평 연장 표면 아래로 리세스된 최상부 표면을 갖는 것인, 집적 칩.
20. 제 16 항에 있어서, 상기 에칭 정지 층은 상기 메모리 디바이스의 제 1 측을 따르는 제 1 상부 표면 및 상기 제 1 측에 반대편에 있는 상기 메모리 디바이스의 제 2 측을 따르는 제 2 상부 표면을 가지며, 상기 제 1 상부 표면 및 상기 제 2 상부 표면은 상기 기판 위에서 상이한 높이에 배치되는 것인, 집적 칩.

Claims (10)

  1. 집적 칩을 형성하는 방법에 있어서,
    기판 위에 메모리 디바이스를 형성하는 단계;
    상기 메모리 디바이스 위에 에칭 정지 층을 형성하는 단계;
    상기 에칭 정지 층 위에 그리고 상기 메모리 디바이스를 측방으로 둘러싸는 레벨간 유전체(inter-level dielectric; ILD) 층을 형성하는 단계;
    상기 에칭 정지 층의 상부 표면을 노출시키도록 상기 ILD 층의 상부로부터 연장되는 제 1 트렌치를 정의하기 위해 하나 이상의 패턴화 공정을 수행하는 단계;
    상기 에칭 정지 층의 노출된 부분을 제거하기 위해 제거 공정을 수행하는 단계; 및
    상기 제거 공정을 수행한 후, 상기 제 1 트렌치 내에 전도성 물질을 형성하는 단계
    를 포함하는 집적 칩을 형성하는 방법.
  2. 제 1 항에 있어서, 상기 제거 공정은 습식 세정 공정 또는 습식 에칭 공정을 포함하는 것인, 집적 칩을 형성하는 방법.
  3. 제 1 항에 있어서, 상기 하나 이상의 패턴화 공정을 수행하는 단계는,
    상기 메모리 디바이스 위에 제 1 중간 트렌치를 형성하기 위해 상기 ILD 층에 제 1 패턴화 공정을 수행하는 단계 - 상기 제 1 중간 트렌치는 상기 ILD 층에 의해 상기 에칭 정지 층으로부터 분리됨 - ; 및
    상기 제 1 트렌치의 깊이를 증가시키고 상기 제 1 트렌치를 정의하기 위해 상기 ILD 층에 제 2 패턴화 공정을 수행하는 단계
    를 포함하는 것인, 집적 칩을 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 ILD 층 내에 비아 홀 및 위에 놓인 제 2 트렌치를 형성하는 단계 - 상기 제 2 트렌치 및 상기 비아 홀은 상기 제 2 패턴화 공정을 수행하기 전에 상기 에칭 정지 층의 제 2 부분을 노출시킴 -
    를 더 포함하는 집적 칩을 형성하는 방법.
  5. 제 4 항에 있어서, 상기 비아 홀은 상기 메모리 디바이스의 외부에 측방으로 있는 상기 에칭 정지 층의 제 2 상부 표면을 노출시키는 것인, 집적 칩을 형성하는 방법.
  6. 제 4 항에 있어서,
    상기 제거 공정을 수행하기 전에, 상기 에칭 정지 층의 상기 제 2 부분을 제거하기 위해 제 2 제거 공정을 수행하는 단계
    를 더 포함하는 집적 칩을 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 에칭 정지 층의 상부 표면을 따라 그리고 상기 에칭 정지 층의 측벽을 따라 상부 절연 구조물을 형성하는 단계; 및
    상기 상부 절연 구조물 위에 상기 ILD 층을 형성하는 단계
    를 더 포함하고, 상기 하나 이상의 패턴화 공정은 상기 에칭 정지 층의 상기 상부 표면을 노출시키기 위해 상기 상부 절연 구조물을 관통하여 에칭하는 것인, 집적 칩을 형성하는 방법.
  8. 제 1 항에 있어서, 상기 에칭 정지 층은 상기 제거 공정을 수행한 후 상기 메모리 디바이스의 제 1 측을 따르는 제 1 상부 표면 및 상기 제 1 측에 반대편에 있는 상기 메모리 디바이스의 제 2 측을 따르는 제 2 상부 표면을 가지며;
    상기 제 1 상부 표면 및 상기 제 2 상부 표면은 기판 위에서 상이한 높이에 있는 것인, 집적 칩을 형성하는 방법.
  9. 집적 칩을 형성하는 방법에 있어서,
    기판 상의 하나 이상의 하부 레벨간 유전체(ILD) 층 위에 메모리 디바이스를 형성하는 단계 - 상기 메모리 디바이스는 하부 전극과 상부 전극 사이에 배치된 데이터 저장 구조물을 포함함 - ;
    상기 상부 전극 위에 에칭 정지 층을 형성하는 단계;
    상기 에칭 정지 층 위에 그리고 상기 메모리 디바이스를 측방으로 둘러싸는 상부 ILD 층을 형성하는 단계;
    상기 상부 ILD 층 내에 리세스를 형성하는 단계 - 상기 리세스는 상기 상부 ILD 층의 상부로부터 상기 에칭 정지 층으로 연장됨 - ;
    상기 에칭 정지 층의 노출된 부분을 제거하는 단계; 및
    상기 리세스 내에 상부 상호접속 와이어를 형성하는 단계
    를 포함하는 집적 칩을 형성하는 방법.
  10. 집적 칩에 있어서,
    기판 위의 하나 이상의 하부 레벨간 유전체(ILD) 층 내의 하부 상호접속부 위에 배치된 메모리 디바이스;
    상기 메모리 디바이스를 측방으로 둘러싸는 상부 ILD 층;
    상기 메모리 디바이스 및 상기 하나 이상의 하부 ILD 층을 상기 하나 이상의 상부 ILD 층으로부터 분리하는 에칭 정지 층 - 상기 에칭 정지 층은 상기 메모리 디바이스의 상부 아래에 있는 상부 표면을 가짐 - ; 및
    상기 에칭 정지 층 위에서 상기 메모리 디바이스의 측벽에 접촉하는 상부 상호접속 와이어
    를 포함하는 집적 칩.
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