KR20190059214A - 자기 랜덤 액세스 메모리 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스의 제조 방법에서, 자기 랜덤 액세스 메모리(MRAM) 셀 구조물이 형성된다. MRAM 셀 구조물은 하부 전극, 자기 터널 접합(MTJ) 스택 및 최상부 전극을 포함한다. 제1 절연 커버층이 MRAM 셀 구조물 위에 형성된다. 제2 절연 커버층이 제1 절연 커버층 위에 형성된다. 층간 유전체(ILD)층이 형성된다. ILD층에 접촉 개구부가 형성되어, 제2 절연 커버층을 노출시킨다. 제2 절연 커버층의 일부 및 제1 절연 커버층의 일부를 제거하여 최상부 전극을 노출시킨다. 도전층이 최상부 전극과 접촉하는 개구부에 형성된다.

Description

자기 랜덤 액세스 메모리 및 그 제조 방법{MAGNETIC RANDOM ACCESS MEMORY AND MANUFACTURING METHOD THEREOF}
본 출원은 그 전체 내용이 여기에 참조로 포함되고, 2017년 11월 22일자 출원된 미국 가특허 출원 제62/590,136호에 대한 우선권을 주장한다.
본 개시 내용은 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM) 디바이스에 관한 것으로, 더 상세하게는 반도체 디바이스로 형성된 자기 터널 접합 셀에 기초한 MRAM 디바이스에 관한 것이다.
MRAM은 휘발성 정적 랜덤 액세스 메모리(static random access memory; SRAM)에 필적하는 성능 및 휘발성 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)에 필적하는 저소비 전력의 밀도를 제공한다. 비-휘발성 메모리(non-volatile memory; NVM) 플래시 메모리에 비해, MRAM은 액세스 시간이 훨씬 빠르며 시간이 지남에 따라 성능 저하가 최소인 반면, 플래시 메모리는 제한된 횟수로만 재기록될 수 있다. MRAM 셀은 얇은 절연 배리어에 의해 분리된 2개의 강자성층을 포함하는 자기 터널링 접합(magnetic tunneling junction; MTJ)에 의해 형성되고 절연 배리어를 통해 2개의 강자성층 사이의 전자 터널링에 의해 동작한다.
도 1a는 본 개시 내용의 일 실시예에 따른 MTJ MRAM 셀의 개략도이다.
도 1b는 본 개시 내용의 실시예에 따른 MTJ 필름 스택의 개략적인 단면도이다.
도 2a, 도 2b 및 도 2c는 본 개시 내용의 일 실시예에 따른 MTJ 필름 스택의 자성층의 개략적인 단면도를 예시한다.
도 3a 및 도 3b는 MTJ 필름 스택의 동작을 예시한다.
도 3c 및 도 3d는 MTJ 필름 스택의 동작을 예시한다.
도 4a는 MTJ MRAM의 개략적인 회로도를 예시하고, 도 4b는 MTJ MRAM의 메모리 셀의 개략적인 사시도를 예시하고, 도 4c는 MTJ MRAM의 메모리 셀 레이아웃을 예시한다.
도 5는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 단면도이다.
도 6a, 도 6b 및 도 6c는 본 개시 내용의 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 여러 단계를 예시한다.
도 7a 및 도 7b는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 여러 단계를 예시한다.
도 8a 및 도 8b는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 단계를 예시한다.
도 9a 및 도 9b는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 여러 단계를 예시한다.
도 10a 및 도 10b는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 여러 단계를 예시한다.
도 11a 및 도 11b는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 단계를 예시하고, 도 11c 및 도 11d는 본 개시 내용의 다른 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 단계를 예시하며, 도 11e 및 도 11f는 본 개시 내용의 다른 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 단계를 예시한다.
도 12a 및 12b는 본 개시 내용의 다른 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 여러 단계를 예시한다.
도 13a 및 도 13b는 본 개시 내용의 다른 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 여러 단계를 예시한다.
도 14a 및 14b는 본 개시 내용의 다른 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 단계를 예시한다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공하는 것임을 이해해야 한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 요소의 치수는 개시된 범위 또는 값으로 제한되지 않지만, 디바이스의 공정 조건 및/또는 원하는 특성에 의존할 수 있다. 더욱이, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 단순 및 명료를 위해 다른 비율로 임의로 작성될 수 있다. 첨부된 도면에서, 단순화를 위해 일부 층/특징부가 생략될 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 디바이스는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 또한, "구성된"이라는 용어는 "포함하는" 또는 "이루어진"을 의미할 수 있다. 또한, 다음의 제조 공정에서, 기술된 동작들 사이에 하나 이상의 부가적인 동작들이 있을 수 있고, 동작들의 순서는 변경될 수 있다. 본 개시 내용에서, "A, B 및 C 중 하나"는 "A, B 및/또는 C"(A, B, C; A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)이며, 달리 기술되지 않으면, A로부터의 하나의 요소, B로부터의 하나의 요소, 및 C로부터의 하나의 요소를 의미하지 않는다.
도 1a는 본 개시 내용의 일 실시예에 따른 MTJ MRAM 셀의 개략도이고, 도 1b는 MTJ 필름 스택의 개략적인 단면도이다. MTJ 필름 스택(100)은 반도체 디바이스의 하부 금속층(Mx)과 상부 금속층(My) 사이에 배치된다. 금속층(Mx, My)은 기판 위에 상이한 레벨에 형성된 반도체 디바이스에서 하나의 요소를 다른 요소에 연결하는 데 사용된다. 또한, 하부 금속층(Mx)은 한정되는 것은 아니지만 평면 MOS FET, 핀 FET, GAA(gate-all-around) FET를 포함하는 MOS FET로 형성될 수 있는 스위칭 디바이스(SW) 또는 임의의 다른 스위칭 디바이스에 결합될 수 있다. 스위칭 디바이스의 제어 단자(예, FET의 게이트 단자)는 워드 라인에 결합된다. 상부 금속층(My)은 비트 라인에 결합된다. 일부 실시예에서, 스위칭 디바이스(SW)는 상부 금속층(My)과 비트 라인 사이에 배치된다.
도 1b에 도시된 MTJ 필름 스택(100)은 하부 금속층(Mx)에 결합되는 제1 전극층(110)과, 상부 금속층(My)에 결합되는 제2 전극층(155)을 포함한다. MTJ 기능층(101)은 제1 전극층(110)과 제2 전극층(155) 사이에 배치된다.
MTJ 기능층(101)은 제2 핀(pinned) 자성층(130), 자유 자성층(140) 및 제2 핀 자성층(130)과 자유 자성층(140) 사이에 배치된 비자성 재료로 제조된 터널링 장벽층(135)을 포함한다. 자유 자성층(140) 및 제2 핀 자성층(130)은 각각 자기적으로 배향될 수 있는 일종 이상의 강자성 재료를 포함한다. 제2 핀 자성층(130)은 자기적 배향이 고정되고 전형적인 자계에 응답하지 않도록 구성된다. 일부 실시예에서, 자유 자성층(140)의 두께는 약 0.8 nm 내지 약 1.5 nm의 범위이다. 일부 실시예에서, 제2 피 자성층(130)의 두께는 약 0.8nm 내지 약 2.0nm의 범위에 있다.
터널링 장벽층(135)은 저 전위에서 제2 핀 자성층(130)으로부터 자유 자성층(140)을 전기적으로 절연할 수 있고 더 높은 전위에서 전자 터널링을 통해 전류를 전도할 수 있는 비교적 얇은 산화물층을 포함한다. 일부 실시예에서, 터널링 장벽층(135)은 약 0.5nm 내지 약 1.2nm 범위 내의 두께를 갖는 마그네슘 산화물(MgO)을 포함한다.
MTJ 기능층(101)은 도 1b에 도시된 바와 같은 반 강자성(anti-ferromagnetic)층(125)을 더 포함한다. 반 강자성층(125)은 제2 핀 자성층(130)의 자기 배향을 고정시키는 데 사용된다. 반 강자성층(125)은 루테늄(Ru) 또는 임의의 다른 적절한 반 강자성 재료를 포함한다. 일부 실시예에서, 반 강자성층(125)의 두께는 약 0.4 nm 내지 약 1.0 nm의 범위이다.
MTJ 기능층(101)은 도 1b에 도시된 바와 같이 양자 모두 하나 이상의 자성 재료를 포함하는 제1 핀 자성층(120) 및 제2 핀 자성층(130)을 더 포함한다.
제1 전극층(110)은 예컨대, Cu, Al, W, Co, Ni 및/또는 이들의 합금으로 제조된 하부 금속층(Mx) 상에 형성되고, 예컨대, Cu, Al, W, Co, Ni 및/또는 이들의 합금으로 제조된 상부 금속층(My)은 제2 전극층(155) 상에 형성된다.
제2 핀 자성층(130)은 다수 층의 자성 재료를 포함한다. 일부 실시예에서, 도 2a에 도시된 바와 같이, 제2 핀 자성층(130)은 4개의 층(1301, 1302, 1303, 1304)을 포함하는 데, 여기서 층(1304)은 터널링 장벽층(135)과 접촉하고, 층(1301)은 반 강자성층(125)과 접촉한다. 일부 실시예에서, 층(1301)(최하층)은 코발트(Co)와 백금(Pt)의 다층 구조를 포함한다. 일부 실시예에서, 코발트층의 두께는 약 0.3 nm 내지 약 0.6 nm의 범위이고, 백금층의 두께는 약 0.2 nm 내지 약 0.5 nm의 범위이다. 코발트층의 두께는 백금층과 동일하거나 그보다 클 수 있다. 코발트층과 백금층은 일부 실시예에서 층(1301)의 전체 두께가 약 2.0 nm 내지 약 5.0 nm의 범위가 되도록 교대로 적층된다. 층(1302)은 약 0.4 nm 내지 약 0.6 nm의 범위 내의 두께를 갖는 코발트층을 포함한다. 특정 실시예에서, 층(1301)은 코발트층을 포함하고, 층(1302)은 전술한 바와 같이 코발트층과 백금층의 다층이다. 본 개시 내용에서, "요소"층은 일반적으로 "요소"의 함량이 99%가 넘는 것을 의미한다.
층(1303)은 스페이서층이다. 일부 실시예에서, 스페이서층(1303)의 두께는 일부 실시예에서 약 0.2 nm 내지 약 0.5 nm의 범위에 있다. 층(1304)은 코발트 철 붕소(CoFeB)층, 코발트/팔라듐(CoPd)층 및/또는 코발트 철(CoFe)층을 포함한다.
일부 실시예에서, 층(1304)의 두께는 약 0.8 nm 내지 약 1.5 nm의 범위에 있다.
제1 핀 자성층(120)은 다수의 자성 재료층을 포함한다. 일부 실시예에서, 도 2b에 예시된 바와 같이, 제1 핀 자성층(120)은 2개의 층(1201, 1202)을 포함하는 데, 층(1202)은 반 강자성층(125)과 접촉한다. 일부 실시예에서, 층(1201)은 코발트(Co)와 백금(Pt)의 다층 구조를 포함한다. 일부 실시예에서, 코발트층의 두께는 약 0.3 nm 내지 약 0.6 nm의 범위이고, 백금층의 두께는 약 0.2 nm 내지 약 0.5 nm의 범위이다. 코발트층의 두께는 백금층과 동일하거나 그보다 클 수 있다. 코발트층과 백금층은 일부 실시예에서 층(1201)의 총 두께가 약 5.0 nm 내지 약 10.0 nm의 범위가 되도록 교대로 적층된다. 층(1202)은 약 0.4 nm 내지 약 0.6 nm 범위 내의 두께를 갖는 코발트층을 포함한다.
자유 자성층(140)은 일부 실시예에서 약 1.0 nm 내지 약 2.0 nm의 범위 내의 두께를 갖는 코발트 철 붕소(CoFeB)층, 코발트/팔라듐(CoPd)층 및/또는 코발트 철(CoFe)층을 포함한다. 다른 실시예에서. 자유 자성층(140)은 다수의 자성 재료의 층을 포함한다. 일부 실시예에서, 도 2c에 예시된 바와 같이, 자유 자성층(140)은 3개의 층(1401, 1402, 1403)을 포함하는 데 여기서 층(1401)은 터널링 장벽층(135)과 접촉한다. 층(1401, 1403)은 일부 실시예에서 약 1.0 nm 내지 약 2.0 nm의 범위 내의 두께를 가지는 코발트 철 붕소(CoFeB)층, 코발트/팔라듐CoPd)층 및/또는 코발트 철(CoFe)층이다. 층(1402)은 스페이서층이다. 일부 실시예에서, 스페이서층(1402)의 두께는 일부 실시예에서 약 0.2 nm 내지 약 0.6 nm의 범위에 있다.
MTJ 기능층(101)은 도 1b에 예시된 바와 같이 제1 전극층(110) 상에 형성된 시드층(115), 자유 자성층(140) 상에 형성된 캡핑(capping)층(145) 및 캡핑층(l45) 상에 형성된 확산 장벽층(150)을 더 포함한다. 캡핑층(145)은 마그네슘 산화물 또는 알루미늄 산화물과 같은 유전체 재료를 포함하고, 일부 실시예에서 약 0.5 nm 내지 약 1.5 nm 범위 내의 두께를 갖는다. 제1 전극층(110)은 특히 프로그래밍을 위해 제1 핀 자성층(120)의 저항을 감소시키기 위해 금속(예, Ta, Mo, Co, Pt, Ni)과 같은 도전 재료를 포함한다. 제2 전극층(155)은 또한 판독 중에 저항을 감소시키기 위해 금속과 같은 도전 재료를 포함한다.
핀 자성층, 자유 자성층 및 반 강자성층은 물리적 기상 증착(physical vapor deposition; PVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 펄스 레이저 증착(pulsed laser deposition; PLD), 원자 층 증착(atomic layer deposition; ALD), 전자 빔(electron beam; e-빔) 에피택시, 화학적 기상 증착(chemical vapor deposition; CVD), 또는 저압 CVD(low pressure CVD; LPCVD), 초고진공 CVD(ultrahigh vacuum CVD; UHVCVD), 감압 CVD(reduced pressure CVD; RPCVD) 또는 이들의 임의의 조합을 추가로 포함하는 파생 CVD 공정, 또는 임의의 다른 적절한 필름 증착 방법에 의해 형성될 수 있다. 터널링 장벽층 및 확산 장벽층은 또한 CVD, PVD 또는 ALD 또는 임의의 다른 적절한 필름 증착 방법에 의해 형성될 수 있다.
도 3a 내지 도 3d는 MTJ 셀의 메모리 동작을 예시한다. 도 3a~도 3d에 예시된 바와 같이, MTJ 셀은 핀 자성층(10), 터널링 장벽층(15) 및 자유 자성층(20)을 포함한다. 핀 자성층(10)은 제2 핀 자성층(130), 또는 도 1b의 제1 핀 자성층(120), 반 강자성층(125) 및 제2 핀 자성층(130)의 조합에 대응한다. 터널링 장벽층(15)은 도 1b의 터널링 장벽층(135)에 대응하고, 자유 자성막(20)은 도 1b의 자유 자성막(140)에 대응한다. 도 3a 내지 도 3d에서, 나머지 층들은 생략된다. 전류 소스(30)는 MTJ 구조에 직렬로 연결된다.
도 3a에서, 핀 자성층(10)과 자유 자성층(20)은 자기적으로 반대 방향으로 배향된다. 일부 실시예에서, 핀 자성층(10) 및 자유 자성층(20)의 스핀 방향은 필름 적층 방향(필름의 표면에 수직)에 평행하다. 도 3b에서, 핀 자성층(10)과 자유 자성층(20)은 자기적으로 동일한 방향으로 배향된다. 다른 실시예에서, 핀 자성층(10) 및 자유 자성층(20)의 스핀 방향은 도 3c 및 도 3d에 도시된 바와 같이 (필름 표면과 평행한) 필름 적층 방향에 수직하다. 도 3c에서, 핀 자성층(10) 및 자유 자성층(20)은 자기적으로 반대 방향으로 배향되며, 도 3d에서, 핀 자성층(10)과 자유 자성층(20)은 자기적으로 동일한 방향으로 배향된다.
전류 소스(30)에 의해 동일한 전류값(Ic)이 MTJ 셀에 강제로 통전되면, 도 3a(또는 도 3c)의 경우의 셀 전압(V1)은 도 3a(또는 도 3c)에 예시된 반대 배향된 MTJ 셀의 저항이 도 3b(또는 도 3d)에 예시된 동일 배향된 MTJ 셀의 저항보다 크기 때문에, 도 3b(또는 도 3d)의 경우의 셀 전압(V2)보다 크다는 것이 확인된다. 이진 로직 데이터( "0"과 "1")는 MTJ 셀에 저장될 수 있으며 셀 배향 및 그에 따른 저항에 따라 검색될 수 있다. 또한, 저장된 데이터는 저장 에너지 소스를 필요로 하지 않기 때문에, 셀은 비-휘발성이다.
도 4a는 MTJ MRAM 어레이(50)의 개략적인 회로도를 예시한다. 각각의 메모리 셀은 MTJ 셀(Mc) 및 MOSFET와 같은 트랜지스터(Tr)를 포함한다. 트랜지스터(Tr)의 게이트는 워드 라인(WL1 ... WLm) 중 하나에 결합되고, 트랜지스터(Tr)의 드레인(또는 소스)은 MTJ 셀(Mc)의 일단에 결합되고, MTJ 셀의 다른 단부는 비트 라인(BLn, BLn+1, BLn+2) 중 하나에 결합된다. 또한, 일부 실시예에서, 프로그래밍을 위한 신호 라인(미도시)이 MTJ 셀에 인접하게 제공된다.
메모리 셀은 해당 셀의 워드 라인을 어서트하고, 해당 셀의 비트 라인을 통해 판독 전류를 강제로 인가한 다음, 해당 비트 라인의 전압을 측정함으로써 판독된다. 예를 들어, 타겟 MTJ 셀의 상태를 판독하기 위해, 워드 라인이 어 써트되어 트랜지스터(Tr)를 작동 ON 시킨다. 이에 따라, 타겟 MTJ 셀의 자유 자성층은 트랜지스터(Tr)를 통해 고정된 전위 라인(SLn, SLn+1 및 SLn+2) 중 하나, 예를 들면 그라운드에 결합된다. 다음으로, 판독 전류가 비트 라인에 인가된다. 주어진 판독 트랜지스터(Tr)만이 작동 ON 되기 때문에, 판독 전류는 타겟 MTJ 셀을 통해 그라운드로 흐른다. 그런 다음 비트 라인의 전압을 측정하여 타겟 MTJ 셀의 상태( "0" 또는 "1")를 결정한다. 일부 실시 예에서, 도 4a에 예시된 바와 같이, 각각의 MTJ 셀은 하나의 판독 트랜지스터(Tr)를 갖는다. 따라서, 이러한 타입의 MRAM 아키텍처는 1T1R이라 불린다. 다른 실시 예에서, 2개의 트랜지스터가 하나의 MTJ 셀에 할당되어 2T1R 시스템을 형성한다. 다른 셀 어레이 구성이 사용될 수 있다.
도 4b는 MTJ MRAM의 메모리 셀의 개략적인 사시도를 예시하고, 도 4c는 MTJ MRAM의 메모리 셀 레이아웃을 예시한다.
도 4b 및 도 4c에 예시된 바와 같이, MTJ 셀(MTJ)은 MOS FET와 같은 스위칭 디바이스(SW) 위에 배치된다. MOSFET의 게이트(Gate)는 워드 라인(WL)이거나 금속층에 의해 형성된 워드 라인에 결합된다. MTJ 셀의 하부 전극(Mx)은 능동 영역(AR)에 형성된 MOS FET의 드레인에 결합되고, 능동 영역(AR)에 형성된 MOS FET의 소스는 소스 라인(SL)에 결합된다. MTJ 셀의 최상부 전극은 비트 라인(BL)에 결합된다. 일부 실시예에서, 소스 라인(SL)은 금속층(M1 및 M2)에 의해 형성될 수 있고, 비트 라인(BL)은 금속층(M3)에 의해 형성될 수 있다. 특정 실시예에서, 더 많은 금속 배선 중 하나는 단일 디바이스층이고, 다른 실시예에서는 하나 이상의 금속 배선이 2개 이상의 디바이스층들이다.
도 5는 본 개시 내용의 일 실시예에 따른 MTJ MRAM의 단면도이다. 도 1a~4c에 기술된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 공정이 이하의 실시예에 적용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 5에 예시된 바와 같이, MRAM의 MTJ 셀은 기판(201) 위에 배치된다. 일부 실시예에서, 기판(201)은 실리콘, 다이아몬드 또는 게르마늄과 같은 적절한 원소 반도체; IV-족 화합물 반도체(실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 실리콘 게르마늄 탄화물(SiGeC), GeSn, SiSn, SiGeSn), III-V족 화합물 반도체(예, 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs), 인듐 인화물(InP), 인듐 안티몬화물(InSb), 갈륨 비소 인화물(GaAsP) 또는 갈륨 인듐 인화물(GaInP) 등의 적절한 합금 또는 화합물 반도체를 포함한다. 또한, 기판(201)은 성능 향상을 위해 변형될 수있는 에피택셜층(epi 층)을 포함할 수 있고, 및/또는 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 구조를 포함할 수 있다.
트랜지스터(예, MOS FET)와 같은 다양한 전자 디바이스(미도시)가 기판(201) 상에 배치된다. MOS FET는 평면 MOS FET, 핀 FET 및/또는 게이트-올-어라운드(gate-all-around) FET를 포함할 수 있다. 제1 층간 유전체(interlayer dielectric; ILD)층(210)이 전자 디바이스를 커버하도록 기판(201) 위에 배치된다. 제1 ILD층(210)은 금속간 유전체(inter-metal dielectric; IMD) 층으로 지칭될 수 있다. 제1 ILD층(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소-도핑된 실리케이트 유리(FSG), 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과같은 극저-k 유전체, 폴리이미드와 같은 중합체, 이들의 조합과 같은 일종 이상의 유전체층을 포함한다. 일부 실시예에서, 제1 ILD층(210)은 CVD, 유동성 CVD(flowable CVD; FCVD) 또는 스핀-온-글래스 공정과 같은 공정을 통해 형성되지만, 임의의 허용 가능한 공정이 이용될 수있다. 이어서, 화학적 기계적 연마(chemical mechanical polishing; CMP) 및/또는 에치-백 공정 등과 같은 평탄화 공정이 수행된다.
또한, 하부 금속 배선(213)은, 예를 들면, 다마신(damascene) 공정에 의해 형성된다. 하부 금속 배선(213)은 Cu, Cu 합금, Al 또는 임의의 다른 적절한 도전 재료와 같은 도전 재료의 하나 이상의 층을 포함한다. 각 MTJ 셀은 도 5에 도시된 바와 같이, 하부 금속 배선(215) 위에 배치된다. 도 5에서는 3개의 MTJ 셀을 도시하고 있지만, MTJ 셀의 수는 이것에 한정되지 않는다.
도 5에 예시된 바와 같이, 에칭 정지층으로서 제1 절연층이 제1 ILD층210) 상에 형성된다. 일부 실시예에서, 제1 절연층(220)은 제1 ILD층(210)과 다른 재료를 포함하고, 실리콘 탄화물, 실리콘 질화물, 알루미늄 산화물 또는 임의의 다른 적절한 재료를 포함한다. 일부 실시예에서, 제1 절연층(220)의 두께는 약 10 nm 내지 약 25 nm의 범위이다.
제2 ILD층(225)은 제1 절연층(220) 위에 형성된다. 제2 ILD층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소-도핑된 실리케이트 유리(FSG), 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공성 탄소-도핑된 실리콘 이산화물과 같은 극저-k 유전체, 폴리이미드와 같은 중합체, 이들의 조합 등과 같은 하나 이상의 유전체층을 포함한다. 일부 실시예에서, 제1 ILD층(210) 및 제2 ILD층(225)을 위한 재료는 동일하다. 다른 실시예에서, 상이한 유전체 재료가 제1 ILD층(210) 및 제2 ILD층(225)에 사용된다.
비아 접촉부(219)는 일부 실시예에서 하부 금속 배선(215)과 접촉하고 제2 ILD층(225) 및 제1 에칭 정지층(220)을 통과하여 형성된다. 일부 실시예에서, 비아 접촉부(219)는 라이너층(215)과 본체층(217)을 포함한다. 라이너층(215)은 Ti, TiN, Ta 또는 TaN, 또는 다른 적절한 재료의 하나 이상의 층을 포함하고, 본체층(217)은 일부 실시예에서 W, Cu, Al, Mo, Co, Pt, Ni 및/또는 이들의 합금 또는 다른 적절한 재료의 하나 이상의 층을 포함할 수 있다.
MRAM 셀은 도 5에 예시된 바와 같이 하부 전극(254), MTJ 필름 스택(255) 및 최상부 전극(256)을 포함한다. 하부 전극(254), MTJ 필름 스택(110) 및 최상부 전극(256)은 도 1b의 제1 전극(110), MTJ 기능층(101) 및 제2 전극(155)에 대응한다. MRAM 셀 구조물은 도 5에 예시된 바와 같이 테이퍼진 형상을 갖는다. 하부(하부 전극 (254))에서의 MRAM 셀 구조물의 폭은 최상부(최상부 전극(256))에서의 폭보다 크다. 일부 실시예에서, 하부 전극(254)의 두께는 약 5 nm 내지 약 20 nm의 범위이다. 일부 실시예에서, MTJ 필름 스택(255)의 두께는 약 15 nm 내지 약 50 nm의 범위에 있다.
일부 실시예에서, 측벽 스페이서층으로서의 제1 절연 커버층(227)이 MRAM 셀 구조물의 대향 측벽 상에 형성된다. 제1 절연 커버층(227)은 하나 이상의 절연 재료의 층을 포함한다. 일부 실시예에서, 질화물계 절연 재료가 사용된다. 특정 실시예에서, 질화물계 절연 재료는 SiON, SiON, SiCN 및 SiOCN과 같은 실리콘 질화물계 절연 재료이다. 제1 절연 커버층(227)의 두께(T1)는 일부 실시예에서는 약 5 nm 내지 약 30 nm의 범위이고, 다른 실시예에서는 약 10 nm 내지 약 20 nm의 범위이다.
또한, 제2 절연 커버층(280)이 제1 절연 커버층(227) 위에 형성된다. 제2 절연 커버층(280)은 제1 절연 커버층(227)과 상이한 절연 재료의 하나 이상의 층을 포함한다. 일부 실시예에서, 알루미늄계 절연 재료가 사용된다. 특정 실시예에서, 알루미늄계 절연 재료는 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물, 알루미늄 탄화물 및/또는 알루미늄 산화탄화물을 포함한다. 일부 실시예에서, 두께 방향으로 Al, O, C 및/또는 N의 농도는 일정하지 않다. 특정 실시예에서, Al의 농도는 제2 절연 커버층(280)의 하부에서 최상부로 점진적으로 감소하지만, O, C 및/또는 N의 농도는 제2 절연 커버층(280)의 하부에서 최상부로 점진적으로 증가한다. 일부 실시예에서, 제2 절연 커버층(270)의 두께(T2)는 제1 절연 커버층의 두께(T1)보다 작다. 두께(T2)는 일부 실시예에서는 약 1 nm 내지 약 10 nm으 범위이고, 다른 실시예에서는 약 3 nm 내지 약 5 nm의 범위이다.
또한, 제3 ILD층(230)은 MRAM 셀 구조물 사이의 공간에 배치된다. 제3 ILD층(230)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소-도핑된 실리케이트 유리(FSG), 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공성 탄소-도핑된 실리콘 이산화물과 같은 극저-k 유전체, 폴리이미드와 같은 중합체, 이들의 조합 등과 같은 하나 이상의 유전체층을 포함한다. 일부 실시예에서, 제1 ILD층(210) 및 제2 ILD층(225)을 위한 재료와 제3 ILD층(230)을 위한 재료는 동일하다. 다른 실시예에서, 이들 재료 중 적어도 2개는 상이한 유전체 재료로 제조된다.
또한, 제4 ILD층이 제3 ILD층(230) 위에 형성된다. 일부 실시예에서, 제4 ILD층은 다중 층 구조이고, 제3 ILD층(230) 상에 형성된 에칭 정지층으로서의 제1 유전체층(235), 해당 제1 유전체층(235) 상에 형성된 제2 유전체층(237) 및 해당 제2 유전체층 상에 형성된 제3 유전체층(240)을 포함한다. 다른 실시예에서, 제4 ILD층은 제1 또는 제2 유전체층 중 하나가 없는 2층 구조이다.
일부 실시예에서, 제1 유전체층(235) 및 제2 유전체층(237)은 제3 유전체층(240)과 상이한 재료로 제조되며, SiN(Si3N4), SiON, SiOCN, SiCN, SiC 또는 임의의 다른 적절한 재료로 된 하나 이상의 층을 포함한다. 일부 실시예에서, 제1 유전체층(235) 및 제2 유전체층(237)은 서로 다른 재료로 제조된다.
제3 유전체층(240)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소-도핑된 실리케이트 유리(FSG), 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공성 탄소-도핑된 실리콘 이산화물과 같은 극저-k 유전체, 폴리이미드와 같은 중합체, 이들의 조합 등과 같은 하나 이상의 유전체층을 포함한다.
일부 실시예에서, 제1 ILD층(210), 제2 ILD층(225), 제3 ILD층(230) 및 제3 유전체층(240)을 위한 재료는 동일하다. 다른 실시예에서, 이들 재료 중 적어도 2개는 상이한 유전체 재료로 제조된다. 일부 실시예에서, 제3 유전체층(240)의 두께는 제1 및 제2 유전체층(235, 237)의 두께보다 크다.
도 5에 예시된 바와 같이, 도전 접촉부(245)가 최상부 전극(256)과 접촉되게 형성된다. 도전 접촉부(245)는 하부 금속 배선(213) 및/또는 비아 접촉부(219)와 동일하거나 유사하며, 예를 들어 Cu, Al, Ta, Ti, Mo, Co, Pt, Ni, W, TiN 및/또는 TaN 및/또는 이들의 합금 또는 다른 적절한 재료로 형성된다.
도 5에 예시된 바와 같이, 일부 실시 예에서, 최상부 전극(256)의 상부 표면은 제1 절연 커버층(227) 및/또는 제2 절연 커버층(280)의 상부 표면과 실질적으로 동평면이다.
도 6a 내지 도 11f는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 단계를 예시한다. 도 6a~11f에 도시된 공정의 이전, 도중 및 이후에 추가의 동작이 제공될 수 있으며, 방법의 추가적인 실시예에 대해 하기 설명된 동작 중 일부가 대체되거나 제거될 수 있음을 이해할 것이다. 도 1a 내지 도 5에 기술된 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 공정이 다음의 실시예에 적용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 6a에 예시된 바와 같이, 하부 금속 배선(213)은 기판(201) 위에 제1 ILD층(210)에 형성된다. 일부 실시예에서, 하부 금속 배선(213) 아래에 비아 접촉부(207)가 제공된다. 도 6b에 예시된 바와 같이, 에칭 정지층(220)으로서의 제1 절연층이 도 6a의 구조물 위에 형성되고, 제2 ILD층(225)이 제1 절연층(220) 위에 형성된다. 또한, 도 6b에 예시된 바와 같이, 하나 이상의 리소그래피 및 에칭 공정을 이용하여, 하부 금속 배선(213)의 상부 표면을 노출시키도록 비아 접촉 개구부(222)가 형성된다. 이어서, 도 6c에 예시된 바와 같이, 층(215, 217)을 포함하는 비아 접촉부(219)가 형성된다. 스퍼터링, ALD, 전기 화학 도금 및/또는 전기 도금을 포함하는 CVD, PVD와 같은 하나 이상의 필름 형성 동작이 수행되고, CMP와 같은 평탄화 동작이 수행되어 비아 접촉부(219)를 제조한다.
다음으로, 도 7a에 예시된 바와 같이, 하부 전극(254)을 위한 제1 도전층(254A), MTJ 필름 스택(255)을 위한 적층된 층(255A) 및 최상부 전극(256)을 위한 제2 도전층(256A)이 순차적으로 형성된다. 일부 실시예에서, 하드 마스크용 층(300)이 제2 도전층(256A) 상에 추가로 형성된다.
하나 이상의 리소그래피 및 에칭 동작을 사용함으로써, 도 7a에 도시된 필름 스택이 도 7a에 도시된 바와 같이, 하부 전극(254), MTJ 필름 스택(255) 및 최상부 전극(256)을 포함하는 MRAM 셀 구조물로 패터닝된다. 일부 실시예서, 제2 도전층(256A), 적층된 층(255A) 및 제1 도전층(256A)을 패터닝한 후, 제2 ILD층(225)이 부분적으로 리세싱된다. 일부 실시예에서, 리세스의 크기(D1)는 약 1 nm 내지 약 30 nm의 범위에 있다.
이어서, 도 8a에 예시된 바와 같이, 제1 절연 커버층(227)이 MRAM 셀 구조물을 커버하도록 형성된다. 제1 절연 커버층(227)은 CVD, PVD 또는 ALD 또는 임의의 다른 적절한 필름 증착 방법에 의해 형성될 수 있다. 일부 실시예에서, 제1 절연 커버층(227)은 약 150 ℃보다 낮은 저온 범위, 예컨대 약 100 ℃ 내지 약 150 ℃의 범위에서 CVD, PVD 또는 ALD에 의해 형성된다. 제1 절연 커버층(227)이 약 200 ℃ 내지 약 300 ℃(또는 그 이상)과 같은 더 높은 온도에서 형성되는 경우, 제1 절연 커버층이 MTJ 필름 스택(255) 상에 직접 형성되므로, 필름 형성 공정이 MTJ 필름 스택(225)에 손상을 야기할 수 있다. 도 8a에 예시된 바와 같이, 제1 절연 커버층(227)은 동형으로(conformally) 형성된다.
이후, 도 8b에 예시된 바와 같이, MRAM 셀 구조를 커버하도록 제2 절연 커버층(280)이 형성된다. 제2 절연 커버층(280)은 CVD, PVD 또는 ALD 또는 임의의 다른 적절한 필름 증착 방법에 의해 형성될 수 있다. 도 8b에 예시된 바와 같이, 제2 절연 커버층(280)은 동형으로 형성된다. 전술한 바와 같이, 일부 실시예에서 제2 절연 커버층(280)은 알루미늄계 절연 재료를 포함한다. AlO(Al2O3), AlN, AlC, AlOC 및 AlON과 같은 알루미늄계 절연 재료는 다음의 동작에 의해 형성될 수 있다. 우선, 제1 절연 커버층(227) 상에 알루미늄층을 형성한다. 알루미늄층은 예를 들어 트리-메틸-알루미늄(tri-methyl-aluminum; TMA)을 사용하는 ALD 또는 금속-유기 CVD(metal-organic CVD; MOCVD)에 의해 형성된다. 그런 다음, 알루미늄층을 AlO, AlN, AlC, AlOC 또는 AlON으로 전환시키기 위해 알루미늄층 위에 NH3, CO2 및/또는 CO 가스를 사용하는 플라즈마 처리를 수행한다. 플라즈마 처리된 알루미늄층에서의 Al, O, C 및/또는 N의 농도는, 특히 수직 방향으로 일정하지 않다. AlON층은 AlO 및 AlN의 2개의 층으로 제조될 수 있다. 일부 실시예에서, 약 1 nm 미만의 두께를 갖는 알루미늄의 얇은 층이 층의 하부에 남겨진다. 산화액을 사용하는 알루미늄층의 화학적 산화를 사용할 수 있다. 일부 실시예에서, AlO, AlOC, AlC, AlN 및/또는 AlON층은 CVD, PVD 또는 ALD 또는 적절한 소스 가스를 사용하는 다른 적절한 방법에 의해 직접 형성될 수 있다. 일부 실시예에서, 제2 절연 커버층(280)은 약 300 ℃ 내지 약 450 ℃ 범위 내의 온도 범위에서 CVD, PVD 또는 ALD에 의해 형성된다. MTJ 필름 스택(255)을 커버하도록 제1 절연 커버층(227)이 형성되기 때문에 낮은 형성 온도(예, 300 ℃ 미만)가 적용될 수 있지만, 보다 높은 형성 온도(약 300 ℃ 내지 약 450 ℃)는 MTJ 필름 스택(255)을 손상시키지 않을 수 있다.
다음에, 도 9a에 예시된 바와 같이, 제3 ILD층(230)을 위한 유전체 재료층(230A)이 제2 절연 커버층(280)을 완전히 커버하도록 형성된다. 일부 실시예에서, 에치-백 동작을 유전체 재료층(230A)에 대해 수행하고 도 9b에 예시된 바와 같이 CMP 공정을 수행한다. 제2 절연 커버층(280)과 제3 ILD층(230) 사이의 CMP 동작에 대한 선택비가 높기 때문에, CMP 동작은 제2 절연 커버층(280)을 정지층으로서 이용할 수 있다. 제2 절연 커버층(280)의 상면에서 CMP 동작이 정지되면, 제3 ILD층(230)의 오버-에칭을 방지할 수 있어서 MRAM 셀 구조물의 상부의 제2 절연 커버층(280)의 상면이 일부 실시예에서 제3 ILD층(230)의 상부 표면과 실질적으로 동일 평면이다.
계속해서, 도 10a에 예시된 바와 같이, 제1 유전체층(235), 제2 유전체층(237) 및 제3 유전체층(240)을 포함하는 제4 ILD층이 도 9b의 구조물 위에 형성된다. 제4 ILD층의 유전체층은 CVD, PVD 또는 ALD 또는 다른 적절한 필름 형성 방법에 의해 형성될 수 있다. 일부 실시예에서, 제3 유전체층(240)은 CVD, 유동성 CVD(FCVD) 또는 스핀-온-글래스 공정과 같은 공정을 통해 형성되지만, 임의의 수용 가능한 공정이 적용될 수 있다. 이어서, CMP 및/또는 에치-백 공정 등과 같은 평탄화 공정이 수행된다.
다음에, 도 10b에 예시된 바와 같이, 접촉 개구부(242)는 하나 이상의 리소그래피 및 에칭 동작을 이용하여 형성된다. 제2 절연 커버층(280)과 제4 ILD층 간의 에칭 선택비가 높기 때문에, 에칭 동작은 제2 절연 커버층(280)을 에칭 정지층으로서 이용할 수 있다.
다음에, 도 11a 및 도 11b에 도시된 바와 같이, 제2 절연 커버층(280)의 일부 및 제1 절연 커버층(227)의 일부가 건식 및/또는 습식 에칭에 의해 제거되어 최상부 전극(256)이 노출된다. 일부 실시예에서, 제2 절연 커버층(280)의 일부가 제거된 후, 제1 절연 커버층(227)의 일부가 제거된다. 일부 실시예에서, 하나 이상의 습식 에칭 동작이 적용된다. 일부 실시예에서, 습식 에칭 동작은 제2 절연 커버층(280)을 제거하도록 수행되고, 건식 에칭 동작은 제1 절연 커버층(227)을 제거하도록 수행된다. 전술한 바와 같이, 제2 절연 커버층(280)은 제1 절연 커버층(227)보다 높은 온도에서 형성되므로, 제1 절연 커버층(280)은 건식 에칭 동작에서 "단단한(hard)" 층이다. 따라서, 제2 절연 커버층(280)을 제거하기 위해 습식 에칭을 사용하는 것이 유리하다. 반대로, 제1 절연 커버층은 저온에서 제조되므로, 건식 에칭 동작에서 "연질인(soft)" 층이다. 따라서, 건식 에칭 동작은 최상부 전극(256)에 대한 손상을 억제하면서 제1 절연 커버층(227)을 제거하는 데 사용될 수 있다. 다른 실시예에서, 제1 절연 커버층(227)을 제거하기 위해 습식 에칭 동작이 또한 수행된다. 습식 에칭을 이용하는 것에 의해, MTJ 필름 스택(255)에 대한 손상을 억제할 수 있다.
계속해서, 도 11b에 예시된 바와 같이, 접촉 개구부(242)에 도전 재료를 충전하여 노출된 최상부 전극(256)에 노출되는 도전 접촉부(245)를 형성한다. 일부 실시예에서, 제1 및/또는 제2 절연 커버층의 에칭 중에, 제3 ILD층(230) 및/또는 제1 유전체층(235)도 역시 측면이 다소 에칭된다. 제3 ILD층(230)이 측방으로 에칭될 때, 도 11c에 도시된 바와 같이, 도전 접촉부(245)의 하부는 도 11d에 도시된 바와 같이 상부보다 넓은 폭을 가진다. 일부 실시예에서, 제3 ILD층(230)의 측면 에칭의 양은 약 1 nm 내지 약 2 nm의 범위이다. 제1 유전체층(235)이 측방으로 에칭될 때, 도 11e에 도시된 바와 같이, 도전 접촉부(245)는 도 11e에 도시된 바와 같이 그 측면에 돌출부를 가진다. 일부 실시예에서, 제1 유전체층(235)의 측면 에칭의 양은 약 1 nm 내지 약 2 nm의 범위이다.
도 11b에 예시된 디바이스는 상호 접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 특징부를 형성하는 추가의 반도체 공정을 거친다는 것이 이해된다.
도 12a 및 도 12b는 본 개시 내용의 다른 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 여러 단계를 예시한다. 도 1a~11b에 기술된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 공정은 다음의 실시예에 적용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 11a에서, 최상부 전극(256)의 상부 표면은 제1 절연 커버층(227) 및 제2 절연 커버층(280)의 상부 표면과 실질적으로 동평면이다. 도 12a 및 도 12b에 도시된 실시예에서, 최상부 전극(256)의 상부 표면은 제1 절연 커버층(227) 및 제2 절연 커버층(280)의 상부 표면 중 적어도 하나와는 높이가 같지 않다. 일부 실시예에서, 최상부 전극(256)의 상부 표면은 제1 절연 커버층(227) 및 제2 절연 커버층(280)의 상부 표면보다 높다. 이 구조는 최상부 전극(256)의 상부 표면 아래의 제1 절연 커버층(227)을 오버 에칭함으로써 얻어질 수 있다. 즉, 최상부 전극(256)의 상부 표면의 수직 레벨은 기판으로부터 측정시 제1 절연 커버층(227)의 상부 표면의 수직 레벨 및 제2 절연 커버층(280)의 상부 표면의 수직 레벨보다 높다. 최상부 전극(256)의 상부 표면과 제1 절연 커버층(227)의 상부 표면 간의 차이(D2)는 일부 실시예에서는 0 nm 초과 및 약 20 nm 미만이고, 다른 실시예에서는 0 nm 초과 및 약 10 nm 미만이다. 최상부 전극(256)의 상부 표면과 제2 절연 커버층(280)의 상부 표면 사이의 차이(D3)는 일부 실시예에서 0 ㎚보다 크고 약 10 ㎚보다 작고, 다른 실시예에서는 0 ㎚보다 크고 약 5 ㎚보다 작다. 일부 실시예에서, D3은 D2보다 작다. 특정 실시예에서, D3은 D2와 동일하거나 더 크다. 또한, 일부 실시예에서, 제1 절연 커버층(227)의 상부 표면과 MTJ 필름 스택(255)과 최상부 전극(256) 사이의 계면과의 차이(D4)는 일부 실시예에서는 10 nm보다 크고, 다른 실시예에서는 20 nm보다 크며, 여기서 D2+D4는 최상부 전극(256)의 두께와 동일하다. 즉, MTJ 필름 스택(255)의 측벽은 제1 절연 커버층(227)에 의해 완전히 커버된다.
도 13a 및 도 13b는 본 개시 내용의 다른 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 여러 단계를 예시한다. 도 1a~12b에 기술된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 공정은 다음의 실시예에 적용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 12a 및 도 12b와 유사하게 도 13a 및 도 13b에 예시된 실시예에서, 최상부 전극(256)의 상부 표면은 제1 절연 커버층(227) 및 제2 절연 커버층(280)의 상부 표면 중 적어도 하나와는 높이가 동일하지 않다.
일부 실시예에서, 최상부 전극(256)의 상부 표면은 제1 절연 커버층(227)의 상부 표면보다 높고 제2 절연 커버층(280)의 상부 표면보다 낮다. 즉, 최상부 전극(256)의 상부 표면의 수직 레벨은 기판으로부터 측정시 제1 절연 커버층(227)의 상부 표면의 수직 레벨보다 높고, 제2 절연 커버층(280)의 상부 표면의 수직 레벨보다 낮다. 최상부 전극(256)의 상부 표면과 제1 절연 커버층(227)의 상부 표면 간의 차이(D2)는 일부 실시예에서는 0 nm 초과 및 약 20 nm 미만이고, 다른 실시예에서는 0 nm 초과 및 약 10 nm 미만이다. 최상부 전극(256)의 상부 표면과 제2 절연 커버층(280)의 상부 표면 사이의 차이(D5)는 일부 실시예에서 0 ㎚보다 크고 약 15 ㎚보다 작고, 다른 실시예에서는 0 ㎚보다 크고 약 5 ㎚보다 작다. 또한, 일부 실시예에서, 제1 절연 커버층(227)의 상부 표면과 MTJ 필름 스택(255)과 최상부 전극(256) 사이의 계면과의 차이(D4)는 일부 실시예에서는 10 nm보다 크고, 다른 실시예에서는 20 nm보다 크며, 여기서 D2+D4는 최상부 전극(256)의 두께와 동일하다. 즉, MTJ 필름 스택(255)의 측벽은 제1 절연 커버층(227)에 의해 완전히 커버된다.
도 14a 및 도 14b는 본 개시 내용의 다른 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 단계를 예시한다. 도 1a~13b에 기술된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 공정은 다음의 실시예에 적용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
제2 절연 커버층(280)이 과도하게 에칭되면, 제2 절연 커버층의 상부 표면은 최상부 전극(226)의 상부 표면 및 제1 절연 커버층(227)의 상부 표면 중 적어도 하나보다 낮게 위치된다.
모든 장점이 본 명세서에서 필수적으로 논의되지는 않았으며, 모든 실시예 또는 예에 특별한 장점이 요구되지 않으며, 다른 실시 예 또는 예는 상이한 장점을 제공할 수 있음을 이해할 것이다.
예를 들어, 본 개시 내용에서는 다른 재료로 제조된 제1 및 제2 절연 커버층을 사용함으로써 선택적으로 층을 제거할 수 있으므로 MTJ 필름 스택의 손상을 방지할 수 있다.
본 개시 내용의 일 측면에 따르면, 반도체 디바이스의 제조 방법에서, 자기 랜덤 액세스 메모리(MRAM) 셀 구조물이 형성된다. MRAM 셀 구조물은 하부 전극, 자기 터널 접합(MTJ) 스택 및 최상부 전극을 포함한다. 제1 절연 커버층은 MRAM 셀 구조물 위에 형성된다. 제2 절연 커버층은 제1 절연 커버층 위에 형성된다. 층간 유전체(ILD)층이 형성된다. ILD층에 접촉 개구부가 형성되어, 제2 절연 커버층이 노출된다. 제2 절연 커버층의 일부 및 제1 절연 커버층의 일부를 제거함으로써 최상부 전극을 노출시킨다. 도전층이 최상부 전극과 접촉하는 개구부에 형성된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 커버층은 질화물계 절연 재료로 제조되고, 제2 절연 커버층은 질화물계 절연 재료와는 상이한 알루미늄계 절연 재료로 제조된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 질화물계 절연 재료는 SiN, SiON 및 SiOCN으로 구성된 그룹으로부터 하나 이상 선택된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 질화물계 절연 재료는 100 ℃ 내지 150 ℃ 범위 내의 온도에서 형성된다. 전술한 실시예 및 하기 실시 예 중 하나 이상에서, 알루미늄계 절연 재료는 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물, 알루미늄 탄화물 및 알루미늄 산화탄화물로 이루어진 그룹으로부터 하나 이상 선택된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 알루미늄계 절연 재료는 300 ℃ 내지 450 ℃ 범위 내의 온도에서 형성된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 커버층은 제2 절연 커버층보다 두껍다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, ILD층은 하부 ILD층 및 상부 ILD층을 포함하고, 개구부는 상부 ILD층을 에칭함으로써 형성된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상부 ILD층은 2개 이상의 유전체층들을 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, ILD층을 형성하는 단계는 제2 절연 커버층 위에 하부 ILD층을 위한 유전체 재료를 형성하는 단계, 제2 절연 커버층을 노출시키도록 유전체 재료를 평탄화함으로써 하부 ILD층을 형성하는 단계, 하부 ILD층 및 제2 절연 커버층 상에 2개 이상의 유전체층들을 형성하는 단계를 포함한다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제2 절연 커버층의 일부 및 제1 절연 커버층의 일부가 제거된 후, 최상부 전극의 상부 표면 수직 레벨은 제1 절연 커버층의 상부 표면의 수직 레벨보다 높다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제2 절연 커버층의 일부 및 제1 절연 커버층의 일부가 제거된 후, 제2 절연 커버층의 상부 표면의 수직 레벨은 제1 절연 커버층의 상부 표면의 수직 레벨보다 높다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제2 절연 커버층의 일부 및 제1 절연 커버층의 일부가 제거된 후, 제2 절연 커버층의 상부 표면의 수직 레벨은 최상부 전극의 상부 표면의 수직 레벨보다 높다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에서, 반도체 디바이스는 자기 랜덤 액세스 메모리(MRAM) 셀을 포함한다. 이 방법에서, 제1 도전층이 제1 층간 유전체(ILD)층 위에 형성된다. 자기 터널 접합(MTJ) 스택을 위해 적층되는 층이 제1 도전층 위에 형성된다. 적층된 층 위에 제2 도전층이 형성된다. 제2 도전층, 적층된 층 및 제1 도전층을 패터닝하여, 제1 도전층에 의해 형성된 최상부 전극, MTJ 스택 및 제2 도전층에 의해 형성된 하부 전극을 포함하는 MRAM 셀 구조물을 형성한다. 제1 절연 커버층이 MRAM 셀 구조물 위에 형성된다. 제2 절연 커버층이 제1 절연 커버층 위에 형성된다. 제2 ILD층이 형성된다. 접촉 개구부가 제2 ILD층에 형성되어, 제2 절연 커버층을 노출시킨다. 제2 절연 커버층의 일부 및 제1 절연 커버층의 일부를 제거함으로써, 최상부 전극을 노출시킨다. 제3 도전층이 최상부 전극과 접촉하는 개구부에 형성된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제2 도전층, 적층된 층 및 제1 도전층을 패터닝한 후, 제1 ILD층이 부분적으로 리세싱된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 커버층의 하부는 하부 전극의 하부 아래에 위치된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 커버층은 SiN으로 구성된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 접촉 개구부의 측면은 측 방향으로 에칭된 부분을 포함한다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 커버층은 100 ℃ 내지 150 ℃ 범위 내의 온도에서 형성된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제2 절연 커버층은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물, 알루미늄 탄화물 및 알루미늄 산화탄화물로 이루어진 그룹으로부터 하나 이상 선택된 것으로 제조된다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에서, 자기 랜덤 액세스 메모리(MRAM) 셀 구조물이 형성된다. MRAM 셀 구조물은 하부 전극, 자기 터널 접합(MTJ) 스택 및 최상부 전극을 포함한다. 제1 절연 커버층이 MRAM 셀 구조물 위에 형성된다. 제2 절연 커버층이 제1 절연 커버층 위에 형성된다. 유전체 재료가 제2 절연 커버층을 완전히 커버하도록 형성된다. MRAM 셀 구조물 위의 제2 절연 커버층의 일부를 노출시키고 제1 절연 커버층을 노출시키지 않도록 유전체 재료에 대해 화학적 기계적 연마 동작을 수행한다. 층간 유전체(ILD)층이 제2 절연 커버층 및 유전체 재료 위에 형성된다. 접촉 개구부가 ILD층에 형성되어, 제2 절연 커버층을 노출시킨다. 제2 절연 커버층의 일부 및 제1 절연 커버층의 일부를 제거함으로써 최상부 전극을 노출시킨다. 도전층이 최상부 전극과 접촉하는 개구부에 형성된다.
본 개시 내용의 일 양태에 따르면, 반도체 디바이스는 자기 랜덤 액세스 메모리(MRAM) 셀을 포함한다. 반도체 디바이스는 기판 위에 배치된 자기 랜덤 액세스 메모리(MRAM) 셀 구조물을 포함하며, MRAM 셀 구조물은 하부 전극, 자기 터널 접합(MTJ) 스택 및 최상부 전극, MRAM 셀 구조물의 측벽을 커버하는 제1 절연 커버층, 제1 절연 커버층 위에 배치된 제2 절연 커버층, 유전체층 및 최상부 전극과 접촉하는 도전 접촉부를 포함한다. 제1 절연 커버층은 질화물계 절연 재료로 제조되고, 제2 절연 커버층은 질화물계 절연 재료와는 상이한 알루미늄계 절연 재료로 제조된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 질화물계 절연 재료는 SiN, SiON 및 SiOCN으로 구성된 그룹으로부터 하나 이상 선택된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 알루미늄계 절연 재료는 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물, 알루미늄 탄화물 및 알루미늄 산화탄화물로 이루어진 그룹으로부터 하나 이상 선택된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 질화물계 절연 재료는 SiN으로 제조되고, 알루미늄계 절연 재료는 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물로 이루어진 그룹으로부터 선택된 하나이다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 커버층은 제2 절연 커버층보다 두껍다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 유전체층은 다수 층을 포함하고, 도전 접촉부는 다수 층을 통과한다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 기판으로부터의 최상부 전극의 상부 표면의 수직 레벨은 기판으로부터의 제1 절연 커버층의 상부 표면의 수직 레벨보다 높다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 기판으로부터의 제2 절연 커버층의 상부 표면의 수직 레벨는 제1 절연 커버층의 상부 표면의 수직 레벨보다 높다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 기판으로부터의 제2 절연 커버층의 상부 표면의 수직 레벨은 최상부 전극의 상부 표면의 수직 레벨보다 높다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, MRAM 셀 구조물은 최상부 폭이 더 작고 하부 폭이 더 큰 테이퍼 형상의 단면을 가진다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스는 자기 랜덤 액세스 메모리(MRAM) 셀을 포함한다. 반도체 디바이스는 기판 위에 배치된 자기 랜덤 액세스 메모리(MRAM) 셀 구조물을 포함하며, 각각의 MRAM 셀 구조물은 하부 전극, 자기 터널 접합(MTJ) 스택 및 최상부 전극, 각각의 MRAM 셀 구조물의 측벽을 커버하는 제1 절연 커버층, 제1 절연 커버층 위에 배치된 제2 절연 커버층, 인접한 MRAM 셀 구조물들 사이의 공간을 충전하는 하부 유전체층, 하부 유전체층 위에 배치된 상부 유전체층 및 각각의 MRAM 셀 구조물의 최상부 전극과 접촉하는 도전 접촉부를 포함한다. 제1 절연 커버층은 질화물계 절연 재료로 제조되고, 제2 절연 커버층은 질화물계 절연 재료와는 상이한 알루미늄계 절연 재료로 제조된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 질화물계 절연 재료는 SiN, SiON 및 SiOCN으로 구성된 그룹으로부터 하나 이상 선택된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 알루미늄계 절연 재료는 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물로 이루어진 그룹으로부터 하나 이상 선택된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 커버층은 제2 절연 커버층보다 두껍다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 상부 유전체층은 다수 층을 포함하고, 도전 접촉부는 다수 층을 통과한다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 기판으로부터의 최상부 전극의 상부 표면의 수직 레벨은 기판으로부터의 제1 절연 커버층의 상부 표면의 수직 레벨보다 높다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 기판으로부터의 제2 절연 커버층의 상부 표면의 수직 레벨은 제1 절연 커버층의 상부 표면의 수직 레벨보다 높다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 기판으로부터의 제2 절연 커버층의 상부 표면의 수직 레벨은 최상부 전극의 상부 표면의 수직 레벨보다 높다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 각각의 MRAM 셀 구조물은 최상부 폭이 더 작고 하부 폭이 더 큰 테이퍼 형상의 단면을 가진다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스는 자기 랜덤 액세스 메모리(MRAM) 셀을 포함한다. 반도체 디바이스는 기판 위에 배치된 제1 층간 유전체(ILD)층, 제1 ILD층에 배치된 비아 접촉부, 비아 접촉부와 접촉하는 자기 랜덤 액세스 메모리(MRAM) 셀 구조물을 포함하며, MRAM 셀 구조물은 하부 전극, 자기 터널 접합(MTJ) 스택 및 최상부 전극, MRAM 셀 구조물의 측벽을 커버하는 제1 절연 커버층, 제1 절연 커버층 위에 배치된 제2 절연 커버층, 유전체층 및 최상부 전극과 접촉하는 도전 접촉부를 포함한다. 제1 절연 커버층은 질화물계 절연 재료로 제조되고, 제2 절연 커버층은 질화물계 절연 재료와는 상이한 알루미늄계 절연 재료로 제조된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및 /또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
하부 전극, 자기 터널 접합(magnetic tunnel junction; MTJ) 스택 및 최상부 전극을 포함하는 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM) 셀 구조물을 형성하는 단계;
상기 MRAM 셀 구조물 위에 제1 절연 커버층을 형성하는 단계;
상기 제1 절연 커버층 위에 제2 절연 커버층을 형성하는 단계;
층간 유전체(interlayer dielectric; ILD)층을 형성하는 단계;
상기 ILD층 내에 접촉 개구부를 형성하여 상기 제2 절연 커버층을 노출시키는 단계;
상기 제2 절연 커버층의 일부 및 상기 제1 절연 커버층의 일부를 제거하여 상기 최상부 전극을 노출시키는 단계; 및
상기 최상부 전극과 접촉하는 상기 개구부 내에 도전층을 형성하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 절연 커버층은 질화물계 절연 재료로 제조되고,
상기 제2 절연 커버층은 상기 질화물계 절연 재료와는 상이한 알루미늄계 절연 재료로 제조되는 것인 방법.
실시예 3. 실시예 2에 있어서, 상기 질화물계 절연 재료는 SiN, SiON 및 SiOCN으로 이루어진 그룹으로부터 하나 이상 선택되는 것인 방법.
실시예 4. 실시예 3에 있어서, 상기 질화물계 절연 재료는 100 ℃ 내지 150 ℃ 범위 내의 온도에서 형성되는 것인 방법.
실시예 5. 실시예 2에 있어서, 상기 알루미늄계 절연 재료는 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물, 알루미늄 탄화물 및 알루미늄 산화탄화물로 이루어진 그룹으로부터 하나 이상 선택되는 것인 방법.
실시예 6. 실시예 5에 있어서, 상기 알루미늄계 절연 재료는 300 ℃ 내지 450 ℃ 범위 내의 온도에서 형성되는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 제1 절연 커버층은 상기 제2 절연 커버층보다 두꺼운 것인 방법.
실시예 8. 실시예 1에 있어서,
상기 ILD층은 하부 ILD층 및 상부 ILD층을 포함하고,
상기 개구부는 상기 상부 ILD층을 에칭함으로써 형성되는 것인 방법.
실시예 9. 실시예 8에 있어서, 상기 상부 ILD층은 2개 이상의 유전체층들을 포함하는 것인 방법.
실시예 10. 실시예 9에 있어서, 상기 ILD층을 형성하는 단계는,
상기 제2 절연 커버층 위에 상기 하부 ILD층을 위한 유전체 재료를 형성하는 단계;
상기 제2 절연 커버층을 노출시키도록 상기 유전체 재료를 평탄화하여 상기 하부 ILD층을 형성하는 단계; 및
상기 하부 ILD층 및 상기 제2 절연 커버층 상에 상기 2개 이상의 유전체층들을 형성하는 단계
를 포함하는 방법.
실시예 11. 실시예 1에 있어서, 상기 제2 절연 커버층의 일부 및 상기 제1 절연 커버층의 일부가 제거된 후, 상기 최상부 전극의 상부 표면의 수직 레벨이 상기 제1 절연 커버층의 상부 표면의 수직 레벨보다 높은 것인 방법.
실시예 12. 실시예 11에 있어서, 상기 제2 절연 커버층의 일부 및 상기 제1 절연 커버층의 일부가 제거된 후, 상기 제2 절연 커버층의 상부 표면의 수직 레벨이 상기 제1 절연 커버층의 상부 표면의 수직 레벨보다 높은 것인 방법.
실시예 13. 실시예 11에 있어서, 상기 제2 절연 커버층의 일부 및 상기 제1 절연 커버층의 일부가 제거된 후, 상기 제2 절연 커버층의 상부 표면의 수직 레벨이 상기 최상부 전극의 상부 표면의 수직 레벨보다 높은 것인 방법.
실시예 14. 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
제1 층간 유전체(ILD)층 위에 제 1 도전층을 형성하는 단계;
상기 제1 도전층 위에 자기 터널 접합(MTJ) 스택을 위한 적층된 층을 형성하는 단계;
상기 적층된 층 위에 제2 도전층을 형성하는 단계;
상기 제2 도전층, 상기 적층된 층 및 상기 제1 도전층을 패터닝하여, 상기 제1 도전층에 의해 형성된 하부 전극, 상기 자기 터널 접합(MTJ) 스택 및 상기 제2 도전층에 의해 형성된 최상부 전극을 포함하는 MRAM 셀 구조물을 형성하는 단계;
상기 MRAM 셀 구조물 위에 제1 절연 커버층을 형성하는 단계;
상기 제1 절연 커버층 위에 제2 절연 커버층을 형성하는 단계;
제2 ILD층을 형성하는 단계;
상기 제2 ILD층 내에 접촉 개구부를 형성하여 상기 제2 절연 커버층을 노출시키는 단계;
상기 제2 절연 커버층의 일부 및 상기 제1 절연 커버층의 일부를 제거하여 상기 최상부 전극을 노출시키는 단계; 및
상기 최상부 전극과 접촉하는 상기 개구부 내에 제3 도전층을 형성하는 단계
를 포함하는 방법.
실시예 15. 실시예 14에 있어서, 상기 제2 도전층, 상기 적층된 층 및 상기 제1 도전층을 패터닝한 후, 상기 제1 ILD층이 부분적으로 리세싱되는 것인 방법.
실시예 16. 실시예 15에 있어서, 상기 제1 절연 커버층의 하부는 상기 하부 전극의 하부 아래에 위치되는 것인 방법.
실시예 17. 실시예 14에 있어서, 상기 접촉 개구부의 측면은 측방향으로 에칭된 부분을 포함하는 것인 방법.
실시예 18. 실시예 17에 있어서, 상기 제1 절연 커버층은 100 ℃ 내지 150 ℃ 범위 내의 온도에서 형성되는 것인 방법.
실시예 19. 실시예 17에 있어서, 상기 제2 절연 커버층은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물, 알루미늄 탄화물 및 알루미늄 산화탄화물로 이루어진 그룹으로부터 하나 이상 선택된 것으로 제조되는 것인 방법.
실시예 20. 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 디바이스에 있어서,
기판 위에 배치되는 자기 랜덤 액세스 메모리(MRAM) 셀 구조물로서, 상기 MRAM 셀 구조물은 하부 전극, 자기 터널 접합(MTJ) 스택 및 최상부 전극을 포함하는 것인, 상기 MRAM 셀 구조물;
상기 MRAM 셀 구조물의 측벽들을 커버하는 제1 절연 커버층;
상기 제1 절연 커버층 위에 배치되는 제2 절연 커버층;
유전체층; 및
상기 최상부 전극과 접촉하는 도전 접촉부
를 포함하고,
상기 제1 절연 커버층은 질화물계 절연 재료로 제조되고, 상기 제2 절연 커버층은 상기 질화물계 절연 재료와는 상이한 알루미늄계 절연 재료로 제조되는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    하부 전극, 자기 터널 접합(magnetic tunnel junction; MTJ) 스택 및 최상부 전극을 포함하는 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM) 셀 구조물을 형성하는 단계;
    상기 MRAM 셀 구조물 위에 제1 절연 커버층을 형성하는 단계;
    상기 제1 절연 커버층 위에 제2 절연 커버층을 형성하는 단계;
    층간 유전체(interlayer dielectric; ILD)층을 형성하는 단계;
    상기 ILD층 내에 접촉 개구부를 형성하여 상기 제2 절연 커버층을 노출시키는 단계;
    상기 제2 절연 커버층의 일부 및 상기 제1 절연 커버층의 일부를 제거하여 상기 최상부 전극을 노출시키는 단계; 및
    상기 최상부 전극과 접촉하는 상기 개구부 내에 도전층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 절연 커버층은 질화물계 절연 재료로 제조되고,
    상기 제2 절연 커버층은 상기 질화물계 절연 재료와는 상이한 알루미늄계 절연 재료로 제조되는 것인 방법.
  3. 제2항에 있어서, 상기 질화물계 절연 재료는 SiN, SiON 및 SiOCN으로 이루어진 그룹으로부터 하나 이상 선택되는 것인 방법.
  4. 제3항에 있어서, 상기 질화물계 절연 재료는 100 ℃ 내지 150 ℃ 범위 내의 온도에서 형성되는 것인 방법.
  5. 제2항에 있어서, 상기 알루미늄계 절연 재료는 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물, 알루미늄 탄화물 및 알루미늄 산화탄화물로 이루어진 그룹으로부터 하나 이상 선택되는 것인 방법.
  6. 제5항에 있어서, 상기 알루미늄계 절연 재료는 300 ℃ 내지 450 ℃ 범위 내의 온도에서 형성되는 것인 방법.
  7. 제1항에 있어서, 상기 제1 절연 커버층은 상기 제2 절연 커버층보다 두꺼운 것인 방법.
  8. 제1항에 있어서,
    상기 ILD층은 하부 ILD층 및 상부 ILD층을 포함하고,
    상기 개구부는 상기 상부 ILD층을 에칭함으로써 형성되는 것인 방법.
  9. 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    제1 층간 유전체(ILD)층 위에 제 1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 자기 터널 접합(MTJ) 스택을 위한 적층된 층을 형성하는 단계;
    상기 적층된 층 위에 제2 도전층을 형성하는 단계;
    상기 제2 도전층, 상기 적층된 층 및 상기 제1 도전층을 패터닝하여, 상기 제1 도전층에 의해 형성된 하부 전극, 상기 자기 터널 접합(MTJ) 스택 및 상기 제2 도전층에 의해 형성된 최상부 전극을 포함하는 MRAM 셀 구조물을 형성하는 단계;
    상기 MRAM 셀 구조물 위에 제1 절연 커버층을 형성하는 단계;
    상기 제1 절연 커버층 위에 제2 절연 커버층을 형성하는 단계;
    제2 ILD층을 형성하는 단계;
    상기 제2 ILD층 내에 접촉 개구부를 형성하여 상기 제2 절연 커버층을 노출시키는 단계;
    상기 제2 절연 커버층의 일부 및 상기 제1 절연 커버층의 일부를 제거하여 상기 최상부 전극을 노출시키는 단계; 및
    상기 최상부 전극과 접촉하는 상기 개구부 내에 제3 도전층을 형성하는 단계
    를 포함하는 방법.
  10. 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 디바이스에 있어서,
    기판 위에 배치되는 자기 랜덤 액세스 메모리(MRAM) 셀 구조물로서, 상기 MRAM 셀 구조물은 하부 전극, 자기 터널 접합(MTJ) 스택 및 최상부 전극을 포함하는 것인, 상기 MRAM 셀 구조물;
    상기 MRAM 셀 구조물의 측벽들을 커버하는 제1 절연 커버층;
    상기 제1 절연 커버층 위에 배치되는 제2 절연 커버층;
    유전체층; 및
    상기 최상부 전극과 접촉하는 도전 접촉부
    를 포함하고,
    상기 제1 절연 커버층은 질화물계 절연 재료로 제조되고, 상기 제2 절연 커버층은 상기 질화물계 절연 재료와는 상이한 알루미늄계 절연 재료로 제조되는 것인 반도체 디바이스.
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