TW201933601A - 磁性隨機存取記憶體及其製造方法 - Google Patents

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Abstract

在製造半導體元件的方法中，形成磁性隨機存取記憶體（MRAM）單元結構。MRAM單元結構包括底電極、磁性穿隧接面（MTJ）堆疊以及頂電極。在MRAM單元結構上形成第一絕緣蓋層。在第一絕緣蓋層上形成第二絕緣蓋層。形成層間介電（ILD）層。在ILD層中形成接觸窗開口，從而暴露出第二絕緣蓋層。移除部分第二絕緣蓋層與部分第一絕緣蓋層，從而暴露出頂電極。在接觸窗開口中形成導電層以接觸頂電極。

Description

磁性隨機存取記憶體及其製造方法
本發明實施例是有關於一種磁性隨機存取記憶體（magnetic random access memory，MRAM）元件，且特別是有關於一種與半導體元件一起形成的基於磁性穿隧接面單元的MRAM元件。
MRAM具有與揮發性靜態隨機存取記憶體（static random access memory，SRAM）相當的效能，且具有與揮發性動態隨機存取記憶體（dynamic random access memory，DRAM）相當的密度與低功耗。與非揮發性記憶體（non-volatile memory，NVM）的快閃記憶體相比，MRAM提供更快的存取時間且隨時間推移所遭受的劣化（degradation）程度最小，而快閃記憶體僅可被有限次地重寫。MRAM單元由磁性穿隧接面（magnetic tunneling junction，MTJ）所形成，其包括兩個被薄的絕緣阻障分隔的鐵磁層，且藉由將兩個鐵磁層之間的電子穿隧絕緣阻障來進行操作。
以下揭露內容提供用於實施所提供的目標的不同特徵的許多不同實施例或實例。以下所描述構件與配置的具體實例來簡化本揭露。當然，這些僅僅是示例，而非用以限制。舉例來說，元件的尺寸並非僅限於所揭露的範圍或所揭露的值，而是可取決於裝置的製程條件及/或所期望的性質。此外，在以下的描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，並且還可以包括第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。為簡明及清晰起見，各種特徵可按照不同的比例任意繪製。在附圖中，可省略一些層/特徵以進行簡化。
另外，為易於說明，本文中可能使用例如「在...下方」、「下面」、「下部」、「在...上方」、「上部」等空間相對術語來闡述圖中所示的一個元件或特徵與另一（些）元件或特徵的關係。除圖式中所描繪之定向以外，空間相對術語意欲涵蓋裝置或設備在使用或操作中之不同定向。裝置或設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述詞可同樣相應地進行解釋。另外，用語「由…製成（made of）」可意指「包括（comprising）」或「由…組成（consisting of）」。此外，在以下製作製程中，可能在上述操作中/之間存在一個或多個附加操作，且各操作的次序可進行改變。在本揭露中，短語「A、B及C中的一者」意指「A、B及/或C」（A、B、C、A及B、A及C、B及C或者A、B及C），且除非另外闡述，否則並非意指A中的一個元素、B中的一個元素及C中的一個元素。
圖1A是根據本揭露實施例的MTJ MRAM單元的示意圖，圖1B是根據本揭露實施例的MTJ膜堆疊的剖面示意圖。MTJ膜堆疊100設置在半導體元件的下金屬層Mx與上金屬層My之間。金屬層Mx及My用於將半導體元件中的一個元件連接到另一元件，金屬層Mx及My形成在基底上方的不同水平高度處。此外，下金屬層Mx耦合到開關元件SW，開關元件SW可以由金屬氧化物半導體場效電晶體（Metal-Oxide -Semiconductor Field Effect Transistor，MOSFET）來形成，其包括但不限於平面MOSFET、鰭式場效電晶體、環繞式閘極（gate-all-around，GAA）場效電晶體或任何其他開關元件。開關元件的控制端子（例如，場效電晶體的閘極端子）耦合到字元線。上金屬層My耦合到位元線。在一些實施例中，開關元件SW設置在上金屬層My與位元線之間。
圖1B所示的MTJ膜堆疊100包括耦合到下金屬層Mx的第一電極層110和耦合到上金屬層My的第二電極層155。MTJ功能層101設置在第一電極層110與第二電極層155之間。
MTJ功能層101包括第二固定磁性層（pinned magnetic layer）130、自由磁性層140以及穿隧阻障層（tunneling barrier layer）135。穿隧阻障層135由非磁性材料所製成且設置在第二固定磁性層130和自由磁性層140之間。自由磁性層140和第二固定磁性層130分別包括可被磁性定向的一種或多種鐵磁材料。第二固定磁性層130被配置成使得磁性定向是固定的且將不會響應典型的磁場。在一些實施例中，自由磁性層140的厚度為約0.8奈米至約1.5奈米的範圍內。在一些實施例中，第二固定磁性層130的厚度為約0.8奈米至約2.0奈米的範圍內。
穿隧阻障層135包括相對薄的氧化物層，所述相對薄的氧化物層能夠在低電位下將自由磁性層140與第二固定磁性層130電性隔離，且能夠在較高電位下通過電子穿隧來傳導電流。在一些實施例中，穿隧阻障層135包括厚度為約0.5奈米至約1.2奈米範圍內的氧化鎂（MgO）。
如圖1B所示，MTJ功能層101還包括反鐵磁層125。反鐵磁層125用於固定第二固定磁性層130的磁性定向。反鐵磁層125包括釕（Ru）或任何其他合適的反鐵磁材料。在一些實施例中，反鐵磁層125的厚度為約0.4奈米至約1.0奈米的範圍內。
如圖1B所示，MTJ功能層101還包括第一固定磁性層120和第二固定磁性層130，第一固定磁性層120和第二固定磁性層130均包括一種或多種磁性材料。
第一電極層110形成在由例如Cu、Al、W、Co、Ni及/或其合金所製成的下金屬層Mx上，由例如Cu、Al、W、Co、Ni及/或其合金所製成的上金屬層My形成在第二電極層155上。
第二固定磁性層130包括多層磁性材料。如圖2A所示，在一些實施例中，第二固定磁性層130包括四層1301、1302、1303及1304，其中層1304與穿隧阻障層135接觸，而層1301與反鐵磁層125接觸。在一些實施例中，層1301（最底層）包括由鈷（Co）及鉑（Pt）形成的多層結構。在一些實施例中，鈷層的厚度為約0.3奈米至約0.6奈米的範圍內，而鉑層的厚度則為約0.2奈米至約0.5奈米的範圍內。鈷層的厚度可相同於或大於鉑層的厚度。在一些實施例中，鈷層和鉑層交替堆疊，以使得層1301的總厚度為約2.0奈米至約5.0奈米的範圍內。層1302包括厚度為約0.4奈米至約0.6奈米範圍內的鈷層。在一些實施例中，層1301包括鈷層，而層1302是如上所述的由鈷層與鉑層所形成的多層。在本揭露中，「元素」層通常意味著「元素」的含量多於99％。
層1303是間隔件層。在一些實施例中，間隔件層1303的厚度為約0.2奈米至約0.5奈米的範圍內。層1304包括鈷鐵硼（CoFeB）層、鈷鈀（CoPd）層及/或鈷鐵（CoFe）層。
在一些實施例中，層1304的厚度為約0.8奈米至約1.5奈米的範圍內。
第一固定磁性層120包括多層磁性材料。在一些實施例中，如圖2B所示，第一固定磁性層120包括兩層1201和1202，其中層1202與反鐵磁層125接觸。在一些實施例中，層1201包括由鈷（Co）及鉑（Pt）所形成的多層結構。在一些實施例中，鈷層的厚度為約0.3奈米至約0.6奈米的範圍內，而鉑層的厚度為約0.2奈米至約0.5奈米的範圍內。鈷層的厚度可相同於或大於鉑層的厚度。在一些實施例中，鈷層和鉑層交替堆疊，以使得層1201的總厚度在約5.0奈米至約10.0奈米的範圍內。層1202包括厚度為約0.4奈米至約0.6奈米範圍內的鈷層。
在一些實施例中，自由磁性層140包括厚度為約1.0奈米至約2.0奈米範圍內的鈷鐵硼（CoFeB）層、鈷鈀（CoPd）層及/或鈷鐵（CoFe）層。在其他實施例中，自由磁性層140包括多層磁性材料。在一些實施例中，如圖2C所示，自由磁性層140包括三層1401、1402及1403，其中層1401與穿隧阻障層135接觸。在一些實施例中，層1401和1403是厚度為約1.0奈米至約2.0奈米範圍內的鈷鐵硼（CoFeB）層、鈷鈀（CoPd）層及/或鈷鐵（CoFe）層。層1402是間隔件層。在一些實施例中，間隔件層1402的厚度為約0.2奈米至約0.6奈米的範圍內。
如圖1B所示，MTJ功能層101還包括形成在第一電極層110上的晶種層115、形成在自由磁性層140上的頂蓋層145、形成在頂蓋層145上的擴散阻擋層150以及形成在擴散阻擋層150上的製程保護層152。在一些實施例中，頂蓋層145包括介電材料（例如是氧化鎂或氧化鋁），且其厚度範圍為約0.5奈米至約1.5奈米。第一電極層110包括諸如金屬（例如，Ta、Mo、Co、Pt、Ni）的導電材料，以降低第一固定磁性層120的電阻，特別是用於程式化的電阻。第二電極層155亦包括例如金屬等的導電材料，以降低讀取期間的電阻率。
固定磁性層、自由磁性層及反鐵磁層也可藉由以下方式來形成：物理氣相沉積（physical vapor deposition，PVD）、分子束磊晶（molecular beam epitaxy，MBE）、脈衝式雷射沉積（pulsed laser deposition，PLD）、原子層沉積（atomic layer deposition，ALD）、電子束（electron beam，e-beam）磊晶、化學氣相沉積（chemical vapor deposition，CVD）或是還包括低壓化學氣相沉積（low pressure CVD，LPCVD）、超真空化學氣相沉積（ultrahigh vacuum CVD，UHVCVD）、減壓化學氣相沉積（reduced pressure CVD，RPCVD）等衍生型化學氣相沉積製程或其任何組合或任何其他合適的膜沉積方法。穿隧阻障層和擴散阻擋層也可藉由CVD，PVD或ALD或任何其他合適的膜沉積方法來形成。
圖3A至圖3D示出了MTJ單元的記憶體操作。如圖3A至圖3D所示，MTJ單元包括固定磁性層10、穿隧阻障層15以及自由磁性層20。固定磁性層10對應於圖1B所示的第二固定磁性層130或第一固定磁性層120、反鐵磁層125以及第二固定磁性層130的組合。穿隧阻障層15對應於圖1B所示的穿隧阻障層135，而自由磁性層20對應於圖1B所示的自由磁性層140。在圖3A至圖3D中，其餘的層被省略。電流源30串聯耦合到MTJ結構。
在圖3A中，固定磁性層10與自由磁性層20被磁性地定向為相反的方向。在一些實施例中，固定磁性層10的自旋方向（spin direction）與自由磁性層20的自旋方向平行於膜堆疊方向（垂直於膜的表面）。在圖3B中，固定磁性層10與自由磁性層20被磁性地定向為相同方向。在其他實施例中，如圖3C和3D所示，固定磁性層10的自旋方向與自由磁性層20的自旋方向垂直於膜堆疊方向（平行於膜的表面）。在圖3C中，固定磁性層10與自由磁性層20被磁性地定向為相反的方向，而在圖3D中，固定磁性層10與自由磁性層20被磁性地定向為相同方向。
如果電流源30施加相同的電流值IC 流過MTJ單元，則發現圖3A（或圖3C）的情況下的單元電壓V1大於在圖3B（或圖3D）的情況下的單元電壓V2，這是因為圖3A（或圖3C）所示的相反定向的MTJ單元的電阻大於圖3B（或圖3D）所示的相同定向的MTJ單元的電阻。基於單元定向及所得電阻可將二進位邏輯資料（「0」及「1」）儲存在MTJ單元中並且擷取（retrieved）二進位邏輯資料。此外，由於所儲存的資料不需要儲存能量源，因此所述單元是非揮發性的。
圖4A示出了MTJ MRAM陣列50的電路示意圖。各記憶單元包括MTJ單元Mc和電晶體Tr。電晶體Tr例如是MOSFET。電晶體Tr的閘極與字元線WL1 、…、WLm 中的一者耦合，且電晶體Tr的汲極（或源極）耦接到MTJ單元Mc的一端，而MTJ單元的另一端耦合到位元線BLn 、BLn+1 及BLn+2 中的一者。此外，在一些實施例中，用以程式化的訊號線（未繪示）鄰近MTJ單元。
藉由觸發（assert）單元的字元線、對所述單元的位元線施加讀取電流並接著測量所述位元線上的電壓來讀取記憶體單元。舉例來說，為了讀取目標MTJ單元的狀態，字元線被觸發以接通電晶體Tr。目標MTJ單元的自由磁性層藉此通過電晶體Tr耦合到固定電位線SLn 、SLn+1 及SLn+2 中的一者（例如接地）。接下來，對位元線施加讀取電流。由於只有給定的讀取電晶體Tr導通，因此，讀取電流流經目標MTJ單元至接地處。然後對位元線的電壓進行測量以確定目標MTJ單元的狀態（「0」或「1」）。在一些實施例中，如圖4A所示，各MTJ單元具有一個讀取電晶體Tr。因此，此種類型的MRAM架構被稱為1T1R。在其他實施例中，將兩個電晶體指派給一個MTJ單元，從而形成2T1R系統。亦可使用其他單元陣列的配置。
圖4B示出了MTJ MRAM的記憶單元的示意性透視圖，而圖4C示出了MTJ MRAM的記憶單元佈局。
如圖4B與圖4C所示，MTJ單元MTJ設置在開關元件SW（例如，MOSFET）上方。MOSFET的閘極G是字元線WL或耦合到由金屬層所形成的字元線。MTJ單元的底電極Mx耦合到形成在主動區AR中的MOSFET的汲極，且形成在主動區AR中的MOSFET的源極耦合到源極線SL。MTJ單元的上電極耦合到位元線BL。在一些實施例中，源極線SL可由金屬層M1及M2所形成，且位元線BL可由金屬層M3所形成。在某些實施例中，一條或多條金屬佈線是單一個元件層，而在其他實施例中，一條或多條金屬佈線是兩個元件層或更多個元件層。
圖5示出了根據本揭露實施例的MTJ MRAM的剖面示意圖。在以下實施例中可利用與參照圖1A至圖4C所述的以上實施例相同或相似的材料、配置、尺寸及/或製程，且可省略其詳細說明。
如圖5所示，MRAM的MTJ單元設置在基底201上。在一些實施例中，基底201包括：合適的元素半導體，例如矽、金剛石或鍺；合適的合金或化合物半導體，例如IV族化合物半導體（矽鍺（SiGe）、碳化矽（SiC）、碳化矽鍺（SiGeC）、GeSn、SiSn、SiGeSn）、III-V族化合物半導體（例如，砷化鎵（GaAs）、砷化銦鎵（InGaAs）、砷化銦（InAs）、磷化銦（InP）、銻化銦（InSb）、磷化鎵砷（GaAsP）或磷化鎵銦（GaInP））等。此外，基底201可包括可被應變以增強效能的磊晶層（epitaxial layer，epi layer）及/或可包括絕緣體上矽（silicon-on-insulator，SOI）結構。
在基底201上設置有諸如電晶體（例如MOSFET）的各種電子元件（未繪示）。MOSFET可包括平面MOSFET、鰭式場效電晶體及/或環繞式閘極場效電晶體。第一層間介電（interlayer dielectric，ILD）層210設置在基底201上，以覆蓋電子元件。第一層間介電層210可被稱為金屬間介電（inter-metal dielectric，IMD）層。第一層間介電層210包括一個或多個介電層，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass，FSG）、例如碳摻雜氧化物等的低介電常數介電質、例如多孔碳摻雜二氧化矽等的極低介電常數介電質、例如聚醯亞胺等的聚合物、上述組合或類似物。在一些實施例中，第一層間介電層210是通過例如化學氣相沉積、可流動化學氣相沉積（flowable CVD，FCVD）或旋塗玻璃製程等製程所形成，但也可利用任何可接受的製程。隨後，進行平坦化製程，例如化學機械研磨（chemical mechanical polishing，CMP）及/或回蝕製程或類似製程。
此外，下金屬佈線213可藉由鑲嵌製程（damascene process）來形成。下金屬佈線213包括一層或多層導電材料，例如Cu、Cu合金、Al或任何其它合適的導電材料。如圖5所示，各MTJ單元設置在下金屬佈線213上。雖然圖5示出了三個MTJ單元，但MTJ單元的數目不限於三個。
如圖5所示，作為蝕刻停止層的第一絕緣層220形成在第一層間介電層210上。在一些實施例中，第一絕緣層220與第一層間介電層210包括不同的材料，且第一絕緣層220包括碳化矽、氮化矽、氧化鋁或任何其他合適的材料。在一些實施例中，第一絕緣層220的厚度為約10奈米至約25奈米的範圍內。
第二層間介電層225形成在第一絕緣層220上。第二層間介電層包括一個或多個介電層，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（FSG）、例如碳摻雜氧化物等的低介電常數介電質、例如多孔碳摻雜二氧化矽等的極低介電常數介電質、例如聚醯亞胺等的聚合物、上述組合或類似物。在一些實施例中，第一層間介電層210的材料與第二層間介電層225的材料相同。在其他實施例中，第一層間介電層210與第二層間介電層225使用不同介電材料。
在一些實施例中，通孔接觸窗（via contact）219被形成以與下金屬佈線213接觸且穿過第二層間介電層225與第一蝕刻停止層220。在一些實施例中，通孔接觸窗219包括襯層215和主體層217。在一些實施例中，襯層215包括一層或多層Ti、TiN、Ta或TaN或其他合適的材料，且主體層217包括一層或多層W、Cu、Al、Mo、Co、Pt、Ni及/或其合金或其他合適的材料。
如圖5所示，MRAM單元包括底電極254、MTJ膜堆疊255以及頂電極256。底電極254、MTJ膜堆疊255以及頂電極256對應於圖1B的第一電極層110、MTJ功能層101以及第二電極層155。如圖5所示，MRAM單元結構具有錐形形狀。MRAM單元結構的底部（底電極254）處的寬度大於MRAM單元結構的頂部（頂電極256）處的寬度。在一些實施例中，底電極254的厚度為約5奈米至約20奈米的範圍內。在一些實施例中，MTJ膜堆疊255的厚度為約15奈米至約50奈米的範圍內。
在一些實施例中，作為側壁間隙壁層的第一絕緣蓋層227形成在MRAM單元結構的相對側壁上。第一絕緣蓋層227包括一層或多層絕緣材料。在一些實施例中，第一絕緣蓋層227的絕緣材料包括氮化物基絕緣材料。在一些實施例中，氮化物基絕緣材料是氮化矽基絕緣材料，如SiN、SiON、SiCN以及SiOCN。在一些實施例中，第一絕緣蓋層227的厚度T1為約5奈米至約30奈米的範圍內，而在其他實施例中，第一絕緣蓋層227的厚度T1為約10奈米至約20奈米。
此外，第二絕緣蓋層280形成在第一絕緣蓋層227上。第二絕緣蓋層280包括一層或多層絕緣材料，其與第一絕緣蓋層227的絕緣材料不同。在一些實施例中，第二絕緣蓋層280的絕緣材料包括鋁基絕緣材料。在一些實施例中，鋁基絕緣材料包括氧化鋁、氮化鋁、氮氧化鋁、碳化鋁以及/或碳氧化鋁。在一些實施例中，在厚度方向上的Al、O、C以及/或N的濃度是不均勻的。在一些實施例中，Al的濃度從第二絕緣蓋層280的底部到頂部逐漸減小，而O、C以及/或N的濃度從第二絕緣蓋層280的底部到頂部逐漸增加。在一些實施例中，第二絕緣蓋層280的厚度T2小於第一絕緣蓋層227的厚度T1。在一些實施例中，厚度T2為約1奈米到約10奈米的範圍內，而在其他實施例中厚度T2為約3奈米到約5奈米。
此外，第三層間介電層230被設置在MRAM單元結構之間的空間中。第三層間介電層230包括一個或多個介電層，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（FSG）、例如碳摻雜氧化物等的低介電常數介電質、例如多孔碳摻雜二氧化矽等的極低介電常數介電質、例如聚醯亞胺等的聚合物、上述組合或類似物。在一些實施例中，用於第一層間介電層210的材料、用於第二層間介電層225的材料以及用於第三層間介電層230的材料是相同的。在其他實施例中，上述三者中的至少兩者是由不同介電材料所製成的。
此外，第四層間介電層設置在第三層間介電層230上。在一些實施例中，第四層間介電層為多層結構，其包括第一介電層235、第二介電層237以及第三介電層240。作為蝕刻停止層的第一介電層235形成在第三層間介電層230上；第二介電層237形成在第一介電層235上；而第三介電層240形成在第二介電層上237。在其他實施例中，第四層間介電層可以是沒有第一介電層或第二介電層中的一者的雙層結構。
在一些實施例中，第一介電層235與第二介電層237的材料與第三介電層240不同，且第一介電層235與第二介電層237包括一層或多層SiN（Si3 N4 ）、SiON、SiOCN、SiCN、SiC或任何其他合適的材料。在一些實施例中，第一介電層235與第二介電層237由彼此不同的材料所製成。
第三介電層240包括一個或多個介電層，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（FSG）、例如碳摻雜氧化物等的低介電常數介電質、例如多孔碳摻雜二氧化矽等的極低介電常數介電質、例如聚醯亞胺等的聚合物、上述組合或類似物。
在一些實施例中，第一層間介電層210的材料、第二層間介電層225的材料、第三層間介電層230的材料以及第三介電層240的材料是相同的。在其他實施例中，上述四者中的至少兩者是由不同介電材料所製成的。在一些實施例中，第三介電層240的厚度大於第一介電層235與第二介電層237的厚度。
如圖5所示，導電接觸窗245被形成以與頂電極256接觸。導電接觸窗245與下金屬佈線213及/或通孔接觸窗219相同或類似，且導電接觸窗245由例如Cu、Al、Ta、Ti、Mo、Co、Pt、Ni、W、TiN及/或TaN及/或其合金或其他合適的材料製成。
如圖5所示，在一實施例中，頂電極256的上表面與第一絕緣蓋層227及/或第二絕緣蓋層280的上表面實質上齊平。
圖6A至圖11F示出了根據本揭露實施例的包括MRAM的半導體元件的依序製造過程的各個階段。可以理解的是，為了用以提供所述方法的附加實施例，在圖6A至圖11F所示的製程之前、期間以及之後可以提供額外的操作，且以下描述的操作中的一些操作可以被替換或消除。在以下實施例中可利用與參照圖1A至圖5所述的以上實施例相同或相似的材料、配置、尺寸及/或製程，且可省略其詳細說明。
如圖6A所示，下金屬佈線213形成在基底201上方的第一層間介電層210中。在一些實施例中，通孔接觸窗207位於下金屬佈線213的下方。然後，如圖6B所示，在圖6A的結構上形成作為蝕刻停止層的第一絕緣層220，並且在第一絕緣層220上形成第二層間介電層225。另外，如圖6B所示，藉由使用一個或多個微影和蝕刻操作形成通孔接觸窗開口222以暴露下金屬佈線213的上表面。隨後，如圖6C所示，形成包括層215和217的通孔接觸窗219。進行例如CVD、PVD（包括濺鍍）、ALD、電化學鍍以及/或電鍍的一個或多個膜形成操作，並且進行如CMP的平坦化操作，以製造通孔接觸窗219。
然後，如圖7A所示，依次形成用於底電極254的第一導電層254A、用於MTJ膜堆疊255的堆疊層255A以及用於頂電極256的第二導電層256A。在一些實施例中，在第二導電層256A上還形成了用於硬罩幕的層300。
如圖7B所示，藉由使用一個或多個微影和蝕刻操作，將圖7A中所示的膜堆疊圖案化為包括底電極254、MTJ膜堆疊255以及頂電極256的MRAM單元結構。在一些實施例中，在圖案化第二導電層256A、堆疊層255A以及第一導電層254A之後，第二層間介電層225被部分地凹陷。在一些實施例中，凹陷的量D1為約1奈米至約30奈米的範圍內。
隨後，如圖8A所示，形成第一絕緣蓋層227以覆蓋MRAM單元結構。第一絕緣蓋層227可藉由CVD、PVD或ALD或任何其他合適的膜沉積方法來形成。在一些實施例中，第一絕緣蓋層227由CVD、PVD或ALD在低於約150℃的低溫範圍（例如約100℃至約150℃）形成。由於第一絕緣層蓋層227是直接形成在MTJ膜堆疊255上，因此，當在較高的溫度（例如是約200℃至約300℃（或更高）的範圍內）下形成第一絕緣蓋層227時，所述膜形成製程可能導致MTJ膜堆疊255損壞。如圖8A所示，第一絕緣蓋層227是共形地形成的。
然後，如圖8B所示，形成第二絕緣蓋層280以覆蓋MRAM單元結構。第二絕緣蓋層280可以通過CVD、PVD或ALD或任何其他合適的膜沉積方法形成。如圖8B所示，第二絕緣蓋層280是共形地形成的。如上所述，在一些實施例中，第二絕緣蓋層280包括鋁基絕緣材料。可以藉由以下操作來形成例如AlO（Al2 O3 ）、AlN、AlC、AlOC以及AlON的鋁基絕緣材料。首先，在第一絕緣蓋層227上形成鋁層。鋁層可例如是由金屬有機化學氣相沉積（metal-organic CVD，MOCVD）或使用三甲基鋁（tri-methyl-aluminum，TMA）的ALD所形成。然後，對鋁層進行使用NH3 、CO2 及/或CO氣體的電漿處理，以將所述鋁層轉變為AlO、AlN、AlC、AlOC或AlON。經電漿處理的鋁層中的Al、O、C及/或N的濃度（特別是沿著垂直方向）並不均勻。AlON層可以由AlO和AlN的兩層所構成。在一些實施例中，厚度小於約1奈米的鋁薄層保留在層的底部。亦可採用使用氧化溶液以化學氧化所述鋁層的方法。在一些實施例中，AlO、AlOC、AlC、AlN及/或AlON層可以藉由CVD、PVD或ALD或其他合適的方法並使用適當的源氣體直接形成。在一些實施例中，第二絕緣蓋層280可由CVD、PVD或ALD在約300℃至約450℃的溫度範圍內形成。儘管可以使用低形成溫度（例如低於300℃），但由於第一絕緣蓋層227已被形成並覆蓋MTJ膜堆疊255，因此高形成溫度（約300℃至約450℃）也可能不會損壞MTJ膜堆疊255。
接下來，如圖9A所示，形成用於第三層間介電層230的介電材料層230A，以完全覆蓋第二絕緣蓋層280。在一些實施例中，，如圖9B所示對介電材料層230A進行回蝕刻操作，然後進行CMP操作。由於第二絕緣蓋層280與第三層間介電層230之間的CMP操作的選擇性高，所以CMP操作可以利用第二絕緣蓋層280作為停止層。當CMP操作停止在第二絕緣蓋層280的上表面時，可以防止第三層間介電層230的過度蝕刻，並由此在一些實施例中，使得MRAM單元結構上方的第二絕緣蓋層280的上表面與第三層間介電層230的上表面實質上齊平。
隨後，如圖10A所示，在圖9B的結構上形成包括第一介電層235、第二介電層237以及第三介電層240的第四層間介電層。第四層間介電層的介電層可以藉由CVD、PVD或ALD或其他合適的膜形成方法來形成。在一些實施例中，雖然可以採用任何可接受的製程，但第三介電層240是藉由例如CVD、FCVD或旋塗玻璃製程等製程所形成的。隨後，進行例如化學機械研磨（CMP）及/或回蝕刻製程或其類似製程的平坦化製程。
然後，如圖10B所示，藉由使用一個或多個微影和蝕刻操作來形成接觸窗開口242。由於第二絕緣蓋層280與第四層間介電層之間的蝕刻操作的選擇性高，所以蝕刻操作可以利用第二絕緣蓋層280作為蝕刻停止層。
接著，如圖11A和圖11B所示，藉由乾式及/或濕式蝕刻移除部分第二絕緣蓋層280與部分第一絕緣蓋層227，從而暴露頂電極256。在一些實施例中，部分第二絕緣蓋層280被移除，然後部分第一絕緣蓋層227亦被移除。在一些實施例中，使用了一個或多個濕式蝕刻操作。在一些實施例中，進行濕式蝕刻操作以移除第二絕緣蓋層280，並進行乾式蝕刻操作以移除第一絕緣蓋層227。如上所述，由於第二絕緣蓋層280的製造溫度高於第一絕緣蓋層227的製造溫度，因此，在乾式蝕刻操作中第二絕緣蓋層280為「硬」層。因此，使用濕式蝕刻來移除第二絕緣蓋層280是有利的。相反地，第一絕緣蓋層227是在低溫下所製造的，因此在乾式蝕刻操作中第一絕緣蓋層227是「軟」層。因此，可以利用乾式蝕刻操作來移除第一絕緣蓋層227，並抑制對頂電極256的損壞。在其他實施例中，亦可進行濕式蝕刻操作以移除第一絕緣蓋層227。藉由使用濕式蝕刻，可以抑制對MTJ膜堆疊255的損壞。
隨後，如圖11B所示，將導電材料填入接觸窗開口242，以形成導電接觸窗245，其接觸經暴露的頂電極256。在一些實施例中，在第一絕緣蓋層及/或第二絕緣蓋層的蝕刻過程中，第三層間介電層230及/或第一介電層235也被輕微地側向蝕刻。如圖11C所示，當第三層間介電層230被側向蝕刻時，如圖11D所示，導電接觸窗245的底部具有比上部更寬的寬度。在一些實施例中，第三層間介電層230的側向蝕刻的量為約1奈米至約2奈米的範圍內。當第一介電層235被側向蝕刻時，如圖11E所示，導電接觸窗245在其側面上具有突出部分，如圖11F所示。在一些實施例中，第一介電層235的側向蝕刻的量為約1奈米至約2奈米的範圍內。
應了解，圖11B所示的元件經過進一步的半導體製程以形成內連線金屬層、介電層、鈍化層等各種特徵。
圖12A和圖12B示出了根據本揭露的另一實施例的包括MRAM的半導體元件的依序製造過程的各個階段。在以下實施例中可利用與參照圖1A至圖11B所述的以上實施例相同或相似的材料、配置、尺寸及/或製程，且可省略其詳細說明。
在圖11A中，頂電極256的上表面與第一絕緣蓋層227和第二絕緣蓋層280的上表面實質上齊平。在圖12A和圖12B所示的實施例中，頂電極256的上表面與第一絕緣蓋層227和第二絕緣蓋層280的上表面中的至少一者不齊平。在一些實施例中，頂電極256的上表面高於第一絕緣蓋層227和第二絕緣蓋層280的上表面。此結構可藉由對頂電極256的上表面下方的第一絕緣蓋層227過度刻蝕來獲得。換言之，頂電極256的上表面的垂直水平高度高於第一絕緣蓋層227的上表面的垂直水平高度並高於第二絕緣蓋層280的上表面的垂直水平高度，所述垂直水平高度是從基底測量。在一些實施例中，頂電極256的上表面與第一絕緣蓋層227的上表面之間的差距D2大於0奈米且小於約20奈米。在其他實施例中，差距D2大於0奈米且小於約10奈米。在一些實施例中，在頂電極256的上表面與第二絕緣蓋層280的上表面之間的差距D3大於0奈米且小於約10奈米。在其他實施例中，差距D3大於0奈米且小於約5奈米。在一些實施例中，D3小於D2。在一些實施例中，D3等於或大於D2。此外，在一些實施例中，第一絕緣蓋層227的上表面與MTJ膜堆疊255與頂電極256之間的界面之間的差距D4大於10奈米。在其他實施例中，差距D4為大於20奈米，其中D2加上D4等於頂電極256的厚度。換言之，MTJ膜堆疊255的側壁被第一絕緣蓋層227完全覆蓋。
圖13A和圖13B示出了根據本揭露的另一實施例的包括MRAM的半導體元件的依序製造過程的各個階段。在以下實施例中可利用與參照圖1A至圖12B所述的以上實施例相同或相似的材料、配置、尺寸及/或製程，且可省略其詳細說明。
類似於圖12A和圖12B，在圖13A和圖13B所示的實施例中，頂電極256的上表面與第一絕緣蓋層227和第二絕緣蓋層280的上表面中的至少一者不齊平。
在一些實施例中，頂電極256的上表面高於第一絕緣蓋層227的上表面，並低於第二絕緣蓋層280的上表面。換言之，頂電極256的上表面的垂直水平高度高於第一絕緣蓋層227的上表面的垂直水平高度，並低於第二絕緣蓋層280的上表面的垂直水平高度，其中所述垂直水平高度是從基底測量。在一些實施例中，頂電極256的上表面與第一絕緣蓋層227的上表面之間的差距D2大於0奈米且小於約20奈米。在其他實施例中，差距D2大於0奈米且小於約10奈米。在一些實施例中，頂電極256的上表面與第二絕緣蓋層280的上表面之間的差距D5大於0奈米且小於約15奈米。在其他實施例中，差距D5大於0奈米且小於約5奈米。此外，在一些實施例中，第一絕緣蓋層227的上表面與MTJ膜堆疊255與頂電極256之間的界面之間的差距D4大於10奈米。在其他實施例中，差距D4大於20奈米，其中D2加上D4等於頂電極256的厚度。換言之，MTJ膜堆疊255的側壁被第一絕緣蓋層227完全覆蓋。
圖14A和圖14B示出了根據本揭露的另一實施例的包括MRAM的半導體元件的依序製造過程的各個階段。在以下實施例中可利用與參照圖1A至圖13B所述的以上實施例相同或相似的材料、配置、尺寸及/或製程，且可省略其詳細說明。
當第二絕緣蓋層280被過度蝕刻時，第二絕緣蓋層280的上表面低於頂電極256和第一絕緣蓋層227的上表面中的至少一者。
應該理解的是，並非所有的優點都必須在本文中討論，對於所有的實施例或示例皆不需要特別的優點，且其他實施例或示例可提供不同的優點。
舉例來說，在本揭露中，藉由使用由不同材料所製成的第一絕緣蓋層和第二絕緣蓋層，可以選擇性地移除層，從而防止對MTJ膜堆疊的損壞。
根據本揭露的一種態樣，在半導體元件的製造方法中，形成磁性隨機存取記憶體（MRAM）單元結構。MRAM單元結構包括底電極、磁性穿隧接面（MTJ）堆疊以及頂電極。在MRAM單元結構上形成第一絕緣蓋層。在第一絕緣蓋層上形成第二絕緣蓋層。形成層間介電（ILD）層。在層間介電層中形成接觸窗開口，從而暴露出第二絕緣蓋層。移除部分第二絕緣蓋層與部分第一絕緣蓋層，從而暴露出頂電極。在接觸窗開口中形成導電層，以與頂電極接觸。在一個或多個上述與下述實施例中，第一絕緣蓋層由氮化物基絕緣材料所製成，而第二絕緣蓋層由鋁基絕緣材料所製成，所述鋁基絕緣材料與所述氮化物基絕緣材料不同。在一個或多個上述與下述實施例中，所述氮化物基絕緣材料選自由SiN、SiON以及SiOCN所組成的群組中的一個或多個。在一個或多個上述與下述實施例中，所述氮化物基絕緣材料在100℃至150℃的溫度範圍內形成。在一個或多個上述與下述實施例中，所述鋁基絕緣材料選自由氧化鋁、氮化鋁、氮氧化鋁、碳化鋁以及碳氧化鋁所組成的群組中的一個或多個。在一個或多個上述與下述實施例中，所述鋁基絕緣材料在300℃至450℃的溫度範圍內形成。在一個或多個上述與下述實施例中，所述第一絕緣蓋層厚於所述第二絕緣蓋層。在一個或多個上述與下述實施例中，層間介電層包括底層間介電層與上層間介電層，並且所述接觸窗開口是藉由蝕刻所述上層間介電層而形成。在一個或多個上述與下述實施例中，上層間介電層包括兩個或更多個介電層。在一個或多個上述與下述實施例中，形成層間介電層包括：在所述第二絕緣蓋層上形成用於所述底層間介電層的介電材料；平坦化所述介電材料，以暴露所述第二絕緣蓋層，從而形成所述底層間介電層；以及在所述底層間介電層與所述第二絕緣蓋層上形成所述兩個或更多個介電層。在一個或多個上述與下述實施例中，在移除部分所述第二絕緣蓋層與部分所述第一絕緣蓋層之後，所述頂電極的上表面的垂直水平高度高於所述第一絕緣蓋層的上表面的垂直水平高度。在一個或多個上述與下述實施例中，在移除部分所述第二絕緣蓋層與部分所述第一絕緣蓋層之後，所述第二絕緣蓋層的上表面的垂直水平高度高於所述第一絕緣蓋層的所述上表面的所述垂直水平高度。在一個或多個上述與下述實施例中，在移除部分所述第二絕緣蓋層與部分所述第一絕緣蓋層之後，所述第二絕緣蓋層的上表面的垂直水平高度高於所述頂電極的所述上表面的所述垂直水平高度。
根據本揭露的另一種態樣，在半導體元件的製造方法中，所述半導體元件包括磁性隨機存取記憶體（MRAM）單元。在所述方法中，在第一層間介電（ILD）層上形成第一導電層。在所述第一導電層上形成用於磁性穿隧接面（MTJ）堆疊的堆疊層。在所述堆疊層上形成第二導電層。圖案化所述第二導電層、所述堆疊層以及所述第一導電層，從而形成MRAM單元結構。所述MRAM單元結構包括由所述第一導電層所形成的底電極、所述磁性穿隧接面（MTJ）堆疊以及由所述第二導電層所形成的頂電極。在所述MRAM單元結構上形成第一絕緣蓋層。在所述第一絕緣蓋層上形成第二絕緣蓋層。形成第二層間介電層。在所述第二層間介電層中形成接觸窗開口，從而暴露出所述第二絕緣蓋層。移除部分所述第二絕緣蓋層與部分所述第一絕緣蓋層，從而暴露出所述頂電極。在所述接觸窗開口中形成第三導電層，以與所述頂電極接觸。在一個或多個上述與下述實施例中，在圖案化所述第二導電層、所述堆疊層以及所述第一導電層之後，所述第一層間介電層部分地凹陷。在一個或多個上述與下述實施例中，所述第一絕緣蓋層的底部位於所述底電極的底部的下方。在一個或多個上述與下述實施例中，第一絕緣蓋層由SiN所製成。在一個或多個上述與下述實施例中，所述接觸窗開口的側面包括側向蝕刻部分。在一個或多個上述與下述實施例中，所述第一絕緣蓋層在100ºC至150ºC的溫度範圍內形成。在一個或多個上述與下述實施例中，所述第二絕緣蓋層是由選自由氧化鋁、氮化鋁、氮氧化鋁、碳化鋁以及碳氧化鋁所組成的群組中的一個或多個所製成。
根據本揭露的另一態樣，在半導體元件的製造方法中，形成磁性隨機存取記憶體（MRAM）單元結構。MRAM單元結構包括底電極、磁性穿隧接面（MTJ）堆疊以及頂電極。在MRAM單元結構上形成第一絕緣蓋層。在第一絕緣蓋層上形成第二絕緣蓋層。形成介電材料以完全覆蓋第二絕緣蓋層。對介電材料進行化學機械研磨操作，以暴露出MRAM單元結構上方的部分第二絕緣蓋層，而不暴露第一絕緣蓋層。在第二絕緣蓋層和介電材料上形成層間介電（ILD）層。在層間介電層中形成接觸窗開口，從而暴露出第二絕緣蓋層。移除部分第二絕緣蓋層與部分第一絕緣蓋層，從而暴露出頂電極。在接觸窗開口中形成導電層，以與頂電極接觸。
根據本揭露的一個態樣，半導體元件包括磁性隨機存取記憶體（MRAM）單元。所述半導體元件包括：配置在基底上的磁性隨機存取記憶體（MRAM）單元結構，其中MRAM單元結構包括底電極、磁性穿隧接面（MTJ）堆疊以及頂電極；覆蓋所述MRAM單元結構的側壁的第一絕緣蓋層；配置在所述第一絕緣蓋層上的第二絕緣蓋層；介電層；以及與頂電極接觸的導電接觸窗。第一絕緣蓋層由氮化物基絕緣材料所製成，第二絕緣蓋層由鋁基絕緣材料所製成，所述鋁基絕緣材料與所述氮化物基絕緣材料不同。在一個或多個上述與下述實施例中，所述氮化物基絕緣材料選自由SiN、SiON以及SiOCN所組成的群組中的一個或多個。在一個或多個上述與下述實施例中，所述鋁基絕緣材料選自由氧化鋁、氮化鋁、氮氧化鋁、碳化鋁以及碳氧化鋁所組成的群組中的一個或多個。在一個或多個上述與下述實施例中，所述氮化物基絕緣材料由SiN所製成，而所述鋁基絕緣材料選自由氧化鋁、氮化鋁以及氮氧化鋁所組成的群組中的一個。在一個或多個上述與下述實施例中，第一絕緣蓋層厚於第二絕緣蓋層。在一個或多個上述與下述實施例中，介電層包括多層，且導電接觸窗穿過所述多層。在一個或多個上述與下述實施例中，從基底開始測量的頂電極的上表面的垂直水平高度高於從基底開始測量的第一絕緣蓋層的上表面的垂直水平高度。在一個或多個上述與下述實施例中，從基底開始測量的第二絕緣蓋層的上表面的垂直水平高度高於從基底開始測量的第一絕緣蓋層的上表面的垂直水平高度。在一個或多個上述與下述實施例中，從基底開始測量的第二絕緣蓋層的上表面的垂直水平高度高於從基底開始測量的頂電極的上表面的垂直水平高度。在一個或多個上述與下述實施例中，MRAM單元結構具有較小的頂部寬度與較大的底部寬度的錐形橫截面。
根據本揭露的另一態樣，半導體元件包括磁性隨機存取記憶體（MRAM）單元。所述半導體元件包括：配置在基底上的磁性隨機存取記憶體（MRAM）單元結構，其中各MRAM單元結構包括底電極、磁性穿隧接面（MTJ）堆疊以及頂電極；覆蓋各MRAM單元結構的側壁的第一絕緣蓋層；配置在第一絕緣蓋層上的第二絕緣蓋層；填入相鄰MRAM單元結構之間的空間的底介電層；設置在底介電層上的上介電層；以及與各MRAM單元結構的頂電極接觸的導電接觸窗。第一絕緣蓋層由氮化物基絕緣材料所製成，第二絕緣蓋層由鋁基絕緣材料所製成，所述鋁基絕緣材料與所述氮化物基絕緣材料不同。在一個或多個上述與下述實施例中，所述氮化物基絕緣材料選自由SiN、SiON以及SiOCN所組成的群組中的一個或多個。在一個或多個上述與下述實施例中，所述鋁基絕緣材料選自由氧化鋁、氮化鋁以及氮氧化鋁所組成的群組中的一個或多個。在一個或多個上述與下述實施例中，第一絕緣蓋層厚於第二絕緣蓋層。在一個或多個上述與下述實施例中，上介電層包括多層，且導電接觸窗穿過所述多層。在一個或多個上述與下述實施例中，從基底開始測量的頂電極的上表面的垂直水平高度高於從基底開始測量的第一絕緣蓋層的上表面的垂直水平高度。在一個或多個上述與下述實施例中，從基底開始測量的第二絕緣蓋層的上表面的垂直水平高度高於從基底開始測量的第一絕緣蓋層的上表面的垂直水平高度。在一個或多個上述與下述實施例中，從基底開始測量的第二絕緣蓋層的上表面的垂直水平高度高於從基底開始測量的頂電極的上表面的垂直水平高度。在一個或多個上述與下述實施例中，各MRAM單元結構具有較小的頂部寬度與較大的底部寬度的錐形橫截面。
根據本揭露的另一態樣，半導體元件包括磁性隨機存取記憶體（MRAM）單元。半導體元件包括配置在基底上的第一層間介電（ILD）層、配置在第一層間介電層中的通孔接觸窗、與通孔接觸窗接觸的磁性隨機存取記憶體（MRAM）單元結構，其中MRAM單元結構包括底電極、磁性穿隧接面（MTJ）堆疊以及頂電極。半導體元件還包括覆蓋MRAM單元結構的側壁的第一絕緣蓋層、配置在第一絕緣蓋層上的第二絕緣蓋層、介電層以及與頂電極接觸的導電接觸窗。第一絕緣蓋層由氮化物基絕緣材料所製成，第二絕緣蓋層由鋁基絕緣材料所製成，所述鋁基絕緣材料與所述氮化物基絕緣材料不同。
以上概述若干實施例的特徵，以使得本領域的技術人員可較好地理解本揭露內容的態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入之實施例的相同目的且/或達成相同優點的其他方法及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露內容之精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇之情況下在本文中作出各種改變、替代及更改。
10‧‧‧固定磁性層
15‧‧‧穿隧阻障層
20‧‧‧自由磁性層
30‧‧‧電流源
50‧‧‧磁性穿隧接面（MTJ）磁性隨機存取記憶體（MRAM）陣列
100‧‧‧磁性穿隧接面（MTJ）膜堆疊
101‧‧‧磁性穿隧接面（MTJ）功能層
110‧‧‧第一電極層
115‧‧‧晶種層
120‧‧‧第一固定磁性層
1201、1202‧‧‧層
125‧‧‧反鐵磁層
130‧‧‧第二固定磁性層
1301、1302、1303、1304‧‧‧層
135‧‧‧穿隧阻障層
140‧‧‧自由磁性層
1401、1402、1403‧‧‧層
145‧‧‧頂蓋層
150‧‧‧擴散阻擋層
152‧‧‧製程保護層
155‧‧‧第二電極層
201‧‧‧基底
207‧‧‧通孔接觸窗
210‧‧‧第一層間介電（ILD）層
213‧‧‧下金屬佈線
215‧‧‧襯層
217‧‧‧主體層
219‧‧‧通孔接觸窗
220‧‧‧第一絕緣層
222、242‧‧‧接觸窗開口
225‧‧‧第二層間介電層
227‧‧‧第一絕緣蓋層
230‧‧‧第三層間介電層
230A‧‧‧介電材料層
235‧‧‧第一介電層
237‧‧‧第二介電層
240‧‧‧第三介電層
245‧‧‧導電接觸窗
254‧‧‧底電極
254A‧‧‧第一導電層
255‧‧‧磁性穿隧接面（MTJ）膜堆疊
255A‧‧‧堆疊層
256‧‧‧頂電極
256A‧‧‧第二導電層
280‧‧‧第二絕緣蓋層
300‧‧‧層
AR‧‧‧主動區
BL、BLn、BLn+1、BLn+2‧‧‧位元線
D1‧‧‧量
D2、D3、D4、D5‧‧‧差距
G‧‧‧閘極
M1、M2、M3‧‧‧金屬層
Mc‧‧‧磁性穿隧接面（MTJ）單元
Mx‧‧‧下金屬層
My‧‧‧上金屬層
SL‧‧‧源極線
SLn、SLn+1及SLn+2‧‧‧固定電位線
SW‧‧‧開關元件
T1、T2‧‧‧厚度
Tr‧‧‧電晶體
WL、WL1、WLm‧‧‧字元線
當結合附圖閱讀時，自以下實施方式最佳地理解本發明之態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增加或縮減各種特徵之尺寸。
圖1A是根據本揭露實施例的MTJ MRAM單元的示意圖。
圖1B是根據本揭露實施例的MTJ膜堆疊的剖面示意圖。
圖2A、圖2B以及圖2C是根據本揭露實施例的MTJ膜堆疊的磁性層的剖面示意圖。
圖3A和圖3B示出了MTJ膜堆疊的操作。
圖3C和圖3D示出了MTJ膜堆疊的操作。
圖4A示出了MTJ MRAM的電路示意圖、圖4B示出了MTJ MRAM的記憶單元的示意性透視圖，且圖4C示出了MTJ MRAM的記憶單元佈局。
圖5示出了根據本揭露實施例的包括MRAM的半導體元件的剖面示意圖。
圖6A、圖6B以及圖6C示出了根據本揭露實施例的包括MRAM的半導體元件的依序製造過程的各個階段。
圖7A和圖7B示出了根據本揭露實施例的包括MRAM的半導體元件的依序製造過程的各個階段。
圖8A和圖8B示出了根據本揭露實施例的包括MRAM的半導體元件的依序製造過程的各個階段。
圖9A和圖9B示出了根據本揭露實施例的包括MRAM的半導體元件的依序製造過程的各個階段。
圖10A和圖10B示出了根據本揭露實施例的包括MRAM的半導體元件的依序製造過程的各個階段。
圖11A和圖11B示出了根據本揭露實施例的包括MRAM的半導體元件的依序製造過程的各個階段。
圖11C和圖11D示出了根據本揭露的另一實施例的包括MRAM的半導體元件的依序製造過程的各個階段。
圖11E和圖11F示出了根據本揭露的另一實施例的包括MRAM的半導體元件的依序製造過程的各個階段。
圖12A和圖12B示出了根據本揭露的另一實施例的包括MRAM的半導體元件的依序製造過程的各個階段。
圖13A和圖13B示出了根據本揭露的另一實施例的包括MRAM的半導體元件的依序製造過程的各個階段。
圖14A和圖14B示出了根據本揭露的另一實施例的包括MRAM的半導體元件的依序製造過程的各個階段。

Claims (20)

  1. 一種半導體元件的製造方法，包括： 形成磁性隨機存取記憶體（MRAM）單元結構，其包括底電極、磁性穿隧接面（MTJ）堆疊以及頂電極； 在所述MRAM單元結構上形成第一絕緣蓋層； 在所述第一絕緣蓋層上形成第二絕緣蓋層； 形成層間介電（ILD）層； 在所述層間介電層中形成接觸窗開口，從而暴露出所述第二絕緣蓋層； 移除部分所述第二絕緣蓋層與部分所述第一絕緣蓋層，從而暴露出所述頂電極；以及 在所述接觸窗開口中形成導電層，以與所述頂電極接觸。
  2. 如申請專利範圍第1項所述的半導體元件的製造方法，其中 所述第一絕緣蓋層由氮化物基絕緣材料所製成，且 所述第二絕緣蓋層由鋁基絕緣材料所製成，所述鋁基絕緣材料與所述氮化物基絕緣材料不同。
  3. 如申請專利範圍第2項所述的半導體元件的製造方法，其中所述氮化物基絕緣材料選自由SiN、SiON、SiCN以及SiOCN所組成的群組中的一個或多個。
  4. 如申請專利範圍第3項所述的半導體元件的製造方法，其中所述氮化物基絕緣材料在100℃至150℃的溫度範圍內形成。
  5. 如申請專利範圍第2項所述的半導體元件的製造方法，其中所述鋁基絕緣材料選自由氧化鋁、氮化鋁、氮氧化鋁、碳化鋁以及碳氧化鋁所組成的群組中的一個或多個。
  6. 如申請專利範圍第5項所述的半導體元件的製造方法，其中所述鋁基絕緣材料在300℃至450℃的溫度範圍內形成。
  7. 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述第一絕緣蓋層厚於所述第二絕緣蓋層。
  8. 如申請專利範圍第1項所述的半導體元件的製造方法，其中 所述層間介電層包括底層間介電層與上層間介電層，且 所述接觸窗開口是藉由蝕刻所述上層間介電層而形成。
  9. 如申請專利範圍第8項所述的半導體元件的製造方法，其中所述上層間介電層包括兩個或更多個介電層。
  10. 如申請專利範圍第9項所述的半導體元件的製造方法，其中所述形成所述層間介電層包括： 在所述第二絕緣蓋層上形成用於所述底層間介電層的介電材料； 平坦化所述介電材料，以暴露所述第二絕緣蓋層，從而形成所述底層間介電層；以及 在所述底層間介電層與所述第二絕緣蓋層上形成所述兩個或更多個介電層。
  11. 如申請專利範圍第1項所述的半導體元件的製造方法，其中在移除部分所述第二絕緣蓋層與部分所述第一絕緣蓋層之後，所述頂電極的上表面的垂直水平高度高於所述第一絕緣蓋層的上表面的垂直水平高度。
  12. 如申請專利範圍第11項所述的半導體元件的製造方法，其中在移除部分所述第二絕緣蓋層與部分所述第一絕緣蓋層之後，所述第二絕緣蓋層的上表面的垂直水平高度高於所述第一絕緣蓋層的所述上表面的所述垂直水平高度。
  13. 如申請專利範圍第11項所述的半導體元件的製造方法，其中在移除部分所述第二絕緣蓋層與部分所述第一絕緣蓋層之後，所述第二絕緣蓋層的上表面的垂直水平高度高於所述頂電極的所述上表面的所述垂直水平高度。
  14. 一種包括磁性隨機存取記憶體（MRAM）單元的半導體元件的製造方法，包括： 在第一層間介電（ILD）層上形成第一導電層； 在所述第一導電層上形成用於磁性穿隧接面（MTJ）堆疊的堆疊層； 在所述堆疊層上形成第二導電層； 圖案化所述第二導電層、所述堆疊層以及所述第一導電層，從而形成MRAM單元結構，其包括由所述第一導電層所形成的底電極、所述磁性穿隧接面（MTJ）堆疊以及由所述第二導電層所形成的頂電極； 在所述MRAM單元結構上形成第一絕緣蓋層； 在所述第一絕緣蓋層上形成第二絕緣蓋層； 形成第二層間介電層； 在所述第二層間介電層中形成接觸窗開口，從而暴露出所述第二絕緣蓋層； 移除部分所述第二絕緣蓋層與部分所述第一絕緣蓋層，從而暴露出所述頂電極；以及 在所述接觸窗開口中形成第三導電層，以與所述頂電極接觸。
  15. 如申請專利範圍第14項所述的包括MRAM單元的半導體元件的製造方法，其中在圖案化所述第二導電層、所述堆疊層以及所述第一導電層之後，所述第一層間介電層部分地凹陷。
  16. 如申請專利範圍第15項所述的包括MRAM單元的半導體元件的製造方法，其中所述第一絕緣蓋層的底部位於所述底電極的底部的下方。
  17. 如申請專利範圍第14項所述的包括MRAM單元的半導體元件的製造方法，其中所述接觸窗開口的側面包括側向蝕刻部分。
  18. 如申請專利範圍第17項所述的包括MRAM單元的半導體元件的製造方法，其中所述第一絕緣蓋層在100ºC至150ºC的溫度範圍內形成。
  19. 如申請專利範圍第17項所述的包括MRAM單元的半導體元件的製造方法，其中所述第二絕緣蓋層是由選自由氧化鋁、氮化鋁、氮氧化鋁、碳化鋁以及碳氧化鋁所組成的群組中的一個或多個所製成。
  20. 一種包括磁性隨機存取記憶體（MRAM）單元的半導體元件，包括： 磁性隨機存取記憶體（MRAM）單元結構，配置在基底上，所述MRAM單元結構包括底電極、磁性穿隧接面（MTJ）堆疊以及頂電極； 第一絕緣蓋層，覆蓋所述MRAM單元結構的側壁； 第二絕緣蓋層，配置在所述第一絕緣蓋層上； 介電層；以及 導電接觸窗，與所述頂電極接觸，其中： 所述第一絕緣蓋層由氮化物基絕緣材料所製成，且 所述第二絕緣蓋層由鋁基絕緣材料所製成，所述鋁基絕緣材料與所述氮化物基絕緣材料不同。
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