KR20210017001A - 자기 저항 메모리 소자의 제조 방법 - Google Patents

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Abstract

자기 저항 메모리 소자의 제조에서, 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성한다. 그리고, 실리콘 소오스 가스, 수소를 포함하지 않는 질소 소오스 가스 및 해리 가스를 사용하여 플라즈마를 이용한 화학 기상 증착 공정을 수행함으로써, 상기 메모리 구조물의 표면을 덮는 실리콘 질화물을 포함하는 보호막을 형성한다. 상기 보호막을 형성하는 동안 자기 접합 구조물의 손상이 억제되어, 자기 저항 메모리 소자의 특성이 향상될 수 있다.

Description

자기 저항 메모리 소자의 제조 방법{METHODS OF MANUFACTURING A MAGNETORESISTIVE RANDOM ACCESS DEVICE}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM) 소자 및 그 제조 방법에 관한 것이다.
자기 저항 메모리 소자의 각 셀 내에는 하부 전극, MTJ 구조물 및 상부 전극이 순차적으로 적층된 셀 구조물을 포함한다. 또한, 상기 셀 구조물 표면에는 상기 셀 구조물을 보호하기 위한 보호막이 구비될 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 자기 저항 메모리 소자의 제조 방법을 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법으로, 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성한다. 그리고, 실리콘 소오스 가스, 수소를 포함하지 않는 질소 소오스 가스 및 해리 가스를 사용하여 플라즈마를 이용한 화학 기상 증착 공정을 수행함으로써, 상기 메모리 구조물의 표면을 덮는 실리콘 질화물을 포함하는 보호막을 형성한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법으로, 기판 상에, 게이트, 제1 불순물 영역 및 제2 불순물 영역을 포함하는 트랜지스터를 형성한다. 상기 트랜지스터의 제1 불순물 영역과 전기적으로 연결되는 소스 라인을 형성한다. 상기 트랜지스터의 제2 불순물 영역과 전기적으로 연결되고, 순차적으로 적층되는 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성한다. 실리콘 소오스 가스, 수소를 포함하지 않는 질소 소오스 가스 및 해리 가스를 사용하여 플라즈마를 이용한 화학 기상 증착 공정을 수행함으로써, 상기 메모리 구조물의 표면을 덮는 실리콘 질화물을 포함하는 보호막을 형성한다. 상기 메모리 구조물 상에 상기 메모리 구조물의 상부 전극과 전기적으로 연결되는 비트 라인을 형성한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법으로, 상기 기판 상에, 하부 전극막, MTJ 막, 상부 전극막을 순차적으로 형성한다. 상기 상부 전극막, MTJ 막 및 하부 전극막의 일부분을 식각하여, 상기 기판 상에 상기 하부 전극, 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성한다. 상기 기판을 증착 챔버 내에 로딩한다. 상기 증착 챔버 내에 실리콘 소오스 가스, 수소를 포함하지 않는 질소 소오스 가스 및 해리 가스를 유입하고, RF 파워가 주기적으로 펄스로 인가되어 플라즈마를 생성시켜, 상기 메모리 구조물의 표면을 덮는 실리콘 질화물을 포함하는 보호막을 형성한다.
예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조에서, 상기 하부 전극, MTJ 구조물 및 상부 전극이 순차적으로 적층된 메모리 구조물의 표면에 수소를 포함하지 않는 질소 소오스 가스를 증착 가스로 사용한 PE-CVD 공정으로 보호막이 형성될 수 있다. 따라서, 따라서, 상기 메모리 구조물의 표면에 데미지의 발생이 감소되면서 상기 메모리 구조물을 효과적으로 보호할 수 있다.
도 1 내지 도 5는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 식각 챔버 및 증착 챔버를 포함하는 공정 장치의 일 예를 나타내는 평면도이다.
도 7은 증착 공정에서 플라즈마 펄스를 나타내는 타이밍도이다.
도 8 내지 도 12는 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 5는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 6은 식각 챔버 및 증착 챔버를 포함하는 공정 장치의 일 예를 나타내는 평면도이다. 도 7은 증착 공정에서 플라즈마 펄스를 나타내는 타이밍도이다.
도 1을 참조하면, 기판(100) 상에 제1 층간 절연막(102)을 형성하고, 상기 제1 층간 절연막(102)을 관통하여 기판(100) 상면과 접촉하는 콘택 플러그(104)를 형성한다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 예시적인 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
도시하지는 않았으나, 상기 기판(100) 상에는 각종 소자, 예를 들어, 워드 라인(word line), 트랜지스터, 다이오드, 소스/드레인 층, 소스 라인(source line), 배선 등이 더 형성될 수 있다.
상기 제1 층간 절연막(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 상기 제1 층간 절연막(102)은 화학 기상 증착 공정, 원자층 적층 공정 또는 스핀 코팅 공정 등을 통해 형성할 수 있다.
상기 콘택 플러그(104)는 상기 제1 층간 절연막(102)을 관통하여 기판(100) 상면을 노출시키는 콘택홀을 형성하고, 상기 콘택홀을 채우도록 도전막을 기판(100) 및 제1 층간 절연막(102) 상에 형성한 후, 상기 제1 층간 절연막(102) 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써 형성할 수 있다. 상기 콘택 플러그(104)는 베리어막 패턴 및 금속 패턴을 포함할 수 있다. 상기 베리어막 패턴은 예를들어, 티타늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다. 상기 금속 패턴은 예를들어, 텅스텐, 구리, 알루미늄 등을 포함할 수 있다. 일부 실시예에서, 상기 콘택 플러그(104)는 도핑된 폴리실리콘을 포함할 수도 있다. 상기 콘택 플러그(104)는 하부 전극 콘택으로 제공될 수 있다.
도 2를 참조하면, 상기 제1 층간 절연막(102) 및 콘택 플러그(104) 상에 순차적으로 하부 전극막(106), MTJ막(114) 및 상부 전극막(120)을 형성할 수 있다.
예시적인 실시예에서, 상기 하부 전극막(106)과 상기 MTJ막(114) 사이에 블록킹막(108), 접착막(110) 및 시드막(112)이 더 형성될 수 있다. 그러나, 상기 블록킹막(108), 접착막(110) 및 시드막(112)은 형성되지 않을 수도 있다.
상기 하부 전극막(106)은 금속 또는 금속 질화물을 사용하여 형성할 수 있다. 상기 하부 전극막(106)은 예를들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다. 상기 하부 전극막(106) 상에 베리어 금속막(도시안됨)을 더 포함할 수도 있다.
상기 블록킹막(108)은 예를 들어, 탄탈륨 붕화물, 티타늄 붕화물 등과 같은 금속 붕화물, 탄탈륨 붕질화물, 티타늄 붕질화물 등과 같은 금속 붕질화물, 혹은 탄탈륨 탄불붕화물(CFBTa)과 같은 금속 화합물을 포함할 수 있다. 상기 접착막(110)은 예를 들어, 탄탈륨, 티타늄 등과 같은 금속을 포함할 수 있다. 상기 시드막(112)은 예를 들어, 루테늄(Ru), 레늄(Re) 등과 같은 금속을 포함할 수 있다.
상기 MTJ막(114)은 고정막(114a), 터널 베리어막(114b), 자유막(114c)을 포함할 수 있다.
상기 고정막(114a)은 예를 들어, 코발트, 백금, 철, 니켈 등의 강자성체를 포함할 수 있다. 일 실시예에 있어서, 상기 고정막(114a)은 코발트와 백금의 합금(CoPt)을 포함하거나, 혹은 코발트 막 및 백금 막이 교대로 적층된 복합막 구조를 가질 수 있다.
상기 터널 베리어막(114b)은 예를 들어, 마그네슘 산화물 혹은 알루미늄 산화물을 포함할 수 있다.
상기 자유막(114c)은 예를 들어, 코발트, 백금, 철, 니켈 등의 강자성체를 포함할 수 있다.
예시적인 실시예에서, 상기 MTJ막(114)은 상기 고정막(114a), 터널 배리어막(114b) 및 자유막(114c) 중 적어도 하나는 복수개의 층으로 형성될 수도 있다.
일부 예시적인 실시예에서, 상기 MTJ막(114)은 순차적으로 적층된 자유막(114c), 터널 배리어막(114b), 및 고정막(114a)을 포함할 수도 있다.
상기 상부 전극막(120)은 하부의 MTJ막(114) 및 하부 전극막(106)을 식각하기 위한 하드 마스크막으로 제공될 수 있다.
상기 상부 전극막(120)은 금속 또는 금속 질화물을 사용하여 형성할 수 있다. 상기 상부 전극막(120)은 예를들어, 텅스텐, 티타늄, 탄탈륨, 철 등과 같은 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극막(120)은 텅스텐을 포함할 수 있다.
상기 각 하부 전극막(106), 블록킹막(108), 접착막(110), 시드막(112), MTJ막(114) 및 상부 전극막(120)은 예를 들어, 스퍼터링 공정, PVD 공정, CVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
도 3을 참조하면, 상기 상부 전극막(120) 상에 식각 마스크 패턴(도시안됨)을 형성하고, 상기 식각 마스크 패턴을 이용하여 상기 상부 전극막(120)을 식각하여 상부 전극(120a)을 형성한다. 상기 식각 마스크 패턴은 포토레지스트 패턴 또는 절연막 패턴을 포함할 수 있다.
상기 상부 전극(120a)을 식각 마스크로 이용하는 식각 공정을 통해 상기 MTJ막(114), 시드막(112), 접착막(110), 블록킹막(108) 및 하부 전극막(106)을 순차적으로 패터닝함으로써, 상기 콘택 플러그(104) 상에 순차적으로 적층된 하부 전극(106a), 블록킹 패턴(108a), 접착 패턴(110a), 시드 패턴(112a), MTJ 구조물(116) 및 상부 전극(120a)을 포함하는 메모리 구조물(130)을 형성할 수 있다.
상기 MTJ 구조물(116)은 고정막 패턴(116a), 터널 베리어 패턴(116b), 자유막 패턴(116c)이 적층된 구조를 가질 수 있다.
상기 식각 공정은 이온빔 식각(ion beam etching), 스퍼터(sputter) 식각 및 RF(radio-frequency) 식각과 같은 건식 식각 공정을 포함할 수 있다. 예시적인 일 실시예에 있어서, 상기 이온빔 식각 공정을 수행하면, 상기 상부 전극막(120), MTJ막(114), 시드막(112), 접착막(110), 블록킹막(108) 및 하부 전극막(106)을 효과적으로 식각할 수 있다.
상기 메모리 구조물(130)의 적층 구조는 예시적으로 설명한 상기 구조에 한정되지 않으며, 다양한 변형이 가능하다. 또한, 도 3에서는 상기 메모리 구조물(130)은 경사진 측벽을 가지고 있어서 단면이 사다리꼴의 형상을 가질 수 있다. 일부 예시적인 실시예에서, 상기 메모리 구조물(130)의 측벽은 수직 경사를 가질 수 있다.
예시적인 실시예에서, 도시되지는 않았지만, 상기 패터닝 공정에서 상기 메모리 구조물(130)의 양 측에 노출되는 제1 층간 절연막이 일부 제거될 수도 있다. 이 경우, 상기 메모리 구조물(130)의 양 측에 노출되는 제1 층간 절연막(102)의 상부면 높이가 다소 낮아질 수 있다.
도 4를 참조하면, 상기 제1 층간 절연막(102) 상에 상기 메모리 구조물(130)의 표면을 덮는 보호막(140)을 형성한다.
상기 보호막(140)은 플라즈마를 사용하는 화학 기상 증착(Chemical vapor deposition)방법을 통해 형성할 수 있다. 예를들어, 상기 보호막은 플라즈마 강화-화학 기상 증착 방법(Plasma enhanced-CVD)으로 형성할 수 있다. 상기 보호막(140)은 예를들어, 실리콘 질화물을 포함할 수 있다.
상기 보호막(140)은 상기 메모리 구조물(130)의 표면과 직접 접촉하므로, 상기 보호막(140)을 형성하는 공정에서 상기 메모리 구조물(130)에 플라즈마 데미지가 가해질 수 있다. 특히, 상기 메모리 구조물(130) 내에 포함되는 상기 MTJ 구조물(116)의 터널 베리어 패턴(116b), 자유막 패턴(116c)이 손상될 수 있고, 이 경우 상기 메모리 구조물(130)의 자성 특성이 변할 수 있다. 그러므로, 상기 보호막(140)은 상기 메모리 구조물(130)의 표면에 플라즈마 데미지의 발생이 감소되는 조건으로 형성될 수 있다.
상기 보호막(140)을 형성하기 위하여 사용되는 증착 가스는 실리콘 소오스 가스, 수소를 포함하지 않는 질소 소오스 가스 및 해리 가스를 포함할 수 있다.
예시적인 실시예에서, 상기 실리콘 소오스 가스는 SiH4, Si2H6, Si3H8, 또는 Si2H6를 포함할 수 있다. 예시적인 실시예에서, 상기 질소 소오스 가스는 N2를 포함할 수 있다. 예시적인 실시예에서, 상기 해리 가스는 헬륨, 아르곤 또는 네온과 같은 불활성 가스를 포함할 수 있다. 구체적인 예로, 상기 증착 가스는 SiH4, N2 및 헬륨을 사용할 수 있다.
상기 보호막(140)을 형성할 때, 질소 소오스 가스로써 수소를 포함하는 가스를 사용하는 경우 상기 수소에 의해 상기 MTJ 구조물(116)의 특성이 열화될 수 있다. 따라서, 상기 보호막(140)을 형성하기 위한 상기 질소 소오스 가스는 수소를 포함하지 않는 가스를 사용할 수 있다. 구체적인 예로, 상기 질소 소오스로써 NH3를 사용하지 않을 수 있다.
예시적인 실시예에서, 상기 질소 소오스 가스로써 N2를 사용하는 경우, 상기 N2가 분해되어 실리콘 질화물이 형성될 수 있도록 공정 조건들을 조절하여야 한다. 예를들어, 상기 N2의 분해를 위하여, 상기 해리 가스가 다량으로 유입되어야 한다.
예시적인 실시예에서, 상기 보호막(140)을 형성하는 공정에서, 실리콘 소오스 가스 및 질소 소오스 가스는 SiH4 및 N2를 각각 사용할 때, 상기 N2의 분해 에너지는 SiH4의 분해 에너지보다 높다. 그러므로, 상기 SiH4는 쉽게 분해되지만 N2의 분해는 용이하지 않을 수 있다. 즉, 상기 보호막(140)을 증착하는 공정 챔버 내에서 상기 SiH4에 비해 적은양의 N2가 분해되므로, 실리콘 질화물이 정상적으로 형성되지 않을 수 있다. 따라서, 상기 N2가 충분히 분해되어 실리콘 질화물이 형성될 수 있도록 상기 N2의 분해를 촉진하는 해리 가스가 다량 유입될 수 있다.
예시적인 실시예에서, 상기 해리 가스는 전체 증착 가스의 50% 내지90%의 유량을 가질 수 있다. 상기 해리 가스의 유량이 상기 전체 증착 가스의 50% 보다 작으면, 상기 N2가 충분히 분해되지 않을 수 있다. 상기 해리 가스의 전체 증착 가스의 유량이 90% 보다 많으면, 상대적으로 실리콘 소오스 가스 및 질소 소오스 가스의 유량이 작아서 막의 증착이 용이하지 않을 수 있다.
예시적인 실시예에서, 상기 보호막(140)을 형성하는 공정에서 N2 가스 유량은 상기 SiH4 가스 유량보다 매우 클 수 있다. 상기 N2 가스가 높은 분해 에너지를 가지므로, 상기 N2가스를 충분하게 유입하여야 실리콘 질화막이 정상적으로 형성될 수 있다. 상기 N2 가스 유량은 상기 SiH4 가스 유량의 3배 이상일 수 있다. 일 예로, 상기 N2 가스 유량은 상기 SiH4 가스 유량의 3배 내지 100배일 수 있다.
예시적인 실시예에서, 상기 SiH4 가스 유량은 전체 증착 가스의 10% 보다 작을 수 있으며, 예를들어, 상기 SiH4 가스 유량은 전체 증착 가스의 0.1% 내지 10%일 수 있다. 또한, 상기 N2 가스 유량은 전체 증착 가스의 50% 보다 작을 수 있으며, 예를들어, 상기 N2 가스 유량은 전체 증착 가스의 8%내지 49%일 수 있다.
예시적인 실시예에서, 상기 보호막(140)은 1Torr 내지 10Torr 범위 내의 압력하에서 형성될 수 있다. 바람직하게는, 상기 보호막은 1 내지 3 Torr 범위 내의 저압에서 형성될 수 있다. 이와 같이, 저압으로 증착 공정을 수행함으로써, 상기 보호막(140) 내에 수소 함량이 감소될 수 있다.
예시적인 실시예에서, 상기 보호막(140)은 350℃이하의 온도에서 형성될 수 있다. 구체적으로, 상기 보호막(140)은 10℃ 내지 350℃의 온도에서 형성될 수 있다. 상기 보호막(140)이 350℃보다 높은 온도에서 형성되는 경우 메모리 구조물(130) 내의 막들의 자성 특성이 변할 수 있으므로 바람직하지 않다. 또한, 상기 보호막(140)은 10℃보다 낮은 온도에서는 증착이 용이하지 않을 수 있다.
예시적인 실시예에서, 상기 보호막(140)은 고주파 RF 파워만을 사용하는 플라즈마 방식의 화학 기상 증착법으로 형성할 수 있다. 예를들어, 상기 고주파 RF 파워의 주파수는 13.56Hz일 수 있다. 고주파 RF 파워만을 사용하는 플라즈마 방식으로 상기 보호막(140)을 형성함으로써, 상기 플라즈마에 의한 상기 MTJ 구조물(116)의 손상이 감소될 수 있다.
예시적인 실시예에서, 상기 보호막(140)을 형성할 때 상기 RF 파워는 주기적으로 반복 인가되는 펄스드(Pulsed) 방식으로 인가될 수 있다. 상기 RF 파워가 펄스드 방식으로 인가되는 경우, 상기 MTJ 구조물(116)의 플라즈마 데미지는 감소될 수 있다.
예시적인 실시예에서, 상기 펄스드 방식의 플라즈마는 15%이하의 듀티 싸이클(duty cycle)을 가질 수 있다. 여기서, 상기 듀티 싸이클은 펄스 주기(T)에 대한 펄스폭(W)의 비율을 나타낸다. 예를들어, 상기 펄스드 방식의 플라즈마는 1% 내지 10%의 듀티 싸이클(duty cycle)을 가질 수 있다. 상기 튜디 싸이클이 10%보다 높으면 플라즈마 데미지가 발생될 수 있고, 상기 듀티 싸이클이 1%보다 낮으면 증착 공정이 용이하지 않을 수 있다.
도 7에 도시된 것과 같이, 예를 들어, 펄스 주기(T)가 1.8ms 인 경우, 상기 펄스폭(W, 즉, RF 인가되는 시간)은 0.2ms를 가짐으로써 10%의 듀티 싸이클을 가질 수 있다.
상기 보호막(140)은 수소를 포함하지 않는 질소 소오스 가스를 사용하여 형성되었으므로, 수소를 포함하는 질소 소오스 가스를 사용하여 형성되는 보호막에 비해 막 내에 수소의 함량이 작을 수 있다. 예시적인 실시예에서, 상기 보호막(140)은 막 내에 수소가 14% 이하의 양이 함유될 수 있다. 예를들어, 상기 보호막(140)은 막 내에 수소가 5% 내지 14%가 함유될 수 있다.
상기 보호막(140)은 실리콘 함량이 질소의 함량보다 높은 실리콘 리치 SiN막일 수 있다. 예시적인 실시예에서, 상기 보호막(140)은 질소: 실리콘이 1: 1.2 내지 1.5일 수 있다.
예시적인 실시예에서, 도 3를 참조로 설명한 막의 식각 공정 및 도 4를 참조로 설명한 보호막의 증착 공정은 진공이 유지된 상태에서 수행될 수 있다. 즉, 상기 식각 공정 및 증착 공정은 진공이 유지된 상태에서 동일한 장비 내의 식각 챔버 및 증착 챔버에서 각각 수행될 수 있다.
도 6은 상기 식각 공정 및 증착 공정이 수행되는 장비를 나타낸다.
도 6을 참조하면, 상기 식각 공정이 수행되는 식각 챔버(20) 및 상기 증착 공정이 수행되는 증착 챔버(22)는 이송 챔버(16)와 각각 연결될 수 있다. 상기 이송 챔버(16) 내에는 기판을 이송할 수 있는 이송 부재들(18)이 포함될 수 있다.
상기 이송 챔버(16)에 의해 진공이 유지된 상태에서 상기 식각 챔버(20) 및 증착 챔버(22)로 기판을 서로 이송할 수 있다. 상기 이송 챔버(16)는 로드락 챔버(14)와 연결될 수 있다. 상기 로드락 챔버(14)에는 이송부(12) 및 기판을 수납하는 카세트나 풉이 장착되는 로드 포트(10)와 연결될 수 있다.
이하에서는, 도 6을 참조하여 실리콘 질화물을 포함하는 보호막의 형성 방법을 간단히 설명한다.
먼저, 도 3을 참조로 설명한 식각 공정이 상기 식각 챔버(20) 내에서 수행될 수 있다. 식각 공정이 완료된 기판을 상기 식각 챔버(20)로부터 이송 챔버(16)로 이송한다. 이 후, 상기 이송 챔버(16) 내의 기판을 상기 증착 챔버(22) 내의 척 상에 로딩한다.
따라서, 상기 식각 공정 및 증착 공정에서 진공이 유지됨으로써, 기판 이동 중에 상기 메모리 구조물(130)의 측벽이 산화되지 않을 수 있다. 따라서, 상기 MTJ 구조물 측벽의 산화에 의한 불량이 감소될 수 있다.
상기 증착 챔버(22) 내에 실리콘 소오스 가스, 질소 소오스 가스 및 해리 가스를 함께 유입하고, 고주파 RF 파워(HF)를 사용하는 플라즈마 방식의 화학 기상 증착법으로 상기 보호막(140)을 형성한다. 상기 고주파 RF 파워(HF)는 펄스드 방식으로 인가될 수 있다.
상기 설명한 것과 같이, 상기 메모리 구조물(130)의 표면 및 제1 층간 절연막(102) 상에 상기 보호막(140)이 형성될 수 있다. 상기 보호막(140)은 치밀한 구조를 가질 수 있다. 또한, 상기 보호막(140)을 형성하는 동안 메모리 구조물(130)의 플라즈마 데미지가 감소될 수 있다. 구체적으로, 상기 MTJ 구조물(116) 내의 터널 베리어 패턴(116b) 및 자유막 패턴(116c)의 열화가 감소될 수 있다. 이에 따라, 상기 메모리 구조물을 포함하는 자기 저항 메모리 소자는 우수한 터널자기저항(TMR) 및 리텐션 특성을 가질 수 있다.
도 5를 참조하면, 상기 보호막(140) 상에 제2 층간 절연막(142)을 형성할 수 있다. 상기 제2 층간 절연막(124)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 층간 절연막(142)의 상부면은 상기 메모리 구조물(130)의 상부면보다 높을 수 있다. 예시적인 실시예에서, 상기 제2 층간 절연막(124)이 평탄한 상부면을 가질 수 있도록 표면을 평탄화하는 공정이 더 포함될 수 있다.
상기에서는 자기 저항 메모리 소자의 메모리 구조물의 표면 상에 보호막을 형성하는 방법에 대해 설명하였다. 그러나, 상기 보호막을 형성하는 방법은 다양한 반도체 소자의 패턴들의 표면을 캡핑 또는 봉지(encapsulation)하는 막에도 동일하게 사용될 수 있다. 예를들어, 상변화 메모리 소자(PRAM)에서 상변화 박막 패턴인 GST(Ge2Sb2Te5) 패턴의 표면 상에도 상기 설명한 방법으로 보호막을 형성할 수 있다.
도 8 내지 도 12는 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
상기 자기 저항 메모리 소자의 제조 방법은 도 3 내지 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 8을 참조하면, 기판(200)에 소자 분리막(202)을 형성하여 상기 기판(200)을 액티브 영역과 필드 영역으로 구분한다. 상기 소자 분리막(202)은 셸로우 트렌치 분리 (Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 상기 액티브 영역은 고립된 섬 형상을 가지면서 규칙적으로 배열될 수 있다.
상기 기판(200)에 셀 트랜지스터들(216)을 형성한다. 예시적인 실시예에서, 상기 고립된 액티브 영역에는 2개의 셀 트랜지스터들(216)이 형성될 수 있다.
예시적인 실시예에서, 상기 셀 트랜지스터들(216)은 매립 게이트형 트랜지스터들일 수 있다. 상기 셀 트랜지스터들(216)을 형성하기 위하여, 상기 기판(200) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 기판을 식각함으로써 제1 방향으로 연장되는 라인 형상의 트렌치(204)를 형성한다. 상기 각 액티브 영역 내에 2개의 트렌치들(204)이 형성될 수 있다. 상기 트렌치들(204) 내부에 게이트 절연막 패턴(206), 게이트 전극(208) 및 하드 마스크 패턴(210)을 포함하는 게이트를 형성한다. 또한, 상기 게이트 양 측의 액티브 영역 내에 불순물을 주입하여 제1 불순물 영역(212) 및 제2 불순물 영역(214)을 각각 형성한다. 예시적인 실시예에서, 상기 제1 불순물 영역(212)은 2개의 셀 트랜지스터(216)에 공통의 소스 영역으로 제공될 수 있다.
본 실시예에서, 상기 셀 트랜지스터들(216)은 매립 게이트용 트랜지스터로 설명하지만 이에 한정되지는 않는다. 예를들어, 상기 셀 트랜지스터들은 플레너 게이트형 트랜지스터 또는 핀형 트랜지스터일 수도 있다.
도 8을 참조하면, 상기 기판(200) 상에 상기 셀 트랜지스터들(216)을 덮는 제1 하부 층간 절연막(230a)을 형성한다. 이 후, 상기 제1 하부 층간 절연막(230a)의 상부면이 평탄하게 되도록 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.
상기 제1 하부 층간 절연막(230a)의 일부를 식각하여, 상기 제1 불순물 영역들(212) 표면을 노출하는 제1 개구부들을 형성한다. 상기 제1 개구부들은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제1 개구부들 내부에 제1 도전막을 형성하고 평탄화하여, 상기 제1 불순물 영역들(212)과 접촉하는 소스 라인들(232)을 형성한다. 상기 소스 라인들(232)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.
상기 제1 하부 층간 절연막(230a) 및 소스 라인들(232) 상에 제2 하부 층간 절연막(230b)을 형성한다. 상기 제1 하부 층간 절연막(230a)의 상부면이 평탄하므로, 상기 제2 하부 층간 절연막(230b)은 평탄한 상부면을 가질 수 있다. 상기 제1 및 제2 하부 층간 절연막(230a, 230b)은 실리콘 산화물로 형성될 수 있다.
상기 제1 및 제2 하부 층간 절연막(230a, 230b)을 관통하여 상기 제2 불순물 영역들(214)을 각각 노출하는 제2 개구부들을 형성한다. 상기 제2 개구부들 내부에 제2 도전막을 형성하고 평탄화하여, 상기 제2 불순물 영역들(214)과 각각 접촉하는 하부 콘택 플러그(234)를 형성한다. 상기 하부 콘택 플러그들(234)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.
따라서, 상기 제1 하부 층간 절연막(230a) 내에는 소스 라인들이 형성되고, 상기 제1 및 제2 하부 층간 절연막(230a, 230b)에는 상기 하부 콘택 플러그들(234)이 형성될 수 있다. 상기 하부 콘택 플러그들(234)의 상부면은 상기 소스 라인들(232)의 상부면보다 높게 위치할 수 있다.
도 10을 참조하면, 상기 제2 하부 층간 절연막(230b) 및 하부 콘택 플러그들(234) 상에, 상기 하부 콘택 플러그들(234)과 각각 접하는 패드 패턴들(236)을 형성한다. 또한, 상기 패드 패턴들(236) 사이에 절연막 패턴(238)을 형성한다.
예시적인 실시예에서, 상기 패드 패턴(236)은 다마신 공정을 통해 형성할 수도 있다. 즉, 상기 제2 하부 층간 절연막(230b) 및 하부 콘택 플러그들(234) 상에 절연막을 형성한다. 상기 절연막은 실리콘 질화물 또는 실리콘 산화물을 사용하여 형성할 수 있다. 상기 절연막의 일부를 식각하여 상기 하부 콘택 플러그(234) 상부면을 노출하는 개구부를 형성한다. 이 후, 상기 절연막 상에 상기 개구부 내부를 채우도록 패드막을 형성한다. 상기 절연막의 상부면이 노출되도록 상기 패드막을 평탄화함으로써 상기 패드 패턴(236)을 형성할 수 있다. 또한, 상기 패드 패턴(236) 사이에는 절연막 패턴(238)이 형성될 수 있다.
예시적인 실시예에서, 상기 패드막은 베리어막 및 금속막을 포함할 수 있다. 상기 베리어막은 예를들어, 티타늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있고, 상기 금속막은 텅스텐, 구리, 알루미늄 등을 포함할 수 있다. 상기 베리어막은 상기 개구부 및 절연막의 표면을 따라 컨포멀하게 형성할 수 있다. 상기 금속막은 상기 개구부 내부를 완전히 채우도록 형성할 수 있다. 따라서, 상기 패드 패턴(236)은 베리어 패턴(236a) 및 금속 패턴(236b)을 포함할 수 있다.
예시적인 실시예에서, 상기 패드 패턴(236)은 양각 방식으로 형성할 수 있다. 즉, 상기 제2 하부 층간 절연막(230b) 및 하부 콘택 플러그들(234) 상에 패드막을 형성한다. 상기 패드막을 패터닝하여 상기 하부 콘택 플러그들(234)과 각각 접촉하는 패드 패턴(236)을 형성한다. 이 후, 상기 패드 패턴들(236) 사이를 채우는 절연막을 형성하고 평탄화함으로써 상기 절연막 패턴(238)을 형성한다.
상기 패드 패턴(236) 및 절연막 패턴(238) 상에 식각 저지막(240)을 형성한다. 상기 식각 저지막(240)은 실리콘 질화물 또는 실리콘 산 질화물을 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
일부 예시적인 실시예에서, 상기 식각 저지막(240)은 도 4를 참조로 설명한 보호막을 형성하는 공정과 동일한 공정을 수행하여 형성할 수도 있다. 그러나, 상기 식각 저지막(240)의 형성 공정은 이에 한정되지는 않을 수 있다.
도 11을 참조하면, 상기 식각 저지막(240) 상에 도 1 내지 도 7을 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수 있다. 따라서, 상기 식각 저지막(240) 상에 도 5에 도시된 것과 동일한 구조를 형성할 수 있다.
간단하게 설명하면, 상기 식각 저지막(240) 상에 상기 제1 층간 절연막(102) 및 상기 콘택 플러그(104)를 형성할 수 있다. 이 때, 상기 콘택 플러그(104)는 상기 제1 층간 절연막(102) 및 식각 저지막(240)을 관통하여 상기 패드 패턴(236)의 상부면과 접촉되도록 형성할 수 있다.
상기 콘택 플러그(104) 상에 상기 메모리 구조물(130)을 형성할 수 있다. 또한, 상기 메모리 구조물(130) 및 제1 층간 절연막(102)을 덮는 보호막(140)을 형성할 수 있다. 상기 보호막(140) 상에 상기 메모리 구조물(130)을 덮는 제2 층간 절연막(142)을 형성한다.
상기 설명한 것과 같이 상기 보호막(140)을 형성하는 공정에서 플라즈마 데미지가 감소될 수 있다. 따라서, 우수한 터널자기저항(TMR) 및 리텐션 특성을 갖는 MTJ 구조물(116)이 형성될 수 있다.
도 12를 참조하면, 상기 제2 층간 절연막(142), 보호막(140)의 일부를 식각하여 상기 상부 전극(120a)의 상부면을 노출하는 트렌치를 형성한다. 상기 트렌치 내부에 비트 라인(250)을 형성한다.
상기 트렌치를 형성하는 공정에서 상기 상부 전극(120a) 상의 보호막(140)이 식각됨으로써 보호막 패턴(140a)이 형성될 수 있다. 상기 트렌치는 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다.
예시적인 실시예에서, 상기 비트 라인(250)은 상기 트렌치의 측벽 및 저면에 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 상기 트렌치를 채우는 금속막을 형성하고, 이들을 평탄화하여 형성할 수 있다. 상기 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 금속막은 구리, 텅스텐, 알루미늄 등을 포함할 수 있다. 따라서, 상기 비트 라인(250)은 베리어 금속 패턴(250a) 및 금속 패턴(250b)을 포함할 수 있다. 상기 비트 라인(250)은 상기 상부 전극(120a)과 접촉할 수 있다.
일부 예시적인 실시예에서, 상기 상부 전극(120a)과 비트 라인(250) 사이에 비아 콘택(미도시)을 형성하는 공정이 더 포함될 수도 있다.
이 후, 도시하지는 않았지만, 상기 제2 층간 절연막 및 상기 비트 라인(250)을 덮는 제3 층간 절연막을 더 형성할 수 있다.
본 발명의 각 실시예들의 자기 저항 메모리 소자는 모바일 기기, 메모리 카드, 컴퓨터 등의 전자 제품에 포함되는 메모리로 사용될 수 있다.
100 : 기판 102 : 제1 층간 절연막
104 : 콘택 플러그 114 : MTJ막
106a : 하부 전극 116 : MTJ 구조물
120a : 상부 전극 140 : 보호막

Claims (20)

  1. 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성하고; 그리고,
    실리콘 소오스 가스, 수소를 포함하지 않는 질소 소오스 가스 및 해리 가스를 사용하여 플라즈마를 이용한 화학 기상 증착 공정을 수행함으로써, 상기 메모리 구조물의 표면을 덮는 실리콘 질화물을 포함하는 보호막을 형성하는 자기 저항 메모리 소자의 제조 방법.
  2. 제1항에 있어서, 상기 보호막은 13.56MHz 대역의 고주파 RF 파워를 사용한 플라즈마를 사용하여 형성하는 자기 저항 메모리 소자의 제조 방법.
  3. 제1항에 있어서, 상기 보호막은 RF 파워가 펄스로 인가되는 펄스드 플라즈마 방식을 사용하여 형성되는 자기 저항 메모리 소자의 제조 방법.
  4. 제3항에 있어서, 상기 펄스드 플라즈마 방식에서 듀티 싸이클은 1% 내지 10%인 자기 저항 메모리 소자의 제조 방법.
  5. 제1항에 있어서, 상기 질소 소오스 가스는 N2를 사용하는 자기 저항 메모리 소자의 제조 방법.
  6. 제1항에 있어서, 상기 해리 가스는 불활성 가스를 사용하는 자기 저항 메모리 소자의 제조 방법.
  7. 제6항에 있어서, 상기 해리 가스는 He, Ar 또는 Ne을 사용하는 자기 저항 메모리 소자의 제조 방법.
  8. 제1항에 있어서, 상기 보호막을 형성하는 공정에서, 상기 해리 가스는 상기 실리콘 소오스 가스, 질소 소오스 가스 및 해리 가스를 포함하는 전체 증착 가스의 유량의 50% 내지 90%의 유량으로 유입되는 자기 저항 메모리 소자의 제조 방법.
  9. 제1항에 있어서, 상기 실리콘 소오스 가스는 SiH4, Si2H6, Si3H8, 또는 Si2H6를 사용하는 자기 저항 메모리 소자의 제조 방법.
  10. 제1항에 있어서, 상기 보호막을 형성하는 공정에서, 상기 질소 소오스 가스는 상기 실리콘 소오스 가스보다 많은 유량으로 유입되는 자기 저항 메모리 소자의 제조 방법.
  11. 제10항에 있어서, 상기 보호막을 형성하는 공정에서, 상기 질소 소오스 가스의 유량은 상기 실리콘 소오스 가스의 유량의 3배 내지 100 배로 유입되는 자기 저항 메모리 소자의 제조 방법.
  12. 제1항에 있어서, 상기 보호막을 형성하는 공정에서, 상기 실리콘 소오스 가스는 상기 실리콘 소오스 가스, 질소 소오스 가스 및 해리 가스를 포함하는 전체 증착 가스의 유량의 0.1% 내지 10%의 유량으로 유입되고, 상기 질소 소오스 가스는 상기 전체 증착 가스의 8 내지 48%의 유량으로 유입되는 자기 저항 메모리 소자의 제조 방법.
  13. 제1항에 있어서, 상기 보호막은 실리콘 함량보다 질소 함량이 더 높은 실리콘 리치 실리콘 질화물로 형성되는 자기 저항 메모리 소자의 제조 방법.
  14. 제1항에 있어서, 상기 메모리 구조물을 형성하는 것은,
    상기 기판 상에, 하부 전극막, MTJ 막, 상부 전극막을 순차적으로 형성하고; 그리고,
    상기 상부 전극막, MTJ 막 및 하부 전극막의 일부분을 식각하여 상기 하부 전극, 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성하는 것을 포함하는 자기 저항 메모리 소자의 제조 방법.
  15. 제14항에 있어서, 상기 상부 전극막, MTJ 막 및 하부 전극막의 일부분을 식각하는 공정과 상기 보호막을 형성하는 공정은 진공이 유지된 상태에서 동일한 장비 내의 서로 다른 챔버에서 수행되는 자기 저항 메모리 소자의 제조 방법.
  16. 기판 상에, 게이트, 제1 불순물 영역 및 제2 불순물 영역을 포함하는 트랜지스터를 형성하고;
    상기 트랜지스터의 제1 불순물 영역과 전기적으로 연결되는 소스 라인을 형성하고;
    상기 트랜지스터의 제2 불순물 영역과 전기적으로 연결되고, 순차적으로 적층되는 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성하고;
    실리콘 소오스 가스, 수소를 포함하지 않는 질소 소오스 가스 및 해리 가스를 사용하여 플라즈마를 이용한 화학 기상 증착 공정을 수행함으로써, 상기 메모리 구조물의 표면을 덮는 실리콘 질화물을 포함하는 보호막을 형성하고; 그리고,
    상기 메모리 구조물 상에 상기 메모리 구조물의 상부 전극과 전기적으로 연결되는 비트 라인을 형성하는 것을 포함하는 자기 저항 메모리 소자의 제조 방법.
  17. 제16항에 있어서, 상기 보호막은 13.56MHz 대역의 고주파 RF 파워를 사용한 플라즈마를 사용하여 형성하는 자기 저항 메모리 소자의 제조 방법.
  18. 제16항에 있어서, 상기 보호막은 RF 파워가 펄스로 인가되는 펄스드 플라즈마 방식을 사용하여 형성되는 자기 저항 메모리 소자의 제조 방법.
  19. 제16항에 있어서, 상기 질소 소오스 가스는 N2를 사용하는 자기 저항 메모리 소자의 제조 방법.
  20. 상기 기판 상에, 하부 전극막, MTJ 막, 상부 전극막을 순차적으로 형성하고;
    상기 상부 전극막, MTJ 막 및 하부 전극막의 일부분을 식각하여, 상기 기판 상에 상기 하부 전극, 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성하고;
    상기 기판을 증착 챔버 내에 로딩하고; 그리고,
    상기 증착 챔버 내에 실리콘 소오스 가스, 수소를 포함하지 않는 질소 소오스 가스 및 해리 가스를 유입하고, RF 파워가 주기적으로 펄스로 인가되어 플라즈마를 생성시켜, 상기 메모리 구조물의 표면을 덮는 실리콘 질화물을 포함하는 보호막을 형성하는 자기 저항 메모리 소자의 제조 방법.
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