KR20140078262A - 상변화 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
상변화 메모리 장치 및 그 제조방법에 관한 것으로, 상변화 메모리 장치는, 워드 라인이 배열된 반도체 기판, 상기 워드 라인 상부에 각각 배열되며, 상기 워드 라인과 나란하게 연장되는 다이오드 라인, 상기 다이오드 라인 상부에 배치되는 상변화 패턴, 및 상기 다이오드 라인과 상변화 패턴 사이에 각각 위치되며, 상기 다이오드 라인으로 부터 돌출된 융기부를 포함하며, 상기 다이오드 라인과 융기부는 단절없이 단일의 막으로 구성된다.
Description
본 발명은 가변 저항 메모리에 관한 것으로, 보다 구체적으로는 상변화 메모리 장치 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자 중 하나인 상변화 메모리 장치는 온도에 따라 저항이 변화되는 상변화 물질을 포함한다. 상변화 물질로는 대표적으로 게르마늄(Ge), 안티몬(Sb) 및 텔루륨(Te)을 포함하는 칼코게나이드(chalcogenide) 물질이 있으며, 이러한 상변화 물질은 온도에 따라, 비정질 상태 및 결정질 상태로 변화되어, 리셋(reset) 또는 논리 "1" 및 셋(set) 또는 논리 "0"을 정의한다.
상변화 메모리 장치의 메모리 셀은 워드 라인 및 비트 라인 사이에 연결되는 상변화 물질로 구성된 가변 저항 및 가변 저항을 선택적으로 구동시키기 위한 스위칭 소자로 구성될 수 있다.
상변화 메모리 장치의 스위칭 소자로는 점유 면적이 작은 다이오드가 주로 이용되고 있다.
초기 다이오드는 일반적인 포토리소그라피 공정을 이용하여 패터닝된 폴리실리콘막에 불순물을 도핑하여 형성되었다.
하지만, 상변화 메모리 장치의 집적 밀도가 증가됨에 따라, 노광 장비의 해상도 이하의 선폭을 갖는 다이오드 및 가열 전극이 요구되는 추세이다. 이러한 요구에 부응하기 위하여, 2회 SPT(spacer pattern technology) 기술을 이용하여, 다이오드 및 가열 전극 영역을 한정하기 위한 하드 마스크막을 형성하고, 이를 이용하여 하부층을 패터닝하므로써, 노광 장비의 해상도 이하의 선폭을 갖는 다이오드 및 가열 전극을 형성하고 있다.
그러나, 하드 마스크막을 이용하여 가열 전극층 및 다이오드층을 식각하는 경우, 식각되는 막의 두께가 상당히 크기 때문에, 리닝(leaning) 현상이 발생될 수 있어, 상변화 메모리가 불안정한 형태를 갖게 된다.
특히, 상기 리닝 현상에 의해 도 1에 도시된 바와 같이 상변화 물질층(10)이 포지티브 슬로프(positive slope)를 갖게 되어, 상변화 물질층(10)내의 상변화 발생 위치가 하부로 치우치게 되는 문제를 유발할 수 있다. 도 1에서 "A"는 리닝이 발생되지 않았을 때의 이상적인 상변화 발생 위치이고, "B"는 리닝 현상 발생시 상변화 발생 위치를 지시한다. 이렇게 상변화 발생 위치가 변경되는 경우, 상변화 물질층(10) 하부의 베리어 금속막(15)측으로 열손실이 발생될 수 있다.
또한, 상변화 메모리를 제조하는 데 있어, 2회의 SPT 공정 및 2회의 SPT 공정에 의해 얻어진 마스크 물질을 이용하여 가열 전극층 및 다이오드층을 일시에 식각하여야 하므로 식각 불량과 더불어 장시간의 제조 공정 시간이 요구되는 문제점이 있다.
본 발명은 제조 시간을 단축함과 더불어, 상변화 구조체의 리닝 현상을 방지할 수 있는 상변화 메모리 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 실시예에 따른 상변화 메모리 장치는 워드 라인이 배열된 반도체 기판; 상기 워드 라인 상부에 각각 배열되며, 상기 워드 라인과 나란하게 연장되는 다이오드 라인; 상기 다이오드 라인 상부에 배치되는 상변화 패턴; 및 상기 다이오드 라인과 상변화 패턴 사이에 각각 위치되며, 상기 다이오드 라인으로 부터 돌출된 융기부를 포함하며, 상기 다이오드 라인과 상기 융기부는 단절없이 단일의 막으로 구성된다.
또한, 본 실시예의 상변화 메모리 장치는, 워드 라인, 상기 워드 라인 상부에 위치되는 라인 형태의 다이오드, 상기 다이오드와 동일 물질로 구성되는 패턴 형태의 가열 전극, 및 상기 가열 전극 패턴 상부에 대응, 배치되는 상변화 패턴을 포함한다.
본 실시예의 상변화 메모리 장치의 제조방법은, 반도체 기판 상부에 워드 라인을 형성하는 단계, 상기 워드 라인 상부에 다이오드층을 형성하는 단계, 상기 다이오드층 상부에 상변화층을 형성하는 단계, 상기 상변화층을 제 1 방향으로 연장하는 라인 형상으로 패터닝하는 단계, 라인 형상을 갖는 상기 상변화층의 형태로 상기 다이오드층을 식각하는 단계, 라인 형상의 상기 상변화층과 상기 다이오드층 사이에 절연막을 충진하는 단계, 상기 절연막 및 상기 상변화층 상부에 도전층을 증착하는 단계, 상기 도전층 및 상기 상변화층을 상기 제 1 방향과 직교하는 제 2 방향으로 연장하는 라인 형상으로 패터닝하여 비트 라인 및 상변화 패턴을 한정하는 단계, 및 상기 비트 라인을 마스크로 하여, 노출된 다이오드층의 일부를 식각하여 라인 형태의 다이오드 및 가열 전극을 동시에 한정하는 단계를 포함한다.
상변화 물질층과 가열 전극층(고농도 P형 불순물 영역)을 서로 다른 단계에서 개별적으로 식각하므로써, 후막을 식각함에 의해 발생되었던 패턴 리닝(leaning) 현상 및 포지지브 슬로프와 같은 문제점을 해결할 수 있어, 상변화 오류를 줄일 수 있다.
도 1은 일반적인 상변화 메모리 장치의 상변화 물질층내의 상변화 위치를 보여주는 단면도이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 상변화 메모리 장치를 제조 공정 순으로 보여주는 사시도이다.
도 10은 도 9의 y-y' 방향으로 절단하여 보여주는 단면도이다.
도 11 및 도 12는 본 발명의 실시예에 따른 SPT 방식을 설명하기 위한 도면들이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 상변화 메모리 장치를 제조 공정 순으로 보여주는 사시도이다.
도 10은 도 9의 y-y' 방향으로 절단하여 보여주는 단면도이다.
도 11 및 도 12는 본 발명의 실시예에 따른 SPT 방식을 설명하기 위한 도면들이다.
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 통하여 자세히 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도 2를 참조하면, 반도체 기판(100) 상부에 제 1 방향으로 연장하는 워드 라인(110)을 공지의 방식으로 형성한다. 워드 라인(110) 사이의 공간에 절연막(115)을 형성하여, 이웃하는 워드 라인(110)간을 절연시킨다. 워드 라인(110)이 형성된 결과물 상부에 반도체층(125)을 형성한다. 반도체층(125)으로는 폴리실리콘막, 아몰포스 실리콘막 또는 결정질 실리콘막이 이용될 수 있다. 이때, 반도체층(125)은 진성 반도체층일 수도 있고, 혹은 제 1 도전 타입의 불순물, 예를 들어, n형 불순물이 도핑되어 있을 수 있다. 그후, 노출된 반도체층(125)에 이후 다이오드 동작을 수행할 수 있도록 불순물을 주입한다.
상기 반도체층(125)이 진성 반도체층일 경우, 예를 들어, n형의 불순물을 반도체층(125)의 하부 영역을 타겟으로 하여 이온 주입을 실시한 후, p형의 불순물을 반도체층(125)의 상부 영역을 타겟으로 하여 이온 주입을 실시한다. 또한, 반도체층(125)이 n형 불순물이 도핑된 층인 경우, p형의 불순물을 반도체층(125a)의 상부 영역을 타겟으로 이온 주입을 실시할 수 있다.
그러면, 반도체층(125)은 상부에서 하부로 갈수록, 고농도 p형 불순물 영역, 저농도 p형 불순물 영역, 저농도 n형 불순물 영역 및 고농도 n형 불순물 영역으로 구분될 수 있다.
반도체층(125)과 워드 라인(110) 사이에는 베리어막(120)이 개재될 수 있고, 반도체층(125) 상부 역시 베리어(130)가 형성될 수 있다. 본 실시예에서는 편의상 반도체층(125) 하부에 위치하는 베리어막(120)을 하부 베리어막이라 칭하고, 반도체층(125) 상부에 위치하는 베리어막(130)을 상부 베리어막이라 칭할 것이다. 상,하부 베리어막(120,130)으로는 Ti/TiN막이 이용될 수 있으며, 여기에 한정되지 않고, 도전층의 베리어 역할을 하는 다양한 물질이 상,하부 베리어 금속막으로 사용될 수 있다. 베리어 금속막(130) 상부에 상변화 물질층(135), 연결층(140), 및 하드 마스크막(150)을 순차적으로 형성한다. 상변화 물질층(135)은 Ge, Sb 및/또는 Te 물질을 포함하는 칼코게나이드 물질이 이용될 수 있으며, 연결층(140)은 이후 형성될 상부 전극층과 동일한 물질일 수 있다.
도 3을 참조하면, 하드 마스크막(150) 상에 SPT 방식을 통해, 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴의 형태로 하드 마스크막(150)을 식각하여, 하드 마스크 패턴(150a)을 한정한다.
여기서, SPT 방식은 도 11에 도시된 바와 같이, 피 식각층(200) 상부에 희생 패턴(210)을 형성한 후, 희생 패턴(210) 양측에 공지의 스페이서 형성 방식에 따라, 스페이서(220)를 형성한다. 그후, 도 12에 도시된 바와 같이, 희생 패턴(210)을 제거한 다음, 잔류하는 스페이서(220)를 마스크로 이용하여 피식각 패턴(200a)을 형성한다. 이에 따라, 본 실시예의 하드 마스크 패턴(150a)은 상기 도 12의 피식각 패턴(200a)에 해당될 것이다.
다시 도 3을 참조하면, 상기와 같은 SPT 방식으로 얻어진 하드 마스크 패턴(150a)을 이용하여, 그 하부의 연결층(140), 상변화 물질층(135) 및 상부 베리어막(130)을 순차적으로 패터닝한다. 패터닝된 연결층(140a), 상변화 물질층(135a), 및 상부 베리어막(130)은 제 1 방향(예를 들어, 워드 라인과 평행한 방향)으로 연장되는 라인 패턴 형태를 갖는다. 상기 라인 패턴 형태의 구조물(이하, 상변화 라인)은 하부의 워드 라인(110)과 나란히 대응되도록 배치될 수 있다.
도 4를 참조하면, 상기 제 1 방향으로 연장되는 라인 패턴 측벽에 공지의 방식으로 내열 스페이서(155)를 형성한다. 내열 스페이서(155)는 상변화 물질층(135a)을 보호하기 위해 제공될 수 있으며, 상변화 물질층(135)의 측부에 형성됨으로써 상변화시 이웃하는 셀로 열 이동을 방지하는 역할을 한다. 이러한 내열 스페이서(155)로는 실리콘 질화막이 이용될 수 있다.
도 5를 참조하면, 내열 스페이서(155) 및 하드 마스크막(150a)을 마스크로 이용하여, 하부의 반도체층(125) 및 하부 베리어막(115)를 패터닝하여, 다이오드 라인(125a)을 형성한다. 이때, 다이오드 라인(125a)은 워드 라인(110) 상부에 위치하게 되며, 상기 패터닝 공정시, 하드 마스크막(150a)이 제거되어, 연결층(140a)이 노출될 수 있다.
도 6을 참조하면, 다이오드 라인(125a) 및 상기 상변화 라인 측벽에 층간 절연막(160)을 매립한다. 층간 절연막(160) 매립후, 표면 평탄화를 진행할 수 있다.
도 7을 참조하면, 평탄화된 결과물 표면에 상부 금속막(165)을 형성한다. 상부 금속막(165)은 노출된 상기 연결층(140a)과 전기적으로 연결된다.
도 8을 참조하면, 상부 금속막(165) 상부에 상기 도 11 및 도 12에 도시된 SPT 방식을 이용하여, 마스크 패턴(도시되지 않음)을 형성한 후, 상기 마스크 패턴의 형태로 상부 금속막(165)을 패터닝하여, 비트 라인(165a)을 한정한다. 비트 라인(165a)에 의해 노출된 상기 상변화 라인을 제거하여, 셀 분리가 된 상변화 패턴이 한정된다.
다음, 도 9에 도시된 바와 같이, 비트 라인(165a)에 의해 노출된 반도체층(125a)을 일부(partial) 식각한다. 여기서, 일부 식각이라 함은 막의 전체 두께 중 일부의 두께만을 식각하는 공정으로, 본 실시예에서는 노출된 반도체층(125a) 중 고농도 p형 불순물 영역에 해당하는 부분만을 식각한다. 패터닝이 이루어진 고농도 p형 불순물 영역에 해당하는 반도체층(125c, 이하, 고농도 p형층)은 상변화 메모리 장치에서 가열 전극의 역할을 수행하고, 저농도 p형 불순물 영역(125b-3), 저농도 n형 불순물 영역(125b-2) 및 고농도 n형 불순물 영역(125b-1)은 라인 형태의 다이오드(125b) 역할을 수행한다.
이에 대해 보다 상세히 설명하면, 도 10에 도시된 바와 같이, 고농도 p형 불순물 영역(125c)은 실질적인 도전층에 해당하므로, 이 부분만을 부분적으로 패터닝하게 되면, 셀 간의 노드 분리가 발생된다. 특히, 폴리실리콘막과 같은 반도체층은 발열 특성이 우수하므로, 상변화 메모리 장치의 가열 전극으로 사용할 수 있다.
한편, 저농도 p형 불순물 영역(125b-3) 및 n형 불순물 영역(125b-2,125b-1)은 패터닝하지 않고 라인 형태로 잔류시켜도, 전기적으로 문제가 되지 않는다. 알려진 바와 같이, pn 접합시, p형에서 n형으로는 문턱 전압 이상의 전압 인가시 전류가 흐를 수 있는 반면, n형에서 p형으로는 브랙다운 전압 이상을 인가하지 않는 한 전류가 흐르지 않는다. 그러므로, 특정 셀이 동작한다고 하여도, 그것과 인접하는 다른 셀 영역은 다이오드 동작이 일어나지 않으므로, 디스터번스 문제가 발생되지 않는다. 또한, 라인 형태의 저농도 p형 불순물 영역, 저농도 n형 불순물 영역 및 고농도 n형 불순물 영역은 워드 라인과 평행하게 연장되기 때문에, 해당 워드 라인 선택시에도 전기적 문제가 발생되지 않는다.
이에 따라, 본 실시예 따르면, 상변화 물질층과 가열 전극층(고농도 P형 불순물 영역)을 서로 다른 단계에서 개별적으로 식각하므로써, 후막을 식각함에 의해 발생되던 패턴 리닝(leaning) 현상 및 포지지브 슬로프와 같은 문제점을 해결할 수 있어, 상변화 오류를 줄일 수 있다.
또한, 종래와 같이, 상변화막, 가열 전극층 및 다이오드층을 일괄적으로 식각하지 않아도 되므로, 공정 시간을 크게 감소할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 워드 라인 125b: 다이오드 라인
125c : 고농도 p형 불순물 영역(가열 전극)
135a : 상변화 패턴
125c : 고농도 p형 불순물 영역(가열 전극)
135a : 상변화 패턴
Claims (12)
- 워드 라인이 배열된 반도체 기판;
상기 워드 라인 상부에 각각 배열되며, 상기 워드 라인과 나란하게 연장되는 다이오드 라인;
상기 다이오드 라인 상부에 배치되는 상변화 패턴; 및
상기 다이오드 라인과 상변화 패턴 사이에 각각 위치되며, 상기 다이오드 라인으로 부터 돌출된 융기부를 포함하며,
상기 다이오드 라인과 융기부는 단절없이 단일의 막으로 구성되는 상변화 메모리 장치. - 제 1 항에 있어서,
상기 다이오드 라인 및 상기 융기부는 반도체층으로 구성되는 상변화 메모리 장치. - 제 2 항에 있어서,
상기 다이오드 라인은 상기 워드 라인 상부로부터 고농도 n형 불순물 영역, 저농도 n형 불순물 영역 및 저농도 p형 불순물 영역으로 구성되는 상변화 메모리 장치. - 제 3 항에 있어서,
상기 융기부는 상기 저농도 p형 불순물 영역 상부에 위치되는 고농도 p형 불순물 영역인 상변화 메모리 장치. - 워드 라인;
상기 워드 라인 상부에 위치되는 라인 형태의 다이오드;
상기 다이오드와 동일 물질로 구성되는 패턴 형태의 가열 전극; 및
상기 가열 전극 패턴 상부에 대응, 배치되는 상변화 패턴을 포함하는 상변화 메모리 장치. - 제 5 항에 있어서,
상기 라인 형태의 다이오드는,
상기 워드 라인 상부에 위치되는 고농도 n형 불순물층;
상기 고농도 n형 불순물층 상부에 위치되는 저농도 n형 불순물층; 및
상기 저농도 n형 불순물층 상부에 위치되는 저농도 p형 불순물층을 포함하는 상변화 메모리 장치. - 제 6 항에 있어서,
상기 가열 전극은 상기 고농도 p형 불순물층으로 구성되는 상변화 메모리 장치. - 반도체 기판 상부에 워드 라인을 형성하는 단계;
상기 워드 라인 상부에 다이오드층을 형성하는 단계;
상기 다이오드층 상부에 상변화층을 형성하는 단계;
상기 상변화층을 제 1 방향으로 연장하는 라인 형상으로 패터닝하는 단계;
라인 형상을 갖는 상기 상변화층의 형태로 상기 다이오드층을 식각하는 단계;
라인 형상의 상기 상변화층과 상기 다이오드층 사이에 절연막을 충진하는 단계;
상기 절연막 및 상기 상변화층 상부에 도전층을 증착하는 단계;
상기 도전층 및 상기 상변화층을 상기 제 1 방향과 직교하는 제 2 방향으로 연장하는 라인 형상으로 패터닝하여, 비트 라인 및 상변화 패턴을 한정하는 단계; 및
상기 비트 라인을 마스크로 하여, 노출된 다이오드층의 일부를 식각하여, 라인 형태의 다이오드 및 가열 전극을 동시에 한정하는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 제 8 항에 있어서,
상기 상변화층을 라인 형상으로 패터닝하는 단계는,
상기 상변화층 상부에 희생 패턴을 형성하는 단계;
상기 희생 패턴 양측에 마스크용 스페이서를 형성하는 단계;
상기 희생 패턴을 제거하는 단계; 및
상기 마스크용 스페이서를 이용하여 상변화층을 패터닝하는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 제 8 항에 있어서,
상기 비트 라인 및 상기 상변화 패턴을 형성하는 단계는,
상기 도전층 상부에 희생 패턴을 형성하는 단계;
상기 희생 패턴 양측에 마스크용 스페이서를 형성하는 단계;
상기 희생 패턴을 제거하는 단계; 및
상기 마스크용 스페이서를 이용하여 상기 도전층 및 상기 상변화층을 패터닝하는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 제 8 항에 있어서,
상기 다이오드층을 형성하는 단계와 상기 상변화층을 형성하는 단계 사이에, 상기 다이오드층이 하부로 부터 고농도 n형 불순물 영역, 저농도 n형 불순물 영역, 저농도 p형 불순물 영역 및 고농도 p형 불순물 영역의 분포를 갖도록 불순물을 주입하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법. - 제 11 항에 있어서,
상기 다이오드층을 일정 두께만큼 식각하여 라인 형태의 다이오드 및 가열 전극을 동시에 한정하는 단계는,
상기 다이오드층의 고농도 p형 불순물 영역만을 부분 식각하여, 패터닝된 상기 고농도 p형 불순물 영역을 상기 가열 전극으로 이용하는 상변화 메모리 장치의 제조방법.
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