KR101148693B1 - 불휘발성 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

상 변화 재료로 이루어지는 기억 소자와 다이오드로 이루어지는 선택 소자를 조합한 크로스 포인트형의 메모리 셀에 의해 구성되는 상 변화 메모리를 구비한 불휘발성 기억 장치에서, 상 변화 재료를 고온으로 하여도 다이오드가 고온으로 되기 어려운 메모리 셀 구조를 실현할 수 있는 기술을 제공한다. 제1 방향을 따라 연장되는 복수의 제1 금속 배선(2)과, 제1 방향과 직교하는 제2 방향을 따라 연장되는 복수의 제3 금속 배선(9)과의 교점에, 상 변화 재료(7)로 이루어지는 기억 소자와, 제1 다결정 실리콘막(3), 제2 다결정 실리콘막(4) 및 제3 다결정 실리콘막(5)의 적층 구조의 다이오드로 이루어지는 선택 소자에 의해 구성되는 메모리 셀을 배치하고, 인접하는 선택 소자의 사이 및 인접하는 기억 소자의 사이에 층간막(예를 들면 제2 층간막(11))을 형성하고, 인접하는 기억 소자의 사이에 형성된 층간막에 공극(예를 들면 공극(12b))을 형성한다.
금속 배선, 불휘발성 기억 장치, 선택 소자, 다이오드, 상 변화 재료, 기억 소자, 반도체 기판, 층간막, 열전도율, 버퍼층

Description

불휘발성 기억 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 불휘발성 기억 장치 및 그 제조 기술에 관한 것으로, 특히, 금속 화합물의 결정 상태와 비정질 상태 사이의 상 변화에 의해 결정되는 저항값을 불휘발로 기억하고, 전기적으로 재기입 가능한 상 변화 메모리를 구비한 불휘발성 기억 장치 및 그 제조에 적용하기에 유효한 기술에 관한 것이다.
불휘발성 기억 장치에는, 금속 화합물의 결정 상태와 비정질 상태를 기억 정보로서 이용하는 것이 있으며, 일반적으로 텔루륨 화합물이 그 기억 재료로서 이용되고 있다. 그 원리는 금속 화합물의 결정 상태의 반사율과 비정질 상태의 반사율의 차이를 정보로서 기억하는 것이며, 예를 들면 DVD(Digital Versatile Disk)와 같은 광학적 정보 기억 매체에 널리 이용되고 있다.
그런데, 최근, 금속 화합물을 전기적 정보 기억 매체에 이용하는 제안이 이루어져 있다. 이 금속 화합물을 전기적 정보 기억 매체에 이용하는 방법은, 전술한 금속 화합물을 광학적 정보 기억 매체에 이용하는 광학적 방법과 달리, 금속 화합물의 결정 상태와 비정질 상태의 전기 저항의 차, 즉 결정의 저저항 상태와 비정 질의 고저항 상태와의 차이를 전류량 또는 전압 변화에 의해 검출하는 전기적 방법이다. 예를 들면 일본 특허 공개 2003-100085호 공보(특허 문헌 1)에는, 상 변화 메모리 또는 상 변화형 메모리라고 불리는 금속 화합물을 이용한 전기적 정보 기억 매체가 개시되어 있다.
상 변화 메모리의 기본적인 메모리 셀의 구조는, 기억 소자(상 변화 재료)와 선택 소자를 조합한 구조이다. 상 변화 메모리는, 선택 소자로부터 전류를 가함으로써 기억 소자에 발생하는 쥴 열에 의해 기억 소자를 결정 상태 혹은 비정질 상태로 함으로써 정보를 기억, 유지한다. 그 재기입은, 전기적으로 고저항의 비정질 상태로 하는 경우, 대전류를 인가하여 기억 소자의 온도가 융점 이상으로 되도록 한 후, 급냉하면 되며, 전기적으로 저저항의 결정 상태로 하는 경우, 인가하는 전류를 제한하여 기억 소자의 온도가 융점보다 낮은 결정화 온도로 되도록 하면 된다. 일반적으로 기억 소자의 저항값은 상 변화에 의해 2자리 내지 3자리나 변화한다. 이 때문에, 상 변화 메모리는, 기억 소자가 결정 상태인지 비정질 상태인지에 의해 판독 신호가 크게 상이하므로, 센스 동작이 용이하다.
예를 들면 일본 특허 공개 2003-303941호 공보(특허 문헌 2)에는, 저코스트로 제조할 수 있는 크로스 포인트형의 메모리 셀을 갖는 상 변화 메모리가 개시되어 있다.
[특허 문헌 1] US6,750,469호
[특허 문헌 2] US6,579,760호
크로스 포인트형의 메모리 셀에서는, 잘못된 정보의 기입을 방지하기 위하여 선택 소자로서 다이오드를 이용할 필요가 있다. 전술한 바와 같이, 선택 소자인 다이오드로부터 기억 소자인 상 변화 재료에 전류를 흘림으로써, 메모리 셀의 정보는 재기입된다. 이것은, 상 변화 재료가 그 결정 상태를 변화시키기 때문에 고온으로 되는 한편, 다이오드도 마찬가지로 저항을 갖기 때문에 고온으로 되는 것을 의미한다.
그러나, 다이오드가 고온으로 되면, 다이오드 내의 불순물 프로파일이 무너지게 되어, 적절한 판독을 행하는 데에 필요한 오프 전류를 유지할 수 없거나, 또는 다이오드 자체가 열적으로 파괴되는 등의 문제를 야기하게 된다. 다이오드가 고온으로 되지 않도록 다이오드의 재료를 열전도율이 높은 재료로 하는 것도 가능하기는 하지만, 이 경우에는, 상 변화 재료를 고온으로 하기 위하여 대전류가 필요해지거나, 또는 필요로 하는 고온으로 되지 않아 정보의 재기입이 곤란해지는 등의 문제를 야기한다. 따라서, 크로스 포인트형의 메모리 셀에서의 과제는, 재기입시에 다이오드는 고온으로 되기 어렵고, 또한 상 변화 재료는 고온으로 되기 쉬운 메모리 셀 구조를 개발하는 데에 있다.
본 발명의 목적은, 상 변화 재료로 이루어지는 기억 소자와, 다이오드로 이루어지는 선택 소자를 조합한 크로스 포인트형의 메모리 셀에 의해 구성되는 상 변화 메모리를 구비한 불휘발성 기억 장치에서, 상 변화 재료를 고온으로 하여도 다이오드가 고온으로 되기 어려운 메모리 셀 구조를 실현할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 일 실시 형태를 간단히 설명하면, 다음과 같다.
이 실시 형태는, 제1 방향을 따라 연장되는 복수의 제1 금속 배선과, 제1 방향과 직교하는 제2 방향을 따라 연장되는 복수의 제3 금속 배선과, 제1 금속 배선과 제3 금속 배선의 교점에 기억 소자와 선택 소자로 이루어지는 크로스 포인트형의 메모리 셀에 의해 구성되는 상 변화 메모리를 갖는 불휘발성 기억 장치이다. 메모리 셀은, 제1 금속 배선 위에 형성된 선택 소자와, 선택 소자 위에 형성된 기억 소자와, 기억 소자 위에 형성된 제2 금속 배선과, 제2 금속 배선 위에 형성된 제3 금속 배선으로 구성되고, 인접하는 선택 소자의 사이 및 기억 소자의 사이에는 층간막이 형성되고, 인접하는 기억 소자의 사이에 형성된 층간막에는 공극이 형성되어 있다.
또한, 이 실시 형태는, 제1 방향을 따라 연장되는 복수의 제1 금속 배선과, 제1 방향과 직교하는 제2 방향을 따라 연장되는 복수의 제3 금속 배선과, 제1 금속 배선과 제3 금속 배선의 교점에 기억 소자와 선택 소자로 이루어지는 크로스 포인트형의 메모리 셀에 의해 구성되는 상 변화 메모리를 갖는 불휘발성 기억 장치이다. 메모리 셀은, 제1 금속 배선 위에 형성된 선택 소자와, 선택 소자 위에 형성 된 기억 소자와, 기억 소자 위에 형성된 제2 금속 배선과, 제2 금속 배선 위에 형성된 제3 금속 배선으로 구성되고, 인접하는 기억 소자의 사이에는, 인접하는 선택 소자의 사이에 형성되는 층간막보다도 열전도율이 낮은 층간막이 형성되어 있다.
또한, 이 실시 형태는, 제1 방향을 따라 연장되는 복수의 제1 금속 배선과, 제1 방향과 직교하는 제2 방향을 따라 연장되는 복수의 제3 금속 배선과, 제1 금속 배선과 제3 금속 배선의 교점에 기억 소자와 선택 소자로 이루어지는 크로스 포인트형의 메모리 셀에 의해 구성되는 상 변화 메모리를 갖는 불휘발성 기억 장치의 제조 방법이다. 우선, 반도체 기판 위에 제1 금속막, 선택 소자 재료, 버퍼층, 상 변화 재료 및 제2 금속막을 순차 형성한 후, 제1 방향을 따라 제2 금속막, 상 변화 재료, 버퍼층, 선택 소자 재료 및 제1 금속막을 순차 에칭하여, 상 변화 재료의 폭이 버퍼층 또는 선택 소자 재료의 폭보다도 좁은 스트라이프 형상으로 가공한다. 계속해서 인접하는 제2 금속막, 상 변화 재료, 버퍼층, 선택 소자 재료 및 제1 금속막의 적층 패턴의 사이를, 인접하는 상 변화 재료의 사이에 공극을 형성하여 제1 층간막에 의해 매립한다. 계속해서 제1 층간막의 표면을 연마하여, 제2 금속막의 상면을 노출시킨 후, 반도체 기판 위에 제3 금속막을 형성한다. 또한, 제2 방향을 따라 제3 금속막, 제2 금속막, 상 변화 재료, 버퍼층 및 선택 소자 재료를 순차 에칭하여, 상 변화 재료의 폭이 버퍼층 또는 선택 소자 재료의 폭보다도 좁은 스트라이프 형상으로 가공한다. 계속해서 인접하는 제3 금속막, 제2 금속막, 상 변화 재료, 버퍼층, 선택 소자 재료 및 제1 금속막의 적층 패턴의 사이를, 인접하는 상 변화 재료의 사이에 공극을 형성하여 제2 층간막에 의해 매립한다.
또한, 이 실시 형태는, 제1 방향을 따라 연장되는 복수의 제1 금속 배선과, 제1 방향과 직교하는 제2 방향을 따라 연장되는 복수의 제3 금속 배선과, 제1 금속 배선과 제3 금속 배선의 교점에 기억 소자와 선택 소자로 이루어지는 크로스 포인트형의 메모리 셀에 의해 구성되는 상 변화 메모리를 갖는 불휘발성 기억 장치의 제조 방법이다. 우선, 반도체 기판 위에 제1 금속막, 선택 소자 재료, 버퍼층, 상 변화 재료 및 제2 금속막을 순차 형성한 후, 제1 방향을 따라 제2 금속막, 상 변화 재료, 버퍼층, 선택 소자 재료 및 제1 금속막을 순차 에칭하여, 스트라이프 형상으로 가공한다. 계속해서 제1 방향을 따라 제2 금속막 및 상 변화 재료를 가늘게 가공한 후, 제2 금속막 및 상 변화 재료의 측면을 피복하고, 동시에, 인접하는 버퍼층, 선택 소자 재료 및 제1 금속막의 적층 패턴의 사이를 매립하는 제1 층간막을 형성한다. 계속해서 제1 층간막을 에치백한 후, 제1 층간막보다도 열전도율이 낮은 제2 층간막에 의해 제1 층간막의 피복성에 의해 생긴 공간을 매립한다. 계속해서 제2 층간막의 표면을 연마하여 제2 금속막의 상면을 노출시킨 후, 반도체 기판 위에 제3 금속막을 형성한다. 또한 제2 방향을 따라 제3 금속막, 제2 금속막, 상 변화 재료, 버퍼층 및 선택 소자 재료를 순차 에칭하여, 스트라이프 형상으로 가공한다. 계속해서 제2 방향을 따라 제2 금속막 및 상 변화 재료를 가늘게 가공한 후, 제2 금속막 및 상 변화 재료의 측면을 피복하고, 동시에, 인접하는 버퍼층, 선택 소자 재료 및 제1 금속막의 적층 패턴의 사이를 매립하는 제3 층간막을 형성한다. 계속해서 제3 층간막을 에치백한 후, 제3 층간막보다도 열전도율이 낮은 제4 층간막에 의해 제3 층간막의 피복성에 의해 생긴 공간을 매립한다.
또한, 이 실시 형태는, 제1 방향을 따라 연장되는 복수의 제1 금속 배선과, 제1 방향과 직교하는 제2 방향을 따라 연장되는 복수의 제3 금속 배선과, 제1 금속 배선과 제3 금속 배선의 교점에 기억 소자와 선택 소자로 이루어지는 크로스 포인트형의 메모리 셀에 의해 구성되는 상 변화 메모리를 갖는 불휘발성 기억 장치의 제조 방법이다. 우선, 반도체 기판 위에 제1 금속막, 선택 소자 재료, 버퍼층, 상 변화 재료 및 제2 금속막을 순차 형성한 후, 제1 방향을 따라 제2 금속막, 상 변화 재료, 버퍼층, 선택 소자 재료 및 제1 금속막을 순차 에칭하여, 스트라이프 형상으로 가공한다. 계속해서 제1 방향을 따라 제2 금속막 및 상 변화 재료를 가늘게 가공한 후, 인접하는 제2 금속막, 상 변화 재료, 버퍼층, 선택 소자 재료 및 제1 금속막의 적층 패턴의 사이를 매립하는 제1 층간막을 형성한다. 계속해서 제1 층간막을 에치백하여, 인접하는 제2 금속막 및 상 변화 재료의 적층 패턴의 사이의 제1 층간막을 제거한다. 계속해서 제1 층간막보다도 열전도율이 낮은 제2 층간막에 의해 인접하는 제2 금속막 및 상 변화 재료의 적층 패턴의 사이를 매립하고, 제2 층간막의 표면을 연마하여 제2 금속막의 상면을 노출시킨 후, 반도체 기판 위에 제3 금속막을 형성한다. 또한, 제2 방향을 따라 제3 금속막, 제2 금속막, 상 변화 재료, 버퍼층 및 선택 소자 재료를 순차 에칭하여, 스트라이프 형상으로 가공한다. 계속해서 제2 방향을 따라 제2 금속막 및 상 변화 재료를 가늘게 가공한 후, 인접하는 제3 금속막, 제2 금속막, 상 변화 재료, 버퍼층, 선택 소자 재료 및 제1 금속막의 적층 패턴의 사이를 매립하는 제3 층간막을 형성한다. 계속해서 제3 층간막을 에치백하여, 인접하는 제2 금속막 및 상 변화 재료의 적층 패턴의 사이의 제3 층간막을 제거한다. 계속해서 제3 층간막보다도 열전도율이 낮은 제4 층간막에 의해 인접하는 제2 금속막 및 상 변화 재료의 적층 패턴의 사이를 매립한다.
또한, 이 실시 형태는, 제1 방향을 따라 연장되는 복수의 제1 금속 배선과, 제1 방향과 직교하는 제2 방향을 따라 연장되는 복수의 제3 금속 배선과, 제1 금속 배선과 제3 금속 배선의 교점에 기억 소자와 선택 소자로 이루어지는 크로스 포인트형의 메모리 셀에 의해 구성되는 상 변화 메모리를 갖는 불휘발성 기억 장치의 제조 방법이다. 우선, 반도체 기판 위에 제1 금속막, 선택 소자 재료, 버퍼층, 상 변화 재료 및 제2 금속막을 순차 형성한 후, 제1 방향을 따라 제2 금속막, 상 변화 재료, 버퍼층, 선택 소자 재료 및 제1 금속막을 순차 에칭하여, 스트라이프 형상으로 가공한다. 계속해서 제1 방향을 따라 제2 금속막 및 상 변화 재료를 가늘게 가공한 후, 버퍼층의 상부의 폭을 하부의 폭보다도 좁게 가공한다. 계속해서 제2 금속막 및 상 변화 재료의 측면을 피복하고, 동시에, 인접하는 버퍼층, 선택 소자 재료 및 제1 금속막의 적층 패턴의 사이를 매립하는 제1 층간막을 형성한 후, 제1 층간막보다도 열전도율이 낮은 제2 층간막에 의해 제1 층간막의 피복성에 의해 생긴 공간을 매립한다. 계속해서 제1 층간막 및 제2 층간막의 표면을 연마하여 제2 금속막의 상면을 노출시킨 후, 반도체 기판 위에 제3 금속막을 형성한다. 또한, 제2 방향을 따라 제3 금속막, 제2 금속막, 상 변화 재료, 버퍼층 및 선택 소자 재료를 순차 에칭하여, 스트라이프 형상으로 가공한다. 계속해서 제2 방향을 따라 제2 금속막 및 상 변화 재료를 가늘게 가공한 후, 버퍼층의 상부의 폭을 하부의 폭보다도 좁게 가공한다. 계속해서 제2 금속막 및 상 변화 재료의 측면을 피복하고, 동시 에, 인접하는 버퍼층, 선택 소자 재료 및 제1 금속막의 적층 패턴의 사이를 매립하는 제3 층간막을 형성한 후, 제3 층간막보다도 열전도율이 낮은 제4 층간막에 의해 제3 층간막의 피복성에 의해 생긴 공간을 매립한다.
또한, 이 실시 형태는, 제1 방향을 따라 연장되는 복수의 제1 금속 배선과, 제1 방향과 직교하는 제2 방향을 따라 연장되는 복수의 제3 금속 배선과, 제1 금속 배선과 제3 금속 배선의 교점에 기억 소자와 선택 소자로 이루어지는 크로스 포인트형의 메모리 셀에 의해 구성되는 상 변화 메모리를 갖는 불휘발성 기억 장치의 제조 방법이다. 우선, 반도체 기판 위에 제1 금속막, 선택 소자 재료 및 제1 버퍼층을 순차 형성한 후, 제1 방향을 따라 제1 버퍼층, 선택 소자 재료 및 제1 금속막을 순차 에칭하여, 스트라이프 형상으로 가공한다. 계속해서 반도체 기판 위에 제1 층간막을 형성하여, 인접하는 제1 버퍼층, 선택 소자 재료 및 제1 금속막의 적층 패턴의 사이를 매립한 후, 제1 층간막의 표면을 연마하여 제1 버퍼층의 상면을 노출시킨다. 계속해서 제2 방향을 따라 제1 버퍼층 및 선택 소자 재료를 순차 에칭하여, 스트라이프 형상으로 가공한다. 계속해서 반도체 기판 위에 제2 층간막을 형성하여, 인접하는 제1 버퍼층, 선택 소자 재료 및 제1 금속막의 적층 패턴의 사이를 매립한 후, 제2 층간막의 표면을 연마하여 제1 버퍼층의 상면을 노출시킨다. 또한, 반도체 기판 위에 제2 버퍼층, 상 변화 재료 및 제2 금속막을 순차 형성한 후, 제1 방향을 따라 제2 금속막, 상 변화 재료 및 제2 버퍼층을 순차 에칭하여, 스트라이프 형상으로 가공한다. 계속해서 반도체 기판 위에 제1 또는 제2 층간막보다도 열전도율이 낮은 제3 층간막을 형성하여, 인접하는 제2 금속막, 상 변화 재 료 및 제2 버퍼층의 적층 패턴의 사이를 매립한 후, 제3 층간막의 표면을 연마하여 제2 금속막의 상면을 노출시킨다. 계속해서 제2 방향을 따라 제2 금속막, 상 변화 재료 및 제2 버퍼층을 순차 에칭하여, 스트라이프 형상으로 가공한다. 계속해서 반도체 기판 위에 제1 또는 제2 층간막보다도 열전도율이 낮은 제4 층간막을 형성하여, 인접하는 제2 금속막, 상 변화 재료 및 제2 버퍼층의 적층 패턴의 사이를 매립한 후, 제4 층간막의 표면을 연마하여 제2 금속막의 상면을 노출시킨다. 계속해서 반도체 기판 위에 제3 금속막을 형성하고, 제2 방향을 따라 스트라이프 형상으로 가공한다.
본원에서 개시되는 발명 중, 대표적인 것의 일 실시 형태에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
상 변화 재료를 고온으로 하여도 다이오드가 고온으로 되기 어려운 메모리 셀 구조를 실현할 수 있다.
이하의 실시 형태에서, 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특히 명시한 경우를 제외하고, 그들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특히 명시한 경우 및 원리적으로 명확히 특정한 수에 한정되 는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니며, 특정한 수 이상이어도 이하이어도 된다. 또한, 본 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특히 명시한 경우 및 원리적으로 명확히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특히 명시한 경우 및 원리적으로 명확히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 이하의 실시 형태에서 이용하는 도면에서는, 평면도이어도 도면을 보기 쉽게 하기 위하여 해칭을 가하는 경우도 있다. 또한, 이하의 실시 형태에서, 웨이퍼라고 할 때에는, Si(Silicon) 단결정 웨이퍼를 주로 하지만, 그것뿐만 아니라, SOI(Silicon On Insulator) 웨이퍼, 집적 회로를 그 위에 형성하기 위한 절연막 기판 등을 가리키는 것으로 한다. 그 형태도 원형 또는 거의 원형뿐만 아니라, 정사각형, 직사각형 등도 포함하는 것으로 한다.
또한, 이하의 실시 형태를 설명하기 위한 전체 도면에서, 동일 기능을 갖는 것은 원칙으로서 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다.
우선, 본 발명의 실시 형태에 따른 상 변화 메모리의 구조가 보다 명확하게 된다고 생각되므로, 이제까지 본 발명자에 의해 검토된 상 변화 메모리의 기본 구조 및 기본 동작에 대하여 간단히 설명한다. 또한, 이하의 설명에서, 본 발명자에 의해 검토된 상 변화 메모리 셀을 편의상, 종래의 상 변화 메모리 셀이라고 기재한다.
도 57에, 종래의 상 변화 메모리의 주요부 단면도를 도시한다. 도 57 중, 참조 부호 101은 반도체 기판, 참조 부호 102는 제1 방향을 따라 연장되는 제1 금속 배선이다. 또한, 참조 부호 103은 제1 다결정 실리콘막, 참조 부호 104는 제2 다결정 실리콘막, 참조 부호 105는 제3 다결정 실리콘막이며, 이들 3층으로 선택 소자인 다이오드 CDIOD를 형성하고 있다. 또한, 참조 부호 106은 버퍼층, 참조 부호 107은 기억 소자인 상 변화 재료, 참조 부호 108은 플러그 형상의 제2 금속 배선, 참조 부호 109는 제1 방향과 직교하는 제2 방향을 따라 연장되는 제3 금속 배선, 참조 부호 110은 층간막이다.
종래의 상 변화 메모리의 재기입에서는, 전류는 제3 금속 배선(109)으로부터 제2 금속 배선(108), 상 변화 재료(107), 버퍼층(106), 다이오드 CDIOD, 그리고 제1 금속 배선(102)으로 순서대로 흐른다. 이들의 계에서, 쥴 열은 주로 저항이 높은 부분, 즉 상 변화 재료(107), 다이오드 CDIOD와 버퍼층(106)과의 계면, 또는 다이오드 CDIOD와 제1 금속 배선(102)과의 계면에서 발생한다. 발생한 열은 주위의 재료로 확산된다. 예를 들면 상 변화 재료(107)에서 발생한 열은 상 변화 재료(107)의 주위에 존재하는 버퍼층(106), 제2 금속 배선(108) 및 층간막(110)으로 확산된다.
<실시 형태 1>
본 실시 형태 1에 의한 상 변화 메모리의 메모리 매트릭스를 도 1～도 5를 이용하여 설명한다. 도 1은 메모리 매트릭스의 상면도, 도 2는 도 1의 A-A'선에서의 메모리 매트릭스의 주요부 단면도, 도 3은 도 1의 B-B'선에서의 메모리 매트릭스의 주요부 단면도, 도 4는 도 1의 C-C'선에서의 메모리 매트릭스의 주요부 단면도, 도 5는 도 1의 D-D'선에서의 메모리 매트릭스의 주요부 단면도이다. 도 1에서는, 메모리 매트릭스의 구조를 알기 쉽게 하기 위하여, 제3 금속 배선, 제1 금속 배선 및 반도체 기판만을 도시하고 있다.
도면 중, 참조 부호 1은 반도체 기판, 참조 부호 2는 제1 방향을 따라 연장되는 제1 금속 배선이다. 또한, 참조 부호 3은 제1 다결정 실리콘막, 참조 부호 4는 제2 다결정 실리콘막, 참조 부호 5는 제3 다결정 실리콘막이며, 이들 3층으로 선택 소자인 다이오드 DIOD를 형성하고 있다. 또한, 참조 부호 6은 버퍼층(예를 들면 TiN), 참조 부호 7은 기억 소자인 상 변화 재료(예를 들면 Ge2Sb2Te5), 참조 부호 8은 제2 금속 배선(예를 들면 TiN), 참조 부호 9는 제3 금속 배선, 참조 부호 10은 제1 층간막(예를 들면 TEOS: 테트라에톡시실란), 참조 부호 11은 제2 층간막(예를 들면 TEOS), 참조 부호 12a 및 12b는 공극이다. 또한, 제1 층간막(10)과 제2 층간막(11)은 서로 다른 영역에 형성되어 있고, 인접하는 다이오드 DIOD 및 상 변화 재료 등을 전기적으로 분리하고 있다.
상 변화 메모리의 재기입에서는, 전술한 종래의 상 변화 메모리의 전류 경로와 마찬가지로, 제3 금속 배선(9)으로부터 제2 금속 배선(8), 상 변화 재료(7), 버퍼층(6), 다이오드 DIOD, 그리고 제1 금속 배선(2)으로 순서대로 전류는 흐른다.
종래의 상 변화 메모리에서는, 상 변화 재료(107)가 형성된 층 CPHL에서의 메모리 셀간의 열전도율 KCP는, 다이오드 CDIOD가 형성된 층 CDIL에서의 메모리 셀간의 열전도율 KCD와 동등하다. 본 실시 형태 1에 의한 상 변화 메모리에서는, 다이오드 DIOD가 형성된 층 DIL에서 인접하는 메모리 셀간에는 제1 층간막(10) 또는 제2 층간막(11)이 존재하고, 상 변화 재료(7)가 형성된 층 PHL에서 인접하는 메모리 셀간에는 제1 층간막(10) 및 공극(12a), 또는 제2 층간막(11) 및 공극(12b)이 존재한다. 여기에서 제1 층간막(10) 및 제2 층간막(11)의 열전도율은 KI(TEOS의 열전도율: 약 1.4W/(mㆍK)), 공극(12a, 12b)의 열전도율은 KA(진공의 열전도율: 약 0W/(cmㆍK))이며, KA<KI의 관계가 있다. 이 때문에, 상 변화 재료(7)가 형성된 층 PHL에서의 메모리 셀간의 열전도율 KP는, 다이오드 DIOD가 형성된 층 DIL에서의 메모리 셀간의 열전도율 KD보다 작아진다.
따라서, 본 실시 형태 1에 의한 상 변화 메모리에서는, 종래의 상 변화 메모리와 비교하여, 다이오드 부분에서의 방열은 크고, 상 변화 재료 부분에서의 방열은 작아진다. 즉, 본 실시 형태 1에 의한 메모리 매트릭스는, 다이오드 DIOD는 고온으로 되기 어렵고, 또한 상 변화 재료(7)는 고온으로 되기 쉬운 구조이다.
다음으로, 본 실시 형태 1에 의한 상 변화 메모리의 제조 방법을 도 6～도 16을 이용하여 설명한다. 도 6 및 도 12는 메모리 매트릭스의 상면도, 도 7～도 11 및 도 13은 도 1의 B-B'선에 대응하는 메모리 매트릭스의 주요부 단면도, 도 14 ～도 16은 도 1의 A-A'선에 대응하는 메모리 매트릭스의 주요부 단면도이다.
우선, 도 6 및 도 7에 도시한 바와 같이, 반도체 기판(1) 위에, 제1 금속막(2a), 제1 다결정 실리콘막(3), 제2 다결정 실리콘막(4), 제3 다결정 실리콘막(5), 버퍼층(6), 상 변화 재료(7) 및 제2 금속막(8a)을 순차적으로 퇴적한다.
제1 금속막(2a)의 재료는, 예를 들면 W(텅스텐)이며, 예를 들면 CVD(Chemical Vapor Deposition)법 등에 의해 형성할 수 있다. 제1 다결정 실리콘막(3)이 B(붕소)를 불순물로서 함유하는 다결정 실리콘인 경우에는, 제1 다결정 실리콘막(3)과 제1 금속막(2a)이 직접 접합하는 구조이기 때문에, 제1 금속막(2a)의 재료를 W로 하여, 제1 다결정 실리콘막(3)과 제1 금속막(2a)의 접촉 저항을 낮추는 것이 바람직하다. 제1 금속막(2a)의 막 두께는, 예를 들면 10nm 이상 100nm 이하가 바람직하다. 제1 금속막(2a)의 막 두께가 지나치게 얇으면 배선 저항이 높아지고, 지나치게 두꺼우면 가공 형상의 제어가 곤란해진다.
제1 다결정 실리콘막(3)의 재료는 B, Ga 또는 In 중 어느 하나를 불순물로서 함유하는 다결정 실리콘, 제2 다결정 실리콘막(4)의 재료는 진성 다결정 실리콘, 제3 다결정 실리콘막(5)의 재료는 P(인) 또는 As를 불순물로서 함유하는 다결정 실리콘이며, 예를 들면 각각 CVD법에 의해 형성할 수 있다. 제1 다결정 실리콘막(3), 제2 다결정 실리콘막(4) 및 제3 다결정 실리콘막(5)의 합계 막 두께는, 예를 들면 30nm 이상 250nm 이하가 바람직하다.
제1 다결정 실리콘막(3), 제2 다결정 실리콘막(4) 및 제3 다결정 실리콘막(5)은, 처음부터 다결정 실리콘으로서 성막하지 않고, 비정질 실리콘으로서 성막 한 후, 레이저 어닐링에 의해 결정화하여 성막할 수도 있다. 이에 의해, 프로세스 중의 열부하를 저감할 수 있다. 또한, 선택 소자로서 PIN 다이오드를 예시하였지만, P+/N-/N+ 다이오드를 이용하여도 되며, PIN 다이오드와 동일 정도의 성능을 얻을 수 있다. 또한, 제1 다결정 실리콘막(3)과 제1 금속막(2a) 사이에는, 접촉 저항을 낮추기 위하여, 실리사이드 기술을 이용하여 텅스텐 실리사이드나 티탄 실리사이드 등을 형성하여도 된다. 마찬가지로, 제3 다결정 실리콘막(5)과 버퍼층(6) 사이에, 티탄 실리사이드 등을 형성하여도 된다.
버퍼층(6)의 재료는, 예를 들면 TiN이며, 예를 들면 CVD법 등에 의해 형성할 수 있다. 버퍼층(6)은, 제1 다결정 실리콘막(3), 제2 다결정 실리콘막(4) 및 제3 다결정 실리콘막(5)과, 상 변화 재료(7)와의 상호 확산을 방지하기 위하여 형성되어 있고, 그 막 두께는, 지나치게 두꺼우면 상 변화 메모리의 구동 전압이 높아지기 때문에, 50nm 이하가 바람직하다.
상 변화 재료(7)는, 예를 들면 Ge2Sb2Te5이며, 예를 들면 스퍼터링법 등에 의해 형성할 수 있다. 다른 상 변화 재료(7)로서는, 칼코겐 원소(S, Se, Te) 중의 적어도 1원소를 함유하는 재료를 이용할 수 있어, 조성을 선택함으로써, Ge2Sb2Te5와 동일 정도의 성능을 얻을 수 있다. 상 변화 재료(7)의 막 두께는, 예를 들면 5nm 이상 300nm 이하가 바람직하다.
제2 금속막(8a)의 재료는, 예를 들면 TiN이며, 예를 들면 CVD법 등에 의해 형성할 수 있다. 제2 금속막(8a)의 막 두께는, 예를 들면 10nm 이상 100nm 이하가 바람직하다. 제2 금속막(8a)의 막 두께가 지나치게 얇으면 후속의 CMP(Chemical Mechanical Polishing) 공정에서의 깎아넣기 여유가 부족하고, 지나치게 두꺼우면 상 변화 메모리의 구동 전압이 높아진다. 또한, 버퍼층(6) 및 제2 금속 배선(8a)의 재료는, 열전도율이 낮은 재료가 바람직하며, 열전도율이 낮은 재료를 이용함으로써 상 변화 메모리의 구동 전압을 저감할 수 있다.
다음으로, 도 8에 도시한 바와 같이, 리소그래피 기술 및 드라이 에칭 기술을 이용하여, 제1 방향을 따라 제2 금속막(8a), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속막(2a)을 순차적으로 가공한다. 이에 의해, 제1 금속막(2a)으로 이루어지는 제1 금속 배선(2)이 형성된다. 제2 금속막(8a), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)의 적층 패턴은, 워드선의 패턴이며, 인접한 패턴과 평행하게 제1 방향을 따라 스트라이프 형상으로 형성된다. 또한, 제1 금속 배선(2)은, 상 변화 메모리의 판독 및 기입을 행할 수 있도록, 주변 회로를 포함하는 반도체 기판(1)과 전기적으로 접속되어 있다(도시는 생략).
상 변화 재료(7)의 폭은, 하층의 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)의 폭보다 좁고, 또한 제2 금속막(2a)의 폭은, 상 변화 재료(7)의 폭보다 넓은 쪽이 좋다. 이것은, 후에 설명하는 공극의 형성을 용이하게 행하기 위해서이다. 또한, 상 변화 재료(7)의 체적이 작을 수록, 상 변화 재료(7)의 재기입시의 구동 전압을 작게 할 수 있으므로, 상 변화 재료(7)의 체적을 작게 하는 것이 바람직하다.
상 변화 재료(7)의 폭을 다른 부분보다도 좁게 하는 방법으로서는, 우선, 제2 금속막(8a)을 이방성 드라이 에칭법에 의해 가공하고, 계속해서 상 변화 재료(7)을 등방성 드라이 에칭법에 의해 가공하고, 그 후 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속막(2a)을 이방성 드라이 에칭법에 의해 순차적으로 가공하는 방법이 있다.
또한, 도 9에 도시한 바와 같이, 우선, 제2 금속막(8a) 및 상 변화 재료(7)를 이방성 드라이 에칭법에 의해 순차적으로 가공하고, 계속해서 상 변화 재료(7)를 등방성 드라이 에칭법에 의해 가공하여 상 변화 재료(7)의 측면에 사이드 에칭을 넣은 후, 재차, 이방성 드라이 에칭법에 의해 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘(4), 제1 다결정 실리콘막(3) 및 제1 금속막(2a)을 순차적으로 가공하는 방법이 있다.
또한, 도 10에 도시한 바와 같이, 우선, 제2 금속막(8a), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속막(2a)을 이방성 드라이 에칭법에 의해 순차적으로 가공한 후, 선택적으로 상 변화 재료(7)의 측면에 사이드 에치를 넣는 방법이 있다.
다음으로, 도 11에 도시한 바와 같이, 반도체 기판(1) 위에 제1 층간막(10)을 형성한다. 제1 층간막(10)의 재료는, 예를 들면 TEOS이며, 예를 들면 CVD법 등에 의해 형성할 수 있다. 상 변화 재료(7)의 폭이, 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)의 폭보다 좁고, 또한 제2 금속 막(8a)의 폭이, 상 변화 재료(7)의 폭보다 넓기 때문에, 등방적으로 성막되는 조건을 이용하여 제1 층간막(10)을 형성함으로써, 인접하는 제2 금속막(8a), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)의 적층 패턴의 사이에 공극(12a)이 동시에 형성된다. 혹은, 일단, 매립성이 좋은 성막 조건을 이용하여 인접하는 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)의 적층 패턴의 사이를 제1 층간막(10)으로 어느 정도 매립한 후, 매립성이 나쁜 조건을 이용하여 인접하는 제2 금속막(8a) 및 상 변화 재료(7)의 적층 패턴의 사이를 제1 층간막(10)으로 충전하여도 된다.
다음으로, 도 12, 도 13 및 도 14에 도시한 바와 같이, CMP 기술을 이용하여 제1 층간막(10)의 표면을 연마하여, 제2 금속막(8a)의 표면을 노출시킨다. 도 12는 메모리 매트릭스의 상면도이지만, 메모리 매트릭스의 구조를 알기 쉽게 하기 위하여, 제2 금속막(8a) 및 반도체 기판(1)만을 도시하고 있다. 또한, 도 13은 도 12의 B-B'선에서의 메모리 매트릭스의 주요부 단면도, 도 14는 도 12의 A-A'선에서의 메모리 매트릭스의 주요부 단면도이다.
다음으로, 도 15에 도시한 바와 같이, 반도체 기판(1) 위에 제3 금속막(9a)을 형성한다. 제3 금속 배선(9a)의 재료는, 예를 들면 W이며, 예를 들면 CVD법 등에 의해 형성할 수 있다. 제2 금속막(8a)과 제3 금속막(9a)의 합계 막 두께는, 예를 들면 200nm 이하가 바람직하다. 막 두께가 200nm보다 두꺼워지면, 제2 금속막(8a) 및 제3 금속막(9a)의 드라이 에칭법에 의한 가공이 곤란해진다.
다음으로, 도 16에 도시한 바와 같이, 리소그래피 기술 및 드라이 에칭 기술을 이용하여, 제2 방향을 따라 제3 금속막(9a), 제2 금속막(8a), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)을 순차적으로 가공한다. 이에 의해, 제3 금속막(9a)으로 이루어지는 제3 금속 배선(9)이 형성되고, 제2 금속막(8a)으로 이루어지는 플러그 형상의 제2 금속 배선(8)이 형성된다. 또한, 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)으로 이루어지는 적층 구조의 다이오드 DIOD가 형성된다. 제3 금속 배선(9), 제2 금속 배선(8), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)의 적층 패턴은, 비트선의 패턴이며, 인접한 패턴과 평행하게, 제1 방향과 직교하는 제2 방향을 따라 스트라이프 형상으로 형성된다. 또한, 제3 금속 배선(9)은, 상 변화 메모리의 판독 및 기입을 행할 수 있도록, 주변 회로를 포함하는 반도체 기판(1)과 전기적으로 접속되어 있다(도시는 생략). 또한, 전술한 도 8～도 10에서 설명한 방법과 마찬가지로 하여, 상 변화 재료(7)의 폭은, 하층의 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)의 폭보다 좁고, 또한 제3 금속 배선(9) 및 제2 금속 배선(8)의 폭은, 상 변화 재료(7)의 폭보다 넓어지도록 가공한다.
그 후, 반도체 기판(1) 위에 제2 층간막(11)을 형성한다. 제2 층간막(11)의 재료는, 예를 들면 TEOS이며, 예를 들면 CVD법 등에 의해 형성할 수 있다. 또한, 전술한 공극(12a)과 마찬가지로, 인접하는 제3 금속 배선(9), 제2 금속 배선(8), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)의 적층 패턴의 사이에 공극(12b)이 동시에 형성된다. 이에 의해, 전술한 도 1～도 5에 나타내는 본 실시 형태 1에 의한 메모리 셀이 대략 완성된다. 다이오드 DIOD의 무게 중심과 인접하는 메모리 셀의 다이오드 DIOD의 무게 중심을 연결하는 평면에서 메모리 셀간의 제1 층간막(10)의 충전율은, 예를 들면 75% 이상이며, 상 변화 재료(7)의 무게 중심과 인접하는 메모리 셀의 상 변화 재료(7)를 연결하는 평면에서 메모리 셀간의 제2 층간막(11)의 충전율은, 예를 들면 75% 이하 50% 이상이다.
다음으로, 본 발명의 실시 형태 1에 의한 메모리 매트릭스의 동작 방식을 도 17을 이용하여 설명한다. 도 17은, 메모리 매트릭스의 등가 회로의 주요부 구성도이다. 메모리 셀 MCij(i=1, 2, 3, …, m)(j=1, 2, 3, …, n)는, 복수개 평행하게 배치된 제1 금속 배선(이하, 워드선) WLi(i=1, 2, 3, …, m)와, 워드선 WLi와 교차하도록 복수개 병행하여 배치된 제3 금속 배선(이하, 비트선) BLj(j=1, 2, 3, …, n)과의 교점에 배치된다. 전술한 도 1에서 도시한 바와 같이, 다이오드 DIOD와 상 변화 재료(7)가 직렬로 접속된 구조로 되어 있고, 도 17에서, 다이오드 DIOD는 선택 소자 SE에, 상 변화 재료(7)는 기억 소자 VR에 해당한다.
상 변화 메모리의 기록은 다음과 같이 행한다. 예를 들면 메모리 셀 MC11을 재기입하는 경우, 1번째의 워드선 WL1에 전압 Vh를, 다른 워드선 WLi에 전압 Vl을, 1번째의 비트선 BL1에 전압 Vl을, 다른 비트선 BLj에 전압 Vh를 인가하고, MC11의 기억 소자 VR에 전류를 흘려 정보의 기억을 행한다. 여기에서, Vh>Vl이다. 재기 입시, 비선택의 메모리 셀에 오기입이 행해지지 않도록 하기 위하여, 정류 작용을 갖는 선택 소자 SE가 필요하게 된다. 또한, 당연히, 전압 Vh는 선택 소자 SE의 항복 전압 이하이어야 한다.
불휘발성 메모리의 판독은 다음과 같이 행한다. 예를 들면, 메모리 셀 MC11의 정보를 판독하는 경우, 1번째의 워드선 WL1에 전압 Vm을, 다른 워드선 WLi에 전압 Vl을, 1번째의 비트선 BL1에 전압 Vl을 인가하고, BL1에 흐르는 전류의 크기로부터 정보를 판독한다.
본 실시 형태 1에서는 제1 금속 배선(2)을 워드선으로 하고, 제3 금속 배선(9)을 비트선으로 하여 설명하였지만, 제1 금속 배선(2)을 비트선으로 하고, 제3 금속 배선(9)을 워드선으로 하여도 된다.
이상, 메모리 매트릭스가 1계층인 경우에 대하여 설명하였지만, 메모리 매트릭스의 적층은, 메모리 셀의 비트 밀도를 높일 수 있으므로, 보다 바람직하다. 도 18에, 본 실시 형태 1에 의한 메모리 매트릭스를 2계층으로 적층한 경우의 상 변화 메모리의 주요부 단면도를 도시한다. 예를 들면 메모리 매트릭스를 2계층으로 적층하는 경우에는, 전술한 도 1～도 5의 구조 위에, 즉 제2 층간막(11) 위에, 본 실시 형태 1의 전술한 도 6～도 16을 이용하여 설명한 제조 방법과 마찬가지로 하여, 메모리 매트릭스의 2계층째의 워드선인 제1 금속 배선(2A), 2계층째의 제1 다결정 실리콘막(3A), 2계층째의 제2 다결정 실리콘막(4A), 2계층째의 제3 다결정 실리콘막(5A), 2계층째의 버퍼층(6A), 2계층째의 상 변화 재료(7A), 2계층째의 제2 금속 배선(8A), 2계층째의 제3 금속 배선(9A), 2계층째의 제1 층간막(도시는 생략), 2계 층째의 제2 층간막(11A) 및 2계층째의 공극(12bA) 등을 형성함으로써 실현할 수 있다. 또한 메모리 매트릭스를 k계층(k=1, 2, 3, …, l)으로 적층하는 경우도 마찬가지의 방법에 의해 메모리 매트릭스를 적층하면 된다.
도 19 및 도 20에, 본 실시 형태 1에 의한 메모리 매트릭스를 4계층으로 적층한 경우의 상 변화 메모리의 주요부 단면도를 도시한다. 도 19는 하부 금속 배선 A1M1M, 하부 금속 배선 A1M2M, 하부 금속 배선 A2M3M 및 하부 금속 배선 A2M4M의 패턴(워드선 패턴)에 따른 상 변화 메모리의 주요부 단면도, 도 20은 상부 금속 배선 B2M1M, 상부 금속 배선 B1M2M, 상부 금속 배선 B2M3M 및 상부 금속 배선 B1M4M의 패턴(비트선 패턴)에 따른 상 변화 메모리의 주요부 단면도이다. 도면 중의 A1ST, A2ST, B1ST 및 B2ST는, 예를 들면 CMOS(Complementary Metal Oxide Semiconductor) 기술을 이용하여 형성된 계층을 선택하기 위한 트랜지스터이며, 도면 중의 부호 DIF는 확산층, GAT는 게이트를 나타낸다.
예를 들면 메모리 매트릭스를 4계층으로 적층하는 경우의 주변 회로와의 접속은, 도 19 및 도 20에 도시한 메모리 매트릭스의 구조로 된다. 예를 들면 1계층째를 선택하는 경우에는, 트랜지스터 A1ST 및 트랜지스터 B2ST를 선택하면 되고, 2계층째를 선택하는 경우에는, 트랜지스터 A1ST 및 트랜지스터 B1ST를 선택하면 된다.
도 21 및 도 22에, 본 실시 형태 1에 의한 워드선 및 비트선을 각 계층에서 공유하는 경우의 상 변화 메모리의 주요부 단면도를 도시한다. 비트 밀도는 전술한 도 19 및 도 20에서 설명한 구조의 비트 밀도와 동일하지만, 워드선 및 비트선 을 각 계층에서 공유한 경우에는, 제조에 필요한 마스크를 삭감할 수 있기 때문에, 제조 코스트를 저감할 수 있다.
또한, 인접하는 제1 금속 배선(2)의 라인/스페이스와 인접하는 제3 금속 배선(9)의 라인/스페이스를 동일한 값으로 설정하여도 되지만, 인접하는 제1 금속 배선(2)의 라인/스페이스와 인접하는 제3 금속 배선(9)의 라인/스페이스를 서로 다른 값으로 설정하여도 된다. 예를 들면 인접하는 제3 금속 배선(9)의 스페이스를 인접하는 제1 금속 배선(2)의 스페이스보다도 넓게 할 수 있다. 이것은, 제1 층간막(10)은, 제2 방향을 따라 인접하는 선택 소자 및 기억 소자의 사이에 매립되지만, 이 때, 인접하는 제2 금속막(8a), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)의 적층 패턴의 사이에 공극(12a)이 동시에 형성된다. 또한, 제2 층간막(11)은, 제1 방향을 따라 인접하는 선택 소자 및 기억 소자의 사이에 매립되지만, 이 때, 인접하는 제3 금속 배선(9), 제2 금속 배선(8), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)의 적층 패턴의 사이에 공극(12b)이 동시에 형성된다. 이 때문에, 제1 층간막(10)을 성막하였을 때의 매립 상태와 제2 층간막(11)을 성막하였을 때의 매립 상태가 서로 다른 경우가 있고, 공극(12a, 12b)의 형상을 제어하기 위하여, 인접하는 제3 금속 배선(9)의 스페이스를 인접하는 제1 금속 배선(2)의 스페이스보다도 넓게 하는 것이 필요해지는 경우도 있다고 생각된다.
이와 같이, 본 실시 형태 1에 따르면, 다이오드 DIOD(제3 다결정 실리콘 막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)의 적층 패턴)가 형성된 층 DIL에는, 예를 들면 TEOS로 이루어지는 제1 층간막(10) 또는 제2 층간막(11)이 매립되어 있지만, 상 변화 재료(7)가 형성된 층 PHL에는, 공극(12a)이 형성된 제1 층간막(10) 또는 공극(12b)이 형성된 제2 층간막(11)이 매립되어 있으므로, 상 변화 재료(7)에서 발생한 열이 다이오드 DIOD에 전달되는 것을 저감할 수 있다. 이에 의해, 상 변화 재료(7)가 고온으로 되어도, 다이오드 DIOD는 고온으로 되기 어려운 메모리 셀 구조를 실현할 수 있다.
<실시 형태 2>
본 실시 형태 2에 의한 상 변화 메모리의 메모리 매트릭스에 대하여 도 23～도 25를 이용하여 설명한다. 도 23은 메모리 매트릭스의 상면도, 도 24는 도 23의 A-A'선에서의 메모리 매트릭스의 주요부 단면도, 도 25는 도 23의 B-B'선에서의 메모리 매트릭스의 주요부 단면도이다. 도 23에서는, 메모리 매트릭스의 구조를 알기 쉽게 하기 위하여, 제3 금속 배선, 제1 금속 배선 및 반도체 기판만을 도시하고 있다. 도면 중, 전술한 실시 형태 1과 마찬가지로, 참조 부호 1은 반도체 기판, 참조 부호 2는 제1 방향을 따라 연장되는 제1 금속 배선이다. 또한, 참조 부호 3은 제1 다결정 실리콘막, 참조 부호 4는 제2 다결정 실리콘막, 참조 부호 5는 제3 다결정 실리콘막이며, 이들 3층으로 선택 소자인 다이오드 DIOD를 형성하고 있다. 또한, 참조 부호 6은 버퍼층(예를 들면 TiN), 참조 부호 7은 기억 소자인 상 변화 재료(예를 들면 Ge2Sb2Te5), 참조 부호 8은 제2 금속 배선(예를 들면 TiN), 참조 부 호 9는 제3 금속 배선이다. 또한, 참조 부호 21은 제1 층간막(예를 들면 TEOS), 참조 부호 22는 제1 층간막의 피복 형상에 의해 생기는 공간을 충전하는 제2 층간막(예를 들면 포러스 MSQ(Methylsilses-quioxane)), 참조 부호 23은 제3 층간막(예를 들면 TEOS), 참조 부호 24는 제3 층간막의 피복 형상에 의해 생기는 공간을 충전하는 제4 층간막(예를 들면 포러스 MSQ)이다. TEOS의 열전도율은 약 1.4W/(mㆍK), 포러스 MSQ의 열전도율은 약 0.2W/(mㆍK)이다.
본 실시 형태 2에 의한 상 변화 메모리에서는, 다이오드 DIOD가 형성된 층 DIL에서 인접하는 메모리 셀간에는 제1 층간막(21) 또는 제3 층간막(23)이 존재하고, 상 변화 재료(7)가 형성된 층 PHL에서 인접하는 메모리 셀간에는 사이드월 형상의 제1 층간막(21)과 제1 층간막(21)의 사이드월 형상으로부터 생기는 공간을 매립하는 제2 층간막(22), 또는 사이드월 형상의 제3 층간막(23)과 제3 층간막(23)의 사이드월 형상으로부터 생기는 공간을 매립하는 제4 층간막(24)이 존재한다. 여기에서 제1 층간막(21) 및 제3 층간막(23)의 열전도율을 KI1, 제2 층간막(22) 및 제4 층간막(24)의 열전도율을 KI2로 하면, KI2<KI1이면, 상 변화 재료(7)가 형성된 층 PHL에서의 메모리 셀간의 열전도율 KP1은, 다이오드 DIOD가 형성된 층 DIL에서의 메모리 셀간의 열전도율 KD1보다 작아지므로, 다이오드 DIOD가 고온으로 되기 어렵고, 또한 상 변화 재료(7)가 고온으로 되기 쉬운 구조의 메모리 셀을 형성할 수 있다. 반대로 KI2>KI1이면, 상 변화 재료(7)가 형성된 층 PHL에서의 메모리 셀간의 열전도 율 KP1은, 다이오드 DIOD가 형성된 층 DIL에서의 메모리 셀간의 열전도율 KD1보다 커지지만, 상 변화 재료(7)의 냉각이 보다 빨라, 고속 동작을 가능하게 하는 메모리 셀을 형성할 수 있다. 본 실시 형태 2에서는, 상 변화 재료(7)가 형성된 층 PHL에서의 메모리 셀간의 재료를 제1 층간막(21) 및 제2 층간막(22)의 2종류, 또는 제3 층간막(23) 및 제4 층간막(24)의 2종류로 설명하였지만, 3종류 이상의 재료로 하여도 된다. 중요한 것은, 상 변화 재료(7)가 형성된 층 PHL에서의 메모리 셀간의 열전도율 KP1과, 다이오드 DIOD가 형성된 층 DIL에서의 메모리 셀간의 열전도율 KD1이 서로 다른 것이다.
다음으로, 본 실시 형태 2에 의한 상 변화 메모리의 제조 방법을 도 26～도 32를 이용하여 설명한다. 도 29는 메모리 매트릭스의 상면도, 도 26～도 28 및 도 30은 도 23의 B-B'선에서의 메모리 매트릭스의 주요부 단면도, 도 31 및 도 32는 도 23의 A-A'선에서의 메모리 매트릭스의 주요부 단면도이다.
우선, 전술한 실시 형태 1의 도 6 및 도 7에 도시한 구조로부터, 리소그래피 기술 및 드라이 에칭 기술을 이용하여, 제1 방향을 따라 제2 금속막(8a), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘(4), 제1 다결정 실리콘(3) 및 제1 금속막(2a)을 스트라이프 형상으로 순차적으로 가공한다. 이에 의해, 도 26에 도시한 바와 같이, 제1 금속막(2a)으로 이루어지는 제1 금속 배선(2)이 형성된다.
제2 금속막(8a) 및 상 변화 재료(7)의 폭은, 하층의 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘(4) 및 제1 다결정 실리콘막(3)의 폭보다 좁은 쪽이 바람직하다. 이것은, 후에 설명하는 2종류 이상의 층간막의 형성을 용이하게 행하기 위해서이다. 제2 금속막(8a) 및 상 변화 재료(7)의 폭을 다른 부분보다도 좁게 하는 방법으로서는, 우선, 제2 금속막(8a) 및 상 변화 재료(7)를 등방성 드라이 에칭법에 의해 가공하여 가늘게 한 후, 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속막(2a)을 이방성 드라이 에칭에 의해 가공하는 방법, 전술한 실시 형태 1의 도 9에 도시한 바와 같이, 제2 금속막(8a) 및 상 변화 재료(7)를 이방성 드라이 에칭법에 의해 순차적으로 가공하고, 계속해서 제2 금속막(8a) 및 상 변화 재료(7)를 등방성 드라이 에칭법에 의해 가공하여 가늘게 한 후, 재차, 이방성 드라이 에칭법에 의해 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속막(2a)을 순차적으로 가공하는 방법 등이 있다.
다음으로, 도 27에 도시한 바와 같이, 반도체 기판(1) 위에 제1 층간막(21)을 형성한다. 제1 층간막(21)의 재료는, 예를 들면 TEOS이며, 예를 들면 CVD법 등에 의해 형성할 수 있다. 제2 금속막(8a) 및 상 변화 재료(7)의 폭이, 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)보다 좁다. 이 때문에, 등방적으로 성막되는 조건을 이용하여 제1 층간막(21)을 형성함으로써, 인접하는 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)의 적층 패턴의 사이는 제1 층간막(21)에 의해 매립되지만, 인접하는 제2 금속막(8a) 및 상 변화 재 료(7)의 적층 패턴의 사이에는 사이드월 형상의 제1 층간막(21)이 형성되어, 제1 층간막(21)에 의해 매립되지 않고 공간이 형성된다.
다음으로, 도 28에 도시한 바와 같이, 제2 금속막(8a)의 표면이 노출될 때까지 제1 층간막(21)을 에치백한다. 이 에치백에 의해, 인접하는 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)의 적층 패턴의 사이에 매립된 제1 층간막(21)을 더 깊이까지, 예를 들면 버퍼층(6)의 근처까지 제거할 수 있어, 인접하는 제2 금속막(8a), 상 변화 재료(7) 및 버퍼층(6)의 적층 패턴의 사이에까지, 제1 층간막(21)이 형성되지 않는 공간을 형성할 수 있다.
또한, 도 29, 도 30 및 도 31에 도시한 바와 같이, 반도체 기판(1) 위에 제2 층간막(22)을 퇴적한 후, CMP 기술을 이용하여 제2 층간막(22)의 표면을 연마하여, 제2 금속막(8a)의 표면을 노출시킨다. 제2 층간막(22)의 재료는, 예를 들면 포러스 MSQ이며, 예를 들면 도포법에 의해 형성할 수 있다. 본 실시 형태 2에서는, 에치백에 의해 제2 층간막(22)의 매립 깊이가 조절 가능하므로, 정확하게 열전도율이 상이한 재료를 메모리 셀간에 배치하는 것이 가능하다. 도 29는 메모리 매트릭스의 상면도이지만, 메모리 매트릭스의 구조를 알기 쉽게 하기 위하여, 제2 금속막(8a), 제1 금속 배선(2) 및 반도체 기판(1)만을 도시하고 있다. 도 30은 도 29의 B-B'선에서의 메모리 매트릭스의 주요부 단면도, 도 31은 도 29의 A-A'선에서의 메모리 매트릭스의 주요부 단면도이다.
다음으로, 반도체 기판(1) 위에 제3 금속막을 형성한 후, 리소그래피 기술 및 드라이 에칭 기술을 이용하여, 제2 방향을 따라 제3 금속막, 제2 금속막(8a), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)을 스트라이프 형상으로 순차적으로 가공한다. 이에 의해, 도 32에 도시한 바와 같이, 제3 금속막으로 이루어지는 제3 금속 배선(9)이 형성되고, 제2 금속막(8a)으로 이루어지는 플러그 형상의 제2 금속 배선(8)이 형성된다. 제3 금속 배선(9)의 재료는, 예를 들면 W이며, 예를 들면 CVD법 등에 의해 형성할 수 있다. 제2 금속 배선(8)과 제3 금속 배선(9)의 합계 막 두께는 200nm 이하가 좋다. 지나치게 두꺼우면 가공이 곤란해진다.
그 후, 전술한 도 27～도 31을 이용하여 설명한 제조 방법과 마찬가지로 하여, 제3 층간막(23) 및 제4 층간막(24)을 형성한다. 이에 의해, 전술한 도 23～도 25에 나타낸 본 실시 형태 2에 의한 상 변화 메모리가 대략 완성된다. 다이오드 DIOD의 무게 중심과 인접하는 메모리 셀의 다이오드 DIOD의 무게 중심을 연결하는 평면에서 메모리 셀간의 제2 층간막(22) 또는 제4 층간막(24)의 충전율은 25% 이하, 상 변화 재료(7)의 무게 중심과 인접하는 메모리 셀의 상 변화 재료(7)를 연결하는 평면에서 메모리 셀간의 제2 층간막(22) 또는 제4 층간막(24)의 충전율은 50% 이하 25% 이상이다.
본 실시 형태 2에 의한 메모리 매트릭스의 동작 방식은, 전술한 실시 형태 1과 마찬가지이다.
이상, 메모리 매트릭스가 1계층인 경우에 대하여 설명하였지만, 메모리 매트릭스를 적층하여 비트 밀도를 높게 하는 것은, 제조 코스트를 저감할 수 있기 때문 에, 보다 바람직하다. 도 33에, 본 실시 형태 2에 의한 메모리 매트릭스를 2계층으로 적층한 경우의 상 변화 메모리의 주요부 단면도를 도시한다. 예를 들면 메모리 매트릭스를 2계층으로 적층하는 경우에는, 전술한 도 23～도 25의 구조 위에, 즉 제4 층간막(24) 위에, 본 실시 형태 2의 전술한 도 26～도 32에서 설명한 방법과 마찬가지로 하여, 메모리 매트릭스의 2계층째의 워드선인 제1 금속 배선(2A), 2계층째의 제1 다결정 실리콘막(3A), 2계층째의 제2 다결정 실리콘막(4A), 2계층째의 제3 다결정 실리콘막(5A), 2계층째의 버퍼층(6A), 2계층째의 상 변화 재료(7A), 2계층째의 제2 금속 배선(8A), 2계층째의 제3 금속 배선(9A), 2계층째의 제1 층간막(도시는 생략), 2계층째의 제2 층간막(도시는 생략), 2계층째의 제3 층간막(23A) 및 2계층째의 제4 층간막(24A)을 형성함으로써 실현할 수 있다. 또한 메모리 매트릭스를 k계층(k=1, 2, 3, …, l)으로 적층하는 경우에도 마찬가지의 방법에 의해 메모리 매트릭스를 적층하면 된다.
도 34 및 도 35에, 본 실시 형태 2에 의한 메모리 매트릭스를 4계층으로 적층한 경우의 상 변화 메모리의 주요부 단면도를 도시한다. 도 34는 하부 금속 배선 A1M1M, 하부 금속 배선 A1M2M, 하부 금속 배선 A2M3M 및 하부 금속 배선 A2M4M의 패턴(워드선 패턴)을 따른 상 변화 메모리의 주요부 단면도, 도 35는 상부 금속 배선 B2M2M, 상부 금속 배선 B1M3M, 상부 금속 배선 B2M4M 및 상부 금속 배선 B1M5M의 패턴(비트선 패턴)을 따른 상 변화 메모리의 주요부 단면도이다. 도면 중의 A1ST, A2ST, B1ST 및 B2ST는, 예를 들면 CMOS 기술을 이용하여 형성된 계층을 선택하기 위한 트랜지스터이며, 도면 중의 부호 DIF는 확산층, GAT는 게이트를 나 타낸다.
예를 들면 메모리 매트릭스를 4계층으로 적층하는 경우의 주변 회로와의 접속은, 도 34 및 도 35에 도시한 메모리 매트릭스의 구조로 된다. 예를 들면 1계층째를 선택하는 경우에는, 트랜지스터 A1ST 및 트랜지스터 B2ST를 선택하면 되고, 2계층째를 선택하는 경우에는, 트랜지스터 A1ST 및 트랜지스터 B1ST를 선택하면 된다.
또한, 본 실시 형태 2에서의 메모리 셀간을 층간막으로 매립할 때에는, 전술한 도 27～도 30을 이용하여 설명한 바와 같이, 제1 층간막(21)을 형성하고, 에칭법에 의해 제1 층간막(21)을 가공하고, 제1 층간막(21)의 형성에 의해 생긴 공간을 제2 층간막(22)으로 매립하고, 또한 CMP법에 의해 제2 층간막(22)을 가공하는 제조 공정을 채용하였지만, 그 제조 방법에 한정되는 것은 아니다. 예를 들면, 그 제조 공정 대신에, 이하에 설명하는 제조 공정을 채용할 수도 있다.
우선, 도 36에 도시한 바와 같이, 반도체 기판(1) 위에 제1 층간막(21)을 형성한다. 이 때, 인접하는 제2 금속막(8a), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)의 적층 패턴의 사이를 제1 층간막(21)에 의해 완전하게 매립한다. 제1 층간막(21)의 재료는, 예를 들면 TEOS이다. 계속해서, 버퍼층(6)의 근처까지 제1 층간막(21)을 에치백한다. 이 에치백에 의해, 제2 금속막(8a) 및 상 변화 재료(7)를 노출시킨다.
다음으로, 도 37에 도시한 바와 같이, 반도체 기판(1) 위에 제2 층간막(22) 을 형성하여, 인접하는 제2 금속막(8a) 및 상 변화 재료(7)의 적층 패턴의 사이를 제2 층간막(22)에 의해 완전하게 매립한다. 그 후, CMP 기술을 이용하여 제2 층간막(22)의 표면을 연마하여, 제2 금속막(8a)의 표면을 노출시킨다. 제2 층간막(22)의 재료는, 예를 들면 포러스 MSQ이며, 예를 들면 도포법에 의해 형성할 수 있다.
상기 제조 방법을 이용함으로써, 인접하는 제2 금속막(8a) 및 상 변화 재료(7)의 적층 패턴의 사이를 완전하게 제1 층간막(21)보다도 열전도율이 낮은 제2 층간막(22)에 의해 매립할 수 있다.
이와 같이, 본 실시 형태 2에 따르면, 다이오드 DIOD(제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)의 적층 패턴)가 형성된 층 DIL에서의 메모리 셀간의 열전도율과 상 변화 재료(7)가 형성된 층 PHL에서의 메모리 셀간의 열전도율을 서로 다른 값으로 할 수 있으므로, 원하는 특성을 갖는 상 변화 메모리의 최적 설계가 용이해진다. 예를 들면 다이오드 DIOD(제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)의 적층 패턴)가 형성된 층 DIL에는, 예를 들면 TEOS로 이루어지는 제1 층간막(21) 또는 제3 층간막(23)을 매립하고, 상 변화 재료(7)가 형성된 층 PHL에는, 예를 들면 TEOS로 이루어지는 제1 층간막(21)과 포러스 MSQ로 이루어지는 제2 층간막(22) 또는 TEOS로 이루어지는 제3 층간막(23)과 포러스 MSQ로 이루어지는 제4 층간막(24)을 매립할 수 있다. 상 변화 재료(7)가 형성된 층 PHL에, TEOS보다도 열전도율이 낮은 포러스 MSQ로 이루어지는 층간막을 형성하고 있으므로, TEOS로 이루어지는 층간막만을 형성한 경우보다도, 상 변화 재료(7)에서 발생한 열이 다이오드 DIOD에 전달되는 것 을 저감할 수 있다. 이에 의해, 상 변화 재료(7)가 고온으로 되어도, 다이오드 DIOD는 고온으로 되기 어려운 상 변화 메모리 셀을 실현할 수 있다.
<실시 형태 3>
본 실시 형태 3에 의한 상 변화 메모리의 메모리 매트릭스에 대하여 도 38～도 40을 이용하여 설명한다. 도 38은 메모리 매트릭스의 상면도, 도 39는 도 38의 A-A'선에서의 메모리 매트릭스의 주요부 단면도, 도 40은 도 38의 B-B'선에서의 메모리 매트릭스의 주요부 단면도이다. 도 38에서는, 메모리 매트릭스의 구조를 알기 쉽게 하기 위하여, 제3 금속 배선, 제1 금속 배선 및 반도체 기판만을 도시하고 있다. 도면 중, 전술한 실시 형태 1과 마찬가지로, 참조 부호 1은 반도체 기판, 참조 부호 2는 제1 방향을 따라 연장되는 제1 금속 배선이다. 또한, 참조 부호 3은 제1 다결정 실리콘막, 참조 부호 4는 제2 다결정 실리콘막, 참조 부호 5는 제3 다결정 실리콘막이며, 이들 3층으로 선택 소자인 다이오드 DIOD를 형성하고 있다. 또한, 참조 부호 6은 버퍼층(예를 들면 TiN), 참조 부호 7은 기억 소자인 상 변화 재료(예를 들면 Ge2Sb2Te5), 참조 부호 8은 제2 금속 배선(예를 들면 TiN), 참조 부호 9는 제3 금속 배선이다. 또한, 참조 부호 31은 제1 층간막(예를 들면 TEOS), 참조 부호 32는 제1 층간막의 피복 형상에 의해 생기는 공간을 충전하는 제2 층간막(예를 들면 포러스 MSQ), 참조 부호 33은 제3 층간막(예를 들면 TEOS), 참조 부호 34는 제3 층간막의 피복 형상에 의해 생기는 공간을 충전하는 제4 층간막(예를 들면 포러스 MSQ)이다.
본 실시 형태 3에 의한 상 변화 메모리에서는, 다이오드 DIOD가 형성된 층 DIL에서 인접하는 메모리 셀간에는 제1 층간막(31) 또는 제3 층간막(33)이 존재하고, 상 변화 재료(7)가 형성된 층 PHL에서 인접하는 메모리 셀간에는 사이드월 형상의 제1 층간막(31)과 제1 층간막(31)의 사이드월 형상으로부터 생기는 공간을 매립하는 제2 층간막(32), 또는 사이드월 형상의 제3 층간막(33)과 제3 층간막(33)의 사이드월 형상으로부터 생기는 공간을 매립하는 제4 층간막(34)이 존재한다. 따라서, 전술한 실시 형태 2와 마찬가지로, 상 변화 재료(7)가 형성된 층 PHL에서의 메모리 셀간의 열전도율과 다이오드 DIOD가 형성된 층 DIL에서의 메모리 셀간의 열전도율을 서로 다른 값으로 할 수 있다. 예를 들면 제1 층간막(31) 및 제3 층간막(33)의 열전도율을 KI3, 제2 층간막(32) 및 제4 층간막(34)의 열전도율을 KI4로 하면, KI4<KI3이면, 상 변화 재료(7)가 형성된 층 PHL에서의 메모리 셀간의 열전도율 KP2는, 다이오드 DIOD가 형성된 층 DIL에서의 메모리 셀간의 열전도율 KD2보다 작아지므로, 다이오드 DIOD가 고온으로 되기 어렵고, 또한 상 변화 재료(7)가 고온으로 되기 쉬운 구조의 메모리 셀을 형성할 수 있다.
다음으로, 본 실시 형태 3에 의한 상 변화 메모리의 제조 방법을 도 41～도 46을 이용하여 설명한다. 도 43은 메모리 매트릭스의 상면도, 도 41, 도 42 및 도 44는 도 38의 B-B'선에서의 메모리 매트릭스의 주요부 단면도, 도 45 및 도 46은 도 38의 A-A'선에서의 메모리 매트릭스의 주요부 단면도이다.
우선, 도 41에 도시한 바와 같이, 전술한 실시 형태 1의 도 6 및 도 7에 도 시한 구조로부터, 리소그래피 기술 및 드라이 에칭 기술을 이용하여, 제1 방향을 따라 제2 금속막(8a), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘(4), 제1 다결정 실리콘(3) 및 제1 금속막(2a)을 스트라이프 형상으로 순차적으로 가공한다. 이에 의해, 제1 금속막(2a)으로 이루어지는 제1 금속 배선(2)이 형성된다.
제2 금속막(8a) 및 상 변화 재료(7)의 폭은, 전술한 실시 형태 2와 마찬가지이다. 또한, 제2 금속막(8a) 및 상 변화 재료(7)의 폭을 다른 부분보다도 좁게 하는 방법으로서는, 전술한 실시 형태 2와 마찬가지의 방법을 이용할 수 있다. 그러나, 전술한 실시 형태 2와 상이한 점은, 버퍼층(6)에 테이퍼(경사)를 가한 것이다. 즉, 전술한 실시 형태 2에서는, 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)의 폭을 동일한 것으로 하였지만, 본 실시 형태 3에서는, 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)의 폭은 동일하지만, 버퍼층(6)의 상부의 폭을 버퍼층(6)의 하부의 폭보다도 좁아지도록 가공하고 있다.
다음으로, 도 42에 도시한 바와 같이, 반도체 기판(1) 위에 제1 층간막(31)을 형성한다. 제1 층간막(31)의 재료는, 예를 들면 TEOS이며, 예를 들면 CVD법 등에 의해 형성할 수 있다. 제2 금속막(8a) 및 상 변화 재료(7)의 폭이, 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)보다 좁다. 이 때문에, 등방적으로 성막되는 조건을 이용하여 제1 층간막(31)을 형성함으로써, 인접하는 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결 정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속 배선(2)의 적층 패턴의 사이는 제1 층간막(31)에 의해 매립되지만, 인접하는 제2 금속막(8a) 및 상 변화 재료(7)의 적층 패턴의 사이에는 사이드월 형상의 제1 층간막(31)이 형성되고, 제1 층간막(31)에 의해 매립되지 않고 공간이 형성된다.
또한, 버퍼층(6)을 테이퍼 가공하고 있기 때문에, 인접하는 제2 금속막(8a) 및 상 변화 재료(7)의 적층 패턴의 사이에 형성되는 공간이, 전술한 실시 형태 2에서 제1 층간막(21)을 형성한 경우보다도 깊게, 예를 들면 버퍼층(6)의 근처까지 형성할 수 있다.
다음으로, 도 43, 도 44 및 도 45에 도시한 바와 같이, 반도체 기판(1) 위에 제2 층간막(32)을 퇴적한 후, CMP 기술을 이용하여 제2 층간막(32)의 표면을 연마하여, 제2 금속막(8a)의 표면을 노출시킨다. 제2 층간막(32)의 재료는, 예를 들면 포러스 MSQ이며, 예를 들면 도포법에 의해 형성할 수 있다. 도 43은 메모리 매트릭스의 상면도이지만, 메모리 매트릭스의 구조를 알기 쉽게 하기 위하여, 제2 금속막(8a), 제1 금속 배선(2) 및 반도체 기판(1)만을 도시하고 있다. 도 44는 도 43의 B-B'선에서의 메모리 매트릭스의 주요부 단면도, 도 45는 도 43의 A-A'선에서의 메모리 매트릭스의 주요부 단면도이다.
전술한 실시 형태 2에서는, 제2 층간막(22)을 형성하기 전에, 제2 층간막(22)의 매립 깊이를 조절하기 위하여, 제1 층간막(21)을 에치백하였지만, 본 실시 형태 3에서는, 버퍼층(6)을 테이퍼 가공하여, 제1 층간막(31)을 형성할 때의 제2 층간막(32)의 매립 깊이를 조정하고 있으므로, 전술한 실시 형태 2에서 행한 제1 층간막(31)의 에치백은 불필요하다. 이에 의해, 제조 공정수를 줄일 수 있으므로, 전술한 실시 형태 2보다도 제조 코스트를 저감할 수 있다.
다음으로, 도 46에 도시한 바와 같이, 반도체 기판(1) 위에 제3 금속막을 형성한 후, 리소그래피 기술 및 드라이 에칭 기술을 이용하여, 제2 방향을 따라 제3 금속막, 제2 금속막(8a), 상 변화 재료(7), 버퍼층(6), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)을 스트라이프 형상으로 순차적으로 가공한다. 이에 의해, 제3 금속막으로 이루어지는 제3 금속 배선(9)이 형성되고, 제2 금속막(8a)으로 이루어지는 플러그 형상의 제2 금속 배선(8)이 형성된다. 제3 금속 배선(9)의 재료는, 예를 들면 W이며, 예를 들면 CVD법 등에 의해 형성할 수 있다. 제2 금속 배선(8)과 제3 금속 배선(9)의 합계 막 두께는 200nm 이하가 좋다. 지나치게 두꺼우면 가공이 곤란해진다.
그 후, 전술한 도 41～도 45를 이용하여 설명한 제조 방법과 마찬가지로 하여, 제3 층간막(33) 및 제4 층간막(34)을 형성한다. 이에 의해, 전술한 도 38～도 40에 나타낸 본 실시 형태 3에 의한 상 변화 메모리가 대략 완성된다. 다이오드 DIOD의 무게 중심과 인접하는 메모리 셀의 다이오드 DIOD의 무게 중심을 연결하는 평면에서 메모리 셀간의 제2 층간막(32) 또는 제4 층간막(34)의 충전율은 25% 이하, 상 변화 재료(7)의 무게 중심과 인접하는 메모리 셀의 상 변화 재료(7)를 연결하는 평면에서 메모리 셀간의 제2 층간막(32) 또는 제4 층간막(34)의 충전율은 50% 이하 25% 이상이다.
본 실시 형태 2에 의한 메모리 매트릭스의 동작 방식 및 주변 회로와의 접속 방법은, 전술한 실시 형태 1과 마찬가지이다. 또한, 전술한 실시 형태 2와 마찬가지로, 메모리 매트릭스를 복수층 적층하여도 된다.
이와 같이, 본 실시 형태 3에 따르면, 전술한 실시 형태 2와 마찬가지의 효과를 얻을 수 있다. 또한, 전술한 실시 형태 2보다도 제조 공정수를 줄일 수 있으므로, 제조 코스트를 저감하는 것이 가능하다.
<실시 형태 4>
본 실시 형태 4에 의한 상 변화 메모리의 메모리 매트릭스에 대하여 도 47～도 49를 이용하여 설명한다. 도 47은 메모리 매트릭스의 상면도, 도 48은 도 47의 A-A'선에서의 메모리 매트릭스의 주요부 단면도, 도 49는 도 47의 B-B'선에서의 메모리 매트릭스의 주요부 단면도이다. 도 47에서는, 메모리 매트릭스의 구조를 알기 쉽게 하기 위하여, 제3 금속 배선, 제1 금속 배선 및 반도체 기판만을 도시하고 있다. 도면 중, 전술한 실시 형태 1과 마찬가지로, 참조 부호 1은 반도체 기판, 참조 부호 2는 제1 방향을 따라 연장되는 제1 금속 배선이다. 또한, 참조 부호 3은 제1 다결정 실리콘막, 참조 부호 4는 제2 다결정 실리콘막, 참조 부호 5는 제3 다결정 실리콘막이며, 이들 3층으로 선택 소자인 다이오드 DIOD를 형성하고 있다. 또한, 참조 부호 7은 기억 소자인 상 변화 재료(예를 들면 Ge2Sb2Te5), 참조 부호 8은 제2 금속 배선(예를 들면 TiN), 참조 부호 9는 제3 금속 배선이다. 또한, 참조 부호 41a, 41b는 버퍼층(예를 들면 TiN), 참조 부호 42는 제1 층간막(예를 들면 TEOS), 참조 부호 43은 제2 층간막(예를 들면 TEOS), 참조 부호 44는 제3 층간막 (예를 들면 포러스 MSQ), 참조 부호 45는 제4 층간막(예를 들면 포러스 MSQ)이다.
본 실시 형태 4에 의한 상 변화 메모리에서는, 다이오드 DIOD가 형성된 층 DIL에서 인접하는 메모리 셀간에는 제1 층간막(42) 또는 제2 층간막(43)이 존재하고, 상 변화 재료(7)가 형성된 층 PHL에서 인접하는 메모리 셀간에는 제3 층간막(44) 또는 제4 층간막(45)이 존재한다. 따라서, 전술한 실시 형태 2 또는 실시 형태 3과 마찬가지로, 상 변화 재료(7)가 형성된 층 PHL에서의 메모리 셀간의 열전도율과 다이오드 DIOD가 형성된 층 DIL에서의 메모리 셀간의 열전도율을 서로 다른 값으로 할 수 있다. 예를 들면 제1 층간막(42) 및 제2 층간막(43)의 열전도율을 KI5, 제3 층간막(44) 및 제4 층간막(45)의 열전도율을 KI6으로 하면, KI6<KI5이면, 다이오드 DIOD가 고온으로 되기 어렵고, 또한 상 변화 재료(7)가 고온으로 되기 쉬운 구조의 메모리 셀을 형성할 수 있다.
다음으로, 본 실시 형태 4에 의한 상 변화 메모리의 제조 방법을 도 50～도 56을 이용하여 설명한다. 도 50, 도 53 및 도 55는 메모리 매트릭스의 상면도, 도 51은 도 50의 B-B'선에서의 메모리 매트릭스의 주요부 단면도, 도 52는 도 50의 A-A'선에서의 메모리 매트릭스의 주요부 단면도, 도 54는 도 53의 A-A'선에서의 메모리 매트릭스의 주요부 단면도, 도 56은 도 55의 A-A'선에서의 메모리 매트릭스의 주요부 단면도이다.
우선, 도 50, 도 51 및 도 52에 도시한 바와 같이, 반도체 기판(1) 위에 제1 금속막(2a), 제1 다결정 실리콘막(3), 제2 다결정 실리콘막(4), 제3 다결정 실리콘 막(5) 및 버퍼층(41a)을 순서대로 성막한다. 계속해서 리소그래피 기술 및 드라이 에칭 기술을 이용하여, 제1 방향을 따라 버퍼층(41a), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4), 제1 다결정 실리콘막(3) 및 제1 금속막(2a)을 스트라이프 형상으로 순차적으로 가공한다. 이에 의해, 제1 금속막(2a)으로 이루어지는 제1 금속 배선(2)이 형성된다. 계속해서 반도체 기판(1) 위에 제1 층간막(42)을 형성한다. 제1 층간막(42)의 재료는, 예를 들면 TEOS이며, 예를 들면 CVD법 등에 의해 형성할 수 있다. 계속해서 CMP 기술을 이용하여 제1 층간막(42)의 표면을 연마하여, 버퍼층(41a)의 표면을 노출시킨다. 도 50은 메모리 매트릭스의 상면도이지만, 메모리 매트릭스의 구조를 알기 쉽게 하기 위하여, 제1 층간막(42) 및 버퍼층(41a)만을 도시하고 있다.
다음으로, 도 53 및 도 54에 도시한 바와 같이, 제2 방향을 따라 리소그래피 기술 및 드라이 에칭 기술을 이용하여, 버퍼층(41a), 제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)을 스트라이프 형상으로 순차적으로 가공한다. 계속해서 반도체 기판(1) 위에 제2 층간막(43)을 형성한다. 제2 층간막(43)의 재료는, 예를 들면 TEOS이며, 예를 들면 CVD법 등에 의해 형성할 수 있다. 계속해서 CMP 기술을 이용하여 제2 층간막(43)의 표면을 연마하여, 버퍼층(41a)의 표면을 노출시킨다. 도 53은 상면도이지만, 메모리 매트릭스의 구조를 알기 쉽게 하기 위하여, 제2 층간막(43), 제1 층간막(42) 및 버퍼층(41a)만을 도시하고 있다.
다음으로, 도 55 및 도 56에 도시한 바와 같이, 반도체 기판(1) 위에 버퍼 층(41b), 상 변화 재료(7) 및 제2 금속막(8a)을 순서대로 성막한다. 계속해서 리소그래피 기술 및 드라이 에칭 기술을 이용하여, 제1 방향을 따라 제2 금속막(8a), 상 변화 재료(7) 및 버퍼층(41b)을 스트라이프 형상으로 순차적으로 가공한다. 계속해서 반도체 기판(1) 위에 제3 층간막(44)을 형성한다. 제3 층간막(44)의 재료는, 예를 들면 포러스 MSQ이며, 예를 들면 도포법 등에 의해 형성할 수 있다. 계속해서 CMP 기술을 이용하여 제3 층간막(44)의 표면을 연마하여, 버퍼층(41b)의 표면을 노출시킨다. 도 55는 상면도이지만, 메모리 매트릭스의 구조를 알기 쉽게 하기 위하여, 제2 금속막(8a) 및 제3 층간막(44)만을 도시하고 있다.
다음으로, 반도체 기판(1) 위에 제3 금속막을 성막하고, 리소그래피 기술 및 드라이 에칭 기술을 이용하여, 제2 방향을 따라 제3 금속막, 제2 금속막(8a), 상 변화 재료(7) 및 버퍼층(41b)을 순차적으로 가공한다. 계속해서 반도체 기판(1) 위에 제4 층간막(45)을 형성한다. 제4 층간막(45)의 재료는, 예를 들면 포러스 MSQ이며, 예를 들면 도포법 등에 의해 형성할 수 있다. 계속해서 CMP 기술을 이용하여 제4 층간막(44)의 표면을 연마하여 평탄화한다. 이에 의해, 전술한 도 47～도 49에 나타낸 본 실시 형태 4에 의한 상 변화 메모리가 대략 완성된다.
본 실시 형태 4에 의한 메모리 매트릭스의 동작 방식 및 주변 회로와의 접속 방법은, 전술한 실시 형태 1과 마찬가지이다. 또한, 전술한 실시 형태 2와 마찬가지로, 메모리 매트릭스를 복수층 적층하여도 된다.
이와 같이, 본 실시 형태 4에 따르면, 다이오드 DIOD(제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)의 적층 패턴)가 형성된 층 DIL에서의 메모리 셀간의 열전도율과 상 변화 재료(7)가 형성된 층 PHL에서의 메모리 셀간의 열전도율을 서로 다른 값으로 할 수 있으므로, 원하는 특성을 갖는 상 변화 메모리의 최적 설계가 용이해진다. 예를 들면 다이오드 DIOD(제3 다결정 실리콘막(5), 제2 다결정 실리콘막(4) 및 제1 다결정 실리콘막(3)의 적층 패턴)가 형성된 층 DIL에는, 예를 들면 TEOS로 이루어지는 제1 층간막(42) 또는 제2 층간막(43)을 매립하고, 상 변화 재료(7)가 형성된 층 PHL에는, 예를 들면 포러스 MSQ로 이루어지는 제3 층간막(44) 또는 제4 층간막(45)을 매립한다. 상 변화 재료(7)가 형성된 층 PHL에, TEOS로 이루어지는 층간막보다도 열전도율이 낮은 포러스 MSQ로 이루어지는 층간막을 형성함으로써, 상 변화 재료(7)에서 발생한 열이 다이오드 DIOD에 전달되는 것을 저감할 수 있다. 이에 의해, 상 변화 재료(7)가 고온으로 되어도, 다이오드 DIOD는 고온으로 되기 어려운 상 변화 메모리 셀을 실현할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태 1과 2를 조합하여, 상 변화 재료가 형성되는 층에 층간막을 2종류 이상 형성하고, 또한 공극을 형성하는 구조로 하여도, 본원 발명과 마찬가지의 효과를 얻을 수 있다.
본 발명은, 상 변화 재료를 기억 재료로서 이용하는 불휘발성 기억 장치에 적용할 수 있다.
도 1은 본 발명의 실시 형태 1에 의한 상 변화 메모리의 메모리 매트릭스의 상면도.
도 2는 도 1의 A-A'선에서의 메모리 매트릭스의 주요부 단면도.
도 3은 도 1의 B-B'선에서의 메모리 매트릭스의 주요부 단면도.
도 4는 도 1의 C-C'선에서의 메모리 매트릭스의 주요부 단면도.
도 5는 도 1의 D-D'선에서의 메모리 매트릭스의 주요부 단면도.
도 6은 본 발명의 실시 형태 1에 의한 상 변화 메모리의 제조 공정을 나타내는 메모리 매트릭스의 상면도.
도 7은 도 6의 B-B'선에서의 메모리 매트릭스의 주요부 단면도.
도 8은 도 6 및 도 7에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(B-B'선).
도 9는 도 6 및 도 7에 계속되는 다른 제조 방법에 의해 형성된 상 변화 메모리의 제조 공정 중의 주요부 단면도(B-B'선).
도 10은 도 6 및 도 7에 계속되는 다른 제조 방법에 의해 형성된 상 변화 메모리의 제조 공정 중의 주요부 단면도(B-B'선).
도 11은 도 8에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(B-B'선).
도 12는 도 11에 계속되는 상 변화 메모리의 제조 공정 중의 상면도.
도 13은 도 11에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면 도(B-B'선).
도 14는 도 11에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(A-A'선).
도 15는 도 12, 도 13 및 도 14에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(A-A'선).
도 16은 도 15에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(A-A'선).
도 17은 본 발명의 실시 형태 1에 의한 메모리 매트릭스의 등가 회로의 주요부 구성도.
도 18은 본 발명의 실시 형태 1에 의한 메모리 매트릭스를 2계층으로 적층한 경우의 상 변화 메모리의 주요부 단면도.
도 19는 본 발명의 실시 형태 1에 의한 메모리 매트릭스를 4계층으로 적층한 경우의 워드선 패턴에 따른 상 변화 메모리의 주요부 단면도.
도 20은 본 발명의 실시 형태 1에 의한 메모리 매트릭스를 4계층으로 적층한 경우의 비트선 패턴에 따른 상 변화 메모리의 주요부 단면도.
도 21은 본 발명의 실시 형태 1에 의한 메모리 매트릭스를 4계층으로 적층한 경우의 워드선 패턴에 따른 다른 상 변화 메모리의 주요부 단면도.
도 22는 본 발명의 실시 형태 1에 의한 메모리 매트릭스를 4계층으로 적층한 경우의 비트선 패턴에 따른 다른 상 변화 메모리의 주요부 단면도.
도 23은 본 발명의 실시 형태 2에 의한 상 변화 메모리의 메모리 매트릭스의 상면도.
도 24는 도 23의 A-A'선에서의 메모리 매트릭스의 주요부 단면도.
도 25는 도 23의 B-B'선에서의 메모리 매트릭스의 주요부 단면도.
도 26은 본 발명의 실시 형태 2에 의한 상 변화 메모리의 제조 공정을 나타내는 메모리 매트릭스의 주요부 단면도(B-B'선).
도 27은 도 26에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(B-B'선).
도 28은 도 27에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(B-B'선).
도 29는 도 28에 계속되는 상 변화 메모리의 제조 공정 중의 상면도.
도 30은 도 28에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(B-B'선).
도 31은 도 28에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(A-A'선).
도 32는 도 29, 도 30 및 도 31에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(A-A'선).
도 33은 본 발명의 실시 형태 2에 의한 메모리 매트릭스를 2계층으로 적층한 경우의 상 변화 메모리의 주요부 단면도.
도 34는 본 발명의 실시 형태 2에 의한 메모리 매트릭스를 4계층으로 적층한 경우의 워드선의 패턴에 따른 상 변화 메모리의 주요부 단면도.
도 35는 본 발명의 실시 형태 2에 의한 메모리 매트릭스를 4계층으로 적층한 경우의 비트선의 패턴에 따른 상 변화 메모리의 주요부 단면도.
도 36은 본 발명의 실시 형태 2에 의한 상 변화 메모리의 도 26에 계속되는 다른 제조 공정을 나타내는 메모리 매트릭스의 주요부 단면도(A-A'선).
도 37은 도 36에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(A-A'선).
도 38은 본 발명의 실시 형태 3에 의한 상 변화 메모리의 메모리 매트릭스의 상면도.
도 39는 도 38의 A-A'선에서의 메모리 매트릭스의 주요부 단면도.
도 40은 도 38의 B-B'선에서의 메모리 매트릭스의 주요부 단면도.
도 41은 본 발명의 실시 형태 3에 의한 상 변화 메모리의 제조 공정을 나타내는 메모리 매트릭스의 주요부 단면도(B-B'선).
도 42는 도 41에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(B-B'선).
도 43은 도 42에 계속되는 상 변화 메모리의 제조 공정 중의 상면도.
도 44는 도 42에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(B-B'선).
도 45는 도 42에 계속되는 상 변화 메모리의 제조 공정 중의 주요부 단면도(A-A'선).
도 46은 도 43, 도 44 및 도 45에 계속되는 상 변화 메모리의 제조 공정 중 의 주요부 단면도(A-A'선).
도 47은 본 발명의 실시 형태 4에 의한 상 변화 메모리의 메모리 매트릭스의 상면도.
도 48은 도 47의 A-A'선에서의 메모리 매트릭스의 주요부 단면도.
도 49는 도 47의 B-B'선에서의 메모리 매트릭스의 주요부 단면도.
도 50은 본 발명의 실시 형태 4에 의한 상 변화 메모리의 제조 공정을 나타내는 메모리 매트릭스의 상면도.
도 51은 도 50의 B-B'선에서의 메모리 매트릭스의 주요부 단면도.
도 52는 도 50의 A-A'선에서의 메모리 매트릭스의 주요부 단면도.
도 53은 도 50, 도 51 및 도 52에 계속되는 상 변화 메모리의 제조 공정 중의 상면도.
도 54는 도 53의 A-A'선에서의 메모리 매트릭스의 주요부 단면도.
도 55는 도 53 및 도 54에 계속되는 상 변화 메모리의 제조 공정 중의 상면도.
도 56은 도 55의 A-A'선에서의 메모리 매트릭스의 주요부 단면도.
도 57은 본 발명에 의해 검토된 상 변화 메모리의 메모리 매트릭스의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
2, 2A: 제1 금속 배선
2a: 제1 금속막
3, 3A: 제1 다결정 실리콘막
4, 4A: 제2 다결정 실리콘막
5, 5A: 제3 다결정 실리콘막
6, 6A: 버퍼층
7, 7A: 상 변화 재료
8, 8A: 제2 금속 배선
8a: 제2 금속막
9, 9A: 제3 금속 배선
9a: 제3 금속막
10: 제1 층간막
11, 11A: 제2 층간막
12a, 12b, 12bA: 공극
21: 제1 층간막
22: 제2 층간막
23, 23A: 제3 층간막
24, 24A: 제4 층간막
31: 제1 층간막
32: 제2 층간막
33: 제3 층간막
34: 제4 층간막
41a, 41b: 버퍼층
42: 제1 층간막
43: 제2 층간막
44: 제3 층간막
45: 제4 층간막
101: 반도체 기판
102: 제1 금속 배선
103: 제1 다결정 실리콘막
104: 제2 다결정 실리콘막
105: 제3 다결정 실리콘막
106: 버퍼층
107: 상 변화 재료
108: 제2 금속 배선
109: 제3 금속 배선
110: 층간막
DIOD, CDIOD: 다이오드
DIL, CDIL: 다이오드가 형성된 층
PHL, CPHL: 상 변화 재료가 형성된 층
WL1: 1번째의 워드선
WL2: 2번째의 워드선
WLi: i번째의 워드선
WLm: m번째의 워드선
BL1: 1번째의 비트선
BL2: 2번째의 비트선
BLj: j번째의 비트선
BLn: n번째의 비트선
SE: 선택 소자
VR: 상 변화 저항 소자
MC11: 1번째의 워드선과 1번째의 비트선의 교점에 있는 메모리 셀
MCi1: i번째의 워드선과 1번째의 비트선의 교점에 있는 메모리 셀
MCm1: m번째의 워드선과 1번째의 비트선의 교점에 있는 메모리 셀
MC1j: 1번째의 워드선과 j번째의 비트선의 교점에 있는 메모리 셀
MCij: i번째의 워드선과 j번째의 비트선의 교점에 있는 메모리 셀
MCmj: m번째의 워드선과 j번째의 비트선의 교점에 있는 메모리 셀
MC1n: 1번째의 워드선과 n번째의 비트선의 교점에 있는 메모리 셀
MCin: i번째의 워드선과 n번째의 비트선의 교점에 있는 메모리 셀
MCmn: m번째의 워드선과 n번째의 비트선의 교점에 있는 메모리 셀
GAT: 게이트
DIF: 확산층
A1ST, A2ST: 트랜지스터
A1CNT, A2CNT: 컨택트
A1M1, A1M2, A1M3, A1M4: 금속 전극
A2M1, A2M2, A2M3, A2M4: 금속 배선
A1M1M, A1M2M: 금속 배선
A2M3M, A2M4M: 금속 배선
A1TH1, A1TH2, A1TH3: 플러그 전극
A2TH1, A2TH2, A2TH3: 플러그 전극
B1ST, B2ST: 트랜지스터
B1CNT, B2CNT: 컨택트
B1M1, B1M2, B1M3, B1M4, B1M5: 금속 배선
B2M1, B2M2, B2M3, B2M4, B2M5: 금속 배선
B1M2M, B1M3M, B1M4M, B1M5M: 금속 배선
B2M1M, B2M2M, B2M3M, B2M4M: 금속 배선
B1TH1, B1TH2, B1TH3: 플러그 전극
B2TH1, B2TH2, B2TH3: 플러그 전극
GWL: 글로벌 워드선
GBL: 글로벌 비트선

Claims (23)

  1. 제1 방향을 따라 연장되는 복수의 제1 금속 배선과,
    상기 제1 방향과 직교하는 제2 방향을 따라 연장되는 복수의 제3 금속 배선과,
    상기 제1 금속 배선과 상기 제3 금속 배선의 교점에 기억 소자와 선택 소자로 이루어지는 메모리 셀에 의해 구성된 불휘발성 메모리를 갖는 불휘발성 기억 장치로서,
    상기 메모리 셀은,
    반도체 기판과,
    상기 반도체 기판 위에 주변 회로와 전기적으로 접속되어 형성된 상기 제1 금속 배선과,
    상기 제1 금속 배선 위에 상기 제1 금속 배선과 전기적으로 접속되어 형성된 상기 선택 소자와,
    상기 선택 소자 위에 상기 선택 소자와 전기적으로 접속되어 형성된 상기 기억 소자와,
    상기 기억 소자 위에 상기 기억 소자와 전기적으로 접속되어 형성된 제2 금속 배선과,
    상기 제2 금속 배선 위에 상기 제2 금속 배선과 전기적으로 접속되고, 또한 주변 회로와 전기적으로 접속되어 형성된 상기 제3 금속 배선과,
    인접하는 상기 기억 소자간에 공극을 갖고, 인접하는 기억 소자간 및 인접하는 선택 소자간을 매립하는 층간막
    을 포함하는 것을 특징으로 하는 불휘발성 기억 장치.
  2. 제1항에 있어서,
    상기 선택 소자는 다이오드이며, 상기 기억 소자는 상 변화 재료인 것을 특징으로 하는 불휘발성 기억 장치.
  3. 제1항에 있어서,
    상기 기억 소자의 폭이 상기 선택 소자의 폭보다도 좁고, 또한 상기 제2 금속 배선의 폭이 상기 기억 소자의 폭보다도 큰 것을 특징으로 하는 불휘발성 기억 장치.
  4. 제1항에 있어서,
    인접하는 상기 선택 소자간의 상기 층간막의 충전율은, 선택 소자의 무게 중심과 이에 인접하는 선택 소자의 무게 중심을 연결하는 평면에서 75% 이상이며, 인접하는 상기 기억 소자간의 상기 층간막의 충전율은, 기억 소자의 무게 중심과 이에 인접하는 기억 소자의 무게 중심을 연결하는 평면에서 75% 이하 50% 이상인 것을 특징으로 하는 불휘발성 기억 장치.
  5. 제1항에 있어서,
    상기 제1 방향에 인접하는 상기 기억 소자간의 상기 층간막에 형성된 상기 공극의 폭이, 상기 제2 방향에 인접하는 상기 기억 소자간의 상기 층간막에 형성된 상기 공극의 폭보다도 넓은 것을 특징으로 하는 불휘발성 기억 장치.
  6. 제1 방향을 따라 연장되는 복수의 제1 금속 배선과,
    상기 제1 방향과 직교하는 제2 방향을 따라 연장되는 복수의 제3 금속 배선과,
    상기 제1 금속 배선과 상기 제3 금속 배선의 교점에 기억 소자와 선택 소자로 이루어지는 메모리 셀에 의해 구성된 불휘발성 메모리를 갖는 불휘발성 기억 장치로서,
    상기 메모리 셀은,
    반도체 기판과,
    상기 반도체 기판 위에 주변 회로와 전기적으로 접속되어 형성된 상기 제1 금속 배선과,
    상기 제1 금속 배선 위에 상기 제1 금속 배선과 전기적으로 접속되어 형성된 상기 선택 소자와,
    상기 선택 소자 위에 상기 선택 소자와 전기적으로 접속되어 형성된 상기 기억 소자와,
    상기 기억 소자 위에 상기 기억 소자와 전기적으로 접속되어 형성된 제2 금 속 배선과,
    상기 제2 금속 배선 위에 상기 제2 금속 배선과 전기적으로 접속되고, 또한 주변 회로와 전기적으로 접속되어 형성된 상기 제3 금속 배선과,
    인접하는 상기 기억 소자간을 매립하지 않고 상기 기억 소자의 측면을 피복하고, 인접하는 상기 선택 소자간을 매립하는 제1 열전도율의 층간막과,
    상기 기억 소자의 측면을 피복하는 상기 제1 열전도율의 층간막에 의해 형성되는 공간을 매립하는 제2 열전도율의 층간막을 포함하고,
    상기 제2 열전도율이 상기 제1 열전도율보다도 낮은 것을 특징으로 하는 불휘발성 기억 장치.
  7. 제6항에 있어서,
    상기 선택 소자는 다이오드이며, 상기 기억 소자는 상 변화 재료인 것을 특징으로 하는 불휘발성 기억 장치.
  8. 제6항에 있어서,
    상기 제1 열전도율의 층간막은 TEOS이며, 상기 제2 열전도율의 층간막은 포러스 MSQ인 것을 특징으로 하는 불휘발성 기억 장치.
  9. 제6항에 있어서,
    인접하는 상기 선택 소자간의 상기 제2 열전도율의 층간막의 충전율은, 선택 소자의 무게 중심과 이에 인접하는 선택 소자의 무게 중심을 연결하는 평면에서 25% 이하이며, 인접하는 상기 기억 소자간의 상기 제2 열전도율의 층간막의 충전율은, 기억 소자의 무게 중심과 이에 인접하는 기억 소자의 무게 중심을 연결하는 평면에서 50% 이하 25% 이상인 것을 특징으로 하는 불휘발성 기억 장치.
  10. 제1 방향을 따라 연장되는 복수의 제1 금속 배선과,
    상기 제1 방향과 직교하는 제2 방향을 따라 연장되는 복수의 제3 금속 배선과,
    상기 제1 금속 배선과 상기 제3 금속 배선의 교점에 기억 소자와 선택 소자로 이루어지는 메모리 셀에 의해 구성된 불휘발성 메모리를 갖는 불휘발성 기억 장치로서,
    상기 메모리 셀은,
    반도체 기판과,
    상기 반도체 기판 위에 주변 회로와 전기적으로 접속되어 형성된 상기 제1 금속 배선과,
    상기 제1 금속 배선 위에 상기 제1 금속 배선과 전기적으로 접속되어 형성된 상기 선택 소자와,
    상기 선택 소자 위에 상기 선택 소자와 전기적으로 접속되어 형성된 상기 기억 소자와,
    상기 기억 소자 위에 상기 기억 소자와 전기적으로 접속되어 형성된 제2 금 속 배선과,
    상기 제2 금속 배선 위에 상기 제2 금속 배선과 전기적으로 접속되고, 또한 주변 회로와 전기적으로 접속되어 형성된 상기 제3 금속 배선과,
    인접하는 상기 선택 소자간을 매립하는 제1 열전도율의 층간막과,
    인접하는 상기 기억 소자간을 매립하는 제2 열전도율의 층간막
    을 포함하고,
    상기 제2 열전도율이 상기 제1 열전도율보다도 낮은 것을 특징으로 하는 불휘발성 기억 장치.
  11. 제10항에 있어서,
    상기 선택 소자는 다이오드이며, 상기 기억 소자는 상 변화 재료인 것을 특징으로 하는 불휘발성 기억 장치.
  12. 제10항에 있어서,
    상기 제1 열전도율의 층간막은 TEOS이며, 상기 제2 열전도율의 층간막은 포러스 MSQ인 것을 특징으로 하는 불휘발성 기억 장치.
  13. 제1항, 제6항 또는 제10항 중 어느 한 항에 있어서,
    상기 선택 소자와 상기 기억 소자 사이에는 버퍼층이 형성되어 있는 것을 특징으로 하는 불휘발성 기억 장치.
  14. (a) 반도체 기판 위에 제1 금속막, 선택 소자 재료, 버퍼층, 상 변화 재료 및 제2 금속막을 순차 형성하는 공정과,
    (b) 제1 방향을 따라 상기 제2 금속막, 상기 상 변화 재료, 상기 버퍼층, 상기 선택 소자 재료 및 상기 제1 금속막을 순차 에칭하여, 상기 상 변화 재료의 폭이 상기 버퍼층 또는 상기 선택 소자 재료의 폭보다도 좁은 스트라이프 형상으로 가공하는 공정과,
    (c) 상기 반도체 기판 위에 제1 층간막을 형성하여, 인접하는 상기 제2 금속막, 상기 상 변화 재료, 상기 버퍼층, 상기 선택 소자 재료 및 상기 제1 금속막의 적층 패턴의 사이를 상기 제1 층간막에 의해 매립하는 공정과,
    (d) 상기 제1 층간막의 표면을 연마하여, 상기 제2 금속막의 상면을 노출시키는 공정과,
    (e) 상기 반도체 기판 위에 제3 금속막을 형성하는 공정과,
    (f) 상기 제1 방향과 직교하는 제2 방향을 따라 상기 제3 금속막, 상기 제2 금속막, 상기 상 변화 재료, 상기 버퍼층 및 상기 선택 소자 재료를 순차 에칭하여, 상기 상 변화 재료의 폭이 상기 버퍼층 또는 상기 선택 소자 재료의 폭보다도 좁은 스트라이프 형상으로 가공하는 공정과,
    (g) 상기 반도체 기판 위에 제2 층간막을 형성하여, 인접하는 상기 제3 금속막, 상기 제2 금속막, 상기 상 변화 재료, 상기 버퍼층, 상기 선택 소자 재료 및 상기 제1 금속막의 적층 패턴의 사이를 상기 제2 층간막에 의해 매립하는 공정
    을 갖고,
    인접하는 상기 상 변화 재료의 사이의 상기 (c) 공정에서 형성되는 상기 제1 층간막 및 상기 (g) 공정에서 형성되는 상기 제2 층간막에, 공극을 형성하는 것을 특징으로 하는 불휘발성 기억 장치의 제조 방법.
  15. (a) 반도체 기판 위에 제1 금속막, 선택 소자 재료, 버퍼층, 상 변화 재료 및 제2 금속막을 순차 형성하는 공정과,
    (b) 제1 방향을 따라 상기 제2 금속막, 상기 상 변화 재료, 상기 버퍼층, 상기 선택 소자 재료 및 상기 제1 금속막을 순차 에칭하여, 스트라이프 형상으로 가공하는 공정과,
    (c) 상기 제2 금속막 및 상기 상 변화 재료의 상기 제1 방향을 따른 측면을 에칭하여, 상기 제2 금속막 및 상기 상 변화 재료를 가늘게 가공하는 공정과,
    (d) 상기 반도체 기판 위에 제1 층간막을 형성하여, 상기 제2 금속막 및 상기 상 변화 재료의 측면을 피복하여, 인접하는 상기 제2 금속막 및 상기 상 변화 재료의 적층 패턴의 사이를 매립하지 않고 공간을 형성하고, 동시에, 인접하는 상기 버퍼층, 상기 선택 소자 재료 및 상기 제1 금속막의 적층 패턴의 사이를 매립하는 공정과,
    (e) 상기 제1 층간막을 에치백하는 공정과,
    (f) 상기 반도체 기판 위에 제2 층간막을 형성하여, 인접하는 상기 제2 금속막 및 상기 상 변화 재료의 적층 패턴의 사이의 공간을 매립한 후, 상기 제2 층간 막의 표면을 연마하여 상기 제2 금속막의 상면을 노출시키는 공정과,
    (g) 상기 반도체 기판 위에 제3 금속막을 형성하는 공정과,
    (h) 상기 제1 방향과 직교하는 제2 방향을 따라 상기 제3 금속막, 상기 제2 금속막, 상기 상 변화 재료, 상기 버퍼층 및 상기 선택 소자 재료를 순차 에칭하여, 스트라이프 형상으로 가공하는 공정과,
    (i) 상기 제2 금속막 및 상기 상 변화 재료의 상기 제2 방향을 따른 측면을 에칭하여, 상기 제2 금속막 및 상기 상 변화 재료를 가늘게 가공하는 공정과,
    (j) 상기 반도체 기판 위에 제3 층간막을 형성하여, 상기 제2 금속막 및 상기 상 변화 재료의 측면을 피복하여, 인접하는 상기 제2 금속막 및 상기 상 변화 재료의 적층 패턴의 사이를 매립하지 않고 공간을 형성하고, 동시에, 인접하는 상기 버퍼층, 상기 선택 소자 재료 및 상기 제1 금속막의 적층 패턴의 사이를 매립하는 공정과,
    (k) 상기 제3 층간막을 에치백하는 공정과,
    (l) 상기 반도체 기판 위에 제4 층간막을 형성하여, 인접하는 상기 제2 금속막 및 상기 상 변화 재료의 적층 패턴의 사이의 공간을 매립하는 공정
    을 갖는 것을 특징으로 하는 불휘발성 기억 장치의 제조 방법.
  16. (a) 반도체 기판 위에 제1 금속막, 선택 소자 재료, 버퍼층, 상 변화 재료 및 제2 금속막을 순차 형성하는 공정과,
    (b) 제1 방향을 따라 상기 제2 금속막, 상기 상 변화 재료, 상기 버퍼층, 상 기 선택 소자 재료 및 상기 제1 금속막을 순차 에칭하여, 스트라이프 형상으로 가공하는 공정과,
    (c) 상기 제2 금속막 및 상기 상 변화 재료의 상기 제1 방향을 따른 측면을 에칭하여, 상기 제2 금속막 및 상기 상 변화 재료를 가늘게 가공하는 공정과,
    (d) 상기 반도체 기판 위에 제1 층간막을 형성하여, 인접하는 상기 제2 금속막, 상기 상 변화 재료, 상기 버퍼층, 상기 선택 소자 재료 및 상기 제1 금속막의 적층 패턴의 사이를 매립하는 공정과,
    (e) 상기 제1 층간막을 에치백하여, 인접하는 상기 제2 금속막 및 상기 상 변화 재료의 적층 패턴의 사이의 상기 제1 층간막을 제거하는 공정과,
    (f) 상기 반도체 기판 위에 제2 층간막을 형성하여, 인접하는 상기 제2 금속막 및 상기 상 변화 재료의 적층 패턴의 사이를 매립한 후, 상기 제2 층간막의 표면을 연마하여 상기 제2 금속막의 상면을 노출시키는 공정과,
    (g) 상기 반도체 기판 위에 제3 금속막을 형성하는 공정과,
    (h) 상기 제1 방향과 직교하는 제2 방향을 따라 상기 제3 금속막, 상기 제2 금속막, 상기 상 변화 재료, 상기 버퍼층 및 상기 선택 소자 재료를 순차 에칭하여, 스트라이프 형상으로 가공하는 공정과,
    (i) 상기 제2 금속막 및 상기 상 변화 재료의 상기 제2 방향을 따른 측면을 에칭하여, 상기 제2 금속막 및 상기 상 변화 재료를 가늘게 가공하는 공정과,
    (j) 상기 반도체 기판 위에 제3 층간막을 형성하여, 인접하는 상기 제2 금속막, 상기 상 변화 재료, 상기 버퍼층, 상기 선택 소자 재료 및 상기 제1 금속막의 적층 패턴의 사이를 매립하는 공정과,
    (k) 상기 제3 층간막을 에치백하여, 인접하는 상기 제3 금속막, 상기 제2 금속막 및 상기 상 변화 재료의 적층 패턴의 사이의 상기 제3 층간막을 제거하는 공정과,
    (l) 상기 반도체 기판 위에 제4 층간막을 형성하여, 인접하는 상기 제3 금속막, 상기 제2 금속막 및 상기 상 변화 재료의 적층 패턴의 사이를 매립하는 공정
    을 갖는 것을 특징으로 하는 불휘발성 기억 장치의 제조 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 제2 층간막 및 상기 제4 층간막의 열전도율이 상기 제1 층간막 및 상기 제3 층간막의 열전도율보다도 낮은 것을 특징으로 하는 불휘발성 기억 장치의 제조 방법.
  18. 제15항 또는 제16항에 있어서,
    상기 제1 층간막 및 상기 제3 층간막은 TEOS이며, 상기 제2 층간막 및 상기 제4 층간막은 포러스 MSQ인 것을 특징으로 하는 불휘발성 기억 장치의 제조 방법.
  19. (a) 반도체 기판 위에 제1 금속막, 선택 소자 재료 및 제1 버퍼층을 순차 형성하는 공정과,
    (b) 제1 방향을 따라 상기 제1 버퍼층, 상기 선택 소자 재료 및 상기 제1 금 속막을 순차 에칭하여, 스트라이프 형상으로 가공하는 공정과,
    (c) 상기 반도체 기판 위에 제1 층간막을 형성하여, 인접하는 상기 제1 버퍼층, 상기 선택 소자 재료 및 상기 제1 금속막의 적층 패턴의 사이를 매립하는 공정과,
    (d) 상기 제1 층간막의 표면을 연마하여 상기 제1 버퍼층의 상면을 노출시키는 공정과,
    (e) 상기 제1 방향과 직교하는 제2 방향을 따라 상기 제1 버퍼층 및 상기 선택 소자 재료를 순차 에칭하여, 스트라이프 형상으로 가공하는 공정과,
    (f) 상기 반도체 기판 위에 제2 층간막을 형성하여, 인접하는 상기 제1 버퍼층, 상기 선택 소자 재료 및 제1 금속막의 적층 패턴의 사이를 매립하는 공정과,
    (g) 상기 제2 층간막의 표면을 연마하여 상기 제1 버퍼층의 상면을 노출시키는 공정과,
    (h) 상기 반도체 기판 위에 제2 버퍼층, 상 변화 재료 및 제2 금속막을 순차 형성하는 공정과,
    (i) 상기 제1 방향을 따라 상기 제2 금속막, 상기 상 변화 재료 및 상기 제2 버퍼층을 순차 에칭하여, 스트라이프 형상으로 가공하는 공정과,
    (j) 상기 반도체 기판 위에 제3 층간막을 형성하여, 인접하는 상기 제2 금속막, 상기 상 변화 재료 및 상기 제2 버퍼층의 적층 패턴의 사이를 매립하는 공정과,
    (k) 상기 제3 층간막의 표면을 연마하여 상기 제2 금속막의 상면을 노출시키 는 공정과,
    (l) 상기 제2 방향을 따라 상기 제2 금속막, 상기 상 변화 재료 및 상기 제2 버퍼층을 순차 에칭하여, 스트라이프 형상으로 가공하는 공정과,
    (m) 상기 반도체 기판 위에 제4 층간막을 형성하여, 인접하는 상기 제2 금속막, 상기 상 변화 재료 및 상기 제2 버퍼층의 적층 패턴의 사이를 매립하는 공정과,
    (n) 상기 제4 층간막의 표면을 연마하여 상기 제2 금속막의 상면을 노출시키는 공정과,
    (o) 상기 반도체 기판 위에 제3 금속막을 형성하는 공정과,
    (p) 상기 제2 방향을 따라 상기 제3 금속막을 에칭하여, 스트라이프 형상으로 가공하는 공정
    을 갖는 것을 특징으로 하는 불휘발성 기억 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제3 층간막 및 상기 제4 층간막의 열전도율이 상기 제1 층간막 및 상기 제2 층간막의 열전도율보다도 낮은 것을 특징으로 하는 불휘발성 기억 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 제1 층간막 및 상기 제2 층간막은 TEOS이며, 상기 제3 층간막 및 상기 제4 층간막은 포러스 MSQ인 것을 특징으로 하는 불휘발성 기억 장치의 제조 방법.
  22. 제14항, 제15항, 제16항 또는 제19항 중 어느 한 항에 있어서,
    상기 선택 소자 재료는, 제1 다결정 실리콘막, 제2 다결정 실리콘막 및 제3 다결정 실리콘막을 하층으로부터 순서대로 적층한 구조이며, 상기 제1 다결정 실리콘막은 제1 도전형의 불순물을 함유하고, 제3 다결정 실리콘막은 상기 제1 도전형과 상이한 제2 도전형을 함유하고, 상기 제1 다결정 실리콘막 및 상기 제3 다결정 실리콘막의 불순물 농도는 상기 제2 다결정 실리콘막의 불순물 농도보다도 높은 것을 특징으로 하는 불휘발성 기억 장치의 제조 방법.
  23. 제14항, 제15항, 제16항 또는 제19항 중 어느 한 항에 있어서,
    상기 상 변화 재료는, 칼코겐 원소 중 적어도 1원소를 함유하는 것을 특징으로 하는 불휘발성 기억 장치의 제조 방법.
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