JP7135080B2 - 原子層堆積及びエッチングを使用してポア径を縮小させるための方法 - Google Patents
原子層堆積及びエッチングを使用してポア径を縮小させるための方法 Download PDFInfo
- Publication number
- JP7135080B2 JP7135080B2 JP2020516708A JP2020516708A JP7135080B2 JP 7135080 B2 JP7135080 B2 JP 7135080B2 JP 2020516708 A JP2020516708 A JP 2020516708A JP 2020516708 A JP2020516708 A JP 2020516708A JP 7135080 B2 JP7135080 B2 JP 7135080B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- dielectric material
- feature
- thin film
- nanopore
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 71
- 238000005530 etching Methods 0.000 title claims description 27
- 238000000231 atomic layer deposition Methods 0.000 title claims description 16
- 239000011148 porous material Substances 0.000 title description 4
- 239000000758 substrate Substances 0.000 claims description 64
- 239000003989 dielectric material Substances 0.000 claims description 47
- 239000010409 thin film Substances 0.000 claims description 42
- 238000000151 deposition Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 108020004414 DNA Proteins 0.000 description 12
- 102000053602 DNA Human genes 0.000 description 12
- 238000012163 sequencing technique Methods 0.000 description 10
- 238000003491 array Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 229920002477 rna polymer Polymers 0.000 description 4
- 239000000523 sample Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000001712 DNA sequencing Methods 0.000 description 1
- 108091028043 Nucleic acid sequence Proteins 0.000 description 1
- 239000013614 RNA sample Substances 0.000 description 1
- 239000012620 biological material Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000001493 electron microscopy Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000007672 fourth generation sequencing Methods 0.000 description 1
- 238000001727 in vivo Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000002773 nucleotide Substances 0.000 description 1
- 125000003729 nucleotide group Chemical group 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000007671 third-generation sequencing Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
- B81C1/00087—Holes
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
- B82B3/00—Manufacture or treatment of nanostructures by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
- B82B3/0009—Forming specific nanostructures
- B82B3/0019—Forming specific nanostructures without movable or flexible elements
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
- B82B1/00—Nanostructures formed by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
- B82B1/001—Devices without movable or flexible elements
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N33/00—Investigating or analysing materials by specific methods not covered by groups G01N1/00 - G01N31/00
- G01N33/48—Biological material, e.g. blood, urine; Haemocytometers
- G01N33/483—Physical analysis of biological material
- G01N33/487—Physical analysis of biological material of liquid biological material
- G01N33/48707—Physical analysis of biological material of liquid biological material by electrical means
- G01N33/48721—Investigating individual macromolecules, e.g. by translocation through nanopores
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2203/00—Basic microelectromechanical structures
- B81B2203/01—Suspended structures, i.e. structures allowing a movement
- B81B2203/0127—Diaphragms, i.e. structures separating two media that can control the passage from one medium to another; Membranes, i.e. diaphragms with filtering function
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Life Sciences & Earth Sciences (AREA)
- Nanotechnology (AREA)
- General Physics & Mathematics (AREA)
- Biomedical Technology (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Crystallography & Structural Chemistry (AREA)
- Analytical Chemistry (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Hematology (AREA)
- Medicinal Chemistry (AREA)
- Biochemistry (AREA)
- General Health & Medical Sciences (AREA)
- Urology & Nephrology (AREA)
- Immunology (AREA)
- Pathology (AREA)
- Molecular Biology (AREA)
- Food Science & Technology (AREA)
- Biophysics (AREA)
- Plasma & Fusion (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Micromachines (AREA)
- Drying Of Semiconductors (AREA)
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
- Apparatus Associated With Microorganisms And Enzymes (AREA)
- Physical Or Chemical Processes And Apparatus (AREA)
Description
本書で開示されている態様は、周期的原子層堆積（ＡＬＤ）又は化学気相堆積（ＣＶＤ）、及びエッチングによって、適切に制御された固体状態ナノポア、及び適切に制御された固体状態ナノポアのアレイを製造する方法に関する。
関連技術の説明
ナノポアは、デオキシリボ核酸（ＤＮＡ）及びリボ核酸（ＲＮＡ）のシークエンシング（ｓｅｑｕｅｎｃｉｎｇ）といった応用向けに、広く使用されている。一例では、ナノポアシークエンシングは、電気的検出法を使用して実施され、この電気的検出法は、一般に、導電性流体に浸漬されているナノポアを通して未知の試料を搬送すること、及びナノポアの両端間に電位を印加することを含む。ナノポアを通るイオン伝導から生じる電流が測定される。ナノポア表面全体における電流密度の大きさは、ナノポア寸法、及び当該時点でナノポアを占有している試料（ＤＮＡ又はＲＮＡなど）の組成に依存する。種々のヌクレオチドは、ナノポア表面全体における電流密度に特徴的な変化を引き起こす。かかる電流変化は、測定され、ＤＮＡ又はＲＮＡの試料をシークエンシングするために使用される。
ナノポアは、デオキシリボ核酸（ＤＮＡ）及びリボ核酸（ＲＮＡ）のシークエンシング（ｓｅｑｕｅｎｃｉｎｇ）といった応用向けに、広く使用されている。一例では、ナノポアシークエンシングは、電気的検出法を使用して実施され、この電気的検出法は、一般に、導電性流体に浸漬されているナノポアを通して未知の試料を搬送すること、及びナノポアの両端間に電位を印加することを含む。ナノポアを通るイオン伝導から生じる電流が測定される。ナノポア表面全体における電流密度の大きさは、ナノポア寸法、及び当該時点でナノポアを占有している試料（ＤＮＡ又はＲＮＡなど）の組成に依存する。種々のヌクレオチドは、ナノポア表面全体における電流密度に特徴的な変化を引き起こす。かかる電流変化は、測定され、ＤＮＡ又はＲＮＡの試料をシークエンシングするために使用される。
生体に関するシークエンシングには、様々な方法が使用されてきた。どの塩基がＤＮＡの一本鎖に付着したかを特定するためには、合成によるシークエンシング、又は第２世代シークエンシングが使用される。ＤＮＡを直接読み取るためには、第３世代シークエンシング（一般に、単一のポアを通してＤＮＡ鎖全体をスレディング（ｔｈｒｅａｄｉｎｇ）することを含む）が使用される。一部のシークエンシング方法では、ＤＮＡ又はＲＮＡの試料を切断してから再構築することが必要になる。加えて、一部のシークエンシング方法は生体膜及び生体ポアを使用するが、これらは保管寿命を有しており、使用前には冷蔵されている必要がある。
最近では、固体状態ナノポア（窒化ケイ素又は酸化ケイ素などの自立膜上に形成されたナノメートルサイズのポア）が、シークエンシングに使用されている。しかし、固体状態ナノポアの既存の製造方法（トンネル電子顕微鏡、集束イオンビーム、又は電子ビームを使用するものなど）は、ナノポアのアレイを製造するために必要なサイズ及び位置制御の要件を、容易かつ安価に満たすことが可能ではない。加えて、既存のナノポア製造方法は時間のかかるものである。
したがって、適切に制御された固体状態ナノポア、及び適切に制御された固体状態ナノポアのアレイを製造する改良型の方法が、当該技術分野において必要とされている。
原子層堆積（ＡＬＤ）又は化学気相堆積（ＣＶＤ）とエッチングとを含む周期的プロセスによって、適切に制御された固体状態ナノポア及び適切に制御された固体状態ナノポアのアレイを製造するための、方法が提供される。基板の上面上に堆積された薄膜内に、一又は複数のフィーチャが形成される。薄膜内に一又は複数のフィーチャを有する基板の上に、誘電体材料が堆積される。次いで、薄膜内に一又は複数のフィーチャを有する基板の上に堆積された誘電体材料の一部分をエッチングするために、エッチングプロセスが使用される。誘電体材料の堆積プロセスとエッチングプロセスは、フィーチャのサイズを縮小させるために、基板上の薄膜を通って適切に制御されたナノポアが形成されるまで、オプションで反復される。
一態様では、ナノポアを形成するための方法が提供される。この方法は、上面上に堆積された薄膜内に少なくとも１つのフィーチャが形成された基板を提供することであって、フィーチャが一又は複数の側壁と底部とを有する、基板を提供することと、少なくとも１つのフィーチャを有する基板の上に、第１の量の誘電体材料を堆積させることと、少なくとも１つのフィーチャの底部の、第１の量の誘電体材料の第１部分をエッチングすることとを、含む。
別の態様では、ナノポアを形成するための方法が提供される。この方法は、上面上に堆積された薄膜内に少なくとも１つのフィーチャが形成された基板を提供することであって、フィーチャが一又は複数の側壁と底部とを有する、基板を提供することと、少なくとも１つのフィーチャを有する基板の上に、第１の量の誘電体材料を堆積させることと、少なくとも１つのフィーチャの底部の、第１の量の誘電体材料の第１部分をエッチングすることと、少なくとも１つのフィーチャを有する基板の上に、第２の量の誘電体材料を堆積させることと、少なくとも１つのナノポアを形成するために、少なくとも１つのフィーチャの底部の、第２の量の誘電体材料の第２部分をエッチングすることとを、含む。
更に別の態様では、基板が提供される。この基板は、第１シリコン層及び第２シリコン層と、第１シリコン層と第２シリコン層との間に配置された誘電体層と、第２シリコン層の上に配置された薄膜とを含む。この薄膜は、薄膜を通って形成された少なくとも１つの第１フィーチャであって、一又は複数の側壁と底部とを有する、少なくとも１つの第１フィーチャと、薄膜を通って形成された複数の第２フィーチャであって、各々が一又は複数の側壁と底部とを有する、複数の第２フィーチャと、少なくとも１つの第１フィーチャが第１の直径を有し、複数の第２フィーチャが第２の直径を有し、第１の直径が第２の直径を下回り、第１の直径が薄膜内に形成されるナノポアに対応するように、少なくとも１つの第１フィーチャの側壁及び複数の第２フィーチャの側壁に配置された、誘電体材料とを、含む。
上述した本開示の特徴を詳しく理解しうるように、上記で簡単に要約した本開示のより詳細な説明が、態様を参照することによって得られる。かかる態様の一部を、付随する図面に示している。しかし、付随する図面は、例示的な態様のみを示しており、したがって、態様の範囲を限定すると見なされるべきではなく、他の等しく有効な態様も許容しうることに、留意されたい。
理解を容易にするために、複数の図に共通する同一の要素を指し示すのに、可能であれば、同一の参照番号を使用した。一態様の要素及び特徴は、更なる記載がなくとも、他の態様に有益に組み込まれうると想定される。
原子層堆積（ＡＬＤ）とエッチングとを含むプロセスによって、適切に制御された固体状態ナノポア及び適切に制御された固体状態ナノポアのアレイを製造するための、方法が提供される。基板の上面上に堆積された薄膜内に、一又は複数のフィーチャが形成される。ＡＬＤを使用して、薄膜内に一又は複数のフィーチャを有する基板の上に、誘電体材料が堆積される。次いで、薄膜内に一又は複数のフィーチャを有する基板の上に堆積された誘電体材料の一部分をエッチングするために、エッチングプロセスが使用される。誘電体材料のＡＬＤプロセスとエッチングプロセスは、フィーチャのサイズを縮小させるために、基板上の薄膜を通って適切に制御されたナノポアが形成されるまで反復される。
本書に記載の方法は、一例として、半導体基板上にナノポアを形成することに言及している。記載されている方法は、別のポア様構造物を、固体状態の生体物質を含む様々な材料上に形成するのに有用であるとも想定される。本書に記載の方法は、例として一又は複数のトレンチ又はチューブの形成に言及しているが、その他のエッチングされたフィーチャ、及びそれらの任意の組合せも想定される。例示のために、酸化ケイ素層を有するシリコンオンインシュレータ（ＳＯＩ）基板について説明しているが、任意の好適な基板材料及び誘電体材料も想定される。加えて、本書に記載の方法は、基板の上面及び裏面に言及している。上面と裏面は、一般に基板の両側のことであり、必ずしも上向き又は下向きの配向を指すわけではない。
図１は、本開示にしたがって一又は複数のナノポアを形成するための方法１００のプロセスフローである。方法１００に先だって、基板は処理される。基板の上面の上に薄膜が堆積され、基板の上面の上の薄膜内に、一又は複数のフィーチャがパターニングされる。工程１１０において、基板であって、その上面の上の薄膜内に一又は複数のフィーチャがパターニングされた基板が提供される。工程１２０では、上面上の薄膜内に一又は複数のフィーチャを有する基板の上に、第１の量の誘電体材料が堆積される。工程１３０では、堆積された誘電体材料の一部分（誘電体材料の、一又は複数のフィーチャの底部に堆積された部分など）がエッチングされる。堆積された誘電材料の一部分（誘電材料の、一又は複数のフィーチャの一又は複数の側壁に堆積された部分など）は、基板上に残る。工程１２０と工程１３０は、工程１４０で基板の上面上に適切に制御されたナノポアが形成されるまで、オプションで周期的に反復される。例えば、一態様では、薄膜内に一又は複数のフィーチャがパターニングされた基板の上に、第２の量の誘電体材料が堆積され、次いで、この第２の量の誘電体材料の一部分が、基板からエッチングされる。一例では、適切に制御されたナノポアを形成するために、誘電体材料の堆積プロセスとエッチングプロセスが、任意の好適な回数反復される。更なる例では、一又は複数のフィーチャの中心に又はその付近に、適切に制御されたナノポアを形成するのに、堆積とエッチングの１つのフルサイクルが適することになる。
基板は、一般に、ドープされた又はドープされていないシリコン（Ｓｉ）基板といった、任意の好適な基板である。基板の上面の上に堆積される薄膜は、一般に、任意の好適な薄膜である。薄膜は、一般に、原子層堆積又は化学気相堆積を含むがこれらに限定されるわけではない、任意の好適な堆積プロセスによって堆積される、任意の好適な厚さのものである。堆積された誘電体の薄膜内の一又は複数のフィーチャのパターニングは、標準的なフォトリソグラフィを含むがこれに限定されるわけではない、任意の好適なパターニングプロセスによって実現される。パターニングされる一又は複数のフィーチャは、一般に、任意の好適なサイズ及び形状である（トレンチやチューブなど）。一態様では、一又は複数のフィーチャは、第１の幅及び第２の幅といった様々な幅のものであるか、又は、第１の直径及び第２の直径といった様々な直径のものである。一般に、誘電体材料を部分的にエッチングするために、任意の好適なエッチングプロセスが使用される。好適なエッチングプロセスは、反応性イオンエッチング（ＲＩＥ）などの乾式エッチングプロセスを含むが、これに限定されるわけではない。工程１２０と工程１３０は、一又は複数のフィーチャの中心に又はその付近に適切に制御されたナノポアを形成するために、オプションで任意の好適な回数反復される。一部の態様では、堆積とエッチングの１つのフルサイクルが、一又は複数のフィーチャの中心に又はその付近にナノポアを形成するのに適することになるが、他の態様では、形成されるナノポアのサイズに応じて、サイクルを複数回反復することが、一又は複数のフィーチャの中心にナノポアを形成するのに適することになる。方法１００の終了時に、更なる基板処理が実施されることもある。例えば、基板の一部分を除去するために、選択的エッチングプロセスが使用されうる。
図２Ａから図２Ｋには、本書で開示されているプロセスフローによる（例えばプロセフロー１００の様々な段階における）、一又は複数のナノポアが形成される基板２００の断面図が描かれている。
図２Ａに示しているように、第１Ｓｉ層２０２の上に誘電体層２０４が堆積される。図２Ｂに示しているように、誘電体層２０４の上に第２Ｓｉ層２０６が堆積されて、シリコンオンインシュレータ（ＳＯＩ）基板が提供される。
次いで、図２Ｃに示しているように、第２Ｓｉ層２０６の上に薄膜２０８が堆積される。薄膜２０８は、一般に、ＡＬＤを含むがこれに限定されるわけではない、任意の好適な堆積プロセスによって堆積され、かつ一般に、約１ナノメートル（ｎｍ）と約１０ｎｍとの間（例えば約２ｎｍと約６ｎｍとの間、例としては約５ｎｍ）の厚さを有する。図２Ｃの例では、薄膜２０８はケイ素含有膜である。
薄膜２０８は、図２Ｄに示しているように、少なくとも１つの第１フィーチャ２１０（１つを図示している）、及び一又は複数の第２フィーチャ２１２（２つを図示している）を有するようにパターニングされる。図２Ｄの例では、第１フィーチャ２１０は、第１の幅又は直径を有し、第２フィーチャ２１２は第２の幅又は直径を有する。第１フィーチャ２１０は、図２Ｄの部分拡大図である図２Ｅに示しているように、一又は複数の側壁２１４と、第２Ｓｉ層２０６の第１表面に対応する底部２１６とを含む。第１の幅又は直径は、一般に、約１０ナノメートル（ｎｍ）と約１００ｎｍとの間（例えば約２０ｎｍと約６０ｎｍとの間、例としては約５０ｎｍ）である。第２の幅又は直径は、一般に、約０．５ミクロン（μｍ）と約１００μｍとの間（例えば約１μｍ）である。
誘電体材料２１８が、図２Ｆに示しているように、基板２００の上に堆積される。誘電体材料２１８は、ＡＬＤ又はＣＶＤによって概して共形に堆積され、薄膜２０８だけでなく、第２Ｓｉ層２０６の露出した部分又は一又は複数の第１フィーチャ２１０の底部２１６も覆う。
次いで、図２Ｇに示しているように、誘電体材料２１８の一部分を除去するために、ＲＩＥエッチングプロセスが実施される。ＲＩＥは、一般に、誘電体材料２１８の、第１フィーチャ２１０の底部２１６の部分、又は第２Ｓｉ層２０６の第１表面上の部分を除去するものであり、側壁２１４に堆積された誘電体材料２１８はエッチングしない。
誘電体材料のＡＬＤ又はＣＶＤとその後のＲＩＥエッチングは、図２Ｇ及び図２Ｈに示しているように、一又は複数の第１フィーチャ２１０の各々の中心に又はその付近にナノポア２２０が形成されるまで、オプションで周期的に反復される。図２Ｈの例に示しているように、この周期的プロセスにより、一般に、側壁２１４に堆積された誘電体材料２１８の間に漏斗状の間隙が形成される。ナノポア２２０は、一般に、第１フィーチャ２１０の中心又はその付近の、漏斗状の間隙の底部に形成される。
周期的ＡＬＤプロセスとエッチングプロセスを使用することによって、基板２００上に形成された第１フィーチャ２１０の側壁２１４に、誘電体材料２１８が選択的に堆積される。側壁２１４に誘電体材料２１８を選択的に堆積させることが可能になることで、高度に制御可能にナノポア２２０のサイズを縮小させる能力がもたらされる。ナノポア２２０の適切に制御されたサイズとは、一般に、ある特定のサイズの試料をシークエンシングするのに適した、直径又は幅のことである。一態様では、ナノポア２２０のサイズは、約１００ｎｍ以下（例えば５０ｎｍ以下）である。一態様では、ナノポア２２０のサイズは、約０．５ｎｍと約５ｎｍとの間（例えば約１ｎｍと約３ｎｍとの間、例としては２ｎｍ）である。別の態様では、ナノポア２２０のサイズは、約１．５ｎｍと約１．８ｎｍとの間（例えば約１．６ｎｍ）であり、これはＤＮＡの一本鎖のおおよそのサイズである。別の態様では、ナノポア２２０のサイズは、約２ｎｍと約３ｎｍとの間（例えば約２．８ｎｍ）であり、これは二本鎖ＤＮＡのおおよそのサイズである。ナノポア２２０の適切に制御された位置とは、一般に、一又は複数のナノポアの構成に適している、基板上の任意の位置のことである。本開示の堆積プロセスとエッチングプロセスによって、ナノポアの長さが一定に保たれることも可能になり、これにより、ＤＮＡシークエンシングといったプロセスにおける、信号対ノイズ比の向上がもたらされる。加えて、本書で開示している方法は、一般に、シークエンシング又はその他のプロセスのために望ましい構成のナノポアアレイが形成されるように、一又は複数のナノポア２２０の各々の位置を制御するために使用される。
基板２００は、一又は複数のナノポア２２０が形成された後に、更に処理されることもある。例えば、第２Ｓｉ層２０６の一部分が選択的にエッチングされてよく、これにより、図２Ｊに示しているように、一又は複数のナノポア２２０が形成された薄膜２０８の膜が残る。シークエンシングプロセスのために、図２Ｋに示しているように、薄膜の膜の少なくとも一部分の上に、一又は複数の追加の層（例えば窒化ケイ素（ＳｉＮ）層）、及び正電極と負電極が堆積されうる。この一又は複数の追加の層は、本書で開示しているプロセスフローの任意の段階において堆積されうる。
本開示の利点は、適切に制御されたナノポア及びナノポアアレイであって、一般に個別にアドレス可能な（ａｄｄｒｅｓｓａｂｌｅ）ナノポア及びナノポアアレイを、迅速に形成する能力を含む。開示されている方法は、一般に、サイズ及び位置が適切に制御された、薄膜を通るナノポアを提供する。サイズが適切に制御されたナノポアを製造する方法は、信号対ノイズ比を向上させる。ナノポアのサイズは、ナノポアを通じて運ばれる試料（ＤＮＡの一本鎖など）のサイズに類似しており、これにより、ナノポアを通過する電流の変化が増大するからである。加えて、適切に制御された位置を有するナノポアを製造する方法は、試料（ＤＮＡなど）がナノポアを自由に通過することを可能にする。概して約１ｎｍと約１０ｎｍとの間（例えば約１ｎｍと約５ｎｍとの間、例としては約１ｎｍ）という膜の薄さにより、ＤＮＡシーケンスの読み取りが向上する。
以上の説明は本開示の態様を対象としているが、本開示の基本的な範囲を逸脱しなければ、本開示の他の態様及び更なる態様が考案されてよく、本開示の範囲は、以下の特許請求の範囲によって決まる。
Claims (14)
- ナノポアを形成するための方法であって、
上面上に堆積された薄膜内に少なくとも１つのフィーチャが形成された基板を提供することであって、前記フィーチャが一又は複数の側壁と底部とを有する、基板を提供することと、
前記少なくとも１つのフィーチャを有する前記基板の上に、第１の量の誘電体材料を堆積させることと、
前記少なくとも１つのフィーチャの前記底部の、前記第１の量の誘電体材料の第１部分をエッチングすることと、
前記一又は複数の側壁に堆積された前記第１の量の誘電体材料の間の、少なくとも１つのフィーチャの中心又はその付近に、少なくとも１つのナノポアが形成されるまで、前記第１の量の誘電体材料を堆積させることと前記底部の前記第１の量の誘電体材料の前記第１部分をエッチングすることとを、反復することとを含む、
方法。 - 前記第１の量の誘電体材料を堆積させることが、原子層堆積又は化学気相堆積によって実現される、請求項１に記載の方法。
- 前記第１の量の誘電体材料をエッチングすることが、乾式エッチングによって実現される、請求項１に記載の方法。
- 前記ナノポアのサイズが約１００ナノメートル未満である、請求項１に記載の方法。
- 前記基板の、前記ナノポアの下方の部分を選択的に除去することを更に含む、請求項１に記載の方法。
- ナノポアを形成するための方法であって、
上面上に堆積された薄膜内に少なくとも１つのフィーチャが形成された基板を提供することであって、前記少なくとも１つのフィーチャが一又は複数の側壁と底部とを有する、基板を提供することと、
前記少なくとも１つのフィーチャを有する前記基板の上に、第１の量の誘電体材料を堆積させることと、
少なくとも１つのナノポアを形成するために前記少なくとも１つのフィーチャの前記底部の、前記第１の量の誘電体材料の第１部分をエッチングすることと、
前記少なくとも１つのフィーチャと前記少なくとも１つのナノポアを有する前記薄膜の下方の前記基板の部分を選択的に除去することであって、前記基板の前記部分の幅は前記少なくとも１つのナノポアの幅よりも大きい、前記基板の部分を選択的に除去することとを含む
方法。 - 前記第１の量の誘電体材料を堆積させることが、原子層堆積又は化学気相堆積によって実現される、請求項６に記載の方法。
- 前記第１の量の誘電体材料の前記第１部分をエッチングすることが、乾式エッチングによって実現される、請求項６に記載の方法。
- 前記少なくとも１つのフィーチャを有する前記基板の上に、第２の量の誘電体材料を堆積させることと、
少なくとも１つのナノポアを形成するために、前記少なくとも１つのフィーチャの前記底部の、前記第２の量の誘電体材料の第２部分をエッチングすることとを更に含む、請求項６に記載の方法。 - 前記ナノポアのサイズが約１００ナノメートル未満である、請求項６に記載の方法。
- 前記ナノポアのサイズが約５０ナノメートル未満である、請求項６に記載の方法。
- 第１シリコン層及び第２シリコン層と、
前記第１シリコン層と前記第２シリコン層との間に配置された誘電体層と、
前記第２シリコン層の上に配置された薄膜とを備える基板であって、前記薄膜が、
前記薄膜を通って形成され、一又は複数の側壁と底部とを有する、少なくとも１つの第１フィーチャと、
前記薄膜を通って形成され、各々が一又は複数の側壁と底部とを有する、複数の第２フィーチャと、
前記少なくとも１つの第１フィーチャが第１の直径を有し、前記複数の第２フィーチャが第２の直径を有し、前記第１の直径が前記第２の直径を下回り、前記第１の直径が前記薄膜内に形成されるナノポアに対応するように、前記少なくとも１つの第１フィーチャの前記側壁及び前記複数の第２フィーチャの前記側壁に配置された、誘電体材料と、
前記薄膜の少なくとも一部分の上に配置された、一又は複数の追加の層とを備える、
基板。 - 前記第２シリコン層の、前記少なくとも１つの第１フィーチャ及び前記複数の第２フィーチャの下の部分が選択的に除去されている、請求項１２に記載の基板。
- 前記薄膜の少なくとも一部分の上に配置された、少なくとも１つの正極と、
前記薄膜の少なくとも一部分の上に配置された、少なくとも１つの負極とを更に備える、請求項１２に記載の基板。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201762561944P | 2017-09-22 | 2017-09-22 | |
| US62/561,944 | 2017-09-22 | ||
| US16/122,183 | 2018-09-05 | ||
| US16/122,183 US10618805B2 (en) | 2017-09-22 | 2018-09-05 | Method to reduce pore diameter using atomic layer deposition and etching |
| PCT/US2018/050405 WO2019060172A1 (en) | 2017-09-22 | 2018-09-11 | PROCESS FOR REDUCING THE PORE DIAMETER USING ATOMIC LAYER DEPOSITION AND ETCHING |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021501041A JP2021501041A (ja) | 2021-01-14 |
| JP7135080B2 true JP7135080B2 (ja) | 2022-09-12 |
Family
ID=65806407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020516708A Active JP7135080B2 (ja) | 2017-09-22 | 2018-09-11 | 原子層堆積及びエッチングを使用してポア径を縮小させるための方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US10618805B2 (ja) |
| EP (1) | EP3685427A4 (ja) |
| JP (1) | JP7135080B2 (ja) |
| KR (1) | KR20200046123A (ja) |
| CN (1) | CN111133561A (ja) |
| WO (1) | WO2019060172A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10488394B2 (en) | 2016-03-21 | 2019-11-26 | Ontera Inc. | Wafer-scale assembly of insulator-membrane-insulator devices for nanopore sensing |
| US11486873B2 (en) | 2016-03-31 | 2022-11-01 | Ontera Inc. | Multipore determination of fractional abundance of polynucleotide sequences in a sample |
| US10618805B2 (en) | 2017-09-22 | 2020-04-14 | Applied Materials, Inc. | Method to reduce pore diameter using atomic layer deposition and etching |
| US11536708B2 (en) * | 2020-01-09 | 2022-12-27 | Applied Materials, Inc. | Methods to fabricate dual pore devices |
| US11674947B2 (en) | 2020-06-13 | 2023-06-13 | International Business Machines Corporation | Nanopore structures |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990039740U (ko) | 1998-04-17 | 1999-11-15 | 김성찬 | 팬티의 밴드 결합구조 |
| JP2002524295A (ja) | 1998-09-12 | 2002-08-06 | ユニバーズィテート ゲゼームトクシューレ カッセル | 半導体材料における開口及びその製造方法並びにその使用 |
| JP2007331099A (ja) | 2006-06-14 | 2007-12-27 | Magnachip Semiconductor Ltd | Ｍｅｍｓ素子のパッケージ及びその製造方法 |
| US20120108068A1 (en) | 2010-11-03 | 2012-05-03 | Texas Instruments Incorporated | Method for Patterning Sublithographic Features |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990039740A (ko) | 1997-11-14 | 1999-06-05 | 구본준 | 접촉홀 형성방법 |
| DE19926601B4 (de) * | 1998-09-12 | 2007-03-29 | Witec Wissenschaftliche Instrumente Und Technologie Gmbh | Apertur in einem Halbleitermaterial sowie Herstellung der Apertur und Verwendung |
| KR20070063148A (ko) | 2005-12-14 | 2007-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| CN101473426A (zh) * | 2006-06-22 | 2009-07-01 | 应用材料股份有限公司 | 用于从下向上填充间隙的介电材料沉积与回蚀方法 |
| JP2009094279A (ja) | 2007-10-09 | 2009-04-30 | Elpida Memory Inc | ホールパターンの形成方法および半導体装置の製造方法 |
| US8535544B2 (en) * | 2010-07-26 | 2013-09-17 | International Business Machines Corporation | Structure and method to form nanopore |
| EP2847367B1 (en) | 2012-05-07 | 2017-03-29 | The University of Ottawa | Fabrication of nanopores using high electric fields |
| US8859430B2 (en) * | 2012-06-22 | 2014-10-14 | Tokyo Electron Limited | Sidewall protection of low-K material during etching and ashing |
| CN103811324B (zh) * | 2012-11-13 | 2016-08-31 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| WO2014144818A2 (en) | 2013-03-15 | 2014-09-18 | President And Fellows Of Harvard College | Fabrication of nanopores in atomically-thin membranes by ultra-short electrical pulsing |
| WO2015023404A1 (en) * | 2013-08-16 | 2015-02-19 | Applied Materials, Inc. | Tungsten deposition with tungsten hexafluoride (wf6) etchback |
| US10488394B2 (en) * | 2016-03-21 | 2019-11-26 | Ontera Inc. | Wafer-scale assembly of insulator-membrane-insulator devices for nanopore sensing |
| US10618805B2 (en) | 2017-09-22 | 2020-04-14 | Applied Materials, Inc. | Method to reduce pore diameter using atomic layer deposition and etching |
-
2018
- 2018-09-05 US US16/122,183 patent/US10618805B2/en not_active Expired - Fee Related
- 2018-09-11 WO PCT/US2018/050405 patent/WO2019060172A1/en unknown
- 2018-09-11 CN CN201880061487.0A patent/CN111133561A/zh active Pending
- 2018-09-11 EP EP18858513.7A patent/EP3685427A4/en active Pending
- 2018-09-11 JP JP2020516708A patent/JP7135080B2/ja active Active
- 2018-09-11 KR KR1020207011655A patent/KR20200046123A/ko not_active Application Discontinuation
-
2020
- 2020-02-17 US US16/792,861 patent/US10994991B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990039740U (ko) | 1998-04-17 | 1999-11-15 | 김성찬 | 팬티의 밴드 결합구조 |
| JP2002524295A (ja) | 1998-09-12 | 2002-08-06 | ユニバーズィテート ゲゼームトクシューレ カッセル | 半導体材料における開口及びその製造方法並びにその使用 |
| JP2007331099A (ja) | 2006-06-14 | 2007-12-27 | Magnachip Semiconductor Ltd | Ｍｅｍｓ素子のパッケージ及びその製造方法 |
| US20120108068A1 (en) | 2010-11-03 | 2012-05-03 | Texas Instruments Incorporated | Method for Patterning Sublithographic Features |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2021501041A (ja) | 2021-01-14 |
| EP3685427A1 (en) | 2020-07-29 |
| CN111133561A (zh) | 2020-05-08 |
| EP3685427A4 (en) | 2021-07-21 |
| US10994991B2 (en) | 2021-05-04 |
| US20190092633A1 (en) | 2019-03-28 |
| US10618805B2 (en) | 2020-04-14 |
| KR20200046123A (ko) | 2020-05-06 |
| US20200180950A1 (en) | 2020-06-11 |
| WO2019060172A1 (en) | 2019-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7135080B2 (ja) | 原子層堆積及びエッチングを使用してポア径を縮小させるための方法 | |
| US8691608B2 (en) | Semiconductor devices having nanochannels confined by nanometer-spaced electrodes | |
| JP7035171B2 (ja) | 基板内のポア形成 | |
| US20190094179A1 (en) | Method for simple fluidic addressing of a nanopore | |
| JP7101765B2 (ja) | 生体応用向けの自立膜を作製するための方法 | |
| JP7190558B2 (ja) | ナノポアを形成する方法およびその結果生じる構造 | |
| JP2022536098A (ja) | デュアルポアセンサの製造方法 | |
| CN111569963B (zh) | 水平纳米通道阵列、微纳流控芯片及其制作方法 | |
| US20230092338A1 (en) | Method for Generating Vertical Channel Structures in Three-Dimensionally Integrated Semiconductor Memories | |
| US20230258622A1 (en) | Nanopore Structures |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200525 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200525 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210813 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220111 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220408 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220802 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220831 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7135080 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |