TWI611518B - 半導體記憶裝置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000003475 lamination Methods 0.000 abstract description 3
- JBYXPOFIGCOSSB-GOJKSUSPSA-N 9-cis,11-trans-octadecadienoic acid Chemical compound CCCCCC\C=C\C=C/CCCCCCCC(O)=O JBYXPOFIGCOSSB-GOJKSUSPSA-N 0.000 description 37
- 101000577080 Homo sapiens Mitochondrial-processing peptidase subunit alpha Proteins 0.000 description 37
- 101000740659 Homo sapiens Scavenger receptor class B member 1 Proteins 0.000 description 37
- 102100025321 Mitochondrial-processing peptidase subunit alpha Human genes 0.000 description 37
- 101150020019 CLA4 gene Proteins 0.000 description 33
- 101100127670 Zea mays LA1 gene Proteins 0.000 description 33
- GKJZMAHZJGSBKD-NMMTYZSQSA-N (10E,12Z)-octadecadienoic acid Chemical compound CCCCC\C=C/C=C/CCCCCCCCC(O)=O GKJZMAHZJGSBKD-NMMTYZSQSA-N 0.000 description 24
- 101000728115 Homo sapiens Plasma membrane calcium-transporting ATPase 3 Proteins 0.000 description 24
- 102100029744 Plasma membrane calcium-transporting ATPase 3 Human genes 0.000 description 24
- 101100328088 Cladosporium cladosporioides cla3 gene Proteins 0.000 description 20
- 101710114762 50S ribosomal protein L11, chloroplastic Proteins 0.000 description 9
- 238000009413 insulation Methods 0.000 description 6
- 101710082414 50S ribosomal protein L12, chloroplastic Proteins 0.000 description 4
- 101710164994 50S ribosomal protein L13, chloroplastic Proteins 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005336 cracking Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- QNRATNLHPGXHMA-XZHTYLCXSA-N (r)-(6-ethoxyquinolin-4-yl)-[(2s,4s,5r)-5-ethyl-1-azabicyclo[2.2.2]octan-2-yl]methanol;hydrochloride Chemical compound Cl.C([C@H]([C@H](C1)CC)C2)CN1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OCC)C=C21 QNRATNLHPGXHMA-XZHTYLCXSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- SHZGCJCMOBCMKK-KGJVWPDLSA-N beta-L-fucose Chemical compound C[C@@H]1O[C@H](O)[C@@H](O)[C@H](O)[C@@H]1O SHZGCJCMOBCMKK-KGJVWPDLSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
本發明之實施形態之半導體記憶裝置具備基板、積層體、複數個柱狀部、及配線部。上述積層體設置於上述基板上。上述積層體具有相互分離地積層之複數個電極層。上述複數個柱狀部設置於上述積層體內。上述複數個柱狀部沿上述積層體之積層方向延伸。上述配線部設置於上述積層體內。上述配線部沿第1方向延伸。相鄰之上述柱狀部不沿上述第1方向配置。
Description
本申請係享有以美國臨時專利申請62/216,029號(申請日：2015年9月9日)及美國專利申請15/045,386號(申請日：2016年2月17日)為基礎申請之優先權。本申請藉由參照該等基礎申請而包含基礎申請之全部內容。
實施形態係關於一種半導體記憶裝置。
已提出一種三維構造之記憶設備，該記憶設備中，於積層體形成有記憶孔，且於該記憶孔之側壁設置有經由電荷累積層而成為通道之矽體，上述積層體係介隔絕緣層而積層有複數個記憶胞中作為控制閘極發揮功能之電極層而形成。於此種三維構造之記憶設備中，如下問題令人擔心，即，隨著電極層之積層數之增加，晶圓之表面會因為電極層上產生之壓縮應力或拉伸應力等應力而大幅翹曲。
本發明之實施形態提供一種能夠減小電極層上產生之應力的半導體記憶裝置。
實施形態之半導體記憶裝置具備基板、積層體、複數個柱狀部、及配線部。上述積層體設置於上述基板上。上述積層體具有相互分離地積層之複數個電極層。上述複數個柱狀部設置於上述積層體內。上述複數個柱狀部沿上述積層體之積層方向延伸。上述配線部設
置於上述積層體內。上述配線部沿第1方向延伸。相鄰之上述柱狀部並不沿上述第1方向而配置。
1、100、110‧‧‧半導體記憶裝置
10‧‧‧基板
10a‧‧‧上表面
15‧‧‧積層體
20A‧‧‧通道體
21A‧‧‧記憶膜
22A‧‧‧芯絕緣部
21a‧‧‧隧道絕緣層
21b‧‧‧電荷累積層
21c‧‧‧塊狀絕緣層
30、31、32、33、34、35‧‧‧絕緣層
40‧‧‧絕緣膜
50‧‧‧導電層
BG‧‧‧背部閘極
BL‧‧‧位元線
C1~C14‧‧‧中心
Cb、V1‧‧‧接點部
CL1~CL14‧‧‧柱狀部
CLA1~CLA14‧‧‧列
D1~D40‧‧‧直線
d1~d8‧‧‧距離
LI‧‧‧配線部
MC‧‧‧記憶胞
P1~P4‧‧‧基準點
PC‧‧‧連結部
SGS‧‧‧源極側選擇閘極
SGD‧‧‧汲極側選擇閘極
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
WL‧‧‧電極層
圖1係第1實施形態之半導體記憶裝置之立體示意圖。
圖2係第1實施形態之半導體記憶裝置之示意剖視圖。
圖3係圖2之區域A之放大圖。
圖4係第1實施形態之半導體記憶裝置之俯視示意圖。
圖5係表示圖4之一部分的圖。
圖6係參考例之半導體記憶裝置之俯視圖。
圖7係第2實施形態之半導體記憶裝置之俯視示意圖。
圖8係第3實施形態之半導體記憶裝置之俯視示意圖。
圖9係第4實施形態之半導體記憶裝置之立體示意圖。
圖10係第4實施形態之另一半導體記憶裝置之立體示意圖。
以下，參照附圖對實施形態進行說明。再者，各附圖中，對相同的要素標註相同的符號。
以下，以具有三維構造之半導體記憶裝置為例而進行說明。
(第1實施形態)
圖1係第1實施形態之半導體記憶裝置之立體示意圖。
圖2係第1實施形態之半導體記憶裝置之示意剖視圖。
圖3係圖2之區域A的放大圖。
圖1表示半導體記憶裝置1之記憶胞陣列。圖2及圖3表示記憶胞陣列之剖視圖。
再者，於圖1中，未圖示出絕緣層31、絕緣層32、絕緣層33及接點部V1。而且，於圖1中，將相對於基板10之上表面10a平行的方向且為相互正交之2個方向設定為X方向及Y方向，將相對於上述X方向
及Y方向兩者正交之方向設定為Z方向。Z方向為積層方向。
如圖1及圖2所示，於基板10上，介隔絕緣層30而設置有積層體15。積層體15具有複數個電極層WL、複數個絕緣層30、源極側選擇閘極SGS、及汲極側選擇閘極SGD。複數個電極層WL相互分離地積層，複數個絕緣層30設置於複數個電極層WL之間。複數個電極層WL及複數個絕緣層30例如逐層交替地積層。再者，圖中所示之電極層WL之層數係一個示例，電極層WL之層數任意。
於積層體15之最下層，設置有源極側選擇閘極SGS。於積層體15之最上層，設置有汲極側選擇閘極SGD。於積層體15上，設置有絕緣層30。
複數個電極層WL例如包含金屬、金屬矽化物或多晶矽中之任一者。再者，源極側選擇閘極SGS及汲極側選擇閘極SGD既可包含與上述複數個電極層WL相同的材料，亦可包含不同的材料。絕緣層30、絕緣層31、絕緣層32及絕緣層33例如可使用包含矽氧化物之絕緣層。
於積層體15內，設置有沿Z方向延伸之柱狀部CL。柱狀部CL例如設置成圓柱或橢圓柱狀。柱狀部CL之配置之詳情將於下文敍述。
如圖3所示，柱狀部CL具有通道體20A(半導體部)、記憶膜21A、及芯絕緣部22A。通道體20A例如為矽膜。
記憶膜21A設置於積層體15與通道體20A之間。記憶膜21A自通道體20A側起依次積層有隧道絕緣層21a、電荷累積層21b、及塊狀絕緣層21c。隧道絕緣層21a係如下層，即，通常具有絕緣性，但若被施加處於半導體記憶裝置1之驅動電壓之範圍內的指定電壓則會流通隧道電流。電荷累積層21b係累積電荷之層，例如，可使用包含矽氮化物之層。塊狀絕緣層21c係如下層，即，即便在半導體記憶裝置1之驅動電壓之範圍內被施加電壓亦不會實質上流通電流；而且係利用高介電率材料例如矽氧化物、鋁氧化物或鉿氧化物而形成之氧化層、或者
將該等氧化層積層而成之多層膜。記憶膜21A亦可構成為具有浮動閘極。例如，記憶膜21A亦可為挖開電極層WL並於該電極層WL之內部嵌入浮動閘極而形成。
芯絕緣部22A設置於通道體20A之內側。芯絕緣部22A例如亦可包含氧化矽膜，且包含氣隙。於通道體20A之內側，亦可不設置芯絕緣部22A。
於積層體15，設置有沿X方向及Z方向在積層體15內延伸之配線部LI。配線部LI經由接點(未圖示)而電性連接於該配線部LI之上的源極線SL。配線部LI例如係利用鎢等金屬材料而形成。配線部LI具有相對於XZ平面平行的板狀部分。例如，配線部LI亦可為複數片板狀部分相互連接。例如，於圖1中，配線部LI之2片板狀部分亦可相互連接。
於配線部LI之側壁，設置有絕緣膜40。絕緣膜40與配線部LI同樣地沿X方向及Z方向延伸。作為絕緣膜40，例如，可使用包含矽氧化物之膜。配線部LI係於其下表面與柱狀部CL電性連接。
接點部Cb設置於通道體20A之上端。而且，接點部V1設置於接點部Cb上。接點部V1比接點部Cb細。接點部Cb及接點部V1例如為接觸插塞，由鎢層及氮化鈦層等含金屬層積層而形成。
於接點部V1上，設置有複數條位元線BL。複數條位元線BL於X方向上相互分離，且沿Y方向延伸。複數條位元線BL例如係利用金屬膜而形成。通道體20A之上端經由接點部Cb及接點部V1而連接於位元線BL。
自在Y方向上分離之各個區域逐一選擇出之複數個柱狀部CL(通道體20A)，係連接於共通的1條位元線BL。各位元線BL經由1根接點部V1及1根接點部Cb而連接於1根柱狀部CL，該柱狀部CL設置於被分割給特定區塊之積層體15中。
此處，所謂“區塊”相當於相鄰之配線部LI間的部分。例如，於各塊中，配置有4行由複數根柱狀部CL所構成之柱狀部之列。各位元線BL跨及複數個區塊而沿Y方向延伸，於每個區塊連接1根柱狀部CL。
於柱狀部CL之上端形成有汲極側選擇電晶體STD，於下端形成有源極側選擇電晶體STS。記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS係電流沿積層體15之積層方向(Z方向)流通的縱型電晶體。
上述各選擇閘極SGD、SGS作為各選擇電晶體STD、STS之閘極電極(控制閘極)而發揮功能。於各選擇閘極SGD、SGS各者與通道體20A之間，設置有作為各選擇電晶體STD、STS之閘極絕緣膜而發揮功能之記憶膜21A。
於汲極側選擇電晶體STD與源極側選擇電晶體STS之間，設置有將各層之電極層WL作為控制閘極的複數個記憶胞MC。
該等複數個記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS係通過通道體20A而串聯連接，構成1個記憶體串。該記憶體串係在相對於X-Y面平行之面方向，呈例如鋸齒格子狀而配置，藉此，沿X方向、Y方向及Z方向三維地設置有複數個記憶胞MC。
實施形態之半導體記憶裝置1能夠電性自由地進行資料之刪除、寫入，即便切斷電源亦能夠保存記憶內容。
以下，對柱狀部CL之配置進行敍述。
圖4係第1實施形態之半導體記憶裝置之俯視示意圖。
圖5係表示圖4之一部分的圖。
圖6係參考例之半導體記憶裝置之俯視圖。
圖4係記憶胞陣列的俯視圖，且係表示電極層WL之柱狀部CL1~CL4之配置的圖。圖5係表示具有複數根柱狀部CL1之第1列CLA1的
圖。圖6係記憶胞陣列之俯視圖，且係表示電極層WL之柱狀部CL11~CL14之配置的參考圖。
如圖4所示，複數根柱狀部CL1之列即第1列CLA1、複數根柱狀部CL2之列即第2列CLA2、複數根柱狀部CL3之列即第3列CLA3、及複數根柱狀部CL4之列即第4列CLA4形成於電極層WL。於圖3A中，第1列CLA1~第4列CLA4該等4列形成於電極層WL，但列數任意。例如，可形成n(n為整數，且2≦n≦18)列柱狀部CL之列。例如，於形成柱狀部CL之列之情形時，可反覆形成第1列CLA1~第4列CLA4。
於在電極層WL形成有沿X方向之直線之情形時，第1列CLA1之各第奇數個柱狀部CL1位於沿X方向之直線D1上。第1列CLA1之各第偶數個柱狀部CL1位於沿X方向之直線D2上。第2列CLA2之各第奇數個柱狀部CL2位於沿X方向之直線D3上。第2列CLA2之各第偶數個柱狀部CL2位於沿X方向之直線D4上。第3列CLA3之各第奇數個柱狀部CL3位於沿X方向之直線D5上。第3列CLA3之各第偶數個柱狀部CL3位於沿X方向之直線D6上。第4列CLA4之各第奇數個柱狀部CL4位於沿X方向之直線D7上。第4列CLA4之各第偶數個柱狀部CL4位於沿X方向之直線D8上。再者，第1列CLA1~第4列CLA4之柱狀部CL1~CL4係自+X方向朝向-X方向依次配置。
於相鄰之柱狀部CL間，配置在直線D1上之柱狀部CL1與配置在直線D3上之柱狀部CL2的距離d1比配置在直線D1上之柱狀部CL1與配置在直線D2上之柱狀部CL1的距離d2短。於相鄰之柱狀部CL間，配置在直線D4上之柱狀部CL2與配置在直線D6上之柱狀部CL3的距離d3比配置在直線D4上之柱狀部CL2與配置在直線D3上之柱狀部CL2的距離d4、或配置在直線D6上之柱狀部CL3與配置在直線D5上之柱狀部CL3的距離d5短。於相鄰之柱狀部CL間，配置在直線D5上之柱狀部CL3與配置在直線D7上之柱狀部CL4的距離d6比配置在直線D5上之柱
狀部CL3與配置在直線D6上之柱狀部CL3的距離d7短。距離d1~距離d7相當於由將柱狀部之中心間連成之直線所決定的距離。再者，所謂“相鄰之柱狀部CL”相當於柱狀部CL、與相對於該柱狀部CL排列於同一列之前後之柱狀部CL。而且，所謂“相鄰之柱狀部CL”相當於柱狀部CL、與排列於相對於該柱狀部CL所排列之列為前後列之柱狀部CL且與該柱狀部CL之間的距離最近之柱狀部CL。
若以排列於第2列CLA2之第奇數個柱狀部CL2為例而進行說明，則所謂相鄰之柱狀部CL相當於第2列CLA2之第奇數個柱狀部CL2、與第奇數個柱狀部CL2前後之第偶數個柱狀部CL2。而且，所謂相鄰之柱狀部CL相當於第2列CLA2之第奇數個柱狀部CL2、及與第奇數個柱狀部CL2分離距離d1而配置之第1列CLA1之柱狀部CL1。
第1列CLA1之各柱狀部CL1之中心C1並不位於沿X方向的同一直線上。第2列CLA2之各柱狀部CL2之中心C2並不位於沿X方向的同一直線上。第3列CLA3之各柱狀部CL3之中心C2並不位於沿X方向的同一直線上。第4列CLA4之各柱狀部CL4之中心C4並不位於沿X方向的同一直線上。例如，各柱狀部CL1~CL4係呈Z字狀排列於X方向上。而且，柱狀部CL1~CL4係呈菱形格子狀週期性地排列。
第1列CLA1之各第奇數個柱狀部CL1之中心C1係相對於位於電極層WL上之基準點P1向+Y方向偏移的點。第1列CLA1之各第偶數個柱狀部CL1之中心C1係相對於位於電極層WL上之基準點P1向-Y方向偏移的點。第2列CLA2之各第奇數個柱狀部CL2之中心C2係相對於位於電極層WL上之基準點P2向-Y方向偏移的點。第2列CLA2之各第偶數個柱狀部CL2之中心C2係相對於位於電極層WL上之基準點P2向+Y方向偏移的點。第3列CLA3之各第奇數個柱狀部CL3之中心C3係相對於位於電極層WL上之基準點P3向+Y方向偏移的點。第3列CLA3之各第偶數個柱狀部CL3之中心C3係相對於位於電極層WL上之基準點P3向
-Y方向偏移的點。第4列CLA4之各第奇數個柱狀部CL4之中心C4係相對於位於電極層WL上之基準點P4向-Y方向偏移的點。第4列CLA4之各第偶數個柱狀部CL4之中心C4係相對於位於電極層WL上之基準點P4向+Y方向偏移的點。
以下，對基準點P1~基準點P4之設定例進行說明。
如圖6所示，沿X方向配置之複數根柱狀部CL11之列即第1列CLA11、沿X方向配置之複數根柱狀部CL12之列即第2列CLA12、複數根柱狀部CL13之列即第3列CLA13、及複數根柱狀部CL14之列即第4列CLA14形成於電極層WL。於在電極層WL形成有沿X方向之直線之情形時，第1列CLA11之各柱狀部CL11之中心C11位於沿X方向之直線D9上。第2列CLA12之各柱狀部CL12之中心C12位於沿X方向之直線D10上。第3列CLA13之各柱狀部CL13之中心C13位於沿X方向之直線D11上。第4列CLA14之各柱狀部CL14之中心C14位於沿X方向之直線D12上。再者，第1列CLA11~第4列CLA14之柱狀部CL11~CL14係自+X方向朝向-X方向依次配置。
於圖6之柱狀部CL11~CL14的排列中，最密排列方向為Y方向、及相對於Y方向傾斜±30°所成的方向該等3個方向。柱狀部CL11~CL14係呈正三角形格子狀週期性地排列。於該情形時，複數個正三角形相交之交點相當於中心C11~中心C14。
例如，於將基準點P1~基準點P4設定為格子體之交點之情形時，基準點P1~基準點P4分別相當於中心C11~中心C14。例如，相當於基準點P1之中心C11，係相對於相當於基準點P2之中心C12而位於向-Y方向傾斜30°所成的方向上。相當於基準點P3之中心C13，係相對於相當於基準點P2之中心C12而位於向+Y方向傾斜30°所成的方向上。相當於基準點P4之中心C14相對於基準點P2之中心C12而位於+Y方向上。
若如此設定基準點P1~基準點P4，則於圖4中，第1列CLA1之各第奇數個柱狀部CL1之中心C1，係相對於圖6之第1列CLA11之各第奇數個柱狀部CL11之中心C11向+Y方向偏移的點。第1列CLA1之各第偶數個柱狀部CL1之中心C1，係相對於圖6之第1列CLA11之各第偶數個柱狀部CL11之中心C11向-Y方向偏移的點。
而且，於圖4中，第2列CLA2之各第奇數個柱狀部CL2之中心C2係相對於圖6之第2列CLA12之各第奇數個柱狀部CL12之中心C12向-Y方向偏移的點。第2列CLA2之各第偶數個柱狀部CL2之中心C2係相對於圖6之第2列CLA12之各第偶數個柱狀部CL12之中心C12向+Y方向偏移的點。
而且，於圖4中，第3列CLA3之各第奇數個柱狀部CL3之中心C3，係相對於圖6之第3列CLA13之各第奇數個柱狀部CL13之中心C13向+Y方向偏移的點。第3列CLA3之各第偶數個柱狀部CL3之中心C3，係相對於圖6之第3列CLA13之各第偶數個柱狀部CL13之中心C13向-Y方向偏移的點。
而且，於圖4中，第4列CLA4之各第奇數個柱狀部CL4之中心C4，係相對於圖6之第4列CLA14之各第奇數個柱狀部CL14之中心C14向-Y方向偏移的點。第4列CLA4之各第偶數個柱狀部CL4之中心C4，係相對於圖6之第4列CLA14之各第偶數個柱狀部CL14之中心C14向+Y方向偏移的點。
基準點P1~基準點P4至各柱狀部CL1~CL4之中心C1~C4的距離為任意距離。例如，如圖5所示，於第1列CLA1，可使各第奇數個柱狀部CL1之中心C1，相對於中心C11(基準點P1)向+Y方向偏移距離d8而設置，使各第偶數個柱狀部CL1之中心C1相對於中心C11(基準點P1)向-Y方向偏移距離d8而設置。於第2列CLA2~第4列CLA4，亦可使中心C2~C4相對於中心C12~C14(基準點P2~P4)向+Y方向或-Y方
向偏移距離d8而設置。再者，+Y方向的距離與-Y方向的距離亦可不同。並不限於+Y方向或-Y方向，亦能以基準點P1~基準點P4為中心，而使柱狀部CL1~CL4之中心C1~C4向指定方向偏移。
上述基準點P1~基準點P4的設定係一個示例。可將電極層WL上的任意點設定為基準點P1~基準點P4。
於本實施形態中，柱狀部CL1~CL4之中心C1~C4係以相對於基準點P1~基準點P4向指定方向(例如，+Y方向或-Y方向)偏移之方式設置。藉此，柱狀部CL1~CL4並不沿X方向而配置。即，第1列CLA1~第4列CLA4各者並不沿X方向而形成。
以下，就本實施形態之效果進行說明。
此處，於如圖6所示以使中心C11~中心C14位於沿X方向之直線上之方式將柱狀部CL11~CL14配置於電極層WL之情形時，基板10之單面上會產生壓縮應力或拉伸應力等應力，從而基板10的歪曲增加，基板10大幅翹曲。而且，在具有三維構造之半導體記憶裝置中，電極層WL的數量越多，應力越易於沿單向施加。藉此，基板10之翹曲變大。而且，複數個半導體記憶裝置係藉由在具有基板10的晶圓上形成構造體，並對晶圓及構造體進行切割而製造。因此，此種大幅之翹曲會使製造步驟中之精度劣化，妨礙製造裝置之穩定運轉，成為晶圓之翹曲或破裂的原因。
另一方面，若如本實施形態般以不使中心C1~中心C4位於沿X方向之直線上之方式配置柱狀部CL1~柱狀部CL4，則能夠將電極層WL上產生之應力的X方向的成分切斷。藉此，能夠減小各電極層WL上產生之應力，因此能夠抑制基板10之翹曲而抑制晶圓之翹曲或破裂。
(第2實施形態)
圖7係第2實施形態之半導體記憶裝置之俯視示意圖。
圖7係記憶胞陣列的俯視圖，且係表示電極層WL之柱狀部CL1~
CL4之配置的圖。
本實施形態在電極層WL之柱狀部CL1~CL4之配置上與第1實施形態不同。本實施形態中之上述以外的構成與第1實施形態相同。
如圖7所示，複數根柱狀部CL1之列即第1列CLA1、複數根柱狀部CL2之列即第2列CLA2、複數根柱狀部CL3之列即第3列CLA3、及複數根柱狀部CL4之列即第4列CLA4形成於電極層WL。於圖5中，第1列CLA1~第4列CLA4該等4列形成於電極層WL，但並不限定於此。例如，可形成2n(n為整數，且1≦n≦9)列柱狀部CL之列。
於在電極層WL形成有沿X方向之直線之情形時，第1列CLA1之各第奇數個柱狀部CL1位於沿X方向之直線D13上。第1列CLA1之各第偶數個柱狀部CL1位於沿X方向之直線D14上。第2列CLA2之各第奇數個柱狀部CL2位於沿X方向之直線D15上。第2列CLA2之各第偶數個柱狀部CL2位於沿X方向之直線D16上。第3列CLA3之各第奇數個柱狀部CL3位於沿X方向之直線D17上。第3列CLA3之各第偶數個柱狀部CL3位於沿X方向之直線D18上。第4列CLA4之各第奇數個柱狀部CL4位於沿X方向之直線D19上。第4列CLA4之各第偶數個柱狀部CL4位於沿X方向之直線D20上。再者，第1列CLA1~第4列CLA4之柱狀部CL1~CL4係自+X方向朝向-X方向依次配置。
第1列CLA1之第奇數個柱狀部CL1、及第2列CLA2之第奇數個柱狀部CL2位於沿Y方向之直線D21上。第1列CLA1之第偶數個柱狀部CL1、及第2列CLA2之第偶數個柱狀部CL2位於沿Y方向之直線D22上。第3列CLA3之第奇數個柱狀部CL3、及第4列CLA4之第奇數個柱狀部CL4位於沿Y方向之直線D23上。第3列CLA3之第偶數個柱狀部CL3、及第4列CLA4之第偶數個柱狀部CL4位於沿Y方向之直線D24上。例如，直線D24、直線D22、直線D23及直線D21係自-X方向往+X方向依次位置。例如，在形成柱狀部CL之列之情形時，可反覆形成
第1列CLA1~第4列CLA4。
第1列CLA1之各柱狀部CL1之中心C1並不位於沿X方向的同一直線上。第2列CLA2之各柱狀部CL2之中心C2並不位於沿X方向的同一直線上。第3列CLA3之各柱狀部CL3之中心C3並不位於沿X方向的同一直線上。第4列CLA4之各柱狀部CL4之中心C4並不位於沿X方向的同一直線上。例如，各柱狀部CL1~CL4係呈Z字狀排列於X方向上。而且，柱狀部CL1~CL4係呈菱形格子狀週期性地排列。
於本實施形態中，柱狀部CL1~CL4並不沿X方向而配置。即，第1列CLA11~第4列CLA14各者並不沿X方向而形成。
以下，對本實施形態之效果進行說明。
若如本實施形態般以不使中心C1~中心C4位於沿X方向之直線上之方式配置柱狀部CL1~柱狀部CL4，則能夠將電極層WL上產生之壓縮應力或拉伸應力等應力的X方向的成分切斷。藉此，能夠減小各電極層WL上產生之應力，因此能夠抑制基板10之翹曲而抑制晶圓之翹曲或破裂。
(第3實施形態)
圖8係第3實施形態之半導體記憶裝置之俯視示意圖。
圖8係記憶胞陣列的俯視圖，且係表示電極層WL之柱狀部CL1~CL9之配置的圖。
於本實施形態中，所示之一個示例係，藉由反覆進行第1實施形態之柱狀部CL1~CL4之配置，而將柱狀部CL1~CL9配置於電極層WL。
如圖8所示，複數根柱狀部CL1之列即第1列CLA1、複數根柱狀部CL2之列即第2列CLA2、複數根柱狀部CL3之列即第3列CLA3、複數根柱狀部CL4之列即第4列CLA4、複數根柱狀部CL5之列即第5列CLA5、複數根柱狀部CL6之列即第6列CLA6、複數根柱狀部CL7之列
即第7列CLA7、複數根柱狀部CL8之列即第8列CLA8、及複數根柱狀部CL9之列即第9列CLA9形成於電極層WL。
以下，對柱狀部CL1~CL4及柱狀部CL6~CL9之配置進行敍述。
於在電極層WL形成有沿X方向之直線之情形時，第1列CLA1之各第奇數個柱狀部CL1位於沿X方向之直線D25上。第1列CLA1之各第偶數個柱狀部CL1位於沿X方向之直線D26上。第2列CLA2之各第奇數個柱狀部CL2位於沿X方向之直線D27上。第2列CLA2之各第偶數個柱狀部CL2位於沿X方向之直線D28上。第3列CLA3之各第奇數個柱狀部CL3位於沿X方向之直線D29上。第3列CLA3之各第偶數個柱狀部CL3位於沿X方向之直線D30上。第4列CLA4之各第奇數個柱狀部CL4位於沿X方向之直線D31上。第4列CLA4之各第偶數個柱狀部CL4位於沿X方向之直線D32上。再者，第1列CLA1~第4列CLA4之柱狀部CL1~CL係自+X方向朝向-X方向依次配置。
第6列CLA6之各第奇數個柱狀部CL6位於沿X方向之直線D33上。第6列CLA6之各第偶數個柱狀部CL6位於沿X方向之直線D34上。第7列CLA7之各第奇數個柱狀部CL7位於沿X方向之直線D35上。第7列CLA7之各第偶數個柱狀部CL7位於沿X方向之直線D36上。第8列CLA8之各第奇數個柱狀部CL8位於沿X方向之直線D37上。第8列CLA8之各第偶數個柱狀部CL8位於沿X方向之直線D38上。第9列CLA9之各第奇數個柱狀部CL9位於沿X方向之直線D39上。第9列CLA9之各第偶數個柱狀部CL9位於沿X方向之直線D40上。再者，第6列CLA6~第9列CLA9之柱狀部CL6~CL9係自+X方向朝向-X方向依次配置。
第1列CLA1之各柱狀部CL1之中心C1並不位於沿X方向的同一直線上。第2列CLA2之各柱狀部CL2之中心C2並不位於沿X方向的同一直線上。第3列CLA3之各柱狀部CL3之中心C3並不位於沿X方向的同
一直線上。第4列CLA4之各柱狀部CL4之中心C4並不位於沿X方向的同一直線上。第6列CLA6之各柱狀部CL6之中心C6並不位於沿X方向的同一直線上。第7列CLA7之各柱狀部CL7之中心C7並不位於沿X方向的同一直線上。第8列CLA8之各柱狀部CL8之中心C8並不位於沿X方向的同一直線上。第9列CLA9之各柱狀部CL9之中心C9並不位於沿X方向的同一直線上。
第1列CLA1之各第奇數個柱狀部CL1之中心C1係相對於位於電極層WL上之基準點向+Y方向偏移的點。第1列CLA1之各第偶數個柱狀部CL1之中心C1係相對於位於電極層WL上之基準點向-Y方向偏移的點。第2列CLA2之各第奇數個柱狀部CL2之中心C2係相對於位於電極層WL上之基準點向-Y方向偏移的點。第2列CLA2之各第偶數個柱狀部CL2之中心C2係相對於位於電極層WL上之基準點向+Y方向偏移的點。第3列CLA3之各第奇數個柱狀部CL3之中心C3係相對於位於電極層WL上之基準點向+Y方向偏移的點。第3列CLA3之各第偶數個柱狀部CL3之中心C3係相對於位於電極層WL上之基準點向-Y方向偏移的點。第4列CLA4之各第奇數個柱狀部CL4之中心C4係相對於位於電極層WL上之基準點向-Y方向偏移的點。第4列CLA4之各第偶數個柱狀部CL4之中心C4係相對於位於電極層WL上之基準點向+Y方向偏移的點。
第6列CLA6之各第奇數個柱狀部CL6之中心C6係相對於位於電極層WL上之基準點向+Y方向偏移的點。第6列CLA6之各第偶數個柱狀部CL6之中心C6係相對於位於電極層WL上之基準點向-Y方向偏移的點。第7列CLA7之各第奇數個柱狀部CL7之中心C7係相對於位於電極層WL上之基準點向-Y方向偏移的點。第7列CLA7之各第偶數個柱狀部CL7之中心C7係相對於位於電極層WL上之基準點向+Y方向偏移的點。第8列CLA8之各第奇數個柱狀部CL8之中心C8係相對於位於電極
層WL上之基準點向+Y方向偏移的點。第8列CLA8之各第偶數個柱狀部CL8之中心C8係相對於位於電極層WL上之基準點向-Y方向偏移的點。第9列CLA9之各第奇數個柱狀部CL9之中心C9係相對於位於電極層WL上之基準點向-Y方向偏移的點。第9列CLA9之各第偶數個柱狀部CL9之中心C9係相對於位於電極層WL上之基準點向+Y方向偏移的點。
確定柱狀部CL1~CL4及CL6~CL9之位置之各基準點可設定為電極層WL上的任意點。例如，各基準點為使第1列CLA1~第4列CLA4及第6列CLA6~第9列CLA9內之各柱狀部CL1~CL4及CL6~CL9配置於沿X方向形成之同一直線上的點。即，各基準點係位於沿X方向形成之直線上的點。
以下，對柱狀部CL5之配置進行敍述。
第5列CLA5之各柱狀部CL5位於沿X方向之直線DC上。柱狀部CL5係對半導體記憶裝置1之記憶動作無用的部分(虛設部分)，且於該柱狀部CL5之上端並不與位元線BL連接。即，於柱狀部CL5，不設置通道體20A、記憶膜21A、及芯絕緣部22A。柱狀部CL5既可利用指定之膜等來填充其內部，亦可為空隙等孔洞。
於本實施形態中，夾著第5列CLA5而在Y方向上反覆形成第1列CLA1~第4列CLA4從而形成第1列CLA1~第9列CLA9。柱狀部CL1~CL4及柱狀部CL6~CL9並不沿X方向而配置。即，第1列CLA1~第4列CLA4及第6列CLA6~第9列CLA9各者並不沿X方向而形成。
以下，對本實施形態之效果進行說明。
若如本實施形態般以不使中心C1~中心C4及中心C6~中心C9位於沿X方向之直線上之方式配置柱狀部CL1~柱狀部CL9，則能夠將電極層WL上產生之壓縮應力或拉伸應力等應力的X方向的成分切斷。藉此，能夠減小各電極層WL上產生之應力，因此能夠抑制基板
10之翹曲而抑制晶圓之翹曲或破裂。
以下，對半導體記憶裝置1的變化例進行敍述。
(第4實施形態)
圖9係第4實施形態之半導體記憶裝置之立體示意圖。
圖10係第4實施形態之另一半導體記憶裝置之立體示意圖。
圖9及圖10係相當於圖1之斜視圖，分別表示變化例之半導體記憶裝置100、110。
如圖9所示，半導體記憶裝置100若與半導體記憶裝置1比較，則進而具有導電層50及絕緣層34。絕緣層34設置於基板10之上。於絕緣層34內，設置有未圖示之配線層及電晶體等電路元件。導電層50設置於絕緣層34之上。絕緣層30設置於導電層50之上。關於比絕緣層30靠上側之構成，例如，與半導體記憶裝置1相同。再者，配線部LI經由導電層50而與柱狀部CL電性連接。
如圖10所示，半導體記憶裝置110若與半導體記憶裝置1比較，則於基板10上，經由絕緣層35而設置有背部閘極BG。於背部閘極BG上，經由絕緣層30而設置有源極側選擇閘極SGS。
柱狀部CL例如與第1實施形態同樣地，具有通道體20A、記憶膜21A、及芯絕緣部22A。配線部LI沿X方向及Z方向延伸，該配線部LI之下表面經由設置於背部閘極BG內之連結部PC，而與柱狀部CL電性連接。
連結部PC與柱狀部CL係一體地設置，並沿X方向及Y方向在背部閘極BG內延伸。於連結部PC，例如，一體地設置有複數個柱狀部CL。再者，所謂“一體地設置”表示柱狀部CL中所使用之材料之一部分延伸至連結部PC。從而，於連結部PC之一部分，與柱狀部CL同樣地，設置有通道體20A、記憶膜21A及芯絕緣部22A。
以下，對實施形態之半導體記憶裝置之製造方法進行說明。
首先，當於作為晶圓之一部分的基板10上形成交替地積層有絕緣層30及犧牲層的積層體之後，形成貫通積層體並到達基板10之複數個記憶孔。複數個記憶孔例如係利用RIE(Reactive Ion Etching，反應性離子蝕刻)法而形成。例如，使用指定掩模，以相鄰之記憶孔並不沿X方向而配置之方式形成複數個記憶孔。
繼而，於記憶孔內，依次形成記憶膜21A、通道體20A、及芯絕緣部22A。藉此，形成柱狀部CL。
繼而，於積層體上形成狹縫。繼而，當經由狹縫而將犧牲層除去之後，於犧牲層已被除去之空洞內形成導電層。藉此，形成具有複數個電極層WL、複數個絕緣層30、源極側選擇閘極SGS、及汲極側選擇閘極SGD之積層體15。
繼而，當於狹縫內形成絕緣膜40之後，形成導電膜。藉此，形成配線部LI。例如，於配線部LI間，配置柱狀部CL1~柱狀部CL4。柱狀部CL1~柱狀部CL4並不沿X方向而配置。
繼而，當於柱狀部CL之上形成接點部Cb及V1之後，形成位元線BL。然後，對晶圓及該晶圓上所形成之構造體進行切割，單片化為複數個半導體記憶裝置1。
以此方式，製造本實施形態之半導體記憶裝置1。
根據以上所說明之實施形態，可實現一種能夠減小各電極層上產生之應力的半導體記憶裝置。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種方式實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於請求項所記載之發明及其均等之範圍內。
C1~C4‧‧‧中心
CL1~CL4‧‧‧柱狀部
CLA1~CLA4‧‧‧行
D1~D8‧‧‧直線
d1~d7‧‧‧距離
LI‧‧‧配線部
WL‧‧‧電極層
40‧‧‧絕緣膜
Claims (12)
- 一種半導體記憶裝置，其包括：基板；積層體，其設置於上述基板上，具有相互分離地積層之複數個電極層；複數個柱狀部，其設置於上述積層體內，沿上述積層體之積層方向延伸；及配線部，其設置於上述積層體內，沿第1方向延伸；且上述複數個柱狀部之中心係相對於複數個基準點向第2方向或第3方向偏移地設置，該第2方向與上述第1方向相交，該第3方向與上述第1方向相交且相對於上述第2方向為相反方向；上述複數個基準點具有：複數個第1基準點；複數個第2基準點，其相對於上述複數個第1基準點而位於上述第2方向上；複數個第3基準點，其相對於上述複數個第1基準點而位於向上述第2方向以第1角度傾斜之第4方向上；及複數個第4基準點，其相對於上述複數個第1基準點而位於向上述第3方向以上述第1角度傾斜之第5方向上；當設定有沿上述第1方向延伸之假想之第1直線、第2直線、第3直線及第4直線時，上述複數個第1基準點、上述複數個第2基準點、上述複數個第3基準點及上述複數個第4基準點分別位於上述第1直線、上述第2直線、上述第3直線及上述第4直線上；上述複數個柱狀部係沿複數個行而設置，上述複數個行具有第1行、於上述第2方向上與上述第1行相鄰之第2行、於上述第2方向上與上述第2行相鄰之第3行、及於上述第2方向上與上述第3行相鄰之第4行， 上述第1行之第1柱狀部之中心係相對於第4基準點向上述第2方向偏移地設置，且與上述第1行之上述第1柱狀部相鄰之上述第1行之第2柱狀部之中心，係相對於第4基準點向上述第3方向偏移地設置；上述第2行之第3柱狀部之中心係相對於第1基準點向上述第3方向偏移地設置，且與上述第2行之上述第3柱狀部相鄰之上述第2行之第4柱狀部之中心，係相對於第1基準點向上述第2方向偏移地設置；上述第3行之第5柱狀部之中心係相對於第3基準點向上述第2方向偏移地設置，且與上述第3行之上述第5柱狀部相鄰之第3行之第6柱狀部之中心，係相對於第3基準點向上述第3方向偏移地設置；上述第4行之第7柱狀部之中心係相對於第2基準點向上述第3方向偏移地設置，且與上述第4行之上述第7柱狀部相鄰之上述第4行之第8柱狀部之中心，係相對於第2基準點向上述第2方向偏移地設置。
- 如請求項1之半導體記憶裝置，其中上述第1角度為30度。
- 如請求項1之半導體記憶裝置，其中上述複數個基準點為格子體之交點。
- 如請求項1之半導體記憶裝置，其中進而包含第1配線，其設置於上述複數個柱狀部上，沿上述第2方向延伸；且上述複數個行具有於上述第2方向上與上述第4行相鄰之第5行，上述第5行之上述複數個柱狀部並不連接於上述第1配線。
- 如請求項1之半導體記憶裝置，其中上述複數個柱狀部包含半導體部、及設置於上述半導體部與上述積層體之間之記憶膜。
- 如請求項1之半導體記憶裝置，其中進而包含第1配線，其設置於上述複數個柱狀部上，沿上述第2方向延伸。
- 一種半導體記憶裝置，其包括：基板；積層體，其設置於上述基板上，具有相互分離地積層之複數個電極層；複數個行，其設置於上述積層體內，分別包含沿上述積層體之積層方向延伸之複數個柱狀部；配線部，其設置於上述積層體內，沿第1方向延伸；及第1配線，其設置於上述複數個柱狀部上，沿與上述第1方向相交之第2方向延伸；且上述複數個行具有第1行、於上述第2方向上與上述第1行相鄰之第2行、於上述第2方向上與上述第2行相鄰之第3行、及於上述第2方向上與上述第3行相鄰之第4行；各行之上述複數個柱狀部係以不沿上述第1方向而配置之方式設置；當設定有沿上述第2方向延伸之假想之第1直線時，上述第1行之第1柱狀部、及上述第2行之第2柱狀部配置於上述第1直線上；當設定有沿上述第2方向延伸之假想之第2直線時，與上述第1行之上述第1柱狀部相鄰之上述第1行之第3柱狀部、及與上述第2行之上述第2柱狀部相鄰之上述第2行之第4柱狀部係配置於上述第2直線上；當設定有沿上述第2方向延伸之假想之第3直線時，上述第3行之第5柱狀部、及上述第4行之第6柱狀部係配置於上述第3直線上； 當設定有沿上述第2方向延伸之假想之第4直線時，與上述第3行之上述第5柱狀部相鄰之上述第3行之第7柱狀部、及與上述第4行之上述第6柱狀部相鄰之上述第4行之第8柱狀部係配置於上述第4直線上；其中上述第2直線位於上述第3直線與上述第4直線之間；上述第3直線位於上述第1直線與上述第2直線之間。
- 如請求項7之半導體記憶裝置，其中上述複數個柱狀部包含半導體部、及設置於上述半導體部與上述積層體之間之記憶膜。
- 一種半導體記憶裝置，其包括：基板；積層體，其設置於上述基板上，具有相互分離地積層之複數個電極層；複數個柱狀部，其設置於上述積層體內，沿上述積層體之積層方向延伸；及配線部，其設置於上述積層體內，沿第1方向延伸；且當設定有沿上述第1方向延伸之假想之第1直線、第2直線、第3直線及第4直線時，上述複數個柱狀部具有配置於上述第1直線上之複數個第1柱狀部、配置於上述第2直線上之複數個第2柱狀部、配置於上述第3直線上之複數個第3柱狀部、及配置於上述第4直線上之複數個第4柱狀部；上述第1直線、上述第2直線、上述第3直線及上述第4直線係依次地位於與上述第1方向相交之第2方向上；於相鄰之上述柱狀部，上述第2柱狀部與上述第3柱狀部之間的距離，比上述第1柱狀部與上述第2柱狀部之間的距離短；上述第1直線與上述第2直線之間的距離，比上述柱狀部之直徑短，位於上述第1直線上之複數個第1柱狀部與位於上述第2直 線上之複數個第2柱狀部係於俯視時於上述第1方向上配置成鋸齒狀；上述第3直線與上述第4直線之間的距離，比上述柱狀部之直徑短，位於上述第3直線上之複數個第3柱狀部與位於上述第4直線上之複數個第4柱狀部係於俯視時於上述第1方向上配置成鋸齒狀。
- 如請求項9之半導體記憶裝置，其中當設定有沿上述第1方向延伸之假想之第5直線、第6直線、第7直線及第8直線時，上述複數個柱狀部具有配置於上述第5直線上之複數個第5柱狀部、配置於上述第6直線上之複數個第6柱狀部、配置於上述第7直線上之複數個第7柱狀部、及配置於上述第8直線上之複數個第8柱狀部；且上述第1直線、上述第2直線、上述第3直線、上述第4直線、上述第5直線、上述第6直線、上述第7直線及上述第8直線係依次地位於上述第2方向，於相鄰之上述柱狀部，上述第6柱狀部與上述第7柱狀部之間的距離，比上述第5柱狀部與上述第6柱狀部之間的距離短。
- 如請求項10之半導體記憶裝置，其中於相鄰之上述柱狀部，上述第4柱狀部與上述第5柱狀部之間的距離，比上述第3柱狀部與上述第4柱狀部之間的距離短。
- 如請求項10之半導體記憶裝置，其中於相鄰之上述柱狀部，上述第4柱狀部與上述第5柱狀部之間的距離，比上述第5柱狀部與上述第6柱狀部之間的距離短。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201562216029P | 2015-09-09 | 2015-09-09 | |
| US15/045,386 US9837432B2 (en) | 2015-09-09 | 2016-02-17 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201717321A TW201717321A (zh) | 2017-05-16 |
| TWI611518B true TWI611518B (zh) | 2018-01-11 |
Family
ID=58190249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105121810A TWI611518B (zh) | 2015-09-09 | 2016-07-11 | 半導體記憶裝置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9837432B2 (zh) |
| CN (1) | CN106531739B (zh) |
| TW (1) | TWI611518B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9853052B1 (en) * | 2016-09-16 | 2017-12-26 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
| KR102414511B1 (ko) * | 2017-08-02 | 2022-06-30 | 삼성전자주식회사 | 3차원 반도체 소자 |
| JP2019161059A (ja) | 2018-03-14 | 2019-09-19 | 東芝メモリ株式会社 | 半導体記憶装置 |
| JP2019220534A (ja) * | 2018-06-18 | 2019-12-26 | キオクシア株式会社 | 半導体記憶装置およびその製造方法 |
| JP2020047754A (ja) * | 2018-09-19 | 2020-03-26 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US10593730B1 (en) * | 2018-10-10 | 2020-03-17 | Micron Technology, Inc. | Three-dimensional memory array |
| US11456313B2 (en) * | 2019-05-28 | 2022-09-27 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices with increased integration |
| JP2021150573A (ja) * | 2020-03-23 | 2021-09-27 | キオクシア株式会社 | 半導体記憶装置 |
| JP2022049543A (ja) | 2020-09-16 | 2022-03-29 | キオクシア株式会社 | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20120156848A1 (en) * | 2010-12-17 | 2012-06-21 | Sang-Ryol Yang | Method of manufacturing non-volatile memory device and contact plugs of semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100209212B1 (ko) * | 1996-10-22 | 1999-07-15 | 김영환 | 반도체메모리장치및그제조방법 |
| KR100401503B1 (ko) * | 2001-04-30 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 및 그 제조방법 |
| KR102002802B1 (ko) * | 2012-09-05 | 2019-07-23 | 삼성전자주식회사 | 반도체 장치 |
| JP6189181B2 (ja) * | 2013-11-06 | 2017-08-30 | 東芝メモリ株式会社 | 半導体装置の製造方法 |
-
2016
- 2016-02-17 US US15/045,386 patent/US9837432B2/en active Active
- 2016-07-11 TW TW105121810A patent/TWI611518B/zh not_active IP Right Cessation
- 2016-08-05 CN CN201610638131.1A patent/CN106531739B/zh not_active Expired - Fee Related
-
2017
- 2017-10-25 US US15/792,847 patent/US10249642B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN106531739B (zh) | 2019-09-06 |
| TW201717321A (zh) | 2017-05-16 |
| US20170069656A1 (en) | 2017-03-09 |
| CN106531739A (zh) | 2017-03-22 |
| US20180061852A1 (en) | 2018-03-01 |
| US10249642B2 (en) | 2019-04-02 |
| US9837432B2 (en) | 2017-12-05 |
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