TWI553833B - 包括階梯結構之半導體裝置及相關方法 - Google Patents

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Description

包括階梯結構之半導體裝置及相關方法 [優先權主張]
本申請案主張名稱為「SEMICONDUCTOR DEVICES INCLUDING STAIR STEP STRUCTURES,AND RELATED METHODS」之2013年7月1日申請之美國專利申請案第13/932,551號之申請日期之權利。
本發明之實施例係關於包括界定接觸區域之階梯結構之設備(諸如三維半導體裝置)，且係關於形成及操作此等半導體裝置之方法。
半導體工業不斷尋求方法來生產每個記憶體晶粒具有更多數目個記憶體胞之記憶體裝置。在非揮發性記憶體(例如反及快閃記憶體)中，增加記憶體密度之一方法為藉由使用一垂直記憶體陣列(其亦稱為三維(3D)記憶體陣列)。一類型之垂直記憶體陣列包括延伸穿過導電材料(例如字線板、控制閘極板)階層(例如層、板)中之開口(例如孔)之半導體柱，其中介電材料位於該等半導體柱與該等導電材料之各接面處。因此，可沿各柱形成多個電晶體。相垂直記憶體陣列結構藉由在一晶粒上向上(例如垂直地)建立陣列而實現比具有電晶體之習知平面(例如二維)配置的結構多之待定位於晶粒區域之一單元中之電晶體之數目。
例如，Kito等人之美國專利申請公開案第2007/0252201號、Tanaka等人之「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」(Symposium on VLSI Technology Digest of Technical Papers，第14頁至第15頁(2007))、Fukuzumi等人之「Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density,Bit-Cost Scalable Flash Memory」(IEDM Technical Digest，第449頁至第52頁(2007))及Endoh等人之「Novel Ultrahigh-Density Flash Memory with a Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell」(IEEE Transactions on Electron Devices，第50卷，第4期，第945頁至第951頁(2003年4月))中描述垂直記憶體陣列及其形成方法。
習知垂直記憶體陣列包括導電材料(例如字線板)與存取線(例如字線)之間的一電連接，使得可唯一地選擇3D陣列中之記憶體胞用於寫入操作、讀取操作或擦除操作。一種形成一電連接之方法包括：在導電材料之一邊緣處形成一所謂之「階梯」結構。該階梯結構包括界定接觸區域之個別「台階」，在該等接觸區域上方形成有一垂直導體以提供至各自導電材料之電接達。
期望進一步改良及減少製造此等結構之成本，以及用於減少由階梯垂直記憶體陣列覆蓋之一區域之替代結構及方法。另外，期望改良包括較高數目個記憶體胞及導電階層之結構之形成。
100‧‧‧三維(3D)半導體裝置結構
101‧‧‧垂直串
102‧‧‧資料線
103‧‧‧記憶體胞
104‧‧‧源極階層
105‧‧‧導電階層
106‧‧‧存取線
108‧‧‧第一選擇閘極
109‧‧‧選擇線
110‧‧‧第二選擇閘極
111‧‧‧垂直導電接觸件
112‧‧‧控制單元
120‧‧‧階梯結構
200‧‧‧半導體裝置結構
201‧‧‧垂直記憶體串
202‧‧‧資料線
205‧‧‧導電階層
206‧‧‧存取線
208‧‧‧第一選擇閘極
211‧‧‧垂直導電接觸件
220‧‧‧階梯結構
250‧‧‧記憶體陣列區塊
300‧‧‧半導體裝置結構
301‧‧‧垂直串
302‧‧‧資料線
305‧‧‧導電階層/導電材料
306‧‧‧存取線
306A‧‧‧下水平部分
306B‧‧‧上水平部分
308‧‧‧第一選擇閘極
311A‧‧‧外垂直部分
311B‧‧‧內垂直部分
312‧‧‧控制單元
328‧‧‧電線
340A‧‧‧第一階梯結構
340B‧‧‧第二階梯結構
340C‧‧‧第三階梯結構
340D‧‧‧第四階梯結構
350‧‧‧記憶體陣列區塊
360‧‧‧橫向側表面
362‧‧‧橫向側表面
370‧‧‧記憶體陣列區域/記憶體陣列部分
380‧‧‧階梯區域/階梯部分
A‧‧‧虛線
L‧‧‧橫向長度
LSS‧‧‧長度
W‧‧‧橫向寬度
圖1繪示包括一習知階梯結構之一半導體裝置結構之一部分剖視透視圖。
圖2繪示展示兩個長形記憶體陣列區塊及該等長形記憶體陣列區塊之各者之一縱向端處之一習知階梯結構的一半導體裝置結構之一部分之一俯視圖。
圖3至圖5繪示根據本發明之一實施例之一半導體裝置結構之一記憶體陣列區塊之不同視圖。
圖3繪示根據本發明之一實施例之包括四個階梯結構之記憶體陣列區塊之一透視圖。
圖4繪示由虛線A指示之圖3之記憶體陣列區塊之一部分之一透視圖。
圖5繪示由虛線A指示之圖3之記憶體陣列區塊之部分之一俯視圖。
下列描述提供特定細節(諸如材料類型、材料厚度及處理條件)以提供本發明之實施例之一透徹描述。然而，一般技術者應瞭解，可在不採用此等特定細節之情況下實踐本發明之實施例。其實，可結合用於工業中之習知製造技術而實踐本發明之實施例。
在下列詳細描述中，參考附圖，附圖構成本發明之一部分且在附圖中以繪示方式展示其中可實踐本發明之特定實施例。足夠詳細地描述此等實施例以使一般技術者能夠實踐本發明。然而，可利用其他實施例，且可在不脫離本發明之範疇之情況下作出結構、邏輯及電性變化。本文所呈現之說明圖不意謂任何特定系統、裝置或結構之實際視圖，而是僅為用於描述本發明之實施例的理想化表示。本文所呈現之圖式未必按比例繪製。各種圖式中之類似結構或組件可保留相同或類似編號以方便讀者；然而，編號之類似性不意謂：該等結構或組件之尺寸、組成、組態或任何其他性質需相同。
若無另外指定，則可藉由任何適合技術(其包括(但不限於)旋轉塗覆、覆蓋塗覆、化學氣相沈積(CVD)、原子層沈積(ALD)、電漿增強ALD或物理氣相沈積(PVD))而形成本文所描述之材料。一般技術者可根據待形成之特定材料而選擇用於沈積或生長該材料之技術。儘管 本文所描述及所繪示之材料可形成為層，然該等材料不限於此且可形成於其他三維組態中。
如本文所使用，涉及一給定參數、性質或條件之術語「實質上」在一定程度上意謂且包括：一般技術者應瞭解，該給定參數、性質或條件滿足小程度變動(諸如在可接受製造容限內)。舉例而言，根據實質上滿足之特定參數、性質或條件，該參數、性質或條件可滿足至少90%，滿足至少95%，或甚至滿足至少99%。
如本文所使用，片語「半導體裝置結構」意謂且包括用於形成一半導體裝置之一結構、裝置或系統，且該結構、裝置或系統可存在於或可不存在於該半導體裝置之最終形式中。例如，一半導體裝置結構可為存在於一半導體裝置或系統之形成中之一中間結構或包含一半導體裝置或系統之至少一部分之一最終結構。「半導體裝置結構」涵蓋用於記憶體、太陽能電池、發光二極體(LED)、處理器及其他裝置及系統(其可包括或可不包括一或多個半導體材料)之結構。
如本文所使用，若內文無另外明確指示，則任何關係術語(諸如「第一」、「第二」、「在...上方」、「在...下方」、「在...上」、「在...下面」等等)用於清晰且方便地理解本發明及附圖，且不意味或取決於任何特定偏好、定向或順序。
如本文所使用，術語「垂直」及「水平」係參考其中或其上形成有所描述之結構的一基板之一主平面且未必由地球之重力場界定。一「水平」方向為實質上平行於該基板之該主平面的一方向，而一「垂直」方向為實質上垂直於該基板之該主平面的一方向。該基板之該主平面由具有比該基板之其他表面相對更大之一面積的該基板之一表面(諸如由一習知半導體晶圓基板之一實質上平坦圓形表面)界定。
如本文所使用，術語「橫向」及「橫向地」意指橫跨一長形構件之一寬度水平延伸之且實質上垂直於該長形構件之一縱向軸的一方 向。若無另外規定，則本文所指之「橫向」方向係參考一長形記憶體陣列區塊。例如，一長形構件之一橫向側表面(即，面向一橫向方向之一表面)可在該長形構件之縱向端之間及在該長形構件之垂直下表面與上表面之間沿該長形構件延伸。
如本文所使用，片語「耦合至」意指可操作地彼此連接(諸如，透過一直接歐姆連接或透過一間接連接(例如經由另一元件)而電連接)之元件。
本發明揭示半導體裝置(例如垂直記憶體裝置，諸如三維反及記憶體裝置)，其包括界定導電材料(例如導電階層、導電層、導電板)上之接觸區域之階梯結構；本發明亦揭示形成此等裝置之方法。本發明之半導體裝置可包括沿記憶體陣列區塊之一橫向側表面之一或多個階梯結構。在一些實施例中，接觸區域可沿記憶體陣列區塊定位於一個以上階梯結構中。在一些實施例中，階梯結構可自記憶體陣列區塊之一橫向側表面凹陷。在一些實施例中，階梯結構可沿記憶體陣列區塊定位於記憶體陣列區塊之縱向端之間的一縱向位置中，諸如縱向定位於記憶體胞之垂直串之間。由於階梯結構可定位於內部(例如，在記憶體陣列區塊之縱向端之間及在記憶體陣列區塊之橫向側表面之間)，所以階梯結構可被視為記憶體陣列區塊之記憶體陣列區域之間的「樓梯井」。沿記憶體陣列區塊之橫向側表面定位接觸區域可導致用於記憶體陣列區塊中之更大數目個導電階層且未使記憶體陣列區塊增加額外橫向寬度(或增加一最小橫向寬度)。另外，存取線可在實體上彼此間隔一更大距離以減小相鄰存取線之間的電應力且未使記憶體陣列區塊增加任何橫向寬度(或增加一最小橫向寬度)。儘管本文所描述之非揮發性記憶體裝置可特定參考反及裝置，然本發明不受限於此且可應用於其他半導體及記憶體裝置。
在本說明書中，圖1及圖2及其隨附描述經提供以增強一般技術 者對本發明之實施例之理解，且申請者不能出於任何目的而將其等視為先前技術。
圖1繪示包括用於界定將存取線106連接至導電階層105(例如導電層、導電板)之接觸區域之一階梯結構120的三維(3D)半導體裝置結構100之一部分之一部分剖視透視圖。半導體裝置結構100可包括(例如)一反及快閃記憶體陣列。半導體裝置結構100可包括彼此串聯耦合之記憶體胞103之垂直串101。垂直串101可垂直延伸且正交於導電線及導電階層(諸如資料線102、一源極階層104、導電階層105、存取線106、第一選擇閘極108(例如上選擇閘極、汲極選擇閘極(SGD))、選擇線109及一第二選擇閘極110(例如一下選擇閘極、一源極選擇閘極(SGS)))而延伸。垂直導電接觸件111可使組件彼此電耦合(如圖中所展示)，諸如將選擇線109電耦合至第一選擇閘極108，將存取線106電耦合至導電階層105，等等。半導體裝置結構100亦可包括定位於記憶體陣列下方之一控制單元112，其可包括串驅動器電路、通過閘極、用於選擇閘極之電路、用於選擇導線(例如資料線102、存取線106)之電路、用於放大信號之電路及用於感測信號之電路之至少一者。例如，控制單元112可電耦合至資料線102、源極階層104、存取線106、第一選擇閘極108及第二選擇閘極110。
為清晰起見，自圖1省略圖1中所展示之元件之間的絕緣材料。絕緣材料可由(例如)氧化物材料或另一介電材料(如此項技術中所知)形成。導電材料及結構可由一金屬材料、一多晶矽材料或其他摻雜或未摻雜導電材料(如此項技術中所知)形成。另外，一些組件(諸如一些導電階層105、存取線106、選擇線109及垂直導電接觸件111)亦自圖1省略以更清楚地展示半導體裝置結構100之其他特徵(諸如記憶體胞103之垂直串101)。例如，圖1僅繪示四個導電階層105，但半導體裝置結構100實際上可包括任何數目個導電階層105，諸如16個、32個或 64個導電階層105。另外，圖1僅繪示記憶體胞103之一區塊之一端部分以清楚地展示各種組件及電連接。實際上，記憶體胞103之該區塊可縱向延伸一明顯更大距離至圖1之透視圖中之右邊，如下文將參考圖2解釋。
第一選擇閘極108可在一第一方向x上水平延伸(例如，自圖1之透視圖向左及向右)且可在垂直串101之一第一端(例如一上端)處耦合至記憶體胞103之垂直串101之各自第一群組。第二選擇閘極110可形成於一實質上平坦組態中且可在記憶體胞103之垂直串101之一第二相對端(例如一下端)處耦合至垂直串101。
資料線102(例如位元線)可在與第一選擇閘極108延伸所沿之第一方向成一角度(例如垂直)之一第二方向y上水平延伸(例如，自圖1之透視圖向上及向下)。資料線102可在垂直串101之第一端(例如上端)處耦合至垂直串101之各自第二群組。耦合至一各自第一選擇閘極108之垂直串101之一第一群組可與耦合至一各自資料線102之垂直串101之一第二群組共用一特定垂直串101。因此，可在一特定第一選擇閘極108與一特定資料線102之一相交點處選擇一特定垂直串101。
導電階層105(例如字線板)可在各自水平面中延伸。導電階層105可垂直堆疊，使得各導電階層105耦合至記憶體胞103之所有垂直串101，且記憶體胞103之垂直串101垂直延伸穿過導電階層105之堆疊。導電階層105可耦合至記憶體胞103之控制閘極或可形成導電階層105耦合至其之記憶體胞103之控制閘極。各導電階層105可耦合至記憶體胞103之一特定垂直串101之一記憶體胞103。
第一選擇閘極108及第二選擇閘極110可操作以選擇一特定資料線102與源極階層104之間的記憶體胞103之一特定垂直串101。因此，可藉由操作(例如藉由選擇)耦合至一特定記憶體胞103之適當第一選擇閘極108、第二選擇閘極110及導電階層105而選擇該特定記憶體胞103 且使其電耦合至一資料線102。
如圖1中所展示，導電階層105可經組態以包括沿導電階層105之一端(例如沿導電階層105之左端，如自圖1之透視圖所觀看)之階梯結構120以界定藉由垂直導電接觸件111而將存取線106(例如字線)分別耦合至導電階層105之接觸區域。因此，導電階層105之部分可形成為階梯結構120之各自階梯。階梯結構120可為包括不同垂直高度處之接觸區域(亦稱為「階梯」)且在水平方向上延伸至不同距離之一結構。例如，相對較接近一下伏基板之一導電階層105之接觸區域可水平地延伸超過相對更遠離於該下伏基板之一導電階層105之接觸區域。一較低階梯可水平地延伸超過下一較高階梯一足夠距離以在該較低階梯上界定一足夠大的接觸區域以形成耦合至該接觸區域且與該下一較高階梯電隔離之一垂直導電接觸件111。階梯結構120可形成於一記憶體陣列區塊之一縱向端處，如下文將參考圖2解釋。
參考圖2，圖中繪示一簡化半導體裝置結構200，其展示彼此相鄰地橫向配置之兩個記憶體陣列區塊250之一俯視圖。記憶體陣列區塊250之各者可在其之一縱向端處包括一習知階梯結構220。習知地，諸多記憶體陣列區塊250彼此相鄰地橫向配置於一半導體裝置結構200中。除圖2之記憶體陣列區塊250展示為包括比圖1之完整結構少之導電階層205(為使解釋簡單明瞭)之外，各記憶體陣列區塊250可類似於圖1中所展示之結構。如圖2中所展示，出於繪示之目的，各記憶體陣列區塊250可包括延伸穿過四個導電階層205(例如字線板)之垂直記憶體串201。在x方向上水平延伸之第一選擇閘極208(例如上選擇閘極、汲極選擇閘極(SGD))及在與x方向成一角度(例如垂直)之y方向上水平延伸之資料線202(例如位元線)可耦合至垂直記憶體串201之上端。形成於各記憶體陣列區塊250之一縱向端(例如一左端，如自圖2之透視圖所觀看)處之階梯結構220可形成使用垂直導電接觸件211來 將存取線206(例如字線)耦合至各自導電階層205之接觸區域。各記憶體陣列區塊250具有一橫向寬度W及一縱向長度L，如圖2中所展示。舉例而言且不限於，寬度W可為約2微米至約20微米，且長度L可為約數百微米或數千微米。另外，各區塊250可包括各對應於一各自第一選擇閘極208之子區塊。例如，圖2中所展示之各區塊250包括兩個第一選擇閘極208及因此兩個對應子區塊。
一般而言，隨著3D半導體裝置技術之發展，已藉由形成具有一較大垂直高度且具有較高數目個導電階層(例如字線板)之區塊而部分地提供額外特徵密度(例如每單位面積之記憶體胞之數目)。然而，每區塊之較大數目個導電階層需要對應的較大數目個接觸區域及存取線。參考圖2，出於繪示之目的，可藉由在各階梯結構220中形成額外階梯而界定額外接觸區域。然而，習知地，形成額外階梯需要形成具有一較大寬度W之各記憶體陣列區塊250來對額外存取線206提供足夠空間。另外，第一選擇閘極208及每區塊250之對應子區塊(其用於唯一地存取各區塊250中之所有記憶體胞)之數目可隨著寬度W增大而增加。例如，若圖2之各區塊250包括八個導電階層205及八個存取線206而非圖中所展示之四個，則寬度W及第一選擇閘極208及每區塊250之對應子區塊之數目可大致翻倍以容納額外存取線206。然而，寬度W及/或第一選擇閘極208及每區塊250之對應子區塊之數目之增加係非所要的。替代地或另外，可依一較小尺寸(例如節距)形成存取線206以使額外存取線206適應一給定寬度W。然而，減小存取線206之尺寸可顯著增加形成存取線206之成本，諸如需要更先進且更昂貴的微影工具。另外，(諸如)歸因於彼此更緊密地形成之相鄰存取線206之間的一增大電應力(例如橫跨一介電質之應力)，減小存取線206之尺寸可引起效能問題。
參考圖3至圖5，圖中繪示根據本發明之包括至少一記憶體陣列 區塊350之一半導體裝置結構300之一實施例。記憶體陣列區塊350可包括(諸如)沿記憶體陣列區塊350之一橫向側表面360定位於記憶體陣列區塊350之縱向端之間而非一縱向端處之一或多個階梯結構340A、340B、340C、340D(統稱為340)。另外，一或多個階梯結構340可各定位於記憶體陣列區塊350之相對橫向側表面360之間。以此方式定位一或多個階梯結構340能夠使用任何數目個導電階層305且不會促成記憶體陣列區塊350之橫向寬度W之增大及/或無需依一較小尺寸(例如依一減小節距)形成存取線306。其實，根據本發明之記憶體陣列區塊350之實施例能夠減小橫向寬度W及/或可藉由依一較大尺寸形成存取線306及/或使相鄰存取線306之間形成有增大距離而減輕相鄰存取線306之間的電應力，如下文將描述。另外，在其中依一較大尺寸形成存取線306之實施例中，可減小通過存取線306之電阻。
記憶體陣列區塊350可包括配置成一垂直堆疊且由實質上平坦絕緣材料(為清晰起見，圖中未展示)間隔之實質上平坦的長形導電階層305(例如字線板)。如圖3及圖4中所展示，例如，記憶體陣列區塊350可包括32個導電階層305。然而，本發明不限於具有32個導電階層305之記憶體陣列區塊350。確切言之，根據本發明之記憶體陣列區塊可包括任何數目個導電階層305。舉例而言且不限於，本發明之記憶體陣列區塊可包括16個或16個以上導電階層305，諸如16個、32個、64個或128個導電階層305。在一些實施例中，記憶體陣列區塊350可包括32個或32個以上導電階層305，諸如64個或128個導電階層305。
如上文所提及，一或多個階梯結構340可定位於記憶體陣列區塊350之縱向端之間，諸如沿橫向側表面360且在記憶體陣列區塊350之相對橫向側表面360之間。在一些實施例中，記憶體陣列區塊350之縱向端可缺乏一階梯結構。如圖3中所展示，一第一階梯結構340A可界定用於電接觸導電階層305之一第一部分(諸如最接近於一下伏基板之 八個導電階層305)的接觸區域。一第二階梯結構340B可界定用於電接觸導電階層305之一第二部分(諸如第二接近於該下伏基板之八個導電階層305)的接觸區域。一第三階梯結構340C可界定用於電接觸導電階層305之一第三部分(諸如第三接近於該下伏基板之八個導電階層305)的接觸區域。一第四階梯結構340D可界定用於電接觸導電階層305之一第四部分(諸如最遠離於該下伏基板之八個導電階層305)的接觸區域。階梯結構340可彼此間隔一或多個結構，諸如缺乏一階梯結構340之導電階層305之其他部分。
儘管階梯結構340之各者在圖3至圖5中展示為界定用於導電階層305之八者的接觸區域，然本發明不限於此。舉例而言且不限於，各階梯結構340可界定用於4個、8個、12個、16個或16個以上導電階層305之接觸區域。此外，儘管圖3中展示4個階梯結構340A至340D，然可使用任何數目個階梯結構340。例如，在一些實施例中，記憶體陣列區塊350可包括1個、2個、3個、4個或4個以上(例如8個)階梯結構340。例如，可基於製造及空間考量而選擇階梯結構之數目。一般技術者可基於(例如)製造之複雜性及成本、導電階層305之數量、記憶體陣列區塊350之所要橫向寬度W等等而選擇一給定記憶體陣列區塊350中之階梯結構340之數目及由各階梯結構340界定之接觸區域之數目。
記憶體胞之垂直串301(圖5)可延伸穿過導電階層305，如上文參考圖1之垂直串101及圖2之垂直串201所討論。第一選擇閘極308(例如上選擇閘極、汲極選擇閘極(SGD))可在一第一水平方向上沿記憶體陣列區塊350實質上縱向地延伸且可耦合至記憶體胞之垂直串301之端(例如上端)。記憶體陣列區塊350可包括各對應於一各自第一選擇閘極308之子區塊。另外，資料線302(例如位元線)(圖4及圖5)可在與該第一方向成一角度(例如垂直)之一第二方向上橫跨記憶體陣列區塊 350而橫向延伸且可耦合至記憶體胞之垂直串301之端(例如上端)，如上文參考圖1之資料線102及圖2之資料線202所描述。儘管為清晰起見圖3至圖5中未展示，然記憶體陣列區塊350可包括類似於圖1之第二選擇閘極110之一第二選擇閘極。例如，第一選擇閘極308之各者可為耦合至資料線302之第一選擇電晶體之一控制閘極。
一或多個階梯結構340之至少一者可定位於記憶體陣列區塊350之縱向端之間。階梯結構340之至少一者可在由記憶體陣列區塊350界定之一記憶體陣列之第一部分與第二部分之間。該記憶體陣列之該第一部分可包括第一複數個第一選擇閘極308且該記憶體陣列之該第二部分可包括第二複數個第一選擇閘極308。第一選擇閘極308之各者可在導電階層305之堆疊上方於一特定方向(例如縱向)延伸。因此，在一些實施例中，階梯結構340之至少一者可縱向定位於(例如直接定位於)垂直串301(圖5)之一第一部分(即，群組)與垂直串301之一第二不同部分(即，群組)之間。例如圖5中所展示，階梯結構340C可縱向定位於圖5之左邊上之垂直串301之一第一部分與圖5之右邊上之垂直串301之一第二部分之間。因此，自記憶體陣列區塊350之一縱向端行進至一相對縱向端，可藉由使包括第一選擇閘極308之記憶體陣列區域370與缺乏第一選擇閘極308之階梯區域380交替而界定記憶體陣列區塊350(參閱圖3至圖5)。記憶體陣列區域370可包括記憶體胞之垂直串301及第一選擇閘極308，而階梯區域380可不包括記憶體胞之垂直串301且不包括第一選擇閘極308。
由一或多個階梯結構340之各者界定之接觸區域可在相同於第一選擇閘極308在導電階層305之堆疊上方延伸所沿之方向之方向上對準。在導電階層305之堆疊上方延伸之第一選擇閘極308可具有一集體橫向寬度(例如在正交於導電階層305延伸所沿之特定方向之一方向上之一寬度)。一或多個階梯結構340之各者亦可具有一橫向寬度(例如 在正交於記憶體陣列區塊350延伸所沿之方向之一方向上之一寬度)，其可小於第一選擇閘極308之該集體橫向寬度。
相應地，本發明之實施例包括半導體裝置結構，其包括由導電階層之一長形堆疊界定之至少一記憶體陣列區塊。該至少一記憶體陣列區塊包括定位於該記憶體陣列區塊之縱向端之間的一或多個階梯結構。該一或多個階梯結構界定用於電接觸導電階層之該長形堆疊之各自導電階層的接觸區域。該一或多個階梯結構亦縱向定位於記憶體胞之垂直串之一第一部分與記憶體胞之垂直串之一第二部分之間。
另外，本發明之實施例包括半導體裝置結構，其包括彼此橫向相鄰之長形記憶體陣列區塊。該等記憶體陣列區塊之各者包括由電絕緣材料間隔之水平導電階層之一垂直堆疊及由該等導電階層之部分界定之至少一階梯結構。該至少一階梯結構沿該記憶體陣列區塊之一橫向側定位且定位於該記憶體陣列區塊之相對橫向側表面之間以提供至水平導電階層之該垂直堆疊之各自導電階層的電接達。
存取線306可將各自導電階層305電耦合至可定位於記憶體陣列區塊350下方之一或多個控制單元312。一或多個控制單元312之各者可包括串驅動器電路、通過閘極、用於選擇閘極之電路、用於選擇導線(例如資料線302、存取線306)之電路、用於放大信號之電路及用於感測信號之電路之至少一者。例如，一或多個控制單元312可包括電耦合至存取線306以選擇(例如)導電階層305之一所要者的電晶體(例如所謂之「通過閘極」)。
如圖4中所展示，在一些實施例中，存取線306可包括下水平部分306A、上水平部分306B、橫向外垂直部分311A及橫向內垂直部分311B。下水平部分306A可耦合至一或多個控制單元312及各自外垂直部分311A且延伸於一或多個控制單元312與各自外垂直部分311A之間。外垂直部分311A可耦合至下水平部分306A及上水平部分306B且 延伸於下水平部分306A與上水平部分306B之間。上水平部分306B可耦合至外垂直部分311A及內垂直部分311B且延伸於外垂直部分311A與內垂直部分311B之間。內垂直部分311B可耦合至上水平部分306B及階梯結構340之各自導電階層305且延伸於上水平部分306B與階梯結構340之各自導電階層305之間。因此，存取線306可在一或多個控制單元312與階梯結構340之各自導電階層305之間形成一電連接以提供至導電階層305之電接達以(諸如)讀取、寫入或擦除與垂直串301之記憶體胞相關聯之資料。
如圖4及圖5中所展示，階梯結構340之一橫向側表面362可自由記憶體陣列區塊350之橫向側表面360界定之一平面朝向記憶體陣列區塊350之一中心凹陷以(諸如)使存取線306之外垂直部分311A能夠沿橫向側表面360定位且未使記憶體陣列區塊350增加顯著寬度W(若存在)。存取線306之外垂直部分311A可在平行於由記憶體陣列區塊350之橫向側表面360界定之平面之一平面中對準。在一些實施例中，存取線306之外垂直部分311A可定位於由記憶體陣列區塊350之相對橫向側表面360界定之平面之間。
相應地，本發明之實施例亦包括半導體裝置結構，其包括在一水平方向上延長之至少一個三維記憶體陣列區塊。該至少一個三維記憶體陣列區塊包括導電階層之一垂直堆疊、一橫向側表面及至少一階梯結構。該至少一階梯結構包括導電階層之該垂直堆疊之導電階層之至少部分之接觸區域。該至少一階梯結構自該至少一個三維記憶體陣列區塊之該橫向側表面凹陷。
階梯結構340可僅橫跨記憶體陣列區塊350之寬度W之一部分橫向延伸。因此，橫向(即，在橫向橫跨記憶體陣列區塊350之一方向上，圖5之視圖中之上下方向)相鄰於各階梯結構340的記憶體區塊陣列350之階梯部分380之一部分可不包括階梯結構340且可包括記憶體陣列區 塊350之所有導電階層305。因此，階梯部分380之縱向相對側上之記憶體陣列區域370之所有各自導電階層305可連續且透過階梯部分380而彼此電連通。
如圖3及圖4中所展示，兩個控制單元312可與各階梯結構340相關聯。一第一控制單元312可定位於(例如至少部分定位於)一第一記憶體陣列區域370下方，且一第二不同控制單元312可定位於(例如至少部分定位於)一第二記憶體陣列區域370下方，如圖3中所展示。第一控制單元312可電耦合至與階梯結構340相關聯之存取線306之前半部分(例如四個)，且第二不同控制單元312可電耦合至與階梯結構340相關聯之存取線之後半部分(例如四個)。因此，可橫跨記憶體陣列區塊350之寬度W而定位與階梯結構340之一者相關聯之存取線306之下水平部分306A之僅一半(例如四個)。相應地，相鄰存取線306之下水平部分306A可彼此間隔一更大距離以相較於與定位於一記憶體陣列區塊之一縱向端處之一階梯結構(諸如圖1中所展示之階梯結構120)相關聯之存取線而減輕電應力且降低製造成本。例如，若根據圖1之記憶體陣列區塊包括16個導電階層105，則記憶體陣列區塊之一寬度及第一選擇閘極108之數目將需要足以容納至少16個存取線106。為依一相對較小寬度且使用較少第一選擇閘極108來形成圖1之記憶體陣列區塊，存取線106將依一小尺寸形成且彼此相對較接近，如上文所解釋。相應地，本發明之實施例可實現更靈活地設計及形成存取線306及其間隔。
另外，相鄰存取線306之垂直部分311A、311B與上水平部分306B之間的間隔可大於與定位於一記憶體陣列區塊之一縱向端處之一階梯結構相關聯之相鄰存取線之間的間隔。如圖3至圖5中所展示，由階梯結構340之各者界定之接觸區域可實質上平行於記憶體陣列區塊350之一縱向長度且實質上平行於由記憶體陣列區塊350之橫向側表面360界 定之一平面而對準。與階梯結構340之各者相關聯之存取線306之上水平部分306B可自階梯結構340上方朝向由橫向側表面360界定之平面橫向延伸且實質上垂直於由橫向側平面360界定之平面而延伸。階梯結構之一長度Lss(圖5)可根據期望調整以提供足夠空間來形成存取線306，使得電應力及製造成本降低或維持在一相對較低位準，且總體上未使記憶體陣列區塊350增加顯著寬度W及/或第一選擇閘極308及對應子區塊之數目，或甚至同時減小記憶體陣列區塊350之寬度W及/或第一選擇閘極308及對應子區塊之數目。舉例而言且不限於，當與32個導電階層相關聯之習知存取線在該等存取線之間形成有小於100奈米(諸如約45奈米)之一距離時，根據本發明之相鄰存取線306可間隔至少約100奈米(諸如200奈米、300奈米、500奈米或1微米)之一距離。無論記憶體陣列區塊350中所包括之導電階層305之數目如何，此等有利組態可均存在。
儘管圖4繪示定位於階梯結構340C下方且縱向相鄰於階梯結構340C(例如至少部分直接定位於各自記憶體陣列區塊370下方)之兩個控制單元312，然本發明中包括其他組態。例如，一或多個控制單元312可直接定位於階梯結構340C下方(即，在相同於階梯結構340C之沿記憶體陣列區塊350之長度之縱向位置處)。在此等實施例中，存取線306之下水平部分306A可僅在自一或多個控制單元312至外垂直部分311A之一橫向方向上延伸。換言之，下水平部分306A可不包括平行於記憶體陣列區塊350之一縱向長度而縱向延伸之任何部分。替代地，下水平部分306A可被省略且外垂直部分311A可直接耦合至一或多個控制單元312。
由於使用階梯結構340來代替記憶體陣列區塊350之一縱向端處之一階梯結構，所以根據本發明之記憶體陣列區塊350之一總縱向長度可相同於、小於或僅略微大於在一縱向端處包括一階梯結構之一習 知記憶體陣列區塊，即使各階梯結構340之長度Lss經增大以對存取線306提供額外空間，如上文所描述。記憶體陣列區塊350之任何此加長均無益於減小記憶體陣列區塊350之寬度W及/或提供由本發明之實施例實現之存取線306之間的增加空間。
再次參考圖4及圖5，第一選擇閘極308(例如上選擇閘極、汲極選擇閘極(SGD))可在導電階層305之堆疊上方縱向延伸。在一些實施例中，第一選擇閘極308可直接在導電階層305之堆疊上方延伸且僅在記憶體陣列區塊350之一或多個部分上方相鄰於導電階層305之堆疊而延伸，諸如在記憶體陣列區塊350之記憶體陣列部分370上方且相鄰於記憶體陣列區塊350之記憶體陣列部分370而延伸。然而，歸因於階梯結構340及存取線306之一或多者之位置，第一選擇閘極308無法在記憶體陣列區塊350之階梯區域380上方延伸。在階梯區域380中，一或多個電線328可用於將一第一記憶體陣列區域370上方之第一選擇閘極308之一第一部分電耦合至階梯區域380之縱向相對側上之一第二記憶體陣列部分370上方之第一選擇閘極308之一第二部分之各自第一選擇閘極308。一或多個電線328可在橫向上足夠薄以圍繞階梯結構340及/或存取線306路由。
如圖4及圖5中所展示，記憶體陣列區塊350可包括彼此橫向相鄰之8個第一選擇閘極308及對應子區塊。與圖1之結構相比，較少第一選擇閘極308及對應子區塊可用於給定數目個導電階層305。例如，若圖1之結構包括32個導電階層105，則階梯結構120之一寬度可足以將至少16個第一選擇閘極108及對應子區塊定位於該結構上方。然而，若相同數目之32個導電階層305用於圖4及圖5之結構中，則記憶體陣列區塊350之寬度W可僅足夠用於8個或甚至更少(例如4個)第一選擇閘極308及對應子區塊。相應地，本發明之實施例包括半導體裝置結構300，其包括可具有至少32個導電階層及至多8個第一選擇閘極308及 對應子區塊(諸如具有64個導電階層305及8個第一選擇閘極及對應子區塊)之記憶體陣列區塊350。舉例而言且不限於，本發明之記憶體陣列區塊350可包括至少32個導電階層305且具有約5微米或更小(諸如約3微米或更小)之一橫向寬度W。在一些實施例中，記憶體陣列區塊350可包括64個或64個以上導電階層305且具有約2微米或更小之一橫向寬度W。記憶體陣列區塊350之各者之減小寬度W可導致用於將所有記憶體胞唯一地存取於記憶體陣列區塊350中之更少第一選擇閘極308及對應子區塊。
相應地，本發明之實施例包括垂直記憶體裝置，其包括：至少一長形垂直記憶體陣列區塊，其包括記憶體胞之垂直串；及至少一階梯結構，其包括其之各自導電階層之接觸區域。該至少一垂直記憶體陣列區塊可包括用於選擇記憶體胞之至少32個導電階層且可具有約5微米或更小之一橫向寬度。記憶體胞之該等垂直串可延伸穿過該至少32個導電階層。
另外，本發明之實施例包括半導體記憶體裝置，其包括：至少一記憶體陣列區塊，其包括至少16個導電階層；及至少兩個階梯結構，其等界定該至少16個導電階層之接觸區域。該至少兩個階梯結構定位於該至少一記憶體陣列區塊之縱向端之間。至少16個存取線電耦合至由該至少兩個階梯結構界定之各自接觸區域。該至少一記憶體陣列區塊之一部分缺乏一階梯結構且定位於該至少兩個階梯結構之間。
本發明之額外實施例包括半導體裝置，其包括一記憶體陣列。該記憶體陣列可包括導電階層之一堆疊及該記憶體陣列之第一部分與第二部分之間的一階梯結構。該階梯結構可包括用於導電階層之該堆疊之各自導電階層的接觸區域。該記憶體陣列之該第一部分可包括第一複數個選擇閘極。該第一複數個選擇閘極之各選擇閘極可在導電階層之該堆疊上方於一特定方向上延伸。該記憶體陣列之該第二部分可 包括第二複數個選擇閘極。該第二複數個選擇閘極之各選擇閘極亦可在導電階層之該堆疊上方於該特定方向上延伸。
舉例而言且不限於，可使用習知半導體製造技術來形成本發明之半導體裝置結構300。例如，可使用習知材料形成技術(諸如化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、旋轉塗覆或其等之組合)來形成交替之導電階層305及絕緣材料。導電階層305可圖案化成長形結構以最終界定記憶體陣列區塊350。若期望，則該等長形結構之部分可自其之一橫向側表面360凹陷以形成具有一凹陷橫向側表面362之階梯區域380，如上文所解釋。可藉由用一第一遮罩(其可為一所謂之「硬遮罩」)覆蓋導電階層305之堆疊之一上導電階層305之部分而形成階梯結構340。可在階梯結構340之所要位置處(諸如在待形成之記憶體陣列區塊350之縱向端(例如沿橫向側表面360)之間)形成穿過該第一遮罩之一或多個孔隙。可(諸如)藉由使用一第二遮罩而形成穿過該第一遮罩中之該等孔隙的階梯結構340之各者。可使用該第一遮罩及該第二遮罩來移除一或多對導電材料305及絕緣材料以保護待保留之結構之部分，該第二遮罩可水平凹陷，且可重複材料移除及凹陷操作，直至形成所要數目個接觸區域(例如階梯)，如此項技術中所知。
可在上文所描述之位置及組態中使用習知半導體製造技術來形成結構之其他元件(例如一或多個控制單元312、存取線306、第一選擇閘極308、資料線302、記憶體胞之垂直串301等等)。
相應地，本發明包括形成一半導體裝置結構之方法。根據此等方法，導電階層及絕緣材料之一交替堆疊經形成及圖案化以形成至少一長形記憶體陣列區塊。一或多個階梯結構形成於該至少一長形記憶體陣列區塊之縱向端之間及該至少一長形記憶體陣列區塊之橫向側表面之間以界定導電階層及絕緣材料之該交替堆疊之各自導電階層之接 觸區域。
本發明亦包括形成一半導體裝置之方法，其可包括：形成包括導電階層之一堆疊的一記憶體陣列；及將一階梯結構定位於該記憶體陣列之第一部分與第二部分之間。可由該階梯結構界定用於導電階層之該堆疊之各自導電階層的接觸區域。可在該記憶體陣列之該第一部分上方形成第一複數個選擇閘極以在導電階層之該堆疊上方於一特定方向上延伸。可在該記憶體陣列之該第二部分上方形成第二複數個選擇閘極以在導電階層之該堆疊上方於該特定方向上延伸。
操作半導體裝置之方法包括：存取三維記憶體陣列區塊(諸如圖3至圖5中所展示之記憶體陣列區塊350)之一記憶體胞。可藉由執行一讀取操作、一寫入操作及一擦除操作之一或多者而存取該記憶體胞。如上文詳細所描述，記憶體陣列區塊350可由導電階層之一長形堆疊界定且可包括界定用於電接達各自導電階層305之接觸區域的至少一階梯結構340。至少一階梯結構340可縱向定位於記憶體胞之垂直串301之一第一部分(例如圖5之左邊之垂直串301之部分)與垂直串301之一第二部分(例如圖5之右邊之垂直串301之部分)之間。
可藉由將一電壓施加至電耦合至所要記憶體胞之存取線306而部分地完成記憶體胞之存取。施加至存取線306之特定電壓可基於(例如)是否讀取、寫入或擦除記憶體胞。例如，在一讀取操作期間，可將透過一導電階層305而電耦合至所要記憶體胞之存取線306偏壓至一低(例如接地)電壓，而可將透過包括待存取之記憶體胞之其他導電階層305而電耦合至垂直串301中之其他記憶體胞之存取線306偏壓至一相對較高電壓(例如5伏特)以引起該等其他記憶體胞導電，無論其資料狀態如何。因此，橫跨垂直串301之一電壓可取決於讀取記憶體胞是否處於一充電狀態(例如，導致該讀取記憶體胞之高導電率，導致橫跨垂直串301之一低電壓)或一非充電狀態(例如，導致該讀取記憶 體胞之低導電率或不導電，導致橫跨垂直串301之一高電壓)中。
在一寫入操作期間，可將透過一導電階層305而電耦合至所要記憶體胞之存取線306偏壓至足以將電荷驅動至該記憶體胞之一浮動閘極中之一高電壓(例如高於約12伏特)，而可將透過包括待存取之記憶體胞之其他導電階層305而電耦合至垂直串301中之其他記憶體胞之存取線306偏壓至不足以將電荷驅動至該等其他記憶體胞之浮動閘極中之一相對較低電壓(例如約5伏特)。
在一擦除操作期間，可在實質上相同時間(例如同時)擦除記憶體胞之一群組(諸如記憶體陣列區塊350之所有記憶體胞)。例如，可將記憶體陣列區塊350之一源極階層偏壓至一高電壓(例如高於約12伏特)且可將記憶體陣列區塊350之複數個存取線306及對應導電階層305偏壓至足以驅動來自被擦除之記憶體陣列區塊350中之記憶體胞之各者之一浮動閘極之電荷的一較低電壓(例如接地)。
根據本發明之操作半導體裝置之方法可提供優於習知方法(其可包括將一電壓施加至一存取線)之至少一些優點。例如，無論在一記憶體胞之一存取操作期間施加至存取線306之電壓位準如何，起因於本發明之實施例之存取線306之間的間隔(如上文所討論)可減小否則可在存取線306相對更緊密地形成在一起時存在之相鄰存取線306之間的電應力(例如雜訊)。
相應地，本發明包括操作半導體裝置之方法。根據此等方法，可存取三維記憶體陣列區塊之一記憶體胞。該三維記憶體陣列區塊由導電階層之一長形堆疊界定且包括定位於該三維記憶體陣列區塊之縱向端之間的至少一階梯結構。該至少一階梯結構界定用於電接達導電階層之該長形堆疊之各自導電階層的接觸區域。該至少一階梯結構亦縱向定位於包括該存取記憶體胞之記憶體胞之垂直串之一第一部分與記憶體胞之垂直串之一第二部分之間。
上文所描述及附圖中所繪示之本發明之實施例不限制本發明之範疇，此係因為此等實施例僅為本發明之實施例之實例。本發明由隨附申請專利範圍及其合法等效物界定。任何等效實施例在本發明之範疇內。其實，一般技術者將自[實施方式]明白本發明之各種修改及本文所展示及所描述之修改(諸如所描述之元件之替代有用組合)。此等修改及實施例亦落於隨附申請專利範圍及其合法等效物之範疇內。
300‧‧‧半導體裝置結構
305‧‧‧導電階層/導電材料
306‧‧‧存取線
308‧‧‧第一選擇閘極
312‧‧‧控制單元
340A‧‧‧第一階梯結構
340B‧‧‧第二階梯結構
340C‧‧‧第三階梯結構
340D‧‧‧第四階梯結構
350‧‧‧記憶體陣列區塊
360‧‧‧橫向側表面
370‧‧‧記憶體陣列區域/記憶體陣列部分
380‧‧‧階梯區域/階梯部分
A‧‧‧虛線
W‧‧‧橫向寬度

Claims (20)

  1. 一種半導體裝置，其包含一記憶體陣列區塊，該記憶體陣列區塊包含連續導電階層之一堆疊及該記憶體陣列區塊之第一部分與第二部分之間的一階梯結構，其中該階梯結構包含用於連續導電階層之該堆疊之各自導電階層的接觸區域，且其中：該記憶體陣列區塊之該第一部分包含第一複數個選擇閘極，其中該第一複數個選擇閘極之各選擇閘極在連續導電階層之該堆疊上方於一特定方向上延伸；及該記憶體陣列區塊之該第二部分包含第二複數個選擇閘極，其中該第二複數個選擇閘極之各選擇閘極亦在連續導電階層之該堆疊上方於該特定方向上延伸。
  2. 如請求項1之半導體裝置，其中該階梯結構之該等接觸區域在該特定方向上對準。
  3. 如請求項1之半導體裝置，其中該第一複數個選擇閘極及該第二複數個選擇閘極在正交於該特定方向之另一方向上各具有一集體寬度，且其中該另一方向上之該階梯結構之寬度小於該集體寬度。
  4. 如請求項1之半導體裝置，其中該階梯結構之該等接觸區域包含用於連續導電階層之該堆疊之非所有導電階層的接觸區域。
  5. 如請求項4之半導體裝置，其中該階梯結構包含一第一階梯結構及該等接觸區域包含用於連續導電階層之該堆疊之第一複數個導電階層的第一接觸區域，該半導體裝置進一步包含該記憶體陣列區塊之該第二部分與該記憶體陣列區塊之一第三部分之間的一第二階梯結構，其中該第二階梯結構包含用於連續導電階層之該堆疊之第二複數個導電階層的第二接觸區域。
  6. 如請求項5之半導體裝置，其中該第一複數個選擇閘極之各選擇閘極耦合至該第二複數個選擇閘極之一各自選擇閘極。
  7. 如請求項5之半導體裝置，其中該記憶體陣列區塊之該第三部分包含第三複數個選擇閘極，其中該第三複數個選擇閘極之各選擇閘極亦在連續導電階層之該堆疊上方於該特定方向上延伸。
  8. 如請求項7之半導體裝置，其中該第一複數個選擇閘極之各選擇閘極耦合至該第二複數個選擇閘極之一各自選擇閘極，且其中該第二複數個選擇閘極之各選擇閘極耦合至該第三複數個選擇閘極之一各自選擇閘極。
  9. 如請求項5之半導體裝置，其進一步包含該記憶體陣列區塊之該第三部分與該記憶體陣列區塊之一第四部分之間的一第三階梯結構，其中該第三階梯結構包含用於連續導電階層之該堆疊之第三複數個導電階層的第三接觸區域。
  10. 如請求項9之半導體裝置，其進一步包含：一第一控制單元，其位於該記憶體陣列區塊之該第一部分下方且耦合至該第一複數個導電階層之一第一部分；一第二控制單元，其位於該記憶體陣列區塊之該第二部分下方且耦合至該第一複數個導電階層之一第二部分；一第三控制單元，其位於該記憶體陣列區塊之該第二部分下方且耦合至該第二複數個導電階層之一第一部分；一第四控制單元，其位於該記憶體陣列區塊之該第三部分下方且耦合至該第二複數個導電階層之一第二部分；一第五控制單元，其位於該記憶體陣列區塊之該第三部分下方且耦合至該第三複數個導電階層之一第一部分；及一第六控制單元，其位於該記憶體陣列區塊之該第四部分下方且耦合至該第三複數個導電階層之一第二部分。
  11. 如請求項10之半導體裝置，其中該第一控制單元、該第二控制單元、該第三控制單元、該第四控制單元、該第五控制單元及該第六控制單元之各者包含通過閘極。
  12. 如請求項9之半導體裝置，其進一步包含該記憶體陣列區塊之該第四部分與該記憶體陣列區塊之一第五部分之間的一第四階梯結構，其中該第四階梯結構包含用於連續導電階層之該堆疊之第四複數個導電階層的第四接觸區域。
  13. 如請求項1至6中任一項之半導體裝置，其中該記憶體陣列區塊包含多個子區塊，其中該等子區塊之各者對應於該第一複數個選擇閘極之一各自選擇閘極及該第二複數個選擇閘極之一各自選擇閘極，且其中該記憶體陣列區塊之該第一部分進一步包含記憶體胞之第一複數個垂直串，且其中該記憶體陣列區塊之該第二部分進一步包含記憶體胞之第二複數個垂直串。
  14. 如請求項1至6中任一項之半導體裝置，其進一步包含：第一複數個資料線，其等位於該第一複數個選擇閘極上方，其中該第一複數個資料線之各資料線在正交於該特定方向之另一方向上延伸；及第二複數個資料線，其等位於該第二複數個選擇閘極上方，其中該第二複數個資料線之各資料線亦在該另一方向上延伸，其中該第一複數個選擇閘極包含耦合至該第一複數個資料線之第一選擇電晶體之控制閘極，且其中該第二複數個選擇閘極包含耦合至該第二複數個資料線之第二選擇電晶體之控制閘極。
  15. 一種形成一半導體裝置結構之方法，該方法包含：形成連續導電板及絕緣材料之一交替堆疊；圖案化連續導電板及絕緣材料之該交替堆疊以形成至少一長 形記憶體陣列區塊；及在該至少一長形記憶體陣列區塊之縱向端之間、在該至少一長形記憶體陣列區塊之第一部分與第二部分之間及在該至少一長形記憶體陣列區塊之橫向側表面之間形成一或多個階梯結構以界定連續導電板及絕緣材料之該交替堆疊之各自導電板之接觸區域。
  16. 如請求項15之方法，其中在該至少一長形記憶體陣列區塊之橫向側表面之間形成一或多個階梯結構包含：沿該至少一記憶體陣列區塊之該等橫向側表面之一者形成該一或多個階梯結構。
  17. 如請求項15之方法，其進一步包含：使該一或多個階梯結構自由該至少一長形記憶體陣列區塊之該等橫向側表面之一者界定之一平面橫向凹陷。
  18. 如請求項15之方法，其進一步包含：將存取線電耦合至由該一或多個階梯結構界定之各自接觸區域。
  19. 如請求項18之方法，其進一步包含：形成在相鄰存取線之間具有至少約100奈米之一距離的該等存取線。
  20. 如請求項15至19中任一項之方法，其中：形成連續導電板及絕緣材料之一交替堆疊包含形成至少32個導電板；及圖案化連續導電板及絕緣材料之該交替堆疊以形成至少一長形記憶體陣列區塊包含形成具有約5微米或更小之一橫向寬度的該至少一長形記憶體陣列區塊。
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