KR20040057405A - 반도체소자 제조방법 - Google Patents

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KR20040057405A
KR20040057405A KR1020020084144A KR20020084144A KR20040057405A KR 20040057405 A KR20040057405 A KR 20040057405A KR 1020020084144 A KR1020020084144 A KR 1020020084144A KR 20020084144 A KR20020084144 A KR 20020084144A KR 20040057405 A KR20040057405 A KR 20040057405A
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Abstract

본 발명은 스토리지노드 콘택 형성 공정시 콘택홀 저면에서의 면적을 최대한으로 확보하면서, 비트라인 하드마스크의 손실을 방질할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1절연막을 관통하여 기판에 콘택된 다수의 플러그를 형성하는 단계; 상기 다수의 플러그를 포함하는 전면에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되며, 그 상부에 하드마스크를 갖는 전도막패턴을 형성하는 단계; 상기 제2층간절연막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 제1콘택홀을 형성하는 단계; 상기 콘택홀을 충분히 매립하도록 제3층간절연막을 형성하는 단계; 상기 제3층간절연막을 화학적기계적연마하여 상기 하드마스크와 평탄화시키는 단계; 및 상기 전도막패턴 사이의 상기 제3층간절연막과 상기 제2층간절연막을 선택적으로 식각하여 상기 다수의 플러그 중 다른 일부를 노출시키는 제2콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.

Description

반도체소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 스토리지노드 콘택 오픈을 위한 공정에서의 콘택 면적을 증대시키고, 비트라인 하드마스크의 손실을 방지할 수 있는 반도체소자 제조방법에 관한 것이다.
반도체소자의 고집적화 및 고성능화를 위한 노력이 다각적으로 강구되어지고 있는 바, 그중에서도 콘택 형성에 따른 콘택영역의 확보는 반도체소자의 고집적화를 위해 확보되어야 할 필수적인 기술 중 하나이다.
도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴이 개략적으로 도시된 반도체소자의 평면도이다.
도 1을 참조하면, 일방향으로 다수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 랜딩플러그콘택(Landing plug contact) 예컨대, LPC1 공정을 통해 기판의 활성영역(도시하지 않음)과 비트라인콘택(BLC)를 통해 콘택되어 있으며, LPC1 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(Storage node contact, SNC)이 형성되어 있다.
전술한 도 1을 X-X'와 Y-Y' 방향으로 각각 절단한 단면을 도시한 도 2a 내지 도 2g를 참조하여 종래의 반도체소자 제조 공정을 살펴본다.
먼저 도 2a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 게이트전극(11)을 형성한다.
구체적으로, 게이트전극(11)은 텅스텐 또는 폴리실리콘 등이 단독 또는 적층된 구조로 형성하며, 게이트전극(11)과 기판(10)과의 접촉계면에 게이트절연막(도시하지 않음)을 형성하며, 게이트전극(11) 상부에 후속 SAC(Self Align Contact) 공정시 게이트전극(11) 보호와 SAC 프로파일을 얻기위해 산화막 계열의 층간절연막과 식각선택비를 갖는 질화막 계열의 하드마스크(도시하지 않음)를 형성한다.
게이트전극(11) 사이의 기판(10)에 이온주입 등의 방법을 통해 소스/드레인 접합 등의 불순물접합층 즉, 할성영역(도시하지 않음)을 형성한다.
게이트전극(11) 측벽을 감싸도록 질화막 계열의 게이트 식각정지막(11')을 형성한다.
이어서 도 2b에 도시된 바와 같이, 게이트전극(11)이 형성된 전면에 그 상부가 평탄화된 제1층간절연막(12)을 통상적인 산화막 계열의 물질막 또는 유동성산화막(Flowable oxide) 등을 이용하여 형성한 다음, 제1층간절연막(12) 상에 반사방지막(도시하지 않음) 특히, 유기계열(Organic)의 반사방지막을 도포한 후, 반사방지막 상에 포토레지스트를 도포한 다음, KrF 또는 ArF 등의 노광원을 이용한 사진식각 공정을 통해 LPC1 형성을 위한 포토레지스트 패턴(13)을 형성한다.
구체적으로, 포토레지스트를 소정의 두께로 도포한 다음, 후속 식각공정에 따른 포토레지스트 패턴(13)의 내성을 강화시키기 위한 추가 공정으로 전자빔(Electron beam) 조사 또는 Ar 이온주입(Ion implantation) 등을 실시한 다음, ArF 등의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(13)을 형성한다.
이어서, 포토레지스트 패턴(13)을 식각마스크로 제1층간절연막(12)을 선택적으로 식각하여 기판(10) 표면을 노출시키는 콘택홀(14)을 형성하는 SAC을 이용한 LPC1 공정을 실시한다.
이어서, 피알스트립(PR strip) 공정을 통해 포토레지스트 패턴(14)을 제거하고, 세정 공정을 통해 콘택홀(14) 내에 존재하는 식각 잔류물을 제거한 다음, 폴리리콘 증착 또는 선택적에피택셜성장(Selective Epitaxial Growth; 이하 SEG라 함) 등의 방법을 통해 콘택홀(14)에 전도성 플러그 물질을 콘택시킨 후, 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각을 통해 격리된(Isolated) 플러그(15)를 형성하는 바, 이 때의 반도체소자 단면은 도 2c에 도시된 바와 같다.
다음으로 도 2d에 도시된 바와 같이, 제2층간절연막(16)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(17)을 형성한 다음, 포토레지스트 패턴(17)을 식각마스크로 제2층간절연막(16)을 선택적으로 식각하여 플러그(15) 표면을 오픈시키는 비트라인 콘택홀(18)을 형성한다.
다음으로, 오픈된 플러그(15) 표면에 콘택된 비트라인 콘택 플러그(19)를 형성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등이 단독 또는 적층된 비트라인용 전도막(20)과 질화막 계열의 비트라인 하드마스크용 절연막(21)을증착한다.
비트라인 패턴 형성을 위한 포토레지스트 패턴을 형성한 다음, 이를 식각마스크로 하드마스크용 절연막(21)과 비트라인용 전도막(20)을 식각하여 전도막(20)과 하드마스크용 절연막(21)이 적층된 구조의 비트라인을 형성한다.
도 2e는 비트라인이 형성된 공정 단면을 나타낸다.
이어서, 비트라인이 형성된 프로파일을 따라 질화막 계열의 식각정지막(22)을 증착한다. 식각정지막(22)의 후속 스토리지노드 콘택 형성을 위한 식각 공정에서 비트라인의 어택을 방지하기 위한 것이다.
전면에 산화막 계열의 제3층간절연막을 증착한 다음, 도 2f에 도시된 바와 같이, LPC1 공정에 의해 형성된 플러그(15) 중 스토리지노드 콘택 형성용 플러그(15) 표면을 오픈시켜 스토리지노드 콘택홀을 형성하기 위한 포토레지스트 패턴(24)을 형성한다.
다음으로, 도 2g에 도시된 바와 같이, 포토레지스트 패턴(24)을 식각마스크로 제3층간절연막(23)과 식각정지막(22) 및 제2층간절연막(16)을 차례로 식각하여 오픈부 즉, 스토리지노드 콘택홀(25)을 형성한다.
한편, 스토리지노드 콘택홀(25) 형성을 위해서는 식각 타겟이 제3층간절연막(23)과 식각정지막(22) 및 제2층간절연막(16)을 모두 포함하므로 식각 공정에서 통상의 SAC 공정에서 사용되는 식각 타겟보다 과도하게 사용하게 된다. 이로 인해 도면부호 '26'과 같이 비트라인 하드마스크(21)의 손실이 발생하게 된다.
아울러, 과도한 SAC 식각 공정으로 인해 스토리지노드 콘택홀(25)의 측벽에서 경사를 갖는(Tapered) 식각 프로파일을 나타낸다. 이로 인해 스토리지노드 콘택홀(25) 저면에서는 도면부호 '27'과 같이 콘택 영역이 줄어 들게 된다.
따라서, 후속 공정시 스토리지노드 콘택홀(25)을 통해 형성될 스토리지노드 콘택 패드와 플러그(27) 사이의 콘택되는 면적이 감소하여 콘택 저항이 증가하게 된다.
이러한 스토리지노드의 콘택 저항 증가는 결과적으로 반도체소자의 전체적인 전기적 특성 열화를 초래한다.
한편, 전술한 SNC 형성을 위한 LPC2 공정의 경우, 통상적인 SAC 공정을 적용하기 때문에 스토리지노드 콘택홀(26) 내의 식각 프로파일이 그 저면으로 갈수록 좁아지는 경사를 갖게되는 바, 이로인해 콘택저항이 증대되는 것을 방지하기 위해 LPC2 공정시 통상적인 SAC 공정과 더불어 습식식각을 병행함으로써, 콘택 면적 즉, CD를 확보할려고 하나, 근본적인 해결책이 될 수 없고 오히려 제1층간절연막(12)에 대한 어택을 유알할 가능성만 증대된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스토리지노드 콘택 형성 공정시 콘택홀 저면에서의 면적을 최대한으로 확보하면서, 비트라인 하드마스크의 손실을 방질할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴이 개략적으로 도시된 반도체소자의 평면도.
도 2a 내지 도 2g는 종래기술에 따른 반도체소자 제조 공정을 도시한 단면도.
도 3a와 도3b는 본 발명의 일실시예에 따른 반도체소자 제조 공정을 도시한 단면도.
도 4a와 도4b는 본 발명의 다른 실시예에 따른 반도체소자 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 11 : 게이트전극
12 : 제1층간절연막 15 : 플러그(LPC1)
16 : 제2층간절연막 19 : 비트라인 콘택 플러그
20 : 비트라인 전도막 21 : 하드마스크용 절연막
22 : 식각정지막 23' : 제3층간절연막
상기의 목적을 달성하기 위해 본 발명은, 제1절연막을 관통하여 기판에 콘택된 다수의 플러그를 형성하는 단계; 상기 다수의 플러그를 포함하는 전면에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되며, 그 상부에 하드마스크를 갖는 전도막패턴을 형성하는 단계; 상기 제2층간절연막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 제1콘택홀을 형성하는 단계; 상기 콘택홀을 충분히 매립하도록 제3층간절연막을 형성하는 단계; 상기 제3층간절연막을 화학적기계적연마하여 상기 하드마스크와 평탄화시키는 단계; 및 상기 전도막패턴 사이의 상기 제3층간절연막과 상기 제2층간절연막을 선택적으로 식각하여 상기 다수의 플러그 중 다른 일부를 노출시키는 제2콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은 제3층간절연막(비트라인절연막)을 비트라인 하드마스크와 평탄화시킴으로써, 스토리지노드 콘택홀 형성을 위한 식각 공정에서 식각 타겟을 줄여 콘택홀 형성시 비트라인 하드마스크의 손실을 방지하고, 식각 타겟 증가로 인한 식각 프로파일이 경사지는 것을 억제하여 스토리지노드 콘택홀의 저면 CD를 최대로 확보할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
한편, 도면의 간략화를 위해 종래기술과 동일한 도 1과 도 2a 내지 도 2g 중 일부 동일한 공정 및 구성요소를 포함하는 공정 도면은 동일한 도면으로 사용하였으며, 종래와 동일한 구성요소에 대해서는 동일부호로 처리하였다.
도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴이 개략적으로 도시된 반도체소자의 평면도이다.
도 1을 참조하면, 일방향으로 다수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 랜딩플러그콘택 예컨대, LPC1 공정을 통해 기판의 활성영역(도시하지 않음)과 비트라인콘택(BLC)를 통해 콘택되어 있으며, LPC1 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(SNC)이 형성되어 있다.
전술한 도 1을 X-X'와 Y-Y' 방향으로 각각 절단한 단면을 도시한 도 2a 내지 도 2g를 참조하여 종래의 반도체소자 제조공정을 살펴본다.
먼저 도 2a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 게이트전극(11)을 형성한다.
구체적으로, 게이트전극(11)은 텅스텐 또는 폴리실리콘 등이 단독 또는 적층된 구조로 형성하며, 게이트전극(11)과 기판(10)과의 접촉계면에 게이트절연막(도시하지 않음)을 형성하며, 게이트전극(11) 상부에 후속 SAC 공정시 게이트전극(11) 보호와 SAC 프로파일을 얻기위해 산화막 계열의 층간절연막과 식각선택비를 갖는질화막 계열의 하드마스크(도시하지 않음)를 형성한다.
게이트전극(11) 사이의 기판(10)에 이온주입 등의 방법을 통해 소스/드레인 접합 등의 불순물접합층 즉, 할성영역(도시하지 않음)을 형성한다.
게이트전극(11) 측벽을 감싸도록 질화막 계열의 게이트 식각정지막(11')을 형성한다.
이어서 도 2b에 도시된 바와 같이, 게이트전극(11)이 형성된 전면에 그 상부가 평탄화된 제1층간절연막(12)을 통상적인 산화막 계열의 물질막 또는 유동성산화막(Flowable oxide) 등을 이용하여 형성한 다음, 제1층간절연막(12) 상에 반사방지막(도시하지 않음) 특히, 유기계열(Organic)의 반사방지막을 도포한 후, 반사방지막 상에 포토레지스트를 도포한 다음, KrF 또는 ArF 등의 노광원을 이용한 사진식각 공정을 통해 LPC1 형성을 위한 포토레지스트 패턴(13)을 형성한다.
구체적으로, 포토레지스트를 소정의 두께로 도포한 다음, 후속 식각공정에 따른 포토레지스트 패턴(13)의 내성을 강화시키기 위한 추가 공정으로 전자빔(Electron beam) 조사 또는 Ar 이온주입(Ion implantation) 등을 실시한 다음, ArF 등의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(13)을 형성한다.
이어서, 포토레지스트 패턴(13)을 식각마스크로 제1층간절연막(12)을 선택적으로 식각하여 기판(10) 표면을 노출시키는 콘택홀(14)을 형성하는 SAC을 이용한LPC1 공정을 실시한다.
이어서, 피알스트립 공정을 통해 포토레지스트 패턴(14)을 제거하고, 세정 공정을 통해 콘택홀(14) 내에 존재하는 식각 잔류물을 제거한 다음, 증착 또는 SEG 등의 방법을 통해 콘택홀(14)에 전도성 플러그 물질을 콘택시킨 후, CMP 또는 전면식각을 통해 격리된 플러그(15)를 형성하는 바, 이 때의 반도체소자 단면은 도 2c에 도시된 바와 같다.
다음으로 도 2d에 도시된 바와 같이, 제2층간절연막(16)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(17)을 형성한 다음, 포토레지스트 패턴(17)을 식각마스크로 제2층간절연막(16)을 선택적으로 식각하여 플러그(15) 표면을 오픈시키는 비트라인 콘택홀(18)을 형성한다.
다음으로, 오픈된 플러그(15) 표면에 콘택된 비트라인 콘택 플러그(19)를 형성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등이 단독 또는 적층된 비트라인용 전도막(20)과 질화막 계열의 비트라인 하드마스크용 절연막(21)을 증착한다.
비트라인 패턴 형성을 위한 포토레지스트 패턴을 형성한 다음, 이를 식각마스크로 하드마스크용 절연막(21)과 비트라인용 전도막(20)을 식각하여 전도막(20)과 하드마스크용 절연막(21)이 적층된 구조의 비트라인을 형성한다.
도 2e는 비트라인이 형성된 공정 단면을 나타낸다.
이어서, 비트라인이 형성된 프로파일을 따라 질화막 계열의 식각정지막(22)을 증착한다. 식각정지막(22)의 후속 스토리지노드 콘택 형성을 위한 식각 공정에서 비트라인의 어택을 방지하기 위한 것이다.
전면에 산화막 계열의 제3층간절연막(23')을 증착한 다음, 도 3a에 도시된 바와 같이, 하드마스크용 절연막(21)이 노출되는 연마 타겟으로 CMP 공정을 실시함으로써, 제3층간절연막(23')이 후속 스크토리노드 콘택 형성 영역에서 비트라인 사이에 매립 및 평탄화되도록 한다.
따라서, 후속 스토리지노드 콘택 형성을 위한 식각 공정시 종래기술에서는 제3층간절연막(23')이 하드마스크용 절연막(21) 상부가지 남아 있어, 식각 타겟을 증가시켰으나, 본 발명에서는 하드마스크용 절연막(23') 상부에 제3층간절연막(23')이 잔류하지 않아 식각 타겟이 줄어들게 된다.
도 3b에 도시된 바와 같이, LPC1 공정에 의해 형성된 플러그(15) 중 스토리지노드 콘택 형성용 플러그(15) 표면을 오픈시켜 스토리지노드 콘택홀을 형성하기 위한 포토레지스트 패턴(24)을 형성한다.
계속해서, 포토레지스트 패턴(24)을 식각마스크로 비트라인 사이에 매리된 제3층간절연막(23')과 식각정지막(22) 및 제2층간절연막(16)을 차례로 식각하여 오픈부 즉, 스토리지노드 콘택홀(25)을 형성한다.
전술한 건식의 식각 공정은 통상적인 SAC 공정용 레시피(Recipe)를 적용한 식각 공정으로서, 산화막 계열의 층간절연막과 질화막 계열의 식각정지막 및 하드마스크용 절연막이 고선택비를 갖도록 제1식각가스로 C3F8, C4F8, C5F8, C4F6또는 C2F4등의 다량의 폴리머를 유발하는 과탄소 함유가스를 사용한다.
또한, 전술한 고선택비에 식각 공정 윈도우(Window)를 증가시켜 재현성 있는 식각 공정을 확보하기 위한 제2식각가스로 CHF3, C2HF5, CH2F2, CH3F, CH2, CH4, C2H4또는 H2등을 사용할 수 있다.
또한, 플라즈마 안정 및 스퍼터링 효과를 증가시켜 식각 멈춤 등을 개선시키기 위한 제3식각가스로 He, Ne, Ar, Kr 도는 Xe 등의 불활성가스를 사용할 수 있다.
한편, 전술한 제1 내지 제3 식각가스를 각각 혼합하여 사용할 수 있으며, 제1식각가스에 윈도우가 넓은 식각 공정을 확보하기 위해 CxHyFz(x,y,z ≥2)를 혼함하여 사용할 수 있다.
결국, 본 발명에서는 제3층간절연막(23')로 인한 스토리지노드 콘택홀(25) 형성시의 식각 타겟을 줄여 통상의 SAC 식각 공정에서 사용되는 식각 가스와 식각 시간을 줄일 수 있다. 따라서, 비트라인 하드마스크(21)의 손실을 방지할 수 있다.
아울러, 종래의 과도한 SAC 식각 공정으로 인해 스토리지노드 콘택홀(25)의 측벽에서 경사를 갖는 식각 프로파일을 형성을 방지하고 보다 수직에 가까운 식각 프로파일을 구현할 수 있다. 이로 인해 스토리지노드 콘택홀(25) 저면에서의 콘택 영역의 축소를 최소화할 수 있다.
따라서, 후속 공정시 스토리지노드 콘택홀(25)을 통해 형성될 스토리지노드 콘택 패드와 플러그 사이의 콘택되는 면적을 감소시켜 콘택 저항을 감소시킬 수 있다.
도 4a와 도 4b는 본 발명의 다른 실시예에 따른 반도체소자의 제조 공정을 도시한 단면도이다.
여기서도 전술한 일실시예와 동일한 구성요소에 대해서는 동일부호를 사용하고 그 구체적인 설명은 생략한다.
비트라인 하드마스크용 절연막(21) 상에 금속 희생막(28)을 추가로 형성하였다. 도 4a에서는 그 상부에 금속 희생막(28)을 구비하는 비트라인이 형성된 단면을 나타낸다.
본 발명의 다른 실시예에서는 금속 희생막(28)을 추가로 사용함으로써, 제3후속의 층간절연막의 평탄화 공정에서 일종의 식각방지의 역할을 하도록 하여 비트라인의 식각에 따른 비트라인의 어택을 방지하기 위한 것이다.
금속 희생막(28)은 텅스텐, 텅스텐 실리사이드, 티타늄 나이트라이드 또는 텅스텐질화막을 사용하는 것이 바람직하다.
이어서, 도 4b에 도시된 바와 같이, 식각정지막(22)과 제3층간절연막(23')을 증착한 다음, CMP 공정을 통해 제3층간절연막(23')이 비트라인 사이에 매립되도록 한다.
이후의 공정은 도 3b와 동일하게 진행한다.
전술한 바와 같이 이루어지는 본 발명은, 제3층간절연막(비트라인절연막)을 비트라인 하드마스크와 평탄화시킴으로써, 스토리지노드 콘택홀 형성을 위한 식각 공정에서 식각 타겟을 줄여 콘택홀 형성시 비트라인 하드마스크의 손실을 방지하고, 식각 타겟 증가로 인한 식각 프로파일이 경사지는 것을 억제하여 스토리지노드 콘택홀의 저면 CD를 최대로 확보할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명의 실시예에서는 비트라인 사이의 절연막을 식각하여 스토리지노드 콘택홀을 형성하는 것을 그 일예로 하였으나, 이외에도 게이트전극 사이의 절연막을 식각하는 등 다양한 공정에 응용이 가능하다.
상술한 바와 같은 본 발명은, 스토리지노드 콘택 형성시 비트라인의 어택을 방지하고 스토리지노드 콘택 영역을 최대한 확보할 수 있어 궁극적으로, 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (6)

  1. 제1절연막을 관통하여 기판에 콘택된 다수의 플러그를 형성하는 단계;
    상기 다수의 플러그를 포함하는 전면에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되며, 그 상부에 하드마스크를 갖는 전도막패턴을 형성하는 단계;
    상기 제2층간절연막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 제1콘택홀을 형성하는 단계;
    상기 콘택홀을 충분히 매립하도록 제3층간절연막을 형성하는 단계;
    상기 제3층간절연막을 화학적기계적연마하여 상기 하드마스크와 평탄화시키는 단계; 및
    상기 전도막패턴 사이의 상기 제3층간절연막과 상기 제2층간절연막을 선택적으로 식각하여 상기 다수의 플러그 중 다른 일부를 노출시키는 제2콘택홀을 형성하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 전도막 패턴은 비트라인이며, 상기 제1콘택홀은 비트라인 콘택홀인 것을 특징으로 하는 반도체소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 제2콘택홀은 스토리지노드 콘택홀인 것을 특징으로 하는 반도체소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 하드마스크는 질화막 계열이며, 상기 제1 내지 제3층간절연막은 산화막 계열인 것을 특징으로 하는 반도체소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 평탄화 공정에서 상기 하드마스크의 손실을 방지하기 위해 상기 전도막패턴의 하드마스크 상에 적층된 금속 희생막을 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 금속 희생막은, 텅스텐, 텅스텐질화막, 티타늄 나이트라이드 또는 텅스텐 실리사이드 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
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