KR20040085346A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판상에 게이트물질층과 하드마스크층을 형성한 후 이를 선택적으로 제거하여 게이트라인을 형성하는 단계; 상기 게이트라인 양측의 반도체기판내에 접합영역을 형성한 후 상기 게이트라인을 포함한 결과물의 전면에 버퍼막과 배리어막을 순차적으로 형성하는 단계; 상기 결과물의 전체상부에 층간절연막을 형성한 후 상기 게이트라인 사이의 층간절연막을 선택적으로 식각하여 상기 배리어막과 상기 하드마스크층사이에 단차를 형성함과 동시에 상기 접합영역 상면을 노출시키는 콘택홀을 형성하는 단계; 상기 결과물의 전체상부에 플러그층을 형성한 후 이를 연마하여 상기 하드마스크층 상면을 노출시키는 단계; 상기 결과물의 전체상부에 절연막을 형성한 후 상기 절연막을 선택적으로 제거하여 상기 플러그층을 노출시키는 단계; 및 상기 노출된 플러그층에 도전물질층을 형성하는 단계를 포함하여 구성된다.

Description

반도체소자의 제조방법{Method for fabricating semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체소자의 게이트라인과 비트라인간 자기정렬콘택의 불량을 방지하는 반도체소자의 제조방법에 관한 것이다.

반도체메모리소자의 고집적화가 진행됨에 따라, 이를 위한 다양한 기술들이 제안되고 있다. 일례로서, 고집적 반도체메모리소자는 한정된 공간에 더 많은 단위 셀들을 구비시켜야 하기 때문에, 단위 셀의 실질적인 면적 감소와 더불어 콘택사이즈의 크기도 함께 감소되고 있다.

이에 따라, 실리콘기판과 비트라인 사이를 전기적으로 연결시키기 위한 콘택홀의 형성에 큰 어려움을 겪고 있으며, 이러한 문제를 해결하기 위한 하나의 기술로서 자기정렬콘택(Self Aligned Contact : SAC)기술이 제안되었다.

상기 SAC기술은 비트라인이 형성될 셀 영역부분을 노출시키는 콘택홀(Landing Plug Contact : LPC)을 형성한 후, 상기 콘택홀내에 비트라인용 플러그(Landing Plug Poly : LPP)를 매립시킴으로써, 후속에서 형성될 비트라인 및 실리콘기판간의 전기적 연결이 용이하게 되도록 한다.

도 1a 내지 도 1b는 SAC기술을 이용한 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도이고, 도 2는 종래기술에 따른 반도체소자의 제조방법에 의해 게이트라인과 비트라인의 접촉상태를 도시한 사진으로서, 이를 설명하면 다음과 같다.

먼저, 도 1a 및 도 1b에 도시된 바와 같이, 실리콘기판(1)상에 게이트라인(10)을 형성한 후 그 결과물의 전체상부에 층간절연막(15)을 형성한다.

그 다음, 자기정렬식각공정을 진행하여 상기 실리콘기판(1)과 비트라인을 연결하기 위한 LPC(13)를 형성한다.

이때, 상기 실리콘기판(1)과 스페이서용 질화막(5)사이에서 버퍼역할을 하는 버퍼산화막(4)이 LPC 식각공정후 노출되고, 비트라인용콘택홀(13)을 형성하기 위한 식각시 또는 비트라인 증착전 자연산화막을 제거하기 위한 습식식각시 상기 버퍼산화막(4)이 불필요하게 식각되어 틈새가 발생한다.

이러한 버퍼산화막의 틈새에 비트라인의 배리어금속층(예 : Ti)이 형성되어 게이트라인과 비트라인이 접촉되어 연결됨으로써 상기 게이트라인과 상기 비트라인이 절연되지 않아 반도체소자의 동작에 오류를 발생시키는 문제점이 있다.

따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 버퍼산화막을 플러그폴리가 감싸도록 함으로써 버퍼산화막의 식각을 방지하여 게이트라인과 비트라인 또는 스토리지노드간 콘택을 방지할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정별 단면도.

도 2는 종래기술에 따른 반도체소자의 제조방법에 의해 게이트라인과 비트라인의 접촉상태를 도시한 사진.

도 3a 내지 도 3f는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정별 단면도.

도 4는 본 발명에 따른 질화막 식각시 SiH₄/NH₃가스의 플로우 비율에 따른 질화막 식각률을 도시한 그래프.

(도면의 주요부분에 대한 부호설명)

100 : 반도체기판 120 : 게이트용 폴리실리콘층

140 : WSix층 160 : 하드마스크 질화막

170 : 게이트라인 180 : 버퍼산화막

200 : 배리어질화막 220 : 층간산화막

240 : 포토레지스트 260 : 콘택홀

280 : 플러그폴리 300 : 비트라인

상기 목적을 달성하기 위한 본 발명은, 반도체기판상에 게이트물질층과 하드마스크층을 형성한 후 이를 선택적으로 제거하여 게이트라인을 형성하는 단계; 상기 게이트라인 양측의 반도체기판내에 접합영역을 형성한 후 상기 게이트라인을 포함한 결과물의 전면에 버퍼막과 배리어막을 순차적으로 형성하는 단계; 상기 결과물의 전체상부에 층간절연막을 형성한 후 상기 게이트라인 사이의 층간절연막을 선택적으로 식각하여 상기 배리어막과 상기 하드마스크층사이에 단차를 형성함과 동시에 상기 접합영역 상면을 노출시키는 콘택홀을 형성하는 단계; 상기 결과물의 전체상부에 플러그층을 형성한 후 이를 연마하여 상기 하드마스크층 상면을 노출시키는 단계; 상기 결과물의 전체상부에 절연막을 형성한 후 상기 절연막을 선택적으로 제거하여 상기 플러그층을 노출시키는 단계; 및 상기 노출된 플러그층에 도전물질층을 형성하는 단계를 포함하여 구성됨을 특징으로 한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 3a 내지 도 3f는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정별 단면도이다.

먼저, 도 3a에 도시된 바와 같이, 실리콘기판(100)상에 순차적으로 형성된게이트용 폴리실리콘층(120), WSix층(140) 및 하드마스크 질화막(160)을 선택적으로 식각하여 게이트라인(170)을 형성하고 상기 실리콘기판(100)내에 접합영역(미도시)을 형성한 후 상기 결과물의 전면에 버퍼산화막(180)과 배리어질화막(200)을 순차적으로 형성한다.

이때, 상기 하드마스크 질화막(160)은 LP(Low Pressure)질화막을 이용할 수 있으며, 상기 배리어질화막(200)은 PE(Plasma Enhanced)질화막을 이용할 수 있다.

그 다음, 상기 결과물의 전체상부를 산화막(220)으로 매립한다.

이어서, 도 3b에 도시된 바와 같이, 상기 산화막(220) 상부에 콘택홀 형성을 위한 포토레지스트(240)를 증착하고 현상한다.

그 다음, 도 3c에 도시된 바와 같이, 상기 패터닝된 포토레지스트(240)를 마스크로 하는 SAC식각공정을 진행하여 비트라인용 또는 스토리지노드용 콘택홀(260)을 형성한다.

이때, 상기 하드마스크 질화막(160)과 상기 배리어 질화막(200)의 실리콘함유량 차이로 인해 식각률 차이가 발생하여 상기 하드마스크 질화막(160)과 상기 배리어 질화막(200)은 단차가 발생하게 된다.

여기서, 상기 실리콘함유량은 SiH₄가스 비율에 의해 조절할 수 있다.

이어서, 도 3d에 도시된 바와 같이, 상기 콘택홀(260)내에 플러그폴리(280)를 형성하여 상기 접합영역과 비트라인간 콘택 또는 상기 접합영역과 스토리지노드간 콘택을 형성한다.

그 다음, 도 3e에 도시된 바와 같이, 상기 플러그폴리(280)를 포함한 결과물의 상부에 CMP(Chemical Mechanical Polishing)공정 또는 에치백공정을 진행하여 상기 하드마스크 질화막(160) 상면을 노출시킨다.

이어서, 도 3f에 도시된 바와 같이, 상기 노출된 하드마스크 질화막(160)을 포함한 결과물의 상부에 산화막(290)을 형성한 후 상기 플러그폴리(280)와 비트라인간 콘택을 위한 콘택홀(미도시)을 형성하고, 상기 콘택홀내에 비트라인(300)을 형성한다.

여기서, 상기 하드마스크 질화막(160)과 상기 배리어질화막(200)간 단차로 인해 상기 플러그폴리(280)의 증착 및 CMP연마 후의 상기 버퍼산화막(180)은 상기 플러그폴리(280) 아랫쪽에 존재하여 후속의 습식식각시 또는 콘택홀 식각시 보호되므로 SAC 불량발생을 방지할 수 있게 된다.

이때, 상기 버퍼산화막(180)은 상기 배리어질화막(200)과 상기 하드마스크 질화막(160)의 단차로 인해 노출된다.

도 4는 본 발명에 따른 질화막 식각시 SiH₄/NH₃가스의 플로우 비율에 따른 질화막 식각률을 도시한 그래프이다.

도 4에 도시된 바와 같이, Si함유량의 차이에 의해 식각률의 차이가 발생하여 상기 하드마스크 질화막(160)과 상기 배리어 질화막(200)에 단차가 발생함을 알 수 있다.

상술한 바와 같이, 본 발명은 SAC식각공정 불량에 의한 게이트라인과 비트라인 또는 스토리지노드와의 콘택을 방지함으로써 반도체소자의 동작오류를 방지하여 수율을 향상시킬 수 있다는 효과가 있다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (9)

1. 반도체기판상에 게이트물질층과 하드마스크층을 형성한 후 이를 선택적으로 제거하여 게이트라인을 형성하는 단계;

   상기 게이트라인 양측의 반도체기판내에 접합영역을 형성한 후 상기 게이트라인을 포함한 결과물의 전면에 버퍼막과 배리어막을 순차적으로 형성하는 단계;

   상기 결과물의 전체상부에 층간절연막을 형성한 후 상기 게이트라인 사이의 층간절연막을 선택적으로 식각하여 상기 배리어막과 상기 하드마스크층사이에 단차를 형성함과 동시에 상기 접합영역 상면을 노출시키는 콘택홀을 형성하는 단계;

   상기 결과물의 전체상부에 플러그층을 형성한 후 이를 연마하여 상기 하드마스크층 상면을 노출시키는 단계;

   상기 결과물의 전체상부에 절연막을 형성한 후 상기 절연막을 선택적으로 제거하여 상기 플러그층을 노출시키는 단계; 및

   상기 노출된 플러그층에 도전물질층을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1 항에 있어서, 상기 버퍼막은 상기 배리어막과 하드마스크층의 단차로 인해 노출되는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항에 있어서, 상기 하드마스크층의 실리콘 함유량은 상기 배리어막 보다 더 많은 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 3 항에 있어서, 상기 실리콘함유량은 SiH₄가스 비율에 의해 조절하는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제 1 항에 있어서, 상기 하드마스크층과 상기 배리어막의 단차는 식각률 차이를 이용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제 1 항에 있어서, 상기 하드마스크층은 LP(Low Pressure)질화막을 이용하고, 상기 배리어막은 PE(Plasma Enhanced)질화막을 이용하는 것을 특징으로 하는 반도체소자의 제조방법.
7. 제 1 항에 있어서, 상기 플러그층은 상기 버퍼막이 상기 플러그층 아래에 위치하도록 연마되는 것을 특징으로 하는 반도체소자의 제조방법.
8. 제 1 항에 있어서, 상기 플러그층은 상기 플러그층 아래의 배리어막이 노출되지 않도록 연마되는 것을 특징으로 하는 반도체소자의 제조방법.
9. 제 1 항에 있어서, 상기 도전물질층은 비트라인 또는 스토리지노드인 것을특징으로 하는 반도체소자의 제조방법.