JP2012175111A - 半導体素子及びその形成方法 - Google Patents
半導体素子及びその形成方法 Download PDFInfo
- Publication number
- JP2012175111A JP2012175111A JP2012036410A JP2012036410A JP2012175111A JP 2012175111 A JP2012175111 A JP 2012175111A JP 2012036410 A JP2012036410 A JP 2012036410A JP 2012036410 A JP2012036410 A JP 2012036410A JP 2012175111 A JP2012175111 A JP 2012175111A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- gate
- semiconductor device
- isolation
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 121
- 238000000034 method Methods 0.000 title claims abstract description 79
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 4
- 238000002955 isolation Methods 0.000 claims abstract description 114
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000005530 etching Methods 0.000 claims abstract description 46
- 238000000926 separation method Methods 0.000 claims description 62
- 239000011229 interlayer Substances 0.000 claims description 31
- 239000010410 layer Substances 0.000 claims description 25
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 230000000694 effects Effects 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002825 nitriles Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Element Separation (AREA)
Abstract
【課題】半導体素子及びその形成方法に関し、工程マージンを向上させる。
【解決手段】半導体素子は、半導体基板１０に備えられるメインゲート２０及び素子分離構造、前記素子分離構造の上部に備えられる分離パターン４０及び前記分離パターンの両端に備えられるコンタクトプラグ５４を含む。格納電極コンタクトと活性領域との間のフルオーバーラップを提供し、食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させる。
【選択図】図２
【解決手段】半導体素子は、半導体基板１０に備えられるメインゲート２０及び素子分離構造、前記素子分離構造の上部に備えられる分離パターン４０及び前記分離パターンの両端に備えられるコンタクトプラグ５４を含む。格納電極コンタクトと活性領域との間のフルオーバーラップを提供し、食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させる。
【選択図】図２
Description
本発明は、半導体素子及びその形成方法に関する。より詳しくは、埋込型ゲートと格納電極コンタクトを含む半導体素子及びその形成方法に関する。
最近、半導体メモリ素子、特にDRAM（Dynamic Random Access Memory）素子の大容量化に対する要求が漸次大きくなるにも拘わらず、チップの大きさの増加の限界によりDRAM素子の容量増加もまた限界を見せる実情である。チップの大きさが増加することになれば、ウエハ当りチップの数が減少し、素子の生産性が減少することになる。したがって、最近はセルレイアウトを変化させてセルの面積を減少させ、それに伴いより多いメモリセルを1つのウエハに集積させようとする努力を傾けている。このような努力により、最近は既存の8F2レイアウトから6F2レイアウトに変化している。
一方、半導体記憶装置の全体面積を縮小させると、1つのウエハ当り生産可能な半導体記憶装置の数を増加させることができ生産性が向上する。半導体記憶装置の全体面積を縮小させるため、多様な方法が提案されている。このうち1つが水平チャンネル領域を有していた従来のプラナーゲート（Planar Gate）に代えて、基板にリセスが形成されそのリセスにゲートを形成することにより、リセスの曲面に沿ってチャンネル領域が形成されるリセスゲート（Recess Gate）を用いることであり、このリセスゲートから進んでリセス内にゲート全体を埋め込んで形成する埋込型ゲート（Buried Gate）が研究されている。
このような埋込型ゲートは、ゲート全体が半導体基板の表面以下に埋め込まれて形成されるので、チャンネル長と幅を確保することができることは勿論、リセスゲートに比べゲート（ワードラインとビットラインとの間に発生する寄生キャパシタンス（Parasitic Capacitance）を従来に比べ50%程度減少させることのできる効果を提供する。
ところが、このように埋込型ゲートが適用された6F2レイアウトにおいても格納電極コンタクトと活性領域が接するコンタクト面積が減少し、コンタクト抵抗が増加するとの問題が発生している実情である。
本発明は、前記のような従来の問題点を解決するためのものであり、素子分離構造の上部に分離パターンを形成し、この分離パターンの両端にコンタクトプラグを形成することにより、格納電極コンタクトと活性領域との間のフルオーバーラップを提供することができるので食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させて工程マージンを向上させる半導体素子及びその形成方法を提供することを目的とする。
本発明に係る半導体素子は、半導体基板に備えられるメインゲート及び素子分離構造と、前記素子分離構造の上部に備えられる分離パターンと、前記分離パターンの両端に備えられるコンタクトプラグとを含み、素子分離構造の上部に分離パターンを形成し、この分離パターンの両端にコンタクトプラグを形成することにより、格納電極コンタクトと活性領域との間のフルオーバーラップを提供することができるので食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させて工程マージンを向上させることを特徴とする。
さらに、前記素子分離構造は、前記半導体基板で前記メインゲートに隣接して備えられる分離ゲート、又は前記半導体基板が食刻されたトレンチに埋め込まれた絶縁膜を含む素子分離膜のうち1つ以上を含むことができる。
さらに、前記分離パターンは酸化膜と相違する食刻選択比を有する絶縁膜であって、窒化膜、シリコン酸化窒化膜、非晶質炭素を含むことを特徴とする。
なお、前記メインゲート及び前記分離ゲートは、半導体基板に所定の深さに形成されたリセスと、前記リセスの下部に埋め込まれたゲート導電層と、前記リセスで前記ゲート導電層の上部に備えられるキャッピング膜とを含む埋込型ゲートであることが好ましい。
併せて、前記分離パターンの下部は、前記リセスの上部に埋め込まれ、パターンの崩壊が防止されることを特徴とする。
さらに、前記メインゲート及び前記分離ゲートは、2つのメインゲートと1つの分離ゲートとが交互に備えられることが好ましい。
さらに、前記2つのメインゲートの間のビットラインコンタクト領域の上部に備えられるビットラインコンタクトと、前記ビットラインコンタクトの上部に備えられるビットラインとをさらに含むことができる。
なお、前記コンタクトプラグは、格納電極コンタクトプラグを含むことが好ましい。
一方、本発明に係る半導体素子は、半導体基板にラインタイプに形成された活性領域と、前記半導体基板に前記活性領域に対し斜めに延長されたメインゲート及び分離ゲートと、前記分離ゲートの上部に備えられるラインタイプの分離パターンと、前記分離パターンの両端に沿って延長されるコンタクトプラグとを含み、素子分離構造の上部に分離パターンを形成し、この分離パターンの両端にコンタクトプラグを形成することにより、格納電極コンタクトと活性領域との間のフルオーバーラップを提供することができるので食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させて工程マージンを向上させることを特徴とする。
さらに、前記メインゲート及び前記分離ゲートは、2つのメインゲートと1つの分離ゲートとが交互に備えられることが好ましい。
なお、前記2つのメインゲートの間に備えられるビットラインコンタクトプラグをさらに含むことができる。
なお、前記2つのメインゲートの間に備えられるビットラインコンタクトプラグをさらに含むことができる。
併せて、前記ビットラインコンタクトプラグの上部に備えられ、前記メインゲートと交差しながら延長されたラインタイプのビットラインをさらに含むことを特徴とする。
さらに、前記ビットラインは、前記メインゲートと垂直に交差することが好ましく、前記コンタクトプラグは、格納電極コンタクトプラグを含むことが好ましい。
一方、本発明に係る半導体素子の形成方法は、半導体基板にメインゲート及び素子分離構造を形成するステップと、前記素子分離構造の上部に分離パターンを形成するステップと、前記分離パターンの両端にコンタクトプラグを形成するステップとを含み、素子分離構造の上部に分離パターンを形成し、この分離パターンの両端にコンタクトプラグを形成することにより、格納電極コンタクトと活性領域との間のフルオーバーラップを提供することができるので食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させて工程マージンを向上させることを特徴とする。
さらに、前記素子分離構造を形成するステップは、前記半導体基板で前記メインゲートに隣接して備えられる分離ゲートを形成するステップ、又は前記半導体基板が食刻されたトレンチに埋め込まれた絶縁膜を含む素子分離膜を形成するステップのうち1つ以上を含むことができる。
なお、前記分離パターンを形成するステップは、前記半導体基板の上部に層間絶縁膜を形成するステップと、前記分離ゲートを境界に前記層間絶縁膜を食刻するステップと、前記食刻された層間絶縁膜を含む半導体基板の全面に分離パターン層を蒸着するステップと、前記分離パターン層をエッチバックして前記層間絶縁膜の側壁に分離パターンを残留させるステップと、前記層間絶縁膜を除去するステップとを含むことが好ましい。
さらに、前記メインゲート及び前記分離ゲートを形成するステップは、半導体基板に所定の深さにリセスを形成するステップと、前記リセスの下部にゲート導電層を埋め込むステップと、前記リセスで前記ゲート導電層の上部にキャッピング膜を埋め込むステップとを含むことを特徴とする。
併せて、前記分離パターンの下部を前記リセスの上部に埋め込んで形成することが好ましい。
さらに、前記キャッピング膜を所定の深さに食刻するステップと、前記食刻されたキャッピング膜を含む半導体基板の上部に分離パターン層を形成するステップとを含むことができる。
なお、前記コンタクトプラグを形成するステップは、前記分離パターンを含む半導体基板に層間絶縁膜を形成するステップと、前記メインゲートを境界に前記層間絶縁膜を食刻してコンタクトホールを形成するステップと、前記コンタクトホールを含む半導体基板の全面に導電物質を蒸着するステップと、前記層間絶縁膜の上部の前記導電物質を平坦化食刻するステップとを含むことが好ましい。
さらに、前記分離パターンは酸化膜と相違する食刻選択比を有する絶縁膜であって、窒化膜、シリコン酸化窒化膜、非晶質炭素を含むことができる。
併せて、前記メインゲート及び前記分離ゲートを形成するステップは、2つのメインゲートと1つの分離ゲートとが交互に備えられるようにすることが好ましい。
なお、前記2つのメインゲートの間のビットラインコンタクト領域の上部にビットラインコンタクトを形成するステップと、前記ビットラインコンタクトの上部にビットラインを形成するステップとをさらに含むことを特徴とする。
さらに、前記コンタクトプラグは、格納電極コンタクトプラグを含むことができる。
一方、本発明に係る半導体素子の形成方法は、半導体基板にラインタイプの活性領域を形成するステップと、前記半導体基板に前記活性領域に対し斜めに延長されたメインゲート及び分離ゲートをラインタイプに形成するステップと、前記分離ゲートの上部にラインタイプの分離パターンを形成するステップと、前記分離パターンの両端に沿って延長されるコンタクトプラグを形成するステップとを含むことを特徴とする。
さらに、前記メインゲート及び前記分離ゲートを形成するステップは、2つのメインゲートと1つの分離ゲートとが交互に備えられるようにすることが好ましい。
さらに、前記2つのメインゲートの間にコンタクトプラグを形成するステップをさらに含むことができる。
さらに、前記ビットラインコンタクトプラグの上部に備えられ前記ビットラインコンタクトプラグと連結され、前記メインゲートと交差しながら延長されたビットラインをラインタイプに形成するステップをさらに含むことを特徴とする。
併せて、前記ビットラインは、前記メインゲートと垂直に交差することが好ましい。
さらに、前記コンタクトプラグは、格納電極コンタクトプラグを含むことができる。
本発明に係る半導体素子及びその形成方法は、格納電極コンタクトと活性領域との間のフルオーバーラップ（full overlap）を提供することができるので食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させて工程マージンを向上させる効果を提供する。
以下、図を参照しながら、本発明に係る半導体素子及びその形成方法の1つの実施形態に対し詳しく説明する。
図1は、本発明の1つの実施形態に係る半導体素子を示す平面図である。図1に示す通り、本発明の1つの実施形態における活性領域（active region）12は、斜めに傾いた角度で延長されたラインタイプ（line type）に形成される。そして、半導体基板10のうちこの活性領域12が形成されない領域は、ラインタイプの素子分離膜となる。但し、本発明において活性領域12がこのようなラインタイプ構造に制限されるものではなく、これと異なる活性領域の構造に対しては後述する。
そして、ビットライン（bit line）60は半導体基板10で左右方向に沿って延長されたラインタイプに形成され、メインゲート（main gate）20もまた半導体基板10で上下方向に沿って延長されたラインタイプに形成される。そして、2つのメインゲート20の間にはメインゲート20と類似の構造の分離ゲート（isolation gate）30が上下方向に沿って延長されたラインタイプにビットライン60と垂直に交差しながら形成される。この多数のメインゲート20と多数の分離ゲート30との組み合わせは、全体の半導体基板10で互いに一定の間隔に、例えば、1:1ラインアンドスペース構造（ラインパターンが1の線幅であれば、その左右の空間が1の線幅に形成される構造）に形成されることが好ましい。
そして、分離ゲート30の上部には分離ゲート30と同一のラインタイプの分離パターン（isolation pattern；図2を参照）40が形成され、この分離パターン40の両側にはコンタクトプラグ（contact plug）がそれぞれ形成され、このコンタクトプラグ50は格納電極コンタクトプラグ（storage node contact plug）を含むことができる。
図2は、図1においてA-A'線に沿う断面図である。図2に示す通り、半導体基板10には活性領域12が形成されており、活性領域12には2つのメインゲート20と1つの分離ゲート30とが一定の間隔を置いて順次繰り返される構造に形成される。そして、このメインゲート20及び分離ゲート30は、半導体基板10の内部にゲートが埋め込まれた構造の埋込型ゲート（buried gate）に形成され得る。このメイン及び分離ゲート20、30はそれぞれ、半導体基板10に形成された所定深さのリセス（recess）22、32、このリセス22、32の下部に埋め込まれタングステンやチタニウムなどの金属を含むゲート導電層（gate electrode）24、34、そしてリセス22、32内でゲート導電層24、34の上部に埋め込まれ窒化膜や酸化膜のような絶縁物質を含むキャッピング膜（capping film）26、36を含むことが好ましい。
ここでメインゲート20は、半導体素子内でワードライン（word line）で動作するゲートであり、分離ゲート30は、メインゲート20と同一の構造の素子であるが、実際のゲートで動作せず各セルを分離する役割を果たすゲートであり、分離ゲート30等は全てバックバイアス電圧（Vbb）と連結される方式で接地（grounding）されることが好ましい。さらに、この分離ゲート30は、後述するところのように、素子分離膜（device isolation film）、或いは素子分離膜にゲートが埋め込まれた構造に取り替えられることも可能である（図15を参照）。
一方、活性領域12のうち各ゲート20、30の間の領域には接合領域（junction）が形成されるところ、2つのメインゲート20の間はビットラインコンタクト領域（bit line contact region）が、メインゲート20と分離ゲート30との間は格納電極コンタクト領域（storage node contact region）になることが好ましいが、これに限定されない。この結果、ビットラインコンタクト領域の上部にはビットラインコンタクトプラグ（bit line contact plug）62及びビットライン（bit line）60が形成され、格納電極コンタクト領域の上部には格納電極コンタクトプラグ54及びキャパシタ（図示省略）が形成され得る。このとき、ビットラインコンタクトプラグ62は、図2に示す通り格納電極コンタクトプラグ54より低い高さに形成されてもよく、図14に示す通り格納電極コンタクトプラグ54より高い高さに形成されてもよい。
さらに、分離ゲート30の上部には分離パターン（isolation pattern）40が形成される。この分離パターン40は、図1に示されたラインタイプの分離ゲート30の上部に沿って同一のラインタイプに形成されることが好ましく、物質は酸化膜（oxide film）と相違する食刻選択比を有する物質であれば十分であり、窒化膜（nitride）、シリコン酸化窒化膜（SiON）、非晶質炭素（amorphous carbon）のような物質を含むことが好ましい。そして、分離パターン40は2つのコンタクトプラグ54の間に位置することになる。即ち、分離パターン40の両端にはそれぞれコンタクトプラグ54が備えられ、このコンタクトプラグ54は格納電極コンタクトプラグであり得る。
なお、この分離パターン40は基板10の上部に形成されるところ、分離パターン40の下部はリセス32の上部に一部埋め込まれて備えられることが好ましく、この結果、分離パターン40が基板10の上部で高い縦横比（aspect ratio）で形成されても崩壊が防止され得る。
このような構造を有する本発明の1つの実施形態に係る半導体素子は、分離ゲート30の上部に分離パターン40が形成された構造を介し、2つの格納電極コンタクトプラグ54を1回の食刻工程及び蒸着工程で形成し、このとき予め形成された分離パターン40が2つの格納電極コンタクトプラグ54を分離する役割を果たす。この結果、格納電極コンタクトと活性領域との間のフルオーバーラップ（full overlap）を提供することができるので食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させて工程マージンを向上させる効果を提供することができる。
図3〜図14は、本発明に係る半導体素子の形成方法を示した断面図であって、図1においてA-A'線に沿う断面図である。以下では、図3〜図14を参照しながら、前述の構造を有する半導体素子の形成方法を説明する。
先ず、図3に示す通り、半導体基板10にメインゲート20及び分離ゲート30を埋め込んで形成する。具体的に、半導体基板10に所定深さのリセス22、32を所定の深さに形成し、このリセス22、32を含む半導体基板10にタングステンやチタニウムなどを含む導電物質を蒸着して埋め込んだあとエッチバック（etch back）で食刻し、リセス22、32の下部にのみ導電物質を残留させてゲート導電層24、34を形成する。以後、リセス22、32内でゲート導電層24、34の上部に窒化膜や酸化膜のような絶縁物質を含むキャッピング膜26、36を形成することが好ましい。
そして、各ゲート20、30の間の半導体基板10に対するイオン注入を行って接合領域（junction）14を形成し、半導体基板10の上部に酸化膜などを含む層間絶縁膜（interlayer dielectric）57を所定の厚さに蒸着する。
一方、図示されてはいないが、図3に示されたゲート20、30形成の工程以前に、図1に示す通り、ラインタイプの活性領域12を画成するラインタイプの素子分離膜をSTI（Shallow Trench Isolation）工程で形成することが好ましい。
この素子分離膜を形成するSTI工程を具体的に説明すれば、先ず酸化工程を介しトレンチ内壁に側壁酸化膜（wall oxide）を形成し、この側壁酸化膜はトレンチ形成以後に露出した半導体基板の表面の格子欠陷を緩和させる効果を提供する。以後、トレンチの表面にライナー窒化膜（liner nitride）及びライナー酸化膜（liner oxide）を形成する。ライナー窒化膜はトレンチ内壁の酸化を防止し、後続工程における応力の発生を抑制する効果を提供することができる。そして、ライナー酸化膜は、トレンチ埋込みのための絶縁物質の蒸着時にストレスなどがトレンチ内に直接伝えられることを抑制するか、トレンチにより露出した半導体基板とパッド窒化膜パターンとの物質差による蒸着速度の差による不均一性を解消する効果を提供することができる。
次に、ライナー酸化膜が形成されたトレンチを含む半導体基板全体の上部に素子分離用絶縁物質を形成する。素子分離用絶縁物質は酸化膜を含み、例えば、高密度プラズマ（HDP:High Density Plasma）やSOD（Spin On Dielectric）を用いることができる。引続き、パッド窒化膜パターンが露出するまで機械的化学的研磨（Chemical Mechanical Polishing；CMP）工程を進めて素子分離膜を形成することができる。
図4に示す通り、層間絶縁膜57の上部にマスクパターン（mask pattern）72を形成する。このマスクパターン72は感光膜（photoresist layer）パターン或いはハードマスク（hard mask）パターンを含むことができ、各マスクパターン72の境界は分離ゲート30の上部に位置することが好ましい。さらに具体的には、マスクパターン72の境界は、2つの隣接した分離ゲート30のうち左側に位置した分離ゲート30の左側端部（left end）と、右側に位置した分離ゲート30の右側端部（right end）とが一致することが最も好ましい。
図5に示す通り、マスクパターン72をマスクとして層間絶縁膜57を食刻して半導体基板10を露出させる。このとき、2つのメインゲート20と2つの分離ゲート30の上側が露出することが好ましい。そして、食刻された層間絶縁膜57の境界もまた分離ゲート30の上部に位置することになる。
図6に示す通り、キャッピング膜26、36に対する食刻工程を行い、キャッピング膜26、36の上部を一部除去する。この結果、各埋込型ゲート20、30の上側にはキャッピング膜リセス26a、36aが所定の深さに形成される。このキャッピング膜26、36に対する食刻工程は、窒化膜（キャッピング膜）とシリコン（基板）及び酸化膜（層間絶縁膜）の間の食刻選択比を利用することが好ましい。
図7に示す通り、キャッピング膜リセス26a、36aを含む半導体基板10の全面に分離パターン層（isolation pattern layer）42を所定の厚さに蒸着する。この分離パターン層42は追って分離パターン40になる構成であって、酸化膜（oxide film）と相違する食刻選択比を有する物質であれば十分であり、窒化膜（nitride）、シリコン酸化窒化膜（SiON）、非晶質炭素（amorphous carbon）のような物質を含むことが好ましい。さらに、この分離パターン層42を蒸着する工程は物理的気相蒸着（PVD）、化学気相蒸着（CVD）又は原子層蒸着（ALD）などの工程が適用され得る。
図8に示す通り、分離パターン層42に対する異方性食刻工程を行って層間絶縁膜57の側壁にのみ分離パターン層42が残留するようにすることにより、分離パターン40を形成する。このとき、層間絶縁膜57の境界は分離ゲート30の上部なので、分離パターン40もまた分離ゲート30の上部に形成される。そして、この異方性食刻工程では、前述のキャッピング膜リセス26a、36aにも分離パターン層42が残留することになるので、結果的に、分離パターン40の下部はキャッピング膜リセス36aに埋め込まれた構造となり、追っての工程で分離パターン40の崩壊が防止され得る。
図9に示す通り、層間絶縁膜57を除去し、半導体基板10の上部には分離パターン40だけが備えられるようにする。
図10に示す通り、分離パターン40が備えられた半導体基板10の上部に再度層間絶縁膜56を蒸着して全体表面を平坦化する。このとき、層間絶縁膜56は酸化膜を含むことが好ましい。次いで、層間絶縁膜56の上部に感光膜やハードマスク材質のマスクパターン74を形成する。このマスクパターン74は、格納電極コンタクト領域（storage node contact region）を画成する形態に形成されることが好ましく、1つの格納電極コンタクトでなく、1つの分離パターン40を含む隣接した2つの格納電極コンタクトを共に画成する形態及び大きさに形成されることが好ましい。
図11に示す通り、マスクパターン74をマスクとして層間絶縁膜56を食刻して格納電極コンタクトホール（storage node contact hole）52を形成する。この格納電極コンタクトホール52は分離ゲート30とメインゲート20との間の接合領域14を露出させることが好ましく、格納電極コンタクトホール52の中心には分離パターン40が位置する。この食刻過程で、分離パターン40は酸化膜材質の層間絶縁膜56とは食刻選択比を有する窒化膜（nitride）、シリコン酸化窒化膜（SiON）、非晶質炭素（amorphous carbon）のような物質を含むので、層間絶縁膜56が食刻される工程で共に食刻されず残留することになる。
図12に示す通り、格納電極コンタクトホール52を含む半導体基板10の全面にポリシリコンのような導電物質54aを蒸着して格納電極コンタクトホール52を埋め込む。図13に示す通り、導電物質54aの上部をCMP（Chemical Mechanical Polishing）のような工程で平坦化食刻して互いに分離させることにより、各格納電極コンタクトホール52に埋め込まれる格納電極コンタクトプラグ54を形成する。
図14に示す通り、格納電極コンタクトプラグ54が形成された層間絶縁膜56を食刻し、導電物質を埋め込んでビットラインコンタクトプラグ62を形成し、その上部にビットライン（図2を参照）60を形成する。そして、格納電極コンタクトプラグ54の上部には下部電極、誘電膜及び上部電極を含むキャパシタを形成する。
このような構成を有する本発明の1つの実施形態に係る半導体素子の形成方法は、分離ゲート30の上部に分離パターン40が形成された構造を介し2つの格納電極コンタクトプラグ54を1回の食刻工程及び蒸着工程で形成し、このとき予め形成された分離パターン40が2つの格納電極コンタクトプラグ54を分離する役割を果たす。この結果、格納電極コンタクトプラグと活性領域との間のフルオーバーラップ（full overlap）を提供することができるので食刻工程でのオーバーレイ問題を解消し、コンタクト抵抗を減少させることができ、格納電極の食刻線幅を増加させて工程マージンを向上させる効果を提供することができる。
一方、今まで説明した実施形態は、活性領域(図1を参照)12がラインタイプに形成され分離ゲート30を含む構造を説明したが、下記のように活性領域がバータイプ（bar type）に形成され、分離ゲート30を含まない半導体素子にも適用され得る。
図15は、本発明に係る半導体素子の他の実施形態を示した図である。図15に示す通り、前述した本発明の実施形態から分離ゲート30は省略され、当該位置に素子分離膜38が形成されてもよい。この素子分離膜38は、STI工程を介しトレンチに絶縁膜が埋め込まれた構造に形成されることが好ましく、この素子分離膜38にもゲート20が埋め込まれて備えられ得る。そして、この素子分離膜38の上部にも分離パターン40が形成され、分離パターン40の左右側に格納電極コンタクトプラグ54が形成される。
このような構造を有する半導体素子においても、前述の実施形態と同様に、素子分離膜38の上部に分離パターン40が形成された構造を介し2つの格納電極コンタクトプラグ54を1回の食刻工程及び蒸着工程で形成し、このとき、予め形成された分離パターン40が2つの格納電極コンタクトプラグ54を分離する役割を果たす。この結果、格納電極コンタクトと活性領域との間のフルオーバーラップ（full overlap）を提供することができるので食刻工程でのオーバーレイ問題を解消し、コンタクト抵抗を減少させることができ、格納電極の食刻線幅を増加させて工程マージンを向上させる効果を提供することができる。
Claims (31)
- 半導体基板に備えられるメインゲート及び素子分離構造と、
前記素子分離構造の上部に備えられる分離パターンと、
前記分離パターンの両端に備えられるコンタクトプラグと
を含むことを特徴とする半導体素子。 - 前記素子分離構造は、
前記半導体基板で前記メインゲートに隣接して備えられる分離ゲート、又は
前記半導体基板が食刻されたトレンチに埋め込まれた絶縁膜を含む素子分離膜のうち1つ以上を含むことを特徴とする請求項1に記載の半導体素子。 - 前記分離パターンは酸化膜と相違する食刻選択比を有する絶縁膜であって、窒化膜、シリコン酸化窒化膜、非晶質炭素を含むことを特徴とする請求項1に記載の半導体素子。
- 前記メインゲート及び前記分離ゲートは、
半導体基板に所定の深さに形成されたリセスと、
前記リセスの下部に埋め込まれたゲート導電層と、
前記リセスで前記ゲート導電層の上部に備えられるキャッピング膜と
を含むことを特徴とする請求項2に記載の半導体素子。 - 前記分離パターンの下部は、前記リセスの上部に埋め込まれていることを特徴とする請求項4に記載の半導体素子。
- 前記メインゲート及び前記分離ゲートは、
2つのメインゲートと1つの分離ゲートとが交互に備えられることを特徴とする請求項2に記載の半導体素子。 - 前記2つのメインゲートの間のビットラインコンタクト領域の上部に備えられるビットラインコンタクトと、
前記ビットラインコンタクトの上部に備えられるビットラインと
をさらに含むことを特徴とする請求項6に記載の半導体素子。 - 前記コンタクトプラグは、格納電極コンタクトプラグを含むことを特徴とする請求項1に記載の半導体素子。
- 半導体基板にラインタイプに形成された活性領域と、
前記半導体基板に前記活性領域に対し斜めに延長されたメインゲート及び分離ゲートと、
前記分離ゲートの上部に備えられるラインタイプの分離パターンと、
前記分離パターンの両端に沿って延長されるコンタクトプラグと
を含むことを特徴とする半導体素子。 - 前記メインゲート及び前記分離ゲートは、
2つのメインゲートと1つの分離ゲートとが交互に備えられることを特徴とする請求項9に記載の半導体素子。 - 前記2つのメインゲートの間に備えられるビットラインコンタクトプラグをさらに含むことを特徴とする請求項10に記載の半導体素子。
- 前記ビットラインコンタクトプラグの上部に備えられ、前記メインゲートと交差しながら延長されたラインタイプのビットラインをさらに含むことを特徴とする請求項11に記載の半導体素子。
- 前記ビットラインは、前記メインゲートと垂直に交差することを特徴とする請求項12に記載の半導体素子。
- 前記コンタクトプラグは、格納電極コンタクトプラグを含むことを特徴とする請求項9に記載の半導体素子。
- 半導体基板にメインゲート及び素子分離構造を形成するステップと、
前記素子分離構造の上部に分離パターンを形成するステップと、
前記分離パターンの両端にコンタクトプラグを形成するステップと
を含むことを特徴とする半導体素子の形成方法。 - 前記素子分離構造を形成するステップは、
前記半導体基板で前記メインゲートに隣接して備えられる分離ゲートを形成するステップ、又は
前記半導体基板が食刻されたトレンチに埋め込まれた絶縁膜を含む素子分離膜を形成するステップのうち1つ以上を含むことを特徴とする請求項15に記載の半導体素子の形成方法。 - 前記分離パターンを形成するステップは、
前記半導体基板の上部に層間絶縁膜を形成するステップと、
前記分離ゲートを境界に前記層間絶縁膜を食刻するステップと、
前記食刻された層間絶縁膜を含む半導体基板の全面に分離パターン層を蒸着するステップと、
前記分離パターン層をエッチバックして前記層間絶縁膜の側壁に分離パターンを残留させるステップと、
前記層間絶縁膜を除去するステップと
を含むことを特徴とする請求項15に記載の半導体素子の形成方法。 - 前記メインゲート及び前記分離ゲートを形成するステップは、
半導体基板に所定の深さにリセスを形成するステップと、
前記リセスの下部にゲート導電層を埋め込むステップと、
前記リセスで前記ゲート導電層の上部にキャッピング膜を埋め込むステップと
を含むことを特徴とする請求項16に記載の半導体素子の形成方法。 - 前記分離パターンの下部を前記リセスの上部に埋め込んで形成することを特徴とする請求項18に記載の半導体素子の形成方法。
- 前記キャッピング膜を所定の深さに食刻するステップと、
前記食刻されたキャッピング膜を含む半導体基板の上部に分離パターン層を形成するステップと
を含むことを特徴とする請求項19に記載の半導体素子の形成方法。 - 前記コンタクトプラグを形成するステップは、
前記分離パターンを含む半導体基板に層間絶縁膜を形成するステップと、
前記メインゲートを境界に前記層間絶縁膜を食刻してコンタクトホールを形成するステップと、
前記コンタクトホールを含む半導体基板の全面に導電物質を蒸着するステップと、
前記層間絶縁膜の上部の前記導電物質を平坦化食刻するステップと
を含むことを特徴とする請求項15に記載の半導体素子の形成方法。 - 前記分離パターンは酸化膜と相違する食刻選択比を有する絶縁膜であって、窒化膜、シリコン酸化窒化膜、非晶質炭素を含むことを特徴とする請求項15に記載の半導体素子の形成方法。
- 前記メインゲート及び前記分離ゲートを形成するステップは、
2つのメインゲートと1つの分離ゲートとが交互に備えられるようにすることを特徴とする請求項16に記載の半導体素子の形成方法。 - 前記2つのメインゲートの間のビットラインコンタクト領域の上部にビットラインコンタクトを形成するステップと、
前記ビットラインコンタクトの上部にビットラインを形成するステップと
をさらに含むことを特徴とする請求項23に記載の半導体素子の形成方法。 - 前記コンタクトプラグは、格納電極コンタクトプラグを含むことを特徴とする請求項15に記載の半導体素子の形成方法。
- 半導体基板にラインタイプの活性領域を形成するステップと、
前記半導体基板に前記活性領域に対し斜めに延長されたメインゲート及び分離ゲートをラインタイプに形成するステップと、
前記分離ゲートの上部にラインタイプの分離パターンを形成するステップと、
前記分離パターンの両端に沿って延長されるコンタクトプラグを形成するステップと
を含むことを特徴とする半導体素子の形成方法。 - 前記メインゲート及び前記分離ゲートを形成するステップは、
2つのメインゲートと1つの分離ゲートとが交互に備えられるようにすることを特徴とする請求項26に記載の半導体素子の形成方法。 - 前記2つのメインゲートの間にビットラインコンタクトプラグを形成するステップをさらに含むことを特徴とする請求項27に記載の半導体素子の形成方法。
- 前記ビットラインコンタクトプラグの上部に備えられ前記ビットラインコンタクトプラグと連結され、前記メインゲートと交差しながら延長されたビットラインをラインタイプに形成するステップをさらに含むことを特徴とする請求項28に記載の半導体素子の形成方法。
- 前記ビットラインは、前記メインゲートと垂直に交差することを特徴とする請求項26に記載の半導体素子の形成方法。
- 前記コンタクトプラグは、格納電極コンタクトプラグを含むことを特徴とする請求項26に記載の半導体素子の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2011-0015619 | 2011-02-22 | ||
| KR1020110015619A KR101194890B1 (ko) | 2011-02-22 | 2011-02-22 | 반도체 소자 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012175111A true JP2012175111A (ja) | 2012-09-10 |
| JP6133013B2 JP6133013B2 (ja) | 2017-05-24 |
Family
ID=46652049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012036410A Active JP6133013B2 (ja) | 2011-02-22 | 2012-02-22 | 半導体素子及びその形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9196618B2 (ja) |
| JP (1) | JP6133013B2 (ja) |
| KR (1) | KR101194890B1 (ja) |
| CN (1) | CN102646679B (ja) |
| TW (1) | TWI567873B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014123170A1 (ja) * | 2013-02-08 | 2014-08-14 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101714004B1 (ko) * | 2010-02-26 | 2017-03-09 | 삼성전자 주식회사 | 트랜치 형의 커패시터를 포함하는 반도체 장치 |
| KR101887144B1 (ko) * | 2012-03-15 | 2018-08-09 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
| KR101919040B1 (ko) * | 2012-08-13 | 2018-11-15 | 삼성전자주식회사 | 반도체 기억 소자 |
| KR101961322B1 (ko) * | 2012-10-24 | 2019-03-22 | 삼성전자주식회사 | 매립 채널 어레이를 갖는 반도체 소자 |
| KR102150965B1 (ko) * | 2013-01-24 | 2020-09-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| FR3018139B1 (fr) * | 2014-02-28 | 2018-04-27 | Stmicroelectronics (Rousset) Sas | Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees |
| KR102094470B1 (ko) * | 2014-04-08 | 2020-03-27 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US20160284640A1 (en) * | 2015-03-25 | 2016-09-29 | Inotera Memories, Inc. | Semiconductor device having buried wordlines |
| US9640483B2 (en) * | 2015-05-29 | 2017-05-02 | Stmicroelectronics, Inc. | Via, trench or contact structure in the metallization, premetallization dielectric or interlevel dielectric layers of an integrated circuit |
| CN107680931B (zh) * | 2016-08-02 | 2021-08-27 | 华邦电子股份有限公司 | 半导体装置及其制造方法 |
| CN106646179B (zh) * | 2016-11-18 | 2019-11-29 | 武汉新芯集成电路制造有限公司 | 一种半导体阵列器件测试方法 |
| CN107993976B (zh) * | 2017-12-07 | 2020-07-14 | 德淮半导体有限公司 | 半导体装置及其制造方法 |
| KR102697923B1 (ko) * | 2019-11-19 | 2024-08-22 | 삼성전자주식회사 | 메모리 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078645A (ja) * | 2006-09-08 | 2008-04-03 | Qimonda Ag | トランジスタおよびメモリセルアレイ |
| JP2008187178A (ja) * | 2007-01-26 | 2008-08-14 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| US20080284029A1 (en) * | 2007-05-16 | 2008-11-20 | Seong-Goo Kim | Contact structures and semiconductor devices including the same and methods of forming the same |
| JP2008288597A (ja) * | 2007-05-18 | 2008-11-27 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法並びにｄｒａｍの製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100827515B1 (ko) | 2007-03-19 | 2008-05-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR101095817B1 (ko) | 2009-02-10 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR101094373B1 (ko) * | 2009-07-03 | 2011-12-15 | 주식회사 하이닉스반도체 | 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 |
| KR101205173B1 (ko) | 2009-07-28 | 2012-11-27 | 에스케이하이닉스 주식회사 | 반도체 소자의 형성 방법 |
| KR101119774B1 (ko) * | 2009-08-11 | 2012-03-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성방법 |
-
2011
- 2011-02-22 KR KR1020110015619A patent/KR101194890B1/ko active IP Right Grant
- 2011-11-07 US US13/290,745 patent/US9196618B2/en active Active
- 2011-11-08 TW TW100140669A patent/TWI567873B/zh not_active IP Right Cessation
- 2011-11-30 CN CN201110398013.5A patent/CN102646679B/zh active Active
-
2012
- 2012-02-22 JP JP2012036410A patent/JP6133013B2/ja active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078645A (ja) * | 2006-09-08 | 2008-04-03 | Qimonda Ag | トランジスタおよびメモリセルアレイ |
| JP2008187178A (ja) * | 2007-01-26 | 2008-08-14 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| US20080284029A1 (en) * | 2007-05-16 | 2008-11-20 | Seong-Goo Kim | Contact structures and semiconductor devices including the same and methods of forming the same |
| JP2008288597A (ja) * | 2007-05-18 | 2008-11-27 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法並びにｄｒａｍの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014123170A1 (ja) * | 2013-02-08 | 2014-08-14 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6133013B2 (ja) | 2017-05-24 |
| KR20120096293A (ko) | 2012-08-30 |
| CN102646679B (zh) | 2016-11-02 |
| TWI567873B (zh) | 2017-01-21 |
| KR101194890B1 (ko) | 2012-10-25 |
| TW201250935A (en) | 2012-12-16 |
| US9196618B2 (en) | 2015-11-24 |
| CN102646679A (zh) | 2012-08-22 |
| US20120211830A1 (en) | 2012-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6133013B2 (ja) | 半導体素子及びその形成方法 | |
| US11778811B2 (en) | Semiconductor memory device and method of fabricating the same | |
| US9287395B2 (en) | Semiconductor device and a bit line and the whole of a bit line contact plug having a vertically uniform profile | |
| US8809162B2 (en) | Method for manufacturing a semiconductor device comprising a guard ring between a cell region and a peripheral region | |
| US9613967B1 (en) | Memory device and method of fabricating the same | |
| US9728540B2 (en) | Semiconductor device for reducing coupling capacitance | |
| KR101205053B1 (ko) | 반도체 소자 및 그 형성방법 | |
| KR20120007708A (ko) | 반도체 소자 및 그 형성방법 | |
| US20120112269A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20130049209A1 (en) | Semiconductor device with damascene bit line and method for manufacturing the same | |
| JP2011129566A (ja) | 半導体装置の製造方法 | |
| KR20150137224A (ko) | 에어갭을 구비한 반도체장치 및 그 제조 방법 | |
| TWI708321B (zh) | 半導體結構及其製造方法 | |
| WO2014123170A1 (ja) | 半導体装置及びその製造方法 | |
| TWI841912B (zh) | 半導體記憶體裝置 | |
| TW201220475A (en) | Memory device and method of fabricating the same | |
| US11665879B2 (en) | Method of manufacturing dynamic random-access memory | |
| JP2016009801A (ja) | 半導体装置の製造方法 | |
| KR101161750B1 (ko) | 반도체장치 제조 방법 | |
| KR20140019705A (ko) | 반도체 소자 및 그 제조 방법 | |
| WO2014069213A1 (ja) | 半導体装置およびその製造方法 | |
| US8445957B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR20210057249A (ko) | 반도체 소자 및 그의 제조 방법 | |
| US11664435B2 (en) | Dynamic random access memory and method of fabricating the same | |
| TWI854190B (zh) | 具有虛設閘極結構的半導體裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150428 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150430 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150727 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20151006 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160208 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20160216 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20160311 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170419 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6133013 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |