CN107993976B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN107993976B
CN107993976B CN201711281228.2A CN201711281228A CN107993976B CN 107993976 B CN107993976 B CN 107993976B CN 201711281228 A CN201711281228 A CN 201711281228A CN 107993976 B CN107993976 B CN 107993976B
Authority
CN
China
Prior art keywords
region
trench
semiconductor device
insulating layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711281228.2A
Other languages
English (en)
Other versions
CN107993976A (zh
Inventor
北村阳介
大石周
黄晓橹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huaian Xide Industrial Design Co ltd
Original Assignee
Huaian Imaging Device Manufacturer Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huaian Imaging Device Manufacturer Corp filed Critical Huaian Imaging Device Manufacturer Corp
Priority to CN201711281228.2A priority Critical patent/CN107993976B/zh
Publication of CN107993976A publication Critical patent/CN107993976A/zh
Priority to US16/003,501 priority patent/US20190181032A1/en
Application granted granted Critical
Publication of CN107993976B publication Critical patent/CN107993976B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors

Abstract

本公开涉及一种半导体装置及其制造方法。该半导体装置包括衬底，衬底包括沟槽结构部件以及由沟槽结构部件分隔开的有源区，其中，沟槽结构部件具有沟槽以及位于沟槽中的第一区域和第二区域，第二区域至少包围第一区域的底面和侧面，并且第一区域由导电材料形成，第二区域由绝缘材料形成。

Description

半导体装置及其制造方法
技术领域
本公开涉及半导体领域，具体来说，涉及半导体装置及其制造方法。
背景技术
随着半导体技术的飞速发展，为了达到更快的运算速度、更大的数据存储量以及更多的功能，集成电路朝着更高的元件密度的方向发展。因此，将各个器件和/或元件集成到有限的空间中也越来越具有挑战性，尤其是如何灵活地设计集成电路和优化集成工艺。
隔离区是设置在两个相邻的半导体器件之间的部件，用于隔离不需要的漏电流。沟槽隔离是隔离区的一种常见的具体实现形式，能够极大的缩小隔离面积，从而降低整体芯片成本。其制造方法通常包括沟槽蚀刻、绝缘材质填充和绝缘材质平坦化。通过在两个相邻的半导体器件之间设置的沟槽中填充绝缘材质，可以实现相邻的半导体器件之间的电隔离。
发明内容
本公开的一个目的是提供一种新颖的半导体装置及其制造方法，特别地，涉及借助沟槽隔离结构来提升集成电路设计的灵活性。
根据本公开的第一方面，提供了一种半导体装置，该半导体装置包括衬底，衬底包括沟槽结构部件以及由沟槽结构部件分隔开的有源区，其中，沟槽结构部件具有沟槽以及位于沟槽中的第一区域和第二区域，第二区域至少包围第一区域的底面和侧面，并且第一区域由导电材料形成，第二区域由绝缘材料形成。
根据本公开的第二方面，提供了一种制造半导体装置的方法，该方法包括：提供衬底，该衬底包括沟槽以及由沟槽分隔开的有源区；在衬底之上形成第一绝缘层，第一绝缘层覆盖沟槽的表面和有源区；以及在第一绝缘层上形成第一区域，第一区域位于沟槽中并且由导电材料形成。
根据本公开的第三方面，提供了一种制造半导体装置的方法，该方法包括：提供衬底，衬底包括沟槽以及由沟槽分隔开的有源区；填充沟槽，形成第一绝缘层；在衬底上形成氧化层，氧化层覆盖有源区和第一绝缘层；形成穿过氧化层和第一绝缘层的一部分的开口；在氧化层上形成导电层，导电层覆盖氧化层并填充开口；以及对导电层在开口中的部分进行蚀刻以在开口中的第一绝缘层上形成第一区域。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1是示出根据本公开一个实施例的半导体装置的示意性截面图。
图2是示出根据本公开一个实施例的半导体装置的制造方法的流程图。
图3A至3G是示出与图2所示的方法的部分步骤对应的半导体装置的示意性截面图。
图4A至4D是示出与图2所示的方法的部分步骤对应的半导体装置的示意性截面图。
图5是示出根据本公开另一个实施例的半导体装置的示意性截面图。
图6是示出根据本公开另一个实施例的半导体装置的制造方法的流程图。
图7A至7F是示出与图6所示的方法的部分步骤对应的半导体装置的示意性截面图。
图8是示出根据本公开一个实施例的半导体装置的一部分的示意性俯视图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
在本说明书中，“半导体装置”是指其部分或整体能够通过利用半导体元件的半导体特性而工作的所有装置，例如，半导体装置可以是图像传感器、存储器或逻辑电路中的一个或多个。
本申请的发明人认识到，传统的半导体装置上的布线不够灵活，所占用的空间也较大。
因此，本领域存在对新的布线技术的需求，从而提升集成电路设计的灵活性和/或减小芯片的尺寸。
图1是示出根据本公开一个实施例的半导体装置的示意性截面图。
如图1所示，半导体装置100包括衬底101。衬底101的材料的示例可以包括但不限于一元半导体材料(诸如，硅或锗等)、化合物半导体材料(诸如碳化硅、硅锗、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)或其组合。在另一些实施方式中，衬底也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。衬底中可以形成有其它的半导体装置构件，例如，在早期处理步骤中形成的其它构件。
如图1所示，衬底101可以包括沟槽结构部件110以及由沟槽结构部件110分隔开的有源区130。
有源区130可以被配置为形成有源器件(未例示)。例如，在一些实施例中，在有源区130中，可以形成有诸如MOS晶体管等半导体器件。各个有源器件之间可以通过沟槽结构部件110实现隔离。尽管在图中仅示出一个沟槽结构部件110及相应的由沟槽结构部件110分隔开的有源区130以便简化描述，但本领域技术人员将容易理解，可以根据实际应用需要在衬底101中形成任意数量的沟槽结构部件110和相应的有源区130，而不背离本公开的范围。
如图1所示，沟槽结构部件110可以包括沟槽120。例如，在一些实施例中，沟槽120可以是通过浅沟槽隔离(STI，Shallow trench isolation)工艺中的沟槽蚀刻步骤形成的。尽管图中例示的沟槽120被设置为与衬底101的表面基本垂直，但本领域的技术人员应当理解，沟槽120的倾斜角的取值不限于此。
沟槽结构部件110还包括形成在沟槽120中的第一区域104和第二区域108。应理解，尽管在图1中沟槽结构部件110的各个部分被示出为厚度均匀的，然而并不限于此。
第二区域108可至少包围第一区域104的底面和侧面。在一些实施例中，如图1所示，第二区域108可以包围第一区域104的整体。例如，第二区域108可以由第一绝缘层102和第二绝缘层106组成。或者，在一些实施例中，第二区域108可以仅包围第一区域104的一部分。例如，第二区域108可以仅包围第一区域104的底面和侧面，而不覆盖第一区域104的顶面(可参见图3E)。在这种情况下，第二区域108可以例如由第一绝缘层102组成，而第一区域104的顶面可以与衬底101的顶面齐平或低于衬底101的顶面。可以理解的是，第一区域104的截面形状不限于图示的矩形，而是可以根据需要或根据工艺具有各种形状，只要其与有源区130能够被绝缘层隔离开即可。
第一区域104可以由导电材料形成，第二区域108可以由绝缘材料形成。形成第一区域104的材料可以是典型的多晶硅材料，例如但不限于，掺硼多晶硅。形成第二区域108的材料可以是典型的氧化物绝缘材料，例如但不限于氧化铪、氧化镧、氧化锆等。
由于形成在沟槽120中的第二区域108是绝缘的，因此沟槽120依然能够实现对有源区130的电隔离。此外，由于被第二区域108包围的第一区域104是由导电材料形成的，因此，第一区域104可以充当布线。具体来说，沟槽结构部件110可以同时承担隔离和布线两项功能。因此，通过采用本实施例中描述的布线方式，可以有效地提高集成电路的灵活设计，并且有可能进一步减小芯片尺寸。
图2是示出根据本公开一个实施例的半导体装置的制造方法的流程图。图3A-图3G与图4A-图4D分别是示出与图2所示的方法的部分步骤对应的半导体装置的示意性截面图。下面将结合图2和图3A-图3G与图4A-图4D进行说明。
在步骤202，提供衬底(例如，图3A的衬底101)。
在步骤204，可以在衬底101中形成沟槽120(见图3B)。
在一个实施例中，沟槽120是通过蚀刻衬底101而形成的。可以采用本领域已知的任何合适的蚀刻方法来完成，包括但不限于利用图案化的掩模(例如，光致抗蚀剂或者硬掩模)。在这里可使用任何已知的适合的蚀刻工艺，诸如湿法蚀刻、干法蚀刻(如等离子体蚀刻等)。形成的沟槽120将衬底101上的各个有源区130分隔开。
在步骤206，可以在沟槽120中形成第一绝缘层102(见图3C)。
如图3C所示，第一绝缘层102包括形成在有源区130之上的部分以及形成在沟槽120的内表面上的部分。在一个实施例中，第一绝缘层102包括诸如氧化物的绝缘材料。第一绝缘层102可以通过化学气相沉积(CVD)、炉管热氧化工艺或其他适合的技术形成。
之后，可以在第一绝缘层102上形成位于沟槽120中的导电的第一区域。根据一个实施例，可以通过步骤208和210来形成第一区域。下面给出更具体的示例性描述。
在步骤208，在第一绝缘层102之上形成第一导电层124。
第一导电层124可以覆盖第一绝缘层102。作为一个示例，如图3D所示，第一导电层124可以包括形成在有源区130之上的部分以及形成在沟槽120内表面之上的部分。可选地，第一导电层124可以保形地形成在沟槽120之上。在一个实施例中，第一导电层124包括例如多晶硅(诸如高掺杂的多晶硅)的导电材料。第一区域104可以通过化学气相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)工艺或其他适合的技术形成。
在步骤210，通过处理第一导电层124，产生第一区域104。第一区域104可以充当布线的作用。可以理解的是，第一区域104的形成不限于上述的方式，本领域技术人员可以采用其它方式来在沟槽120中的第一绝缘层102上形成第一区域104。并且，虽然在图3E中示出第一区域104仅填充了沟槽的一部分，但第一区域104也可以填充整个沟槽。
在本实施例中，第一区域104可以通过两个子步骤形成。首先，在沟槽120内的第一导电层124上形成图案化的掩模(例如，光致抗蚀剂或者硬掩模)(未图示)。接着，对第一导电层124进行选择性蚀刻。在一个实施例中，经过蚀刻后，仅有第一导电层124的在沟槽120底部附近的部分得以保留，并形成第一区域104，如图3E所示。在另一个实施例中，蚀刻处理仅去除第一导电层124的在沟槽120以外的部分，并且第一导电层124的剩余部分(位于沟槽120的底壁和侧壁上的部分)形成了第一区域104(未示出)。
在形成第一区域104后，填充有第一绝缘层102和导电的第一区域104的沟槽120就形成了沟槽结构部件110，其可以同时承担隔离和布线两项功能，提高了半导体装置的设计灵活性。
在一些实施例中，可选地，在形成第一区域104后可以进行步骤212，形成第二绝缘层106，如图3F所示。在这种情况下，第二绝缘层106可以包括覆盖第一区域104的一部分和覆盖第一绝缘层102的一部分。
在一些实施例中，可选地，可以去除第一绝缘层102以及第二绝缘层106在沟槽120以外的部分，如图3G所示。例如，在一个实施例中，去除可以通过化学机械抛光(CMP)工艺来实现，并随后形成平滑平坦化的表面。照此方式，第一绝缘层102以及第二绝缘层106的剩余部分在沟槽120内形成包围第一区域104的第二区域108。
在一些实施例中，可选地，可以在形成第一区域104之后进行步骤214，形成接触件116。接触件116用于将第一区域104与其他导电部件或导电材料连接起来。例如，在一些实施例中，接触件116可以将第一区域与需要连接到布线(例如，地线)的元件(例如，焊盘)连接起来。需要理解的是，可以在得到如图3E所示的结构后形成接触件116，也可以在得到如图3G所示的结构之后再形成接触件116。下面以基于图3G所示的结构形成接触件为例来进行示意性说明。
在一些实施例中，接触件116可以通过以下若干个子步骤形成。
首先，如图4A所示，在衬底101上形成介质层112。在一些实施例中，介质层112可以为多层。例如，在一些实施例中，介质层112可以为多层绝缘材料。在一个实施例中，可选地，可通过化学机械抛光(CMP)工艺对介质层112的各个层进行平坦化以形成平滑平坦化的表面。如图4A所示，在一个实施例中，介质层112可以包括覆盖衬底101的第一部分和覆盖经填充的沟槽的第二部分。
之后，如图4B所示，在介质层112的覆盖经填充的沟槽的第二部分的上表面制成向下到达在第一区域104的上表面的开口114。例如，在一些实施例中，开口114可以采用本领域已知的任何合适的蚀刻工艺来完成，包括但不限于湿法蚀刻、干法蚀刻(如等离子体蚀刻)等。
之后，如图4C所示，在114中形成向下到达第一区域104的上表面的贯通的接触件116。在一些实施例中，接触件116可以由导电材料形成。形成接触件116的材料可以是典型的金属材料，例如但不限于钨。
此外，如图4D所示，可以在介质层112上形成金属互连层118。
图5示出了根据本公开另一个实施例的半导体装置的示意性截面图。为了简化描述，以下在描述根据本发明的各实施例中，仅针对各实施例之间的不同之处进行详细描述，而省略对相同或相似的部分的重复说明。
如图5所示，半导体装置500包括衬底501、沟槽结构部件510(例如，至少包括第一区域504和第二区域508)、由沟槽结构部件510分隔开的有源区530、氧化层512以及栅极结构518。其中，衬底501、沟槽结构部件510以及有源区530与图1所示的半导体装置100的相应部件类似，因此这里省略对其说明。
半导体装置500还包括形成在衬底501上的氧化层512。例如，在一些实施例中，氧化层512形成在包括于衬底501的有源区530上。形成氧化层512的材料可以是典型的氧化物材料，例如但不限于氧化铪、氧化镧、氧化锆等。在一些实施例中，氧化层512可以为多层。在一个实施例中，可选地，可通过化学机械抛光(CMP)工艺对氧化层512的各个层进行平坦化以形成平滑平坦化的表面。
半导体装置500还包括形成在氧化层512之上的栅极结构518。在一些实施例中，栅极结构518可以由导电材料形成。形成栅极结构518的材料可以是典型的多晶硅材料，例如但不限于，掺硼多晶硅。
图6是示出根据本公开一个实施例的半导体装置的制造方法的流程图。图7A至7F是示出与图6所示的方法的部分步骤对应的半导体装置的示意性截面图。下面将结合图6和图7A-7F进行说明。
为了简化描述，以下在描述根据本发明的各实施例中，仅针对各实施例之间的不同之处进行详细描述，而省略对相同或相似的部分的重复说明。
如图6所示，制造方法600中包括的提供衬底602、形成沟槽604以及形成接触件620的步骤与图2所示的制造方法200中的相应步骤类似，因此这里省略对其说明。
在形成沟槽之后，在步骤606中，在沟槽520之中形成第一绝缘层502。第一绝缘层502填充了沟槽520，如图7A所示。可选地，可通过化学机械抛光(CMP)工艺来形成平坦化的表面。
在步骤608中，在衬底602上形成氧化层512。如图7B所示，氧化层512覆盖有源区530和第一绝缘层502。可选地，可通过化学机械抛光(CMP)工艺对氧化层512进行平坦化以形成平滑平坦化的表面。在一些实施例中，氧化层512由诸如氧化物等形成。氧化层512可以通过化学气相沉积(CVD)、热氧化工艺或其他适合的技术形成。
在步骤610中，在氧化层512的覆盖第一绝缘层502的部分的上表面处，制成向下到达第一绝缘层502中的预定位置处的开口514，如图7C所示。例如，在一些实施例中，开口514可以采用本领域已知的任何合适的蚀刻工艺来完成，包括但不限于湿法蚀刻、干法蚀刻(如等离子体蚀刻)等。
在步骤612中，在衬底602上形成导电层516。如图7D所示，导电层516至少包括填充开口514的部分和覆盖有源区530的部分。
之后，对导电层516进行选择性蚀刻。
在步骤614中，通过蚀刻导电层516来形成第一区域504。
在一个实施例中，经过蚀刻后，位于开口514中的导电层516被部分或全部保留。例如，导电层516可以仅保留位于沟槽520的底部附近的一部分。该保留的部分形成第一区域504，如图7E所示。可以理解的是，尽管未示出，位于开口514中的导电层516也可以被全部保留。
在步骤616中，通过蚀刻导电层516来形成栅极结构518。
在一个实施例中，在步骤616中，对导电层516的在沟槽520以外的部分以及氧化层512进行选择性蚀刻处理。因此，导电层516的在沟槽520以外的剩余部分形成了栅极结构518，如图7E所示。
值得注意的是，步骤614和步骤616的划分仅仅是说明性的，以便于描述。在实际操作中，两个步骤可以任意组合，甚至合成单个步骤。此外，两个步骤的执行顺序不受描述顺序的限制，并且可以在时间上至少部分重叠地执行。通过利用相同的导电层来形成有源区的栅极结构和沟槽中的导电区域，可以简化工艺。
此外，可选地，在一个实施例中，如果开口514中的导电层516仅保留了一部分，那么在形成了第一区域504之后，可以填充开口514，形成第二绝缘层506。第二绝缘层506与第一绝缘层502形成包围第一区域504的第二区域508，如图7F所示。
图8是示出根据本公开一个实施例的半导体装置的一部分的示意性俯视图。在一个实施例中，该半导体装置可以是静态随机存取存储器(SRAM)。但这仅仅是示例，本发明不限于此，该半导体装置可以是任何半导体装置，例如图像传感器、逻辑电路等等。
图8示出了沟槽结构部件810以及由沟槽结构部件810分隔开的有源区830。有源区830可包括栅极结构806及其连接焊盘808。其中，连接焊盘808可根据需要而连接到各种导电部件。在这个例子中，假定连接焊盘808接地。此外，沟槽结构部件810中还包括可充当布线的第一区域804。在图8中，第一区域804的边界用虚线表示，以表明其可能位于沟槽内部因而无法从俯视图中直接看到(例如图1所示的情况)。
第一区域804可以经由如图4D所述的接触件和金属互连层而连接至连接焊盘804。在这个例子中，第一区域804可通过接触件而接地。当然，第一区域804可以根据需要而连接至外部其他导电材料。因此，第一区域804可以充当导线，从而节省了芯片上布线的空间开销，并且增加了芯片设计的灵活性。
根据本公开的一个方面，提供一种半导体装置，其包括：衬底，所述衬底包括沟槽结构部件以及由所述沟槽结构部件分隔开的有源区，其中，所述沟槽结构部件具有沟槽以及位于所述沟槽中的第一区域和第二区域，所述第二区域至少包围所述第一区域的底面和侧面，并且所述第一区域由导电材料形成，所述第二区域由绝缘材料形成。
根据一个实施例，所述第二区域包围所述第一区域的整体。
根据一个实施例，所述第一区域由多晶硅材料形成。
根据一个实施例，所述沟槽结构部件还包括形成在所述第一区域上的导电的接触件。
根据一个实施例，所述第一区域被设定成接地。
根据一个实施例，所述有源区设置有晶体管。
根据一个实施例，所述沟槽通过浅沟槽隔离方法形成。
根据一个实施例，所述半导体装置为图像传感器、存储器或逻辑电路中的一个或多个。
根据本公开的另一个方面，提供一种制造半导体装置的方法，包括：提供衬底，所述衬底包括沟槽以及由所述沟槽分隔开的有源区；在所述衬底之上形成第一绝缘层，所述第一绝缘层覆盖所述沟槽的表面和所述有源区；以及在所述第一绝缘层上形成第一区域，所述第一区域位于所述沟槽中并且由导电材料形成。
根据一个实施例，所述方法还包括：填充所述沟槽以形成第二绝缘层，所述第二绝缘层覆盖所述第一区域和所述第一绝缘层。
根据一个实施例，所述方法还包括：去除所述第一绝缘层以及所述第二绝缘层在所述沟槽外的部分，在所述沟槽内形成包围所述第一区域的第二区域，其中所述第二区域包括所述第一绝缘层以及所述第二绝缘层的剩余部分。
根据一个实施例，在所述第一绝缘层上形成第一区域包括：在所述第一绝缘层之上形成第一导电层，以及去除所述第一导电层的一部分以形成所述第一区域。
根据一个实施例，所述第一区域由多晶硅材料形成。
根据一个实施例，所述方法还包括：在所述第一区域上形成导电的接触件。
根据一个实施例，所述第一区域被设定成接地。
根据本公开的再一个方面，提供一种制造半导体装置的方法，包括：提供衬底，所述衬底包括沟槽以及由所述沟槽分隔开的有源区；填充所述沟槽，形成第一绝缘层；在所述衬底上形成氧化层，所述氧化层覆盖所述有源区和所述第一绝缘层；形成穿过所述氧化层和所述第一绝缘层的一部分的开口；在所述氧化层上形成导电层，所述导电层覆盖所述氧化层并填充所述开口；以及对所述导电层在所述开口中的部分进行蚀刻以在所述开口中的第一绝缘层上形成第一区域。
根据一个实施例，所述方法还包括：对所述导电层的在所述氧化层上的部分进行蚀刻以形成栅极结构。
根据一个实施例，所述方法还包括：填充所述开口，以形成第二绝缘层，其中所述第二绝缘层覆盖所述第一区域，并与所述第一绝缘层形成包围所述第一区域的第二区域。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
上述描述可以指示被“连接”或“耦合”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦合”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦合”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
另外，仅仅为了参考的目的，还可以在下面描述中使用某种术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。

Claims (13)

1.一种半导体装置，其特征在于，包括：
衬底，所述衬底包括沟槽结构部件以及由所述沟槽结构部件分隔开的有源区，
其中，所述沟槽结构部件具有沟槽以及位于所述沟槽中的第一区域和第二区域，所述第二区域至少包围所述第一区域的底面和侧面，
所述第一区域由导电材料形成，所述第二区域由绝缘材料形成，并且
所述有源区具有由所述导电材料制成的栅极结构。
2.根据权利要求1所述的半导体装置，其特征在于：
所述第二区域包围所述第一区域的整体。
3.根据权利要求1所述的半导体装置，其特征在于：
所述第一区域由多晶硅材料形成。
4.根据权利要求1所述的半导体装置，其特征在于：
所述沟槽结构部件还包括形成在所述第一区域上的接触件。
5.根据权利要求1所述的半导体装置，其特征在于：
所述第一区域被设定成接地。
6.根据权利要求1所述的半导体装置，其特征在于：
所述有源区设置有晶体管。
7.根据权利要求1-6中任一项所述的半导体装置，其特征在于：
所述沟槽通过浅沟槽隔离方法形成。
8.根据权利要求7所述的半导体装置，其特征在于：
所述半导体装置为图像传感器、存储器或逻辑电路中的一个或多个。
9.一种制造半导体装置的方法，其特征在于，包括：
提供衬底，所述衬底包括沟槽以及由所述沟槽分隔开的有源区；
填充所述沟槽，形成第一绝缘层；
在所述衬底上形成氧化层，所述氧化层覆盖所述有源区和所述第一绝缘层；
形成穿过所述氧化层和所述第一绝缘层的一部分的开口；
在所述氧化层上形成导电层，所述导电层覆盖所述氧化层并填充所述开口；
对所述导电层在所述开口中的部分进行蚀刻以在所述开口中的第一绝缘层上形成第一区域；以及
对所述导电层的在所述氧化层上的部分进行蚀刻以形成栅极结构。
10.根据权利要求9所述的方法，其特征在于，所述方法还包括：
填充所述开口，以形成第二绝缘层，其中所述第二绝缘层覆盖所述第一区域，并与所述第一绝缘层形成包围所述第一区域的第二区域。
11.根据权利要求9所述的方法，其特征在于：
所述第一区域由多晶硅材料形成。
12.根据权利要求9所述的方法，其特征在于，所述方法还包括：
在所述第一区域上形成接触件。
13.根据权利要求9所述的方法，其特征在于：
所述第一区域被设定成接地。
CN201711281228.2A 2017-12-07 2017-12-07 半导体装置及其制造方法 Active CN107993976B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201711281228.2A CN107993976B (zh) 2017-12-07 2017-12-07 半导体装置及其制造方法
US16/003,501 US20190181032A1 (en) 2017-12-07 2018-06-08 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711281228.2A CN107993976B (zh) 2017-12-07 2017-12-07 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN107993976A CN107993976A (zh) 2018-05-04
CN107993976B true CN107993976B (zh) 2020-07-14

Family

ID=62036365

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711281228.2A Active CN107993976B (zh) 2017-12-07 2017-12-07 半导体装置及其制造方法

Country Status (2)

Country Link
US (1) US20190181032A1 (zh)
CN (1) CN107993976B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1617321A (zh) * 2003-11-10 2005-05-18 恩益禧电子股份有限公司 半导体器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6696349B2 (en) * 2001-11-13 2004-02-24 Infineon Technologies Richmond Lp STI leakage reduction
EP1569273A3 (fr) * 2003-07-30 2005-09-14 St Microelectronics S.A. Lignes conductrices enterrées dans des zones d'isolement
US7034352B2 (en) * 2004-02-11 2006-04-25 Infineon Technologies Ag DRAM with very shallow trench isolation
US7514323B2 (en) * 2005-11-28 2009-04-07 International Business Machines Corporation Vertical SOI trench SONOS cell
KR101194890B1 (ko) * 2011-02-22 2012-10-25 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1617321A (zh) * 2003-11-10 2005-05-18 恩益禧电子股份有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
US20190181032A1 (en) 2019-06-13
CN107993976A (zh) 2018-05-04

Similar Documents

Publication Publication Date Title
CN102820280B (zh) 用于集成电路的非分层式金属层
US10658293B2 (en) Semiconductor device having a multilayer wiring structure
TWI671852B (zh) 用於共用基板的電路的隔離結構
CN107564909B (zh) 用于垂直传输场效应晶体管的互连
CN104752378A (zh) 半导体器件及其制造方法
CN112567514B (zh) 存储器结构及其形成方法
JP4432470B2 (ja) 半導体装置
US9018754B2 (en) Heat dissipative electrical isolation/insulation structure for semiconductor devices and method of making
US6930341B2 (en) Integrated circuits including insulating spacers that extend beneath a conductive line
CN107993976B (zh) 半导体装置及其制造方法
CN107919342B (zh) 形成再分布焊盘的方法、半导体器件及电子装置
US8217455B2 (en) Semiconductor-on-insulator device structures with a body-to-substrate connection for enhanced electrostatic discharge protection, and design structures for such semiconductor-on-insulator device structures
WO2018126256A2 (en) Conductive structure
CN109216268B (zh) 制造半导体装置的方法
US7709926B2 (en) Device structures for active devices fabricated using a semiconductor-on-insulator substrate and design structures for a radiofrequency integrated circuit
CN108346618B (zh) 半导体器件及其制作方法、电子装置
CN105374669A (zh) 一种半导体器件及其制造方法、电子装置
US7790564B2 (en) Methods for fabricating active devices on a semiconductor-on-insulator substrate utilizing multiple depth shallow trench isolations
CN114613744A (zh) 具有含锰导电栓塞的半导体元件结构及其制备方法
CN115249688A (zh) 半导体元件及其制备方法
CN109285822B (zh) 一种焊盘、半导体器件及其制作方法、电子装置
CN117529101B (zh) 半导体结构及其制作方法
CN105097688A (zh) 一种半导体器件及其制造方法、电子装置
CN103579087B (zh) 一种三维集成电路结构的制作方法和三维集成电路结构
CN109727865B (zh) 一种半导体器件及其制作方法、电子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20221226

Address after: 223001 Room 318, Building 6, east of Zhenda Steel Pipe Company, south of Qianjiang Road, Huaiyin District, Huai'an City, Jiangsu Province

Patentee after: Huaian Xide Industrial Design Co.,Ltd.

Address before: 223300 no.599, East Changjiang Road, Huaiyin District, Huai'an City, Jiangsu Province

Patentee before: HUAIAN IMAGING DEVICE MANUFACTURER Corp.