KR20010063496A - 세리아계 슬러리를 이용한 연마공정으로 캐패시터 플러그간의 연결을 방지할 수 있는 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 플러그 형성을 위한 식각과정에서 단차 발생 부위에 전도막이 잔류하여 이웃하는 플러그가 연결되는 것을 효과적으로 방지할 수 있는 반도체 소자의 플러그 형성 방법에 관한 것으로, 그 상부 및 측벽이 각각 마스크 질화막 및 질화막 스페이서로 덮인 비트라인 등의 전도막 패턴 형성이 완료된 반도체 기판 상에 층간절연 산화막을 형성하고, 콘택 플러그 형성 영역의 층간절연 산화막 제거를 위한 식각 공정을 실시하여 이웃하는 상기 전도막 패턴 사이의 콘택 영역을 노출시키고, 수소이온농도(pH)가 5 내지 8로 유지되는 세리아 계열의 슬러리를 이용하여 전도막 패턴 상부의 마스크 질화막이 노출될 때까지 연마 공정을 실시하여 층간절연 산화막을 제거함으로써 층간절연 산화막과 마스크 질화막 사이에 발생된 단차를 제거하고, 확산방지막 및 플러그용 금속막을 형성하고 금속막용 슬러리를 이용한 연마 공정을 실시하여 각각이 분리된 플러그를 형성하는데 특징이 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 단차에 의해 이웃하는 플러그가 연결되는 것을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
종래 하부전극용 자기정렬콘택 플러그 형성 방법은, 비트라인 형성이 완료된 반도체 기판 상에 층간절연막을 증착하고 평탄화한 다음 콘택 영역을 정의하는 마스크를 이용하여 자기정렬콘택 식각을 진행하는 과정으로 이루어지는데, 이러한 방법은 소자의 집적도가 증가함에 따라 마스크 공정에서 중첩(overlay) 및 정렬(align) 마진 부족, 그리고 식각 공정에서의 식각 경사각으로 인해 소자에서 필요한 콘택 면적을 충분히 확보할 수 없는 문제점 있다.
충분한 콘택 면적 확보를 위한 종래의 플러그 형성 방법을 도1a 내지 도1e 그리고 도2를 참조하여 설명한다. 도1a 내지 도1e에서 (A) 및 (B)는 각각 도2의 A-A', B-B' 부분과 대응하는 것으로서 (A)는 비트라인과 평행한 방향, (B)는 비트라인과 수직한 방향을 나타낸다.
먼저 도1a의 (A) 및 (B) 그리고 도2에 도시한 바와 같이, 반도체 기판(10) 상부에 비트라인(11)을 형성하고, 비트라인(11) 상부 및 측벽에 마스크 질화막(12) 및 질화막 스페이서(13)를 각각 형성하고, 전체 구조를 덮는 층간절연 산화막(14)을 형성한 다음 열처리를 실시한 다음, 비트라인과 수직한 패턴으로 형성되어 콘택 영역을 오픈시키는 마스크(M)를 형성한다.
이어서 도1b의 (A) 및 (B)에 도시한 바와 같이, 상기 마스크(M)로 덮이지 않은 플러그 형성 영역의 층간절연 산화막(14)을 식각으로 제거하여 비트라인(11)을 덮고 있는 마스크 질화막(12) 및 질화막 스페이서(13)를 노출시키고 이웃하는 비트라인 사이에 그 하부층을 노출시킨다. 이러한 식각 공정에 의해 마스크(M)로 덮여 제거되지 않은 층간절연 산화막(14)과 마스크 질화막(12) 사이에 국부적인 단차(d)가 발생한다.
다음으로 도1c의 (A) 및 (B)에 도시한 바와 같이, 마스크(M)를 제거하고 전체 구조 상에 확산방지막(15) 및 플러그용 금속막(16)을 증착한다.
이어서 도1d의 (A) 및 (B)에 도시한 바와 같이, 비트라인(11) 상의 마스크 질화막(12)이 노출될 때까지 플러그용 금속막(16) 및 확산방지막(15)을 화학적기계적연마(chemical mechanical polishing, 이하 CMP라 함) 또는 전면식각한다. 이때, 전술한 층간절연 산화막(14) 식각 후 층간절연 산화막(14)과 마스크 질화막(12)의 국부적인 단차(d)가 발생한 부분에 플러그용 금속막(16) 및 확산방지막(15)이 완전히 제거되지 않고 잔류하여 이웃하는 플러그의 완전한 분리가 이루어지지 않는 문제점이 있다.
상기 국부적인 단차(d) 부분에 플러그용 금속막(16) 및 확산방지막(15)이 완전하게 제거되더라도, 이후 캐패시터 하부전극 형성을 위한 과정에서 하부전극용 전도막이 국부적인 단차(d) 발생 부분에 잔류하게 된다. 즉, 도1e의 (A) 및 (B)에 도시한 바와 같이 콘택 영역의 플러그용 금속막(16) 상에 산화방지금속막(17) 패턴을 형성하고 전체 구조 상에 하부전극용 전도막(18)을 증착하고 선택적으로 식각하여 하부전극 패턴을 형성할 때에도 상기 국부적인 단차(d) 부분에 하부전극용 전도막(18)이 완전히 제거되지 않고 남아 소자의 불량(fail)을 유도하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 플러그 영역 정의를 위한 층간절연 산화막(14) 식각 공정 후, 실리카(silica) 계열의 슬러리(slurry)를 이용하여 층간절연 산화막(14)을 연마하는 공정을 추가로 진행함으로써 국부적인 단차(d)의 발생을 방지하는 방법을 이용할 수도 있다. 그러나, 비트라인(11)을 덮고 있는 마스크 질화막(12)은 산화막에 비해 1/3 정도의 느린 연마 속도를 갖기 때문에, 공정 마진 확보를 위해 50 % 정도 과도연마를 실시하는 경우 마스크 질화막(12)의 과도한 손실을 유도하여 비트라인과 캐패시터 간의 누설전류를 증가시키는 원인이 된다.
또한, 플러그용 금속막(16) 및 확산방지막(15)을 연마한 후, 국부적인 단차(d) 발생 부분에 잔류하는 확산방지막(15) 및 플러그용 금속막(16)을 제거하기 위한 화학적 평탄화(chemically enhanced planarization) 공정을 추가적으로 실시할 수도 있으나, 이는 일시적으로 잔류물을 제거하는 방법일 뿐 이후 하부전극 형성을 위한 전도막 식각 후에도 상기 단차(d) 발생 부분에 또 다시 전도막이 잔류하는 문제가 되풀이하여 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명은 플러그 형성을 위한 식각과정에서 단차 발생 부위에 전도막이 잔류하여 이웃하는 플러그가 연결되는 것을 효과적으로 방지할 수 있는 반도체 소자의 플러그 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 종래 기술에 따른 반도체 소자의 플러그 형성 공정 단면도,
도2는 종래 기술 및 본 발명에 따른 콘택 마스크 형성을 도시한 공정 평면도,
도3a 내지 도3g는 본 발명의 일실시예에 따른 반도체 소자의 금속 플러그 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
11: 비트라인 12: 마스크 질화막
13: 질화막 스페이서 14: 층간절연 산화막
15: 확산방지막 16: 플러그용 금속막
PR: 포토레지스트
상기와 같은 목적을 달성하기 위한 본 발명은 그 상부 및 측벽이 각각 질화막 및 절연막 스페이서로 덮인 전도막 패턴 형성이 완료된 반도체 기판 상부에 층간절연 산화막을 형성하는 제1 단계; 콘택 플러그 형성 영역의 상기 층간절연 산화막을 선택적으로 제거하여 상기 이웃하는 전도막 패턴 사이의 콘택 영역을 노출시키는 제2 단계; 상기 전도막 패턴 상부의 질화막이 노출될 때까지 세리아 계열의 슬러리를 이용한 CMP 공정을 실시하여 상기 층간절연 산화막을 제거하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 플러그용 전도막을 증착하는 제4 단계; 및 상기 전도막 패턴 상부의 질화막이 노출될 때까지 상기 플러그용 전도막을 연마하여 콘택 플러그를 형성하는 제5 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
수소이온농도(pH)가 8 내지 11로 유지되는 실리카(silica) 계열의 슬러리를 이용하여 연마를 진행할 경우 질화막의 연마 속도는 산화막 연마속도의 1/3 정도 느린 연마속도를 가지는 반면, 수소이온농도(pH)가 5 내지 8로 유지되는 세리아(ceria) 계열의 슬러리를 이용하여 연마할 경우 질화막의 연마 속도는 산화막 연마속도의 1/50 정도 느린 연마속도를 가진다. 본 발명은 이러한 특성을 이용하여 비트라인 상부의 질화막을 덮고 있는 층간절연 산화막을 세리아 계열의 슬러리를 이용한 연마로 제거함으로써 상기 질화막과 층간절연 산화막 간의 단차를 제거한 후, 플러그 형성 공정을 진행한다.
즉, 본 발명은 그 상부 및 측벽이 각각 마스크 질화막 및 질화막 스페이서로 덮인 비트라인 등의 전도막 패턴 형성이 완료된 반도체 기판 상에 층간절연 산화막을 형성하고, 콘택 플러그 형성 영역의 층간절연 산화막 제거를 위한 식각 공정을 실시하여 이웃하는 상기 전도막 패턴 사이의 콘택 영역을 노출시키고, 수소이온농도(pH)가 5 내지 8로 유지되는 세리아 계열의 슬러리를 이용하여 전도막 패턴 상부의 질화막이 노출될 때까지 CMP 공정을 실시하여 층간절연 산화막을 제거함으로써 층간절연 산화막과 질화막 사이에 발생된 단차를 제거하고, 확산방지막 및 플러그용 금속막을 형성하고 금속막용 슬러리를 이용한 CMP 공정을 실시하여 각각이 분리된 플러그를 형성하는데 특징이 있다.
이하, 첨부된 도면 도2와 도3a 내지 도3g를 참조하여 종래 기술에 따른 플러그 형성 방법의 문제점을 상세하게 설명한다. 도3a 내지 도3g에서 (A) 및 (B)는 각각 도2의 A-A', B-B' 부분과 대응하는 것으로서 (A)는 비트라인과 평행한 방향, (B)는 비트라인과 수직한 방향을 나타낸다.
먼저 도2와 도3a의 (A) 및 (B)에 도시한 바와 같이, 반도체 기판(10) 상부에 비트라인(11)을 형성하고, 비트라인(11) 상부 및 측벽에 마스크 질화막(12) 및 질화막 스페이서(13)를 각각 형성하고, 전체 구조를 덮는 3000 Å 내지 10000 Å 두께의 층간절연 산화막(14)을 형성한 다음 열처리를 실시하고, 비트라인과 50 °내지 130 °각도를 이루는 라인 패턴으로 형상을 가지며 콘택 영역을 오픈시키는 마스크(M)를 형성한다.
상기 마스크 질화막(12)은 500 Å 내지 3000 Å 두께의 실리콘질화막(SixNy) 또는 실리콘산화질화막(SiON)으로 형성하며 증착 방법으로는 LPCVD(low pressure chemical vapor deposition) 또는 PECVD(plasma enhanced chemical vapor deposition)법을 이용한다. 그리고 상기 층간절연 산화막(14)은 BPSG(borophospho silicate glass), PSG(phospho silicate glass), FSG(fluorinated silica glass), TEOS(tetraethyl orthosilicate), SiH4, USG(undoped silicate glass) 또는 APL(advanced planarization layer)로 형성한다. 이중 TEOS와 SiH4각각은 PECVD로 증착하고, USG 및 PSG는 고밀도 플라즈마(high density plasma)를 이용하여 증착한다. 이와 같은 층간절연 산화막 증착 후에는 막의 종류에 따라 선택적으로 300 ℃ 내지 1000 ℃ 온도에서 열처리를 실시하고, 50 ㎚ 내지 500 ㎚ 크기를 갖는 실리카(silica) 계열 산화막 연마용 슬러리의 수소이온농도(pH)를 8 내지 11로 유지하면서 CMP 공정을 실시하여 평탄화시킨다. 한편, 상기 마스크(M)는 포토레지스트로 형성한다.
다음으로 도3b의 (A) 및 (B)에 도시한 바와 같이, CHF3, CF4, NF3, SF4등과 같은 불소계(fluorine)계 가스로 상기 마스크(M)로 덮이지 않은 플러그 형성 영역의 층간절연 산화막(14)을 식각으로 제거하여 비트라인(11)을 덮고 있는 마스크 질화막(12) 및 질화막 스페이서(13)를 노출시키고 이웃하는 비트라인 사이에 그 하부층을 노출시킨다. 이러한 식각 공정에 의해 마스크(M)로 덮여 제거되지 않은 층간절연 산화막(14)과 마스크 질화막(12) 사이에 국부적인 단차(d)가 발생한다.
이어서 도3c의 (A) 및 (B)에 도시한 바와 같이, 상기 마스크(M)를 제거하고 전체 구조 상에 포토레지스트(PR)를 도포한다.
다음으로 도3d의 (A) 및 (B)에 도시한 바와 같이, 100 ㎚ 내지 1000 ㎚ 크기의 세리아 계열 슬러리의 pH를 5 내지 8로 유지하면서 비트라인 상부의 마스크 질화막(12)이 노출될 때까지 CMP 공정을 실시하여 마스크 질화막(12)과 층간절연 산화막(14) 사이의 단차를 제거하고, 포토레지스트(PR)를 제거한다. 전술한 과정에서 포토레지스트(PR) 도포 및 제거 과정은 생략할 수 있다.
이어서 도3e의 (A) 및 (B)에 도시한 바와 같이, 전체 구조 상에 Ti, TiN, TiAlN, TiSiN, TaN, WN, TiSi2등으로 이루어지는 50 Å 내지 1000 Å 두께의 확산방지막(15)을 증착하고, 막의 종류에 따라 선택적으로 500 ℃ 내지 800 ℃ 온도의 N2분위기에서 열처리를 실시한 다음, 확산방지막(15) 상에 W, Al, Cu 등으로 이루어지는 500 Å 내지 5000 Å 두께의 플러그용 금속막(16)을 형성한다.
다음으로 도3f의 (A) 및 (B)에 도시한 바와 같이, 50 ㎚ 내지 500 ㎚ 크기의 실리카, 세리아(ceria) 또는 알루미나(alumina) 계열의 슬러리를 이용하여 H2O2와 같은 산화제로 수소이온농도(pH)를 2 내지 6으로 유지하면서 비트라인(11) 상의 보호 절연막(12)이 노출될 때까지 플러그용 금속막(16) 및 확산방지막(15)을 CMP하여이웃하는 플러그를 분리시킨다.
이어서 도3g의 (A) 및 (B)에 도시한 바와 같이 하부전극의 산화방지 및 접착력 증가를 위하여 콘택 영역의 플러그용 금속막(16) 상에 TiN, TiAlN, TiSiN, TaN 또는 WN으로 이루어지는 50 Å 내지 500 Å 두께의 산화방지금속막(17)을 증착하고 막의 종류에 따라 선택적으로 500 ℃ 내지 800 ℃ 온도의 N2분위기에서 열처리를 실시하고, 산화방지금속막(17) 상에 캐패시터의 하부전극을 이룰 2000 Å 내지 5000 Å 두께의 Pt막 또는 Ru막 등과 같은 전도막(18)을 증착하고 500 ℃ 내지 800 ℃ 온도에서 후처리를 실시한 다음 상기 전도막(18) 및 산화방지금속막(17)을 선택적으로 식각하여 하부전극 패턴을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 플러그 형성을 위한 금속막 연마 공정과 하부전극 형성을 위한 식각 공정 후에 단차 발생 부위에 스페이서 형태로 전도물질이 잔류하는 것을 효과적으로 방지할 수 있다. 따라서 잔여물 제거를 위한 별도의 공정을 추가적으로 실시하지 않을 수 있어 관련장비 및 소모재 투자에 대한 경비를 절감할 수 있고 이에 의해 칩 제조 비용을 크게 절감시킬 수 있다.
Claims (6)
- 반도체 소자 제조 방법에 있어서,그 상부 및 측벽이 각각 질화막 및 절연막 스페이서로 덮인 전도막 패턴 형성이 완료된 반도체 기판 상부에 층간절연 산화막을 형성하는 제1 단계;콘택 플러그 형성 영역의 상기 층간절연 산화막을 선택적으로 제거하여 상기 이웃하는 전도막 패턴 사이의 콘택 영역을 노출시키는 제2 단계;상기 전도막 패턴 상부의 질화막이 노출될 때까지 세리아 계열의 슬러리를 이용한 CMP 공정을 실시하여 상기 층간절연 산화막을 제거하는 제3 단계;상기 제3 단계가 완료된 전체 구조 상에 플러그용 전도막을 증착하는 제4 단계; 및상기 전도막 패턴 상부의 질화막이 노출될 때까지 상기 플러그용 전도막을 연마하여 콘택 플러그를 형성하는 제5 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제3 단계에서,100 ㎚ 내지 1000 ㎚ 크기를 갖는 세리아 계열 슬러리의 pH를 5 내지 8로 유지하면서 CMP 공정을 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제5 단계 후,상기 제5 단계가 완료된 전체 구조 상에 전도막을 형성하는 제6 단계; 및상기 전도막을 선택적으로 식각하여 상기 콘택 플러그와 연결되는 캐패시터 하부전극 패턴을 형성하는 제7 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 전도막 패턴 상부는 실리콘질화막 또는 실리콘산화질화막으로 덮인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 제2 단계 후,상기 콘택 형성 영역 내에 포토레지스트를 채우는 제8 단계를 더 포함하고,상기 제3 단계 후,상기 포토레지스트를 제거하는 제9 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 전도막 패턴은 비트라인인 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990060583A KR20010063496A (ko) | 1999-12-22 | 1999-12-22 | 세리아계 슬러리를 이용한 연마공정으로 캐패시터 플러그간의 연결을 방지할 수 있는 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
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| KR1019990060583A KR20010063496A (ko) | 1999-12-22 | 1999-12-22 | 세리아계 슬러리를 이용한 연마공정으로 캐패시터 플러그간의 연결을 방지할 수 있는 반도체 소자 제조 방법 |
Publications (1)
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|---|---|
| KR20010063496A true KR20010063496A (ko) | 2001-07-09 |
Family
ID=19628304
Family Applications (1)
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| KR1019990060583A KR20010063496A (ko) | 1999-12-22 | 1999-12-22 | 세리아계 슬러리를 이용한 연마공정으로 캐패시터 플러그간의 연결을 방지할 수 있는 반도체 소자 제조 방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20010063496A (ko) |
-
1999
- 1999-12-22 KR KR1019990060583A patent/KR20010063496A/ko not_active Application Discontinuation
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