KR19990057931A - 금속층간의 평탄화 절연막 형성 방법 - Google Patents

금속층간의 평탄화 절연막 형성 방법 Download PDF

Info

Publication number
KR19990057931A
KR19990057931A KR1019970078010A KR19970078010A KR19990057931A KR 19990057931 A KR19990057931 A KR 19990057931A KR 1019970078010 A KR1019970078010 A KR 1019970078010A KR 19970078010 A KR19970078010 A KR 19970078010A KR 19990057931 A KR19990057931 A KR 19990057931A
Authority
KR
South Korea
Prior art keywords
film
forming
sog film
semiconductor device
insulating film
Prior art date
Application number
KR1019970078010A
Other languages
English (en)
Other versions
KR100476371B1 (ko
Inventor
오찬권
남철우
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019970078010A priority Critical patent/KR100476371B1/ko
Publication of KR19990057931A publication Critical patent/KR19990057931A/ko
Application granted granted Critical
Publication of KR100476371B1 publication Critical patent/KR100476371B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 셀 영역과 주변 회로 영역간의 평탄화를 위한 반도체 소자 제조 방법에 관한 것으로써, 하부 금속배선이 형성된 기판 상부에 무기물 SOG막에 비해 상대적으로 낮은 식각율을 갖는 절연막을 형성하는 제1단계; 상기 제1단계가 완료된 결과물 상부에 상기 무기물 SOG막을 형성하고 큐어링하는 제2단계; 상기 무기물 SOG막을 화학적 기계적 연마하는 제3단계; 및 상기 제3단계 후에 플라즈마 화학기상 방법의 산화막을 형성하는 제4단계를 포함하여 이루어진다.

Description

금속층간의 평탄화 절연막 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀 영역과 주변 회로 영역간의 평탄화를 위하여 화학적 기계적 연마법을 사용하는 반도체 소자 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 소자가 고집적화됨에 따라 적층형의 소자 형성 방법이 성행하고 있으며, 이러한 각각의 적층된 소자들은 층간절연막에 의하여 절연을 이룰 수 있다. 이러한 층간절연막으로 평탄화기 용이한 SOG(spin on glass)막이 주로 사용되며, 참고로 일반적인 SOG막은 메틸(-CH3)기가 실리콘 원자와 소정량 결합되어 있는 실록사인(siloxane)계의 유기물 SOG막이 사용된다.
도1a 내지 도1c는 종래의 금속층간절연막 형성 공정과 그 문제점을 나타내는 공정 단면도로서, 먼저, 도1a에 도시된 바와 같이, 실리콘 기판(11) 상부에 하부 금속막으로 예를 들면 알루미늄(12)을 형성한 후, 이를 패터닝 한다. 이러한 알루미늄(12)의 절연을 위하여 산화막(13)을 증착한 후, 유기물 SOG막(14)을 회전 도포하여 알루미늄(12) 패턴 간극을 메우고, 평탄화를 이룬다. 그리고, 유기물 SOG막(14)에 포함되어 있는 수분을 증발시키기 위하여 적절한 온도에서 열처리(curing)한다. 그리고, 이러한 유기물 SOG막(14)을 선택식각하여 알루미늄(12)을 노출시키는 콘택홀을 형성하고, 알루미늄(12)과 콘택되는 상부 금속막 플러그를 형성한다.
그러나 이러한 유기물 SOG막(14)을 식각하여 알루미늄(12)과 상부 금속막과 콘택을 형성할 때 유기물 SOG막(14)의 잔류되어 있는 수분이 알루미늄(12)을 산화시켜 Al2O3층(도시되지 않음)을 형성시킴으로써 콘택 저항을 증가시켜 전기적 특성을 악화시키는 결과를 가져온다. 이러한 문제점을 해결하기 위하여 추후 진행되는 콘택홀의 형성시 SOG막(14)을 식각제에 노출시키지 않기 위한 목적으로 알루미늄(12)상부에 형성되는 SOG막(14)을 모두 제거하여 알루미늄(12) 패턴 간극에만 SOG막(14)을 잔류시키기 위한 방안으로 전면 식각공정 및 화학적 기계적 연마 공정을 실시한다.
다음으로, 도1b는 SOG막(14)을 전면식각한 상태의 단면도로써, 도시된 바와 같이 주변 회로 영역(B)과 셀 영역(A)의 패턴 (도면의 12) 밀도차에 의해 주변회로 영역(B)에서는 디싱(dishing) 현상이 발생하여 광역 평탄화가 불가능하다. 또한 식각제에 의한 파티클(15)이 평탄화된 표면 상부에 잔류하여 추후 진행되는 상부 금속막 형성 공정시 콘택 저항을 증가시키는 문제점을 유발시킨다.
다음으로, 도1c는 도1a의 상태에서 SOG막(14)을 화학적 기계적 연마한 상태의 단면도로써, 일반적인 유기물 SOG막의 연마 특성상 산화막(13)이 유기물SOG막(14)에 비해 빠른 연마 속도를 가짐으로서 과도 연마가 발생하였을 경우, 셀 영역(A)과 주변회로 영역(B)의 경계부위에서의 알루미늄(12)이 화학적 기계적 연마에 노출되어 소자 페일의 문제점을 가져온다.
따라서 이러한 문제점들을 극복할 수 있는 반도체 소자의 평탄화 방법의 개발이 필요하게 되었다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 반도체 소자의 셀 영역과 주변 회로 영역의 평탄화 공정시, 평탄화 특성을 향상시키며 평탄화 공정시 파티클 문제 및 하부 금속막이 오픈되는 문제점을 극복할 수 있는 반도체 소자 제조 방법을 제공함을 그 목적으로 한다.
도1a 내지 도1c는 종래 기술에 따른 금속층간절연막 형성 공정도.
도2a 내지 도2c는 본 발명의 일실시예에 따른 금속층간절연막 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 알루미늄
23 : 실리콘 질화산화막 24 : 무기물 SOG막
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자 제조 방법은, 하부 금속배선이 형성된 기판 상부에 무기물 SOG막에 비해 상대적으로 낮은 식각율을 갖는 절연막을 형성하는 제1단계; 상기 제1단계가 완료된 결과물 상부에 상기 무기물 SOG막을 형성하고 큐어링하는 제2단계; 상기 무기물 SOG막을 화학적 기계적 연마하는 제3단계; 및 상기 제3단계 후에 플라즈마 화학기상 방법의 산화막을 형성하는 제4단계를 포함하여 이루어진다.
본 발명은 무기물 SOG 막을 사용하여, 이를 화학적 기계적 연마 공정 방법을 사용하여 전면식각할 때, 하부의 절연막에 의하여 연마공정이 정지되는 것을 이용한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2a 내지 도2c는 본 발명의 일실시예에 따른 금속층간절연막 형성 공정도이다.
먼저, 도2a에 도시된 바와 같이, 실리콘 기판(21) 상부에 하부 금속막으로 예를 들면 알루미늄(22)을 형성한 후, 이를 패터닝 한다. 이러한 알루미늄(22)의 절연을 위한 절연막으로 실리콘 질화 산화막(SiOxNy)(23)을 증착한다. 경우에 따라 이러한 절연막은 실리콘이 함유된 산화막(Si rich oxide), MTO(medium temperature oxide), HTO(high temperature oxide), SiH4가스를 소스로 하는 PECVD(plasma enhanced CVD)에 의한 SiO2막(PE- SiH4Undoped Silicate Glass) 또는 TEOS(Tetra ethyl orthosilicate)를 소스로 하는 PECVD에 의한 SiO2막을 400Å 내지 4000Å으로 증착한다. 바람직하게 이러한 절연막은 SOG에 흡착된 수분이 알루미늄(22) 등의 하부층으로 침투되는 것을 효과적으로 차단하며 수소 이온에 의한 소자의 열화를 방지하는 수분 침투 방지막으로도 작용한다. 또한 무기물 SOG의 화학적 기계적 연마시 연마정지층 역할을 한다.
다음으로, 도2b에 도시된 바와 같이, 무기물 SOG막(24)을 4000Å 내지 10000Å의 두께로 형성한 후 400℃내지 600℃로 열처리한다. 여기서 이러한 무기물 SOG막(24)으로는 예컨데 하이드로겐 실세스퀴옥사인(hydrogen silsesquiozane )또는 실리게이트 SOG를 사용한다.
다음으로, 도2c에 도시된 바와 같이, 화학적 기계적 연마 공정을 실시하여 상기 무기물 SOG막(24)의 연마공정을 진행하면 실리콘 질화 산화막(23)에 의하여 연마 공정이 정지된다. 즉, 실리콘 질화 산화막(23)은 무기물 SOG막(24)에 비하여 1/3정도 느리게 연마되는 특징을 나타낸다. 본 발명에서 제시하는 바람직한 화학적 기계적 연마 공정은 슬러리내의 연마재로 실리카를 사용하며, 실리카의 크기를 50㎚ 내지 300nm로 유지하며, 슬러리의 유량은 100㎖/분 내지 400㎖/분으로 유지하며, 슬러리의 pH는 9 내지 13으로 유지하는 것이다. 이러한 평탄화 공정이 완료된 후에 재차 PECVD 산화막을 500Å 내지 6000Å의 두께로 증착한다.
전술한 바와 같이 이루어지는 본 발명은, 금속 층간절연막인 무기물 SOG막에 비해 연마 속도가 1/3 정도 느린 실리콘 질화 산화막의 증착 두께를 증가시켜 연마 정지층으로 이용하여 화학적 기계적 평탄화 공정을 진행함으로써 웨이퍼내 연마 균일도를 향상시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 반도체 소자 제조시 하부 금속막의 형성후에 금속 산화 방지막으로 SOG막보다 1/3정도 식각비가 느린막을 형성하고, 이를 화학적 기계적 연마 공정을 SOG막에 적용할 때, 연마 정지층으로 사용함으로써, 하부 금속막이 오픈되는 것을 방지하여 소자의 수율을 향상시킨다.
또한 금속 산화 방지막이 식각되지 않음으로써 후속의 상부 금속막 형성시EM(Electro Migration) 및 SM(Stress Migration) 현상 발생을 억제함으로써 금속 배선 의 전기적 저항을 감소시켜 소자 특성을 향상시킨다.

Claims (6)

  1. 하부 금속배선이 형성된 기판 상부에 무기물 SOG막에 비해 상대적으로 낮은 식각율을 갖는 절연막을 형성하는 제1단계;
    상기 제1단계가 완료된 결과물 상부에 상기 무기물 SOG막을 형성하고 큐어링하는 제2단계;
    상기 무기물 SOG막을 화학적 기계적 연마하는 제3단계; 및
    상기 제3단계 후에 플라즈마 화학기상 방법의 산화막을 형성하는 제4단계
    를 포함하여 이루어지는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 절연막이 SiOxNy, 실리콘이 포함된 산화막, MTO, HTO 및 PECVD 산화막중 어느 하나인 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 절연막의 두께가 400Å 내지 4000Å인 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 무기물 SOG막의 두께가 4000Å 내지 20000Å인 반도체 소자 제조 방법.
  5. 제4항에 있어서,
    상기 SOG막의 큐어링을 400℃ 내지 1000℃에서 실시하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 제4단계의 플라즈마 화학기상 방법의 산화막이 500Å 내지 6000Å인 반도체 소자 제조 방법.
KR1019970078010A 1997-12-30 1997-12-30 금속층간의평탄화절연막형성방법 KR100476371B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970078010A KR100476371B1 (ko) 1997-12-30 1997-12-30 금속층간의평탄화절연막형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970078010A KR100476371B1 (ko) 1997-12-30 1997-12-30 금속층간의평탄화절연막형성방법

Publications (2)

Publication Number Publication Date
KR19990057931A true KR19990057931A (ko) 1999-07-15
KR100476371B1 KR100476371B1 (ko) 2005-07-05

Family

ID=37303202

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970078010A KR100476371B1 (ko) 1997-12-30 1997-12-30 금속층간의평탄화절연막형성방법

Country Status (1)

Country Link
KR (1) KR100476371B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100569508B1 (ko) * 1999-12-24 2006-04-07 주식회사 하이닉스반도체 반도체소자의 평탄화방법
KR100898588B1 (ko) * 2002-12-26 2009-05-21 주식회사 하이닉스반도체 반도체 소자의 갭필 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2751820B2 (ja) * 1994-02-28 1998-05-18 日本電気株式会社 半導体装置の製造方法
KR0124641B1 (ko) * 1994-04-19 1997-12-11 문정환 반도체장치 제조방법
US5607773A (en) * 1994-12-20 1997-03-04 Texas Instruments Incorporated Method of forming a multilevel dielectric
KR0149237B1 (ko) * 1995-03-14 1998-12-01 기따오까 다까시 반도체 디바이스와 그 제조 방법
KR19980025800A (ko) * 1995-10-05 1998-07-15 윌리엄 이. 힐러 플래너 유전체층 형성 방법 및 다중 레벨 배선 패턴
KR19980029383A (ko) * 1996-10-25 1998-07-25 김광호 반도체 소자의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100569508B1 (ko) * 1999-12-24 2006-04-07 주식회사 하이닉스반도체 반도체소자의 평탄화방법
KR100898588B1 (ko) * 2002-12-26 2009-05-21 주식회사 하이닉스반도체 반도체 소자의 갭필 방법

Also Published As

Publication number Publication date
KR100476371B1 (ko) 2005-07-05

Similar Documents

Publication Publication Date Title
US6071805A (en) Air gap formation for high speed IC processing
US7622380B1 (en) Method of improving adhesion between two dielectric films
KR20020027695A (ko) 반도체소자의 층간절연막 형성 방법
KR0179292B1 (ko) 반도체소자의 다층배선 형성방법
US5930677A (en) Method for reducing microloading in an etchback of spin-on-glass or polymer
US6162722A (en) Unlanded via process
US5966632A (en) Method of forming borderless metal to contact structure
KR100476371B1 (ko) 금속층간의평탄화절연막형성방법
KR100476710B1 (ko) 반도체 소자의 금속배선 형성방법
KR100301530B1 (ko) 반도체소자의 층간 절연막 형성방법
KR100254567B1 (ko) 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법
KR100688758B1 (ko) 반도체 소자의 금속 배선용 갭필 형성 방법
KR100588647B1 (ko) 반도체 소자의 제조 방법
JP4236805B2 (ja) 半導体装置の製造方法および半導体装置
KR20000029182A (ko) 반도체장치의 제조방법
KR100353830B1 (ko) 반도체소자의 제조 방법
KR100244713B1 (ko) 반도체 소자의 제조방법
KR19980040624A (ko) 보이드 없는 층간 절연막 형성방법
KR100406733B1 (ko) 반도체 소자의 제조 방법
KR100265828B1 (ko) 반도체소자 제조방법
KR100226250B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100459063B1 (ko) 반도체 소자의 금속 배선의 층간 절연막 제조 방법
KR100447983B1 (ko) 반도체소자의제조방법
KR20050000871A (ko) 고밀도 플라즈마 갭필 향상 방법
KR100256232B1 (ko) 반도체소자의층간절연막형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee