JP3189781B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3189781B2
JP3189781B2 JP09580198A JP9580198A JP3189781B2 JP 3189781 B2 JP3189781 B2 JP 3189781B2 JP 09580198 A JP09580198 A JP 09580198A JP 9580198 A JP9580198 A JP 9580198A JP 3189781 B2 JP3189781 B2 JP 3189781B2
Authority
JP
Japan
Prior art keywords
film
carbon
annealing
amorphous carbon
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP09580198A
Other languages
English (en)
Other versions
JPH11297686A (ja
Inventor
和彦 遠藤
啓介 篠田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP09580198A priority Critical patent/JP3189781B2/ja
Priority to TW088105555A priority patent/TW407319B/zh
Priority to US09/286,986 priority patent/US6197704B1/en
Priority to KR10-1999-0011970A priority patent/KR100372625B1/ko
Priority to CA002268769A priority patent/CA2268769A1/en
Priority to EP99106149A priority patent/EP0949663A3/en
Publication of JPH11297686A publication Critical patent/JPH11297686A/ja
Application granted granted Critical
Publication of JP3189781B2 publication Critical patent/JP3189781B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3146—Carbon layers, e.g. diamond-like layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、炭素系絶縁膜を用
いる半導体装置の製造方法に関し、詳しくは多層配線構
造の層間絶縁膜に炭素系絶縁膜を用いる多層配線構造半
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体超高集積回路(ＬＳＩ)の集積度の
上昇により、多層配線をいかに信頼性よく形成するか
は、ＬＳＩ製造上の重要な課題となっている。特に配線
層間絶縁膜の特性は、配線の信頼性を決定する上で重要
な要素となっている。従来、配線層間絶縁膜に用いる材
料とその製造方法は、主に耐熱性、電気的絶縁性に優
れ、配線などの凸凹にうまく埋め込むことができるとい
う観点から選択されていた。たとえば、二酸化珪素（Ｓ
ｉＯ2 ）、窒化珪素（ＳｉＮ）、燐珪酸ガラス（ＰＳ
Ｇ）などが層間絶縁膜として用いられ、またこれらの材
料は化学気相成長（以下ＣＶＤ）法により堆積されてい
た。
【０００３】ところが、近年ＬＳＩの設計ルールの微少
化に伴い、ＬＳＩのトランジスタなどの個々の素子によ
る信号遅延に比べ、配線間の寄生容量が原因となる配線
遅延の増大が深刻となり、素子をいくら微細化しても配
線遅延のためにＬＳＩ全体の遅延は改善しないことにな
ってきた。こうした技術的背景に沿って半導体集積回路
技術で広く使用される絶縁膜である窒化珪素膜（比誘電
率：εｒ〜７）、酸化珪素膜（εｒ〜７）などに替わる
比誘電率εｒの小さい層間絶縁性薄膜の開発が近年盛ん
に行われている。
【０００４】低誘電率材料としては、近年シリコン系の
絶縁材料に代わり、さらなる低誘電率化が可能な炭素系
絶縁膜が注目を集めている。ここで炭素系絶縁膜とは、
ポリイミド膜、ポリパラキシリレン膜（パリレン（登録
商標、以下でも同様）膜）、ベンゾシクロブテン膜など
の有機ポリマー系絶縁材料、及び非晶質炭素膜などの無
機炭素系絶縁材料を含む。これらの炭素系絶縁膜は、従
来のシリコン系絶縁膜よりも低い誘電率を有し、また膜
中にフッ素を導入することにより、さらなる低誘電率化
が可能である。たとえば非晶質炭素膜にフッ素を含有さ
せることにより、非誘電率を２近くまで低減することが
可能であり、これを用いて半導体装置を形成することが
近年発表されている。
【０００５】松原らはフッ素含有非晶質炭素膜を層間絶
縁膜に用いた多層配線の形成について、国際電子素子会
議で発表している。（Y. Matsubara IEDM TeＣＨnical
Digest 1996年369ページ）。松原らは加工性を確保し通
常の層間プロセスを使用できるようにすべく、炭素系膜
と従来のＳｉＯ2膜との組合わせ技術を用いている。ま
ずフッ素の添加された比誘電率２．３の非晶質炭素膜を
下層のアルミニウム配線間に埋め込む。続いて非晶質炭
素膜上に、プラズマＣＶＤ法によりＳｉＯ2 膜を約２ミ
クロン堆積させる。このＳｉＯ2 膜は、この後に行われ
る化学機械研磨（ＣＭＰ）による平坦化などの際の加工
性を確保し、ひいては加工精度を向上する目的で用いる
ものである。ＳｉＯ2 膜堆積後、このＳｉＯ2 の上部を
ＣＭＰにより平坦化する。この時、炭素膜とＳｉＯ2 膜
との密着力を高めるために、ＳｉＯ2 膜の少なくとも炭
素膜と接する面の組成をシリコン過剰に変化させる技術
を併用する。引き続きＳｉＯ2 膜をハードマスクとして
非晶質炭素膜にビアホールを開口し、このビアホールに
アルミニウムプラグを埋め込むことにより多層配線を形
成している。この方法により製造した多層配線構造にお
ける寄生容量は、従来の層間絶縁膜としてＳｉＯ2 を用
いた場合に比べて約50％低減させることが可能となって
いる。
【０００６】
【発明が解決しようとする課題】以上述べたように、炭
素系絶縁膜を用いる多層配線構造を加工性良く形成する
ためには、層間絶縁膜の上部にＳｉＯ2 等の従来から使
用されている絶縁材料を用いた平坦化絶縁膜を、炭素系
絶縁膜に対して密着性良く堆積させることが必要であ
る。また、炭素系絶縁膜と配線金属（Ａｌ、Ｃｕなど）
の間の相互拡散を防止するため、その間には窒化チタ
ン、チタン、窒化タンタル、タンタル等の高融点金属、
もしくはその窒化物の薄膜などを設置することもある。
このように、多層配線構造を完成するためには、炭素系
絶縁膜を成膜した後にも各種の膜を堆積する工程などの
多数のプロセスが必要であり、これらのプロセスは必然
的に熱処理を伴う。従って、炭素系絶縁膜とその後に形
成する積層膜（上述した平坦化絶縁膜や高融点金属（窒
化物）膜など、炭素系膜を堆積した後に形成される薄膜
全てを指す）の間では、炭素系膜成膜後の熱処理プロセ
スにより剥がれや相互拡散等が生じてはならない。剥が
れや相互拡散は、半導体装置の動作不良等を引き起こし
てしまい、信頼性や歩留まりの低下を招くことになる。
【０００７】しかしながら、これまで炭素系膜を４００
℃程度に加熱すると、膜からガスが発生するため、炭素
系膜とＳｉＯ2 膜、あるいは他の積層膜との界面での密
着が切断され、積層構造に剥がれが生じていた。従っ
て、炭素系膜からのガス放出量を低減させ、その成膜後
のプロセス時の加熱による膜剥がれが生じないような製
造方法の開発が急務である。
【０００８】加熱による多層膜のはがれを防止するに
は、炭素系膜からの加熱時の脱離ガスを低減させればよ
い。したがって炭素系絶縁膜を堆積後、上部の積層膜を
堆積する前に、あらかじめ炭素系膜を加熱処理（アニー
ル）しておけば、炭素系膜からの脱離ガス成分が系外に
放出されるため、その後上部に積層膜を堆積し、更にア
ニールを行った場合の膜はがれを防止できる。
【０００９】しかし、これまで行われてきた、真空中も
しくは窒素・アルゴン等の不活性ガス雰囲気中でのアニ
ールでは、その後の工程でのガス放出量を減少させるこ
とは可能となるものの、炭素系膜の比誘電率がアニール
前の値に比べて上昇するという問題点が存在していた。
つまり、炭素系膜の特徴である低誘電特性と、加工性と
を両立させることが困難となっていたのである。
【００１０】ここに、本願発明の目的は、このような比
誘電率の上昇をもたらすことなく、炭素系絶縁膜のガス
放出を低下させ、積層膜の剥がれを防止させる方法を提
供することである。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、絶縁材料として炭素系絶縁膜を用いる半導体
装置の製造方法において、炭素系絶縁膜を成膜する工程
と、引き続き少なくとも前記炭素系絶縁膜の成膜温度以
上の温度で水素雰囲気中でアニール処理する工程を含む
ことを特徴とする。
【００１２】または、本発明の半導体装置の製造方法は
配線層間絶縁膜として炭素系絶縁膜を用いる多層配線構
造の半導体装置の製造方法において、下層の配線上に炭
素系絶縁膜を成膜する工程と、引き続き少なくとも前記
炭素系絶縁膜の成膜温度以上の温度で水素雰囲気中でア
ニール処理する工程と、上層配線を形成する工程とを含
むことを特徴とする。
【００１３】前記炭素系絶縁膜の成膜はプラズマＣＶＤ
法、熱ＣＶＤ法またはスピンコート法により行うことが
できる。また、前記炭素系絶縁膜は、非晶質炭素膜、フ
ッ素含有非晶質炭素膜、ポリパラキシリレン膜、ポリテ
トラフルオロパラキシリレン膜、ポリイミド膜、フッ素
化ポリアリルエーテル膜、ベンゾシクロブテン膜、パー
フルオロシクロブテン膜、またはポリテトラフルオロエ
チレン膜であることができる。
【００１４】前記アニール処理における水素雰囲気の圧
力は１０-3Ｔｏｒｒ以上であることが好適である。また
前記アニール処理の際の温度を２００℃以上、かつ前記
炭素系絶縁膜の分解温度以下とすることが好適である。
【００１５】（作用）本発明による半導体装置の製造方
法は、炭素系絶縁膜を成膜後、上部に積層膜を堆積させ
る前に炭素系膜にアニールを施し膜中に存在する揮発成
分をあらかじめ脱離させ、その後炭素系膜上部にシリコ
ン酸化膜などの他の積層膜を堆積させるものである。こ
のアニール処理を、炭素系絶縁膜の成膜温度以上とする
ことで、成膜時に膜中に残留した揮発成分の脱離を促進
する。
【００１６】このアニール処理における要点は、処理雰
囲気を水素雰囲気とすることである。従来の不活性ガス
雰囲気中でのアニールでは、膜外に放出されるラジカル
の一部が膜中にトラップされて残留するため、アニール
後にそれらのラジカルの配向による膜の比誘電率の上昇
が見られた。そこで本願発明では、炭素膜のアニール時
の雰囲気を水素雰囲気とすることで、アニール時に発生
するフリーラジカルを水素と反応させて膜外に効率よく
放出させ、アニールによる放出ガス量の低減と同時に膜
中への残留ラジカルの除去を行い、比誘電率上昇の抑制
を可能としたのである。
【００１７】すなわち、炭素系膜を加熱すると、膜の温
度上昇に伴い炭素系膜中の成分が脱離していく。一般に
炭素系膜は、炭素原子がｓｐ２もしくはｓｐ３混成軌道
を形成して別の炭素原子と結合し、膜には架橋と呼ばれ
る炭素−炭素結合のネットワークが形成されており、膜
自身の耐熱性を高めている。一方膜中の水素原子もしく
はフッ素原子等は、ＣＨ結合およびC−F結合を形成し炭
素原子の架橋を切断するため、それらの膜中濃度が高い
ほど耐熱性は低くなる。また特に膜中に結合している結
合基のうち、一つの炭素−炭素結合で膜と結合し、炭素
の残りの結合が水素やフッ素などの軽元素で終端されて
いるものは、約２００℃程度の低温から脱離が開始され
る。
【００１８】従って、非晶質炭素膜からのガス放出を低
減させるためには、膜と弱く結合しているこれらの結合
基を加熱によりあらかじめ脱離させればよい。その後に
上部ＳｉＯ2 等のカバー膜を堆積させれば、堆積後の加
熱による炭素系膜からのガス放出を防止することがで
き、積層膜の剥がれを防止することが出来る。しかし、
アニールによりこれらの結合基が膜中か脱離して発生す
るラジカルの一部は、膜外に放出されず膜中にトラップ
される。そこで、アニール雰囲気を水素雰囲気とするこ
とで、膜中にトラップされているこれらフリーラジカル
と水素を化合させて膜外へ除去し、フリーラジカルの配
向による分極分を除去して、比誘電率の上昇をもたらす
ことなく炭素系膜の放出ガスの低減をおこなう。
【００１９】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態を説明する。
【００２０】（第１の実施の形態）第１の実施の形態と
して、炭素系膜として水素化非晶質炭素膜を使用した例
を説明する。本実施の形態で用いる水素化非晶質炭素膜
は、プラズマを用いた気相成長法により堆積される。
【００２１】図１は、本願発明を適用した半導体装置の
一例を模式的に表した図である。基板１０１上には公知
の手法でアルミニウム配線１０２が形成されている。な
お、アルミニウム配線の上下には窒化チタン膜１０６が
形成されている。配線上には、水素化非晶質炭素膜膜と
の密着を向上させる為の密着膜１０５が敷かれ、つづい
て炭素系膜１０３が配線間に埋め込まれている。さらに
非晶質炭素膜上にも密着膜１０５が挿入され、最後に上
部積層膜１０４が堆積される。
【００２２】上記構造を製造するに当たって、炭素系膜
１０３を成膜後、その上に密着膜１０５を形成する前
に、水素雰囲気中でアニール処理を行う。このアニール
処理の温度は約２５０℃以上、４５０℃以下、望ましく
は４００℃程度が好適である。この水素アニール処理を
施しておくことにより、積層膜１０４形成後の熱処理プ
ロセスによる剥がれの発生や誘電率上昇などを防ぐこと
ができるのである。
【００２３】（実施例１）本実施例では、非晶質炭素膜
１０３をプラズマＣＶＤ法により成膜した後、積層膜と
してＳｉＯ2 膜を形成した例を述べる。基板としては、
あらかじめトランジスタ等の素子が形成されたシリコン
基板上に、上下面をＴｉＮで挟まれたアルミニウム配線
１０２が形成されたものを用いた。アルミニウム配線１
０２の高さは０．６ミクロン、幅は０．５ミクロン、配
線間隔は１ミクロンから最小で０．３ミクロンである。
また、アルミニウム配線の上下にはそれぞれ５０ｎｍの
窒化チタン膜１０６が形成されている。
【００２４】まず上記基板上に、厚さ５０ｎｍ程度の第
１のＳｉＯ2 膜を堆積させ、更にこのＳｉＯ2 膜最表面
の組成をシリコン過剰な膜とし、図１の密着膜１０５に
相当する膜とした。このＳｉＯ2 密着膜の成膜は、図２
に示す平行平板型プラズマＣＶＤ装置を用いて行った。
成膜は、原料ガスのＳｉＨ4 流量１０ｓｃｃｍ、Ｏ2流
量２０ｓｃｃｍ、成膜圧力１０ｍＴｏｒｒの条件で行
い、成膜の最後にＳｉＨ4 流量を１０ｓｃｃｍに減少す
ることで最表面をシリコン過剰とした。このシリコン過
剰層の存在により、その後に堆積させる非晶質炭素膜と
の密着力を高めることができる。むろん成膜手法は平行
平板型ＣＶＤに限定されるわけではなく、堆積されるＳ
ｉＯ2 膜の組成を変化することが出来る手法で有れば、
他にも電子サイクロトロン共鳴型（ＥＣＲ）、ヘリコン
波型、誘導結合型等の高密度プラズマを用いるＣＶＤ
法、もしくは熱ＣＶＤ法等でもよい。
【００２５】引き続き、非晶質炭素膜の成膜を行う。本
実施例では、ＣＨ4 を原料ガスに用いて成膜を行った。
従って、本実施例における炭素系膜は、水素化非晶質炭
素膜である。成膜に使用した装置は、前工程で第１のＳ
ｉＯ2 膜を成膜した平行平板型プラズマＣＶＤ装置と同
様の装置である。ここで、非晶質炭素膜の堆積に関して
もＳｉＯ2 膜と同様にＥＣＲ型、ヘリコン波型、誘導結
合型等の他のプラズマも利用できることはもちろんであ
る。
【００２６】本実施例で用いた平行平板型プラズマＣＶ
Ｄ装置では、高周波を印加する電極側にウエハーを設置
して成膜した。公知のように、高周波を印加する電極に
は自己バイアスが印加され、成膜中にはイオンが自己バ
イアスにより加速されて成膜される。水素化非晶質炭素
膜の場合、膜中水素含有量がイオン照射により減少し、
架橋すなわち膜中の炭素―炭素の結合数が増大し膜の骨
格を形成する。従って自己バイアス電力が印加される電
極で成膜した非晶質炭素膜の方が耐熱性の高い膜が得ら
れ、層間絶縁膜としてより望ましい膜が得られるのであ
る。成膜条件は、基板温度１００℃、ＣＨ4 流量１００
ｓｃｃｍ、Ａｒ流量１０ｓｃｃｍ、成膜圧力１０ｍＴｏ
ｒｒであり、また−２００Ｖの自己バイアスが得られる
条件とした。この条件で成膜したところ、０．３ミクロ
ン間隔、高さ０．６ミクロン、すなわちアスペクト比２
の配線間に、比誘電率３．５の非晶質炭素膜を埋め込む
ことが出来た。
【００２７】次に、この非晶質炭素膜からガス放出を行
わせるためのアニール処理を行った。アニール処理に用
いた装置の概略を図３に示す。アニール装置は、処理室
３０６内に基板ホルダ３０３を具備し、この基板ホルダ
上に処理対象の基板３０１を設置する。また、処理室３
０６はガス導入口３０２を備えており、ここから水素ガ
スを導入することにより、常圧の水素雰囲気下でアニー
ルを行う。なお、本アニール装置はターボ分子ポンプ３
０４とドライポンプ３０５を備えており、これを稼働さ
せた場合１０-3Ｔｏｒｒ以下の真空でアニールすること
も可能である。本実施例におけるアニール条件は、常圧
の水素雰囲気、４００℃、１時間である。なお比較のた
めに、アニールを窒素雰囲気、及び真空中で行った試
料、及び本アニール工程を省略した試料も作成した。
【００２８】アニール工程の後、非晶質炭素膜上に第２
のＳｉＯ2 膜を２ミクロン堆積させた。ＳｉＯ2 膜は下
地と同様の手法で堆積させ、非晶質炭素膜と接する面を
シリコン過剰な膜とし、密着膜１０５とした。本実施例
では、この第２のＳｉＯ2 膜が積層膜１０４に相当す
る。
【００２９】以上の工程で作成した構造がその後の工程
における加熱処理に耐えるかどうかを調べるため、真空
中４００℃で１時間加熱してはがれの発生を調べた。
【００３０】まず、比較例として作成した、アニール工
程を省略した試料では、上記真空中の加熱により積層膜
に剥がれが見られた。剥がれは第２のＳｉＯ2 密着膜と
非晶質炭素膜の界面で生じており、両者の界面には気泡
の発生が観察された。そこで、この気泡の発生原因を調
べるため、昇温脱離法による非晶質炭素膜からのガス放
出スペクトルを測定した。昇温脱離法は、試料を真空中
で一定の昇温速度で加熱した際の試料からの放出ガスの
分圧を、質量分析器により質量分離して測定する方法で
ある。
【００３１】図４は、昇温脱離法によるガス放出スペク
トルであり、検出された放出ガスの分圧を縦軸、試料温
度を横軸としている。このグラフによると、加熱温度が
１５０℃程度からＣＨ3 、ＣＨ2 、及びＣＨと考えられ
るガスの放出が始まり、約２００℃でピークに達する。
さらに加熱温度を上昇させると、４５０℃程度で再びガ
スの発生が顕著になるが、この高温側のピークは非晶質
炭素膜自身の分解が始まっているものである。従って、
はがれの原因となるガス放出は２００℃程度にピークを
持つものである。なお、昇温脱離法で得られるスペクト
ルには、質量分析器内で解裂して発生する成分も含まれ
る（例えばＣＨ3 が脱離している場合、これが質量分析
器内のイオン化室で解離してＣＨ2 、ＣＨ等も同時に測
定される）が、少なくともこれらの炭化水素系ガスが１
種類以上は膜から脱離していることは間違いない。従っ
て、４００℃加熱により積層膜に剥がれが見られたの
は、これらのガスの発生により、界面で密着が切断され
生じたのであると考えられる。
【００３２】次に、アニール工程における処理雰囲気を
窒素雰囲気とした試料について剥がれの有無を調べたと
ころ、この比較試料では積層膜の剥がれは発生しなかっ
た。この比較試料における昇温脱離スペクトルを図５に
示す。アニールを行わなかった場合にみられた２００℃
付近のガス放出は消え、ガス放出は４００℃以後に見ら
れるもののみとなった。
【００３３】しかし、この窒素雰囲気中でアニールを行
った試料では、アニールを行うことによる誘電率の上昇
が観察された。図６は非晶質炭素膜をアニールする際の
比誘電率の変化を表すグラフである。同図に示されると
おり、窒素雰囲気でアニールした水素化非晶質炭素膜の
比誘電率は、アニール前（堆積直後）の３．５から３．
８まで上昇してしまった。このように、あらかじめアニ
ールを行うことによってガス放出を抑制できる一方、比
誘電率が上昇してしまうという結果は、アニール雰囲気
をアルゴン等の他の不活性ガスを用いた場合、及び真空
中でアニールした場合に共通していた。
【００３４】以上の比較例に対し、本発明による水素中
でのアニールを施した試料については、積層膜形成後の
熱処理による剥がれも発生せず、また比誘電率の上昇も
生じないという結果が得られた。すなわち、水素中でア
ニールした後の昇温脱離スペクトルは、図５に示される
ものと全く同様で、低温のガス放出ピークはみられなか
った。また、アニール後の比誘電率は、アニール前の
３．５から３．２まで低下するという結果が得られた。
この結果は、炭素系膜を低誘電特性が重要な層間絶縁膜
として用いる際に非常に好ましい結果である。
【００３５】本実施例では水素アニールの条件を、常
圧、４００℃、１時間としたが、これを変更することが
可能であることはもちろんである。このうち処理温度に
関しては、約２００℃で発生するガス放出のピークを抑
制するという目的から、概ね２５０℃以上であることが
望ましい。また４５０℃以上にすると非晶質炭素膜の分
解が始まることから、上限温度はこの分解温度以下に制
限される。また、処理時間は処理温度と関連し、温度が
高ければ短時間の処理ですむことはもちろんである。
【００３６】なお、本実施例では水素化非晶質炭素膜の
成膜原料ガスにＣＨ4 を用いたが、この他にＣ2 Ｈ6 、
Ｃ3 Ｈ8 、Ｃ2 Ｈ4 、Ｃ2 Ｈ2 、Ｃ6 Ｈ6 、トルエン、
キシレン等の各種炭化水素ガスを原料に用いて成膜した
水素化非晶質炭素膜の場合でも、全く同様の効果が得ら
れる。
【００３７】以上は積層膜をＳｉＯ2 膜ととした場合の
積層構造に関する実施例であるが、本発明の効果は積層
膜の材料やその製法には依存しない。例えば、他にプラ
ズマＣＶＤで堆積した窒化珪素膜、スパッタリングで堆
積させたアルミニウム薄膜、銅薄膜、チタン膜、窒化チ
タン薄膜、タンタル膜、窒化タンタル薄膜、コバルト
膜、タングステン膜、シリコン膜、チタンシリサイド
膜、タングステンシリサイド膜、コバルトシリサイド膜
などＬＳＩ技術に用いられる多様な材料の全ての膜を非
晶質炭素膜上に堆積させた場合も、非晶質炭素膜をあら
かじめアニールした後に堆積させることにより同様の効
果が得られることはもちろんである。
【００３８】（実施例２）次に、本願発明により形成さ
れた非晶質炭素膜にビアホールを開口し、多層配線の層
間の電気的な相互接続とるためのプラグ電極を堆積させ
た実施例を示す。プラグ電極を堆積する過程の模式図を
図７に示す。まず、第１のＳｉＯ2 膜７０５を介して水
素化非晶質炭素膜７０３をアルミニウム配線７０２間に
埋め込んだ後、水素雰囲気中で４００℃で１時間アニー
ルし、放出ガスおよび比誘電率共に低減させた。続いて
水素化非晶質炭素膜上にＳｉＯ2 膜７０５を２ミクロン
堆積させた（図７（ａ））。ここまでの工程は、実施例
１と同様である。
【００３９】引き続き公知の手法によりＳｉＯ2 膜を化
学機械研磨し平坦化を行った。続いてレジスト７０７を
塗布し、ＣＨＦ3 ガスを用いたドライエッチングにより
ＳｉＯ2 膜にビアホール７０８を開口する（図７
（ｂ））。ただし、ここでのエッチングは、開口部底部
が第２のＳｉＯ2 膜７０４内に留まるようにする。その
後、レジストは灰化除去する（図７（ｃ））。次に、ビ
アホール７０８が下層のアルミニウム配線に到達するま
で、再度のエッチングを行う。ここでのエッチングでは
上部のＳｉＯ2 をハードマスクとして、ＣＨＦ3 および
Ｏ2 ガスによるドライエッチングをおこなう。これによ
り、水素化非晶質炭素膜７０３、及び下部の密着膜７０
５を貫通するビアホール７０８を開口する（図７
（ｄ））。
【００４０】次に基板温度２００℃で、ビアホール内に
窒化チタン膜７１０を５０ｎｍ堆積させ、続いて同じく
基板温度２００℃で、ＣＶＤ法によりビアホール内にア
ルミニウムプラグ７０９を埋め込む（図７（ｅ））。さ
らに、スパッタリングにより窒化チタンおよびアルミニ
ウムを堆積し、第2層目の配線を形成した（図７
（ｆ））。
【００４１】以上の工程により、上下の配線間が電気的
に接続された多層（２層）配線構造が形成されたが、上
記プロセス中の加熱プロセスを経ても、水素化非晶質炭
素膜と周囲構造間の剥がれやポイズンドビア等の不良発
生は見られなかった。
【００４２】また図８に示すように、プラグ金属をアル
ミニウムからタングステン８０７に変更した場合にも、
膜の剥がれやポイズンドビア等の不良発生はみられなか
った。このタングステンプラグ８０７の成膜は、ＷＦ6
とＳｉＨ4 を原料にして基板温度４００℃で行った。従
って、あらかじめ水素アニールを施しておくことによ
り、水素化非晶質炭素膜自体の耐熱温度に近い４００℃
までの熱処理では不良発生がないことが明らかとなっ
た。
【００４３】なお、本実施例では２層の多層配線構造の
製造工程について説明したが、本実施例の方法を繰り返
し用いることにより３層以上の多層配線構造の製造が可
能であることはいうまでもない。
【００４４】（実施例３）次に、層間絶縁膜の水素化非
晶質炭素膜に溝を形成し、この溝に金属膜を埋め込み成
膜した後に金属膜上部を研磨除去することにより配線を
形成した実施例を、図９に示す工程図を参照して説明す
る。
【００４５】まず基板９０１上にＳｉＯ2 密着膜９０２
を５０ｎｍ堆積させ、次に水素化非晶質炭素膜９０３を
６００ｎｍ堆積させた。続いて非晶質炭素膜を水素雰囲
気中で４００℃で１時間アニールした後に、ＳｉＯ2 膜
９０４を１００ｎｍ堆積させた。つぎに前記アルミニウ
ム配線に関する実施例２と同様の手法で、ＳｉＯ2 膜お
よび非晶質炭素膜に、溝深さ０．６ミクロン、溝幅０．
５ミクロンの配線溝９０６を形成した。次にスパッタリ
ングにより溝内に窒化タンタル９０７を５０ｎｍ堆積
し、さらにスパッタリングにより銅９０８を堆積させ
た。最後に溝以外の非晶質炭素膜上に堆積された銅を化
学機械研磨により除去し、最後に真空中で４００℃１時
間のアニールを行い溝配線を形成した。４００℃の最終
アニールの際も積層膜に膜剥がれは見られなかった。
【００４６】以上、本実施の形態では積層膜堆積前に炭
素系絶縁膜にアニールを行うことが耐熱性向上に有効で
あり、また特に水素アニールを行う場合、炭素系絶縁膜
の比誘電率が更に低下することを述べた。
【００４７】ここで、電子スピン共鳴により膜中のスピ
ン密度を調べると、水素アニールを行った場合のみ、膜
中スピン密度が低下し、他の不活性なガス中でアニール
した場合は膜中スピン密度が増大することが分かった。
一方、水素アニール後の膜中への水素の残留を水素前方
散乱法により調べたところ、アニールによる膜中への水
素の取り込みは見られなかった。
【００４８】以上のことから、水素アニールによる誘電
率の低下は、膜中の未結合手が水素により終端してスピ
ン密度が低下するのではなく、膜中にトラップされてい
るフリーラジカルが除去されてスピン密度が低下したと
推測できる。一方他のガスでは、逆にフリーラジカルの
残存によりスピン密度が増大したと考えられる。したが
って水素アニールにより、フリーラジカルの配向による
分極を除去することができ、比誘電率の低下が見られた
と考えられる。この結果は、以下に述べる第２〜第４の
実施の形態にも共通するものである。
【００４９】（第２の実施の形態）次に配線間に埋め込
む炭素系膜として、フッ素を含有した非晶質炭素膜を用
いた実施の形態に付いて述べる。このフッ素化非晶質炭
素膜を層間絶縁膜として用いる場合も、あらかじめ水素
アニールすることによりその後の剥がれや誘電率上昇な
どの問題を解決することができる。
【００５０】（実施例４）本実施例で作成した試料の構
造は、図１に示される実施例１と同様であり、実施例１
における水素化非晶質炭素膜に代えてフッ素含有非晶質
炭素膜を用いている点のみが異なる。
【００５１】本実施例の製造工程を以下に説明する。
【００５２】あらかじめトランジスタ等の素子を形成し
た基板上に、上下を窒化チタンで挟まれた第１層のアル
ミニウム配線を形成し、さらに上面がシリコン過剰とな
ったＳｉＯ2 からなる密着層を形成する工程までは、実
施例１と全く同様である。
【００５３】密着層の形成に引き続き、フッ素含有非晶
質炭素膜の成膜を行う。図１０に、本実施例でフッ素含
有非晶質炭素膜の成膜に用いたヘリコン波型プラズマＣ
ＶＤ装置の概略図を示す。原料ガスとしては、Ｃ4 Ｆ8
単体、もしくはＣ4 Ｆ8 にＣＨ4 またはＨ2 を添加した
ものを用いた。原料ガス流量は、Ｃ4 F8 単体で成膜を
行う場合はＣ4 Ｆ8 流量１５５ｓｃｃｍ、メタンを添加
する場合はＣ4 Ｆ8 流量５０ｓｃｃｍ、ＣＨ4 流量５０
ｓｃｃｍである。また、基板温度は１００℃、放電電力
２ｋＷとし、さらに基板に３０Wのバイアスを印加する
ことにより基板の配線構造間への埋め込み性向上をはか
っている。なお、フッ素含有非晶質炭素膜と上下の密着
層間の密着性を向上させるため、フッ素化非晶質炭素膜
堆積の最初及び最後で成膜圧力の調整またはＣ4 Ｆ8 ／
ＣＨ4 流量比の調整を行い、界面近傍でのフッ素含有量
を局所的に低下させている。以上の条件で成膜を行った
ところ、原料ガスとしてＣ4 Ｆ8 のみを用いた場合に比
誘電率２．３、メタンを混合した場合に比誘電率２．５
のフッ素含有非晶質炭素膜が成膜された。なお、原料ガ
スとしてＣ4 Ｆ8 のみを用いた場合には炭素とフッ素の
みからなるフッ素含有非晶質炭素膜が、メタンを混合し
た場合にはさらに水素を含むフッ素含有非晶質炭素膜
が、それぞれ成膜されていることになる。
【００５４】なお、フッ素含有非晶質炭素膜の成膜は本
実施例の方法に限られるものではない。例えば使用する
ＣＶＤ装置としては、平行平板型、誘導結合型、ＥＣＲ
型等のプラズマも利用可能であり、また原料のフッ化炭
素ガスとしては、ＣＦ4 、Ｃ2 Ｆ6 、Ｃ2 Ｆ4 、Ｃ3 Ｆ
8 、さらにはＣ6 Ｆ6 、フッ素化トルエン、フッ素化キ
シレンなどの芳香族フッ化炭素等も含め、各種のフッ化
炭素ガスを用いることができる。
【００５５】フッ素含有非晶質炭素膜の成膜に引き続
き、水素アニール処理を行う。アニールに用いた装置は
実施例１と同様（図３）であり、またアニール条件も実
施例１と同様の常圧の水素雰囲気下で４００℃、１時間
とした。また、比較例として、アニール雰囲気を窒素に
変更した試料、及びアニール処理を行わない試料も用意
した。
【００５６】水素アニール処理に引き続き、実施例１と
同様に積層膜としてＳｉＯ2 膜を堆積させる。このＳｉ
Ｏ2 膜はフッ素含有非晶質炭素膜との界面付近でその組
成をシリコン過剰として、両者の密着性を向上させてい
る。
【００５７】以上の工程で作成した本実施例による試
料、及び比較例としてアニール条件を変更した試料を真
空中４００℃で１時間加熱したところ、結果は以下の通
りであった。
【００５８】まず、比較例として作成したアニール処理
なしの試料の場合、フッ素含有非晶質炭素膜の成膜時の
メタン添加の有無に関わらず、積層膜（上部のＳｉＯ2
膜）に剥がれが見られた。メタン添加なしで、Ｃ4 Ｆ8
のみを用いて成膜した膜の昇温脱離スペクトルを図１１
に示す。実施例１の場合とほぼ同様に、２００℃程度の
加熱により非晶質炭素膜からのガス放出が観察されてい
る。ただし、この場合の放出ガスはＣＦ3 、ＣＦ2 、お
よびＣＦと考えられるガスである。メタンを添加した場
合には、これらのＣＦx ガスに加えて、ＨＦも若干放出
されることが分かった。また、本実施例のフッ素含有非
晶質炭素膜からのガス放出量は、実施例１の水素化非晶
質炭素膜に比べて若干多いことが分かった。なお、約４
５０℃程度の加熱によりガス放出量が急激に上昇してい
るのは、フッ素化非晶質炭素膜の分解が始まるためであ
る。
【００５９】次に、フッ素含有非晶質炭素膜を窒素雰囲
気中でアニールした比較例では、成膜時のメタン添加の
有無に関わらず、積層膜の剥がれは観察されなかった。
本比較試料からの昇温脱離スペクトルを図１２に示す。
アニールを行わなかった試料でみられた２００℃付近の
ガス放出は消え、ガス放出は４００℃以上に見られるの
みとなった。つまり、あらかじめ窒素雰囲気中でアニー
ルしガス放出させておくことにより、その後のプロセス
における膜剥がれ等の問題は解決されることが分かっ
た。
【００６０】しかし、フッ素化非晶質炭素膜の誘電特性
に関しては、窒素アニールを行うことにより比誘電率が
上昇するという問題が有った。図６に示すように、Ｃ4
Ｆ8のみを用いて成膜したフッ素含有非晶質炭素膜で
は、堆積直後の比誘電率２．３から、窒素アニール後の
比誘電率２．８に上昇した。また、原料ガスにメタン添
加した場合も同様で、窒素アニール処理により比誘電率
は２．５から３．０に増加した。この結果は、アニール
雰囲気がアルゴン等の他の不活性ガス、あるいはＣ
Ｆ4 、Ｃ2 Ｆ6 、Ｃ4 Ｆ8 等のフッ化炭素ガス雰囲気の
場合、また真空中でアニールする場合でも同様である。
【００６１】以上の比較例に対し、本発明による水素中
でのアニールを施した試料については、積層膜形成後の
熱処理による剥がれも発生せず、また比誘電率の上昇も
生じないという結果が得られた。すなわち、水素中でア
ニールした後の昇温脱離スペクトルは、図１２に示され
るものと全く同様で、低温のガス放出ピークはみられな
かった。また、アニール後の比誘電率は、原料ガスをＣ
4 Ｆ8 のみとした場合でアニール前の２．３から２．１
に（図６）、メタン添加して成膜したもので２．５から
２．３に、それぞれ低下するという結果が得られた。こ
の結果は、炭素系膜を低誘電特性が重要な層間絶縁膜と
して用いる際に非常に好ましい結果である。
【００６２】本実施例では水素アニールの条件を、常
圧、４００℃、１時間としたが、これを変更することが
可能であることはもちろんである。このうち処理温度に
関しては、約２００℃で発生するガス放出のピークを抑
制するという目的から、概ね２５０℃以上であることが
望ましい。また４５０℃以上にすると非晶質炭素膜の分
解が始まることから、上限温度はこの分解温度以下に制
限される。また、処理時間は処理温度と関連し、温度が
高ければ短時間の処理ですむことはもちろんである。
【００６３】以上は積層膜をＳｉＯ2 膜ととした場合の
積層構造に関する実施例であるが、本発明の効果は積層
膜の材料やその製法には依存しない。例えば、他にプラ
ズマＣＶＤで堆積した窒化珪素膜、スパッタリングで堆
積させたアルミニウム薄膜、銅薄膜、チタン膜、窒化チ
タン薄膜、タンタル膜、窒化タンタル薄膜、コバルト
膜、タングステン膜、シリコン膜、チタンシリサイド
膜、タングステンシリサイド膜、コバルトシリサイド膜
などＬＳＩ技術に用いられる多様な材料の全ての膜を非
晶質炭素膜上に堆積させた場合も、非晶質炭素膜をあら
かじめアニールした後に堆積させることにより同様の効
果が得られることはもちろんである。
【００６４】（実施例５）次に、本願発明により形成さ
れたフッ素含有非晶質炭素膜を層間絶縁膜とする構造に
ビアホールを開口し、多層配線の層間の電気的な相互接
続とるためのプラグ電極を堆積させた実施例を示す。本
実施例による多層配線構造の最終構造を図１３に示す。
この多層配線構造の製造工程は、層間絶縁膜としてフッ
素化非晶質炭素膜を用いていることを除き、実施例２と
同様である。
【００６５】すなわち、最初に基板上１３０１に上下を
窒化チタン膜１３０６で挟まれたアルミニウム配線１３
０２を形成し、この上に密着層１３０５を介してフッ素
化非晶質炭素膜１３０３を形成する。このフッ素化非晶
質炭素膜を水素アニールした後に、密着層１３０５を介
してＳｉＯ2 膜１３０４を形成する。ここまでの工程
は、先の実施例４と全く同様である。
【００６６】引き続き、ドライエッチングによるビアホ
ール１３０８の開口を行う。この工程では、はじめにＳ
ｉＯ2 膜１３０４上に形成したレジストをマスクとして
ＳｉＯ2 膜１３０４の途中までエッチングし、その後レ
ジストを除去してＳｉＯ2 膜１３０４をハードマスクと
してさらにエッチングして下層のアルミニウム配線１３
０２まで貫通するビアホールを形成する。その後、この
ビアホール内にアルミニウムを埋め込み成膜してプラグ
１３０７とする。最後に、上下を窒化チタン膜で挟んだ
アルミニウム膜を全面に成膜し、これを所定のパターン
に加工して上層配線とした。
【００６７】以上の工程により、上下の配線間が電気的
に接続された多層（２層）配線構造が形成されたが、上
記プロセス中の加熱プロセスを経ても、フッ素化非晶質
炭素膜と周囲構造間の剥がれやポイズンドビア等の不良
発生は見られなかった。
【００６８】また図１４に示すように、プラグ金属をア
ルミニウムからタングステン１４０７に変更した場合に
も、膜の剥がれやポイズンドビア等の不良発生はみられ
なかった。このタングステンプラグ１４０７の成膜は、
ＷＦ6 とＳｉＨ4 を原料にして基板温度４００℃で行っ
た。従って、あらかじめ水素アニールを施しておくこと
により、水素化非晶質炭素膜自体の耐熱温度に近い４０
０℃までの熱処理では不良発生がないことが明らかとな
った。
【００６９】なお、本実施例では２層の多層配線構造の
製造工程について説明したが、本実施例の方法を繰り返
し用いることにより３層以上の多層配線構造の製造が可
能であることはいうまでもない。
【００７０】（実施例６）次に、層間絶縁膜のフッ素化
非晶質炭素膜に溝を形成し、この溝に金属膜を埋め込み
成膜した後に金属膜上部を研磨除去することにより配線
を形成した実施例を説明する。図１５は、本実施例で製
造した多層配線構造の最終構造図である。
【００７１】まず基板１５０１上にＳｉＯ2 密着膜１５
０２を５０ｎｍ堆積させ、次にフッ素化非晶質炭素膜１
５０３を６００ｎｍ堆積させた。続いて非晶質炭素膜を
水素雰囲気中で４００℃で１時間アニールした後に、Ｓ
ｉＯ2 膜１５０４を１００ｎｍ堆積させた。つぎに前記
アルミニウム配線に関する実施例２と同様の手法で、Ｓ
ｉＯ2 膜および非晶質炭素膜に、溝深さ０．６ミクロ
ン、溝幅０．５ミクロンの配線溝を形成した。次にスパ
ッタリングにより溝内に窒化タンタル１５０５を５０ｎ
ｍ堆積し、さらにスパッタリングにより銅１５０６を堆
積させた。最後に溝以外の非晶質炭素膜上に堆積された
銅を化学機械研磨により除去し、最後に真空中で４００
℃１時間のアニールを行い溝配線を形成した。４００℃
の最終アニールの際も積層膜に膜剥がれは見られなかっ
た。
【００７２】（第３の実施の形態）本実施の形態では、
本願発明における炭素系膜としてパリレン（poly-p-xyl
ylene）を用いた場合を説明する。パリレン膜は、ベン
ゼン環を有するキシリレンを原料ガスとして、これを熱
ＣＶＤにより重合反応させて形成した。このような、熱
ＣＶＤ法により形成された炭素系膜においても、成膜後
に水素アニール処理を施しておくことにより、その後の
プロセスにおけるガス放出による膜剥がれや誘電特性劣
化を防止することができる。
【００７３】（実施例７）本実施例で作成した試料の構
造は図１に示す通りであり、層間絶縁膜１０５としてパ
リレン膜を用いている。また、その製造工程は、パリレ
ン膜の成膜工程を除いて、実施例１と同様である。以
下、パリレン膜の製造方法を説明する。
【００７４】本実施例で用いたパリレンの成膜装置の概
略を図１６に示す。まずｐ−キシリレン（p-xylylene）
を７００℃に加熱した加熱漕１６０８に通し、熱により
ｐ−キシリレンを活性化させラジカルを発生させる。次
にガス導入口１６０３を通してラジカルを真空反応漕１
６０６に導入し基板上に堆積させる。本実施例の条件で
成膜したパリレン膜の成膜直後の比誘電率は２．６であ
った。このパリレン膜上に積層膜を形成する前に、あら
かじめ水素アニールを施しておく。水素アニールの条件
は、真空中４００℃、１時間とした。また、比較例とし
て、アニール雰囲気を窒素に変更した試料、及びアニー
ル処理を行わない試料も用意した。図１に示す構造を完
成した後に真空中で４００℃に加熱する試験を行い、膜
の剥がれの有無を調べた。
【００７５】まず、比較例として作成したアニール処理
なしの試料の場合、積層膜（上部のＳｉＯ2 膜）に剥が
れが見られた。図１７は水素アニールを行わなかった場
合の、パリレン膜からの昇温脱離スペクトルである。実
施例１の場合とほぼ同様に、２００℃程度の加熱により
パリレン膜からのガス放出が観察されている。なお、約
４５０℃程度の加熱によりガス放出量が急激に上昇して
いるのは、パリレン膜の分解が始まるためである。
【００７６】次に、パリレン膜を窒素雰囲気中でアニー
ルした比較例では、成膜時のメタン添加の有無に関わら
ず、積層膜の剥がれは観察されなかった。本比較試料か
らの昇温脱離スペクトルを図１８に示す。アニールを行
わなかった試料でみられた２００℃付近のガス放出は消
え、ガス放出は４００℃以上に見られるのみとなった。
つまり、あらかじめ窒素雰囲気中でアニールしガス放出
させておくことにより、その後のプロセスにおける膜剥
がれ等の問題は解決されることが分かった。
【００７７】しかし、パリレン膜の誘電特性に関して
は、窒素アニールを行うことにより比誘電率が上昇する
という問題が有った。窒素アニールの前後で、比誘電率
は２．６から３．０に上昇した。この結果は、アニール
雰囲気がアルゴン等の他の不活性ガス、あるいは真空中
でアニールする場合でも同様である。
【００７８】以上の比較例に対し、本発明による水素中
でのアニールを施した試料については、積層膜形成後の
熱処理による剥がれも発生せず、また比誘電率の上昇も
生じないという結果が得られた。すなわち、水素中でア
ニールした後の昇温脱離スペクトルは、図１８に示され
るものと全く同様で、低温のガス放出ピークはみられな
かった。また、アニール後の比誘電率は２．６から２．
３に低下するという結果が得られた。この結果は、炭素
系膜を低誘電特性が重要な層間絶縁膜として用いる際に
非常に好ましい結果である。
【００７９】本実施例では水素アニールの条件を、常
圧、４００℃、１時間としたが、これを変更することが
可能であることはもちろんである。このうち処理温度に
関しては、約２００℃で発生するガス放出のピークを抑
制するという目的から、概ね２５０℃以上であることが
望ましい。また４５０℃以上にするとパリレン膜の分解
が始まることから、上限温度はこの分解温度以下に制限
される。また、処理時間は処理温度と関連し、温度が高
ければ短時間の処理ですむことはもちろんである。
【００８０】なお、上記パリレンに換えて、テトラフル
オロ-p-キシリレン（α、α、α’、α’-tetrafluoro-
p-xylylene）を原料に用いて成膜したフッ素化パリレン
膜でも同等の効果が得られた。
【００８１】また、以上は第1層目の配線間にパリレン
膜を埋め込み、その後に1層の異種膜を堆積させた場合
の実施例であるが、パリレン膜上に複数の異種膜を堆積
させた場合、また第2層目の配線および2層目のパリレン
膜を堆積させ、2層目のパリレン膜を更に異種絶縁膜で
覆った場合にも同様の効果が得られることが分かった。
上記プロセスを繰り返すことにより、３層以上の多層配
線を形成した場合にも、同様の効果が得られることは言
うまでもない。さらに、本願発明により形成されたパリ
レン膜にビアホールを開口し、多層配線の層間の電気的
な相互接続とるためのプラグ電極を堆積する際にも、ポ
イズンドビアなどの不良の発生を防止できた。
【００８２】またパリレン膜に溝を形成し、銅を溝内に
堆積させ溝配線を形成する際にも、パリレン膜をあらか
じめアニールしてから溝を形成することにより、多層膜
の膜はがれを防止することができた。
【００８３】（第４の実施の形態）本実施の形態では、
本願発明における炭素系膜としてポリイミド膜を用いた
場合を説明する。本実施の形態で用いた芳香族ポリイミ
ド膜は、ポリイミド前駆体をスピンコートにより堆積さ
せ、続いて成膜アニールを行うことにより形成したもの
である。このような、スピンコート法（塗布法）により
形成された炭素系膜においても、成膜後に水素アニール
処理を施しておくことにより、その後のプロセスにおけ
るガス放出による膜剥がれや誘電特性劣化を防止するこ
とができる。
【００８４】（実施例８）本実施例で作成した試料の構
造は図１に示す通りであり、層間絶縁膜１０５としてポ
リイミド膜を用いている。また、その製造工程は、ポリ
イミド膜の成膜工程を除いて、実施例１と同様である。
以下、ポリイミド膜の製造方法を説明する。
【００８５】本実施例では、ポリイミド膜形成の原料と
してピロメリット酸（PMDA）と４，４’−ジアミノジフ
ェニルエーテル（ＤＤＥ）を用い、これらを混合したポ
リイミド前駆体をスピンコートにより基板上に塗布し、
続いて窒素雰囲気中で１００℃１時間、３５０℃１時間
の成膜アニールを行うことにより芳香族ポリイミドを堆
積した。本実施例で成膜したポリイミド膜の成膜直後の
比誘電率は３．２であった。このポリイミド膜上に積層
膜を形成する前に、あらかじめ水素アニールを施してお
く。水素アニールの条件は、真空中４００℃、１時間と
した。また、比較例として、アニール雰囲気を窒素に変
更した試料、及びアニール処理を行わない試料も用意し
た。図１に示す構造を完成した後に真空中で４００℃に
加熱する試験を行い、膜の剥がれの有無を調べた。
【００８６】まず、比較例として作成したアニール処理
なしの試料の場合、積層膜（上部のＳｉＯ2 膜）に剥が
れが見られた。この試料のポリイミド膜からの昇温脱離
スペクトルを測定した結果、膜もしくは未反応分子の分
解により生じると考えられる炭化水素ＣＨ3 等の脱離が
見られた。なお、ポリイミド前駆体塗布時の溶媒成分は
成膜時の３５０℃アニールで全て揮発しており、その後
の真空加熱では観察されなかった。
【００８７】次に、ポリイミド膜を窒素雰囲気中でアニ
ールした比較例では、積層膜の剥がれは観察されなかっ
た。この比較試料からの昇温脱離スペクトル測定でも、
低温のピークは観察されず、４００℃以上での膜分解に
起因するガス放出のみがみられた。つまり、あらかじめ
窒素雰囲気中でアニールしガス放出させておくことによ
り、その後のプロセスにおける膜剥がれ等の問題は解決
されることが分かった。しかし、ポリイミド膜の誘電特
性に関しては、窒素アニールを行うことにより比誘電率
が上昇するという問題が有った。窒素アニールの前後
で、比誘電率は３．２から３．５に上昇した。この結果
は、アニール雰囲気がアルゴン等の他の不活性ガス、あ
るいは真空中でアニールする場合でも同様である。
【００８８】以上の比較例に対し、本発明による水素中
でのアニールを施した試料については、積層膜形成後の
熱処理による剥がれも発生せず、また比誘電率の上昇も
生じないという結果が得られた。すなわち、水素中でア
ニールした後の昇温脱離スペクトルには、低温のガス放
出ピークはみられなかった。また、アニール後の比誘電
率は３．２から３．０に低下するという結果が得られ
た。この結果は、炭素系膜を低誘電特性が重要な層間絶
縁膜として用いる際に非常に好ましい結果である。
【００８９】以上はＳｉＯ2 膜との積層構造に関した実
施例であるが、他にプラズマＣＶＤで堆積した窒化珪素
膜、スパッタリングで堆積させたアルミニウム薄膜、銅
薄膜、チタン膜、窒化チタン薄膜、タンタル膜、窒化タ
ンタル薄膜、コバルト膜、タングステン膜、シリコン
膜、チタンシリサイド膜、タングステンシリサイド膜、
コバルトシリサイド膜などＬＳＩ技術に用いられる多様
な材料の全ての膜をポリイミド膜上に堆積させた場合
も、ポリイミド膜をあらかじめアニールした後に堆積さ
せることにより、その後の４００℃までの熱処理で積層
構造に剥がれが見られないことが分かった。
【００９０】また、以上の結果はポリイミド膜のみでは
なく、デカフルオロビフェニルとフェニレンジオールを
原料に用いたフッ素化ポリアリルエーテル（poly-aryle
thers）膜、1，3-ジビニル１−１，１，３，３−テトラ
メチルジシロキサン−ビスベンゾシクロブテン（DVS-bi
sBCB）、を原料に用いたベンゾシクロブテン膜（ＢＣ
Ｂ）、パーフルオロシクロブテン膜（ＰＦＣＢ）、ポリ
テトラフルオロエチレン膜（PTFE）など他のスピンコー
ト膜にも共通するものである。
【００９１】以上は第１層目の配線間に炭素膜を埋め込
み、その後に１層の異種膜を堆積させた場合の実施例で
あるが、炭素膜上に複数の異種膜を堆積させた場合、ま
た第２層目の配線および２層目の炭素膜を堆積させ、２
層目の炭素膜を更に異種絶縁膜で覆った場合にも同様の
効果が得られることが分かった。なお、上記プロセスを
繰り返すことにより、２層以上の多層配線を形成した場
合にも、同様の効果が得られることは言うまでもない。
さらに、本願発明により形成された炭素膜にビアホール
を開口し、多層配線の層間の電気的な相互接続とるため
のプラグ電極を堆積する際にも、ポイズンドビアなどの
不良の発生を防止できた。また炭素膜に溝を形成し、銅
を溝内に堆積させ溝配線を形成する際にも、炭素膜をあ
らかじめアニールしてから溝を形成することにより、多
層膜の膜はがれを防止することができた。
【００９２】以上に説明した実施の形態では、常圧の１
００％水素雰囲気中でアニールした例について説明した
が、アニールの雰囲気はこれに限られるものではない。
例えば、１００％水素雰囲気のままで減圧状態としてア
ニールを行うことも可能である。この場合、水素の圧力
は１０-3Ｔｏｒｒ以上であればよい。また、水素に加え
て他の不活性ガス等を混合しても、水素のみでアニール
した場合と同等の効果が得られる。要するに、アニール
雰囲気に相当量の水素分圧が含まれていればよいのであ
る。
【００９３】
【発明の効果】以上説明したように、炭素系の絶縁膜を
堆積後、その上部に積層膜を成膜する前に、あらかじめ
水素アニール処理を施しておくことにより、その後の工
程における加熱プロセスでの膜剥がれなどの問題を防止
できる。さらに、水素アニール処理を行うことにより炭
素系膜の比誘電率が低下するという有利な効果が得られ
た。
【００９４】以上より、層間絶縁膜として炭素系膜を用
いる半導体装置の製造方法において水素アニール処理を
行うことにより、動作不良等の原因が除去されると同時
にその後の工程のプロセス自由度が大きく拡大し、また
誘電率の低下により半導体装置の動作特性が向上すると
いう効果が得られるのである。
【図面の簡単な説明】
【図１】本発明で作製した配線構造の模式図である。
【図２】平行平板型プラズマＣＶＤ装置の概略図であ
る。
【図３】アニール装置の概略図である。
【図４】堆積直後の水素化非晶質炭素膜の昇温脱離スペ
クトルである。
【図５】アニール後の水素化非晶質炭素膜の昇温脱離ス
ペクトルである。
【図６】アニール前後の非晶質炭素膜の比誘電率の変化
を示す図である。
【図７】水素化非晶質炭素膜にビアホールを開口しアル
ミニウムプラグを堆積させる手順を示す工程図である。
【図８】水素化非晶質炭素膜およびタングステンプラグ
を用いた配線構造の模式図である。
【図９】水素化非晶質炭素膜に溝配線を形成する手順を
示す図である。
【図１０】ヘリコン波型プラズマＣＶＤ装置の概略図で
ある。
【図１１】堆積直後のフッ素化非晶質炭素膜の昇温脱離
スペクトルである。
【図１２】アニール後のフッ素化非晶質炭素膜の昇温脱
離スペクトルである。
【図１３】フッ素化非晶質炭素膜およびアルミニウムプ
ラグを用いた配線構造の模式図である。
【図１４】フッ素化非晶質炭素膜およびタングステンプ
ラグを用いた配線構造の模式図である。
【図１５】フッ素化非晶質炭素膜に溝配線を形成した実
施例の断面模式図である。
【図１６】パリレン膜堆積に用いた熱ＣＶＤ装置の概略
図である。
【図１７】パリレン膜の昇温脱離スペクトルである。
【図１８】アニール後のパリレン膜の昇温脱離スペクト
ルである。
【符号の説明】
１０１ 基板 １０２ 配線金属 １０３ 炭素膜 １０４ 上部積層膜 １０５ 密着膜 １０６ 窒化チタン膜 ２０１ 試料 ２０２ 上部電極 ２０３ 下部電極 ２０４ 真空漕 ２０５ 高周波電源 ２０６ 排気口 ２０７ ガス導入口 ４０１ 試料 ４０２ 試料支持台 ４０３ ガス導入口 ４０４ ターボ分子ポンプ ４０５ ドライポンプ ４０６ 真空漕 ７０１ 基板 ７０２ アルミニウム配線 ７０３ 水素化非晶質炭素膜 ７０４ ＳｉＯ2 膜 ７０５ 密着層 ７０６ 窒化チタン膜 ７０７ レジスト ７０８ ビアホール ７０９ アルミニウムプラグ ７１０ 窒化チタン膜 ８０１ 基板 ８０２ アルミニウム配線 ８０３ 水素化非晶質炭素膜 ８０４ ＳｉＯ2 膜 ８０５ 密着層 ８０６ 窒化チタン膜 ８０７ タングステンプラグ ８０８ 窒化チタン膜 ９０１ 基板 ９０２ ＳｉＯ2 膜 ９０３ 水素化非晶質炭素膜 ９０４ ＳｉＯ2 膜 ９０５ レジスト ９０６ 配線溝 ９０７ 窒化タンタル膜 ９０８ 銅配線 １００１ 高周波電源 １００２ 石英ベルジャー １００３ アンテナ １００４ 電磁石 １００５ 永久磁石 １００６ ガス導入口 １００７ 試料ホルダー １００８ 試料 １００９ 真空漕 １３０１ 基板 １３０２ アルミニウム配線 １３０３ フッ素化非晶質炭素膜 １３０４ ＳｉＯ2 膜 １３０５ 密着膜 １３０６ 窒化チタン膜 １３０７ アルミニウムプラグ １４０１ 基板 １４０２ アルミニウム配線 １４０３ フッ素化非晶質炭素膜 １４０４ ＳｉＯ2 膜 １４０５ 密着膜 １４０６ 窒化チタン膜 １４０７ タングステンプラグ １５０１ 基板 １５０２ ＳｉＯ2 膜 １５０３ フッ素化非晶質炭素膜 １５０４ ＳｉＯ2 膜 １５０５ レジスト １５０６ 配線用溝 １５０７ 窒化タンタル膜 １５０８ 銅配線 １６０１ 試料 １６０２ 試料支持台 １６０３ ガス導入口 １６０４ ターボ分子ポンプ １６０５ ドライポンプ １６０６ 真空漕 １６０７ 原料シリンダー １６０８ 加熱漕
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−115898（ＪＰ，Ａ) 特開 平11−87342（ＪＰ，Ａ) 特開 平11−154672（ＪＰ，Ａ) 特開 平11−265885（ＪＰ，Ａ) 特開 平11−150357（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/312 H01L 21/314 H01L 21/768

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】絶縁材料として炭素系絶縁膜を用いる半導
    体装置の製造方法において、炭素系絶縁膜を成膜する工
    程と、引き続き少なくとも前記炭素系絶縁膜の成膜温度
    以上の温度で水素雰囲気中でアニール処理する工程を含
    むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】配線層間絶縁膜として炭素系絶縁膜を用い
    る多層配線構造の半導体装置の製造方法において、下層
    の配線上に炭素系絶縁膜を成膜する工程と、引き続き少
    なくとも前記炭素系絶縁膜の成膜温度以上の温度で水素
    雰囲気中でアニール処理する工程と、上層配線を形成す
    る工程とを含むことを特徴とする半導体装置の製造方
    法。
  3. 【請求項３】前記炭素系絶縁膜の成膜をプラズマＣＶＤ
    法、熱ＣＶＤ法またはスピンコート法により行うことを
    特徴とする請求項１または請求項２に記載の半導体装置
    の製造方法。
  4. 【請求項４】前記炭素系絶縁膜が、水素化非晶質炭素
    膜、フッ素含有非晶質炭素膜、ポリパラキシリレン膜、
    ポリテトラフルオロパラキシリレン膜、ポリイミド膜、
    フッ素化ポリアリルエーテル膜、ベンゾシクロブテン
    膜、パーフルオロシクロブテン膜、またはポリテトラフ
    ルオロエチレン膜であることを特徴とする請求項１から
    請求項３のいずれかに記載の半導体装置の製造方法。
  5. 【請求項５】前記水素雰囲気の圧力が１０-3Ｔｏｒｒ以
    上であることを特徴とする請求項１から請求項４のいず
    れかに記載の半導体装置の製造方法。
  6. 【請求項６】前記アニール処理の際の温度を２００℃以
    上、かつ前記炭素系絶縁膜の分解温度以下とすることを
    特徴とする請求項１から請求項５のいずれかに記載の半
    導体装置の製造方法。
JP09580198A 1998-04-08 1998-04-08 半導体装置の製造方法 Expired - Lifetime JP3189781B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP09580198A JP3189781B2 (ja) 1998-04-08 1998-04-08 半導体装置の製造方法
TW088105555A TW407319B (en) 1998-04-08 1999-04-07 Method of fabricating semiconductor device
US09/286,986 US6197704B1 (en) 1998-04-08 1999-04-07 Method of fabricating semiconductor device
KR10-1999-0011970A KR100372625B1 (ko) 1998-04-08 1999-04-07 반도체 장치 제조 방법
CA002268769A CA2268769A1 (en) 1998-04-08 1999-04-07 Method of fabricating semiconductor device
EP99106149A EP0949663A3 (en) 1998-04-08 1999-04-07 Deposition of an insulating film comprising carbon

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09580198A JP3189781B2 (ja) 1998-04-08 1998-04-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH11297686A JPH11297686A (ja) 1999-10-29
JP3189781B2 true JP3189781B2 (ja) 2001-07-16

Family

ID=14147546

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09580198A Expired - Lifetime JP3189781B2 (ja) 1998-04-08 1998-04-08 半導体装置の製造方法

Country Status (6)

Country Link
US (1) US6197704B1 (ja)
EP (1) EP0949663A3 (ja)
JP (1) JP3189781B2 (ja)
KR (1) KR100372625B1 (ja)
CA (1) CA2268769A1 (ja)
TW (1) TW407319B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102497431B1 (ko) * 2017-12-05 2023-02-08 그마이너 게엠베하 살포 차량 용 살포 디바이스

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
US6524974B1 (en) 1999-03-22 2003-02-25 Lsi Logic Corporation Formation of improved low dielectric constant carbon-containing silicon oxide dielectric material by reaction of carbon-containing silane with oxidizing agent in the presence of one or more reaction retardants
US6423628B1 (en) 1999-10-22 2002-07-23 Lsi Logic Corporation Method of forming integrated circuit structure having low dielectric constant material and having silicon oxynitride caps over closely spaced apart metal lines
US6391795B1 (en) 1999-10-22 2002-05-21 Lsi Logic Corporation Low k dielectric composite layer for intergrated circuit structure which provides void-free low k dielectric material between metal lines while mitigating via poisoning
US6756674B1 (en) * 1999-10-22 2004-06-29 Lsi Logic Corporation Low dielectric constant silicon oxide-based dielectric layer for integrated circuit structures having improved compatibility with via filler materials, and method of making same
US6346490B1 (en) 2000-04-05 2002-02-12 Lsi Logic Corporation Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps
US6365528B1 (en) 2000-06-07 2002-04-02 Lsi Logic Corporation Low temperature process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric-material characterized by improved resistance to oxidation and good gap-filling capabilities
US6346488B1 (en) 2000-06-27 2002-02-12 Lsi Logic Corporation Process to provide enhanced resistance to cracking and to further reduce the dielectric constant of a low dielectric constant dielectric film of an integrated circuit structure by implantation with hydrogen ions
US6492731B1 (en) 2000-06-27 2002-12-10 Lsi Logic Corporation Composite low dielectric constant film for integrated circuit structure
US6350700B1 (en) 2000-06-28 2002-02-26 Lsi Logic Corporation Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure
US6368979B1 (en) 2000-06-28 2002-04-09 Lsi Logic Corporation Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure
US6489242B1 (en) 2000-09-13 2002-12-03 Lsi Logic Corporation Process for planarization of integrated circuit structure which inhibits cracking of low dielectric constant dielectric material adjacent underlying raised structures
US6391768B1 (en) 2000-10-30 2002-05-21 Lsi Logic Corporation Process for CMP removal of excess trench or via filler metal which inhibits formation of concave regions on oxide surface of integrated circuit structure
US6537923B1 (en) 2000-10-31 2003-03-25 Lsi Logic Corporation Process for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6420277B1 (en) 2000-11-01 2002-07-16 Lsi Logic Corporation Process for inhibiting crack formation in low dielectric constant dielectric films of integrated circuit structure
JP4139085B2 (ja) * 2001-02-15 2008-08-27 三星エスディアイ株式会社 有機ｅｌデバイスおよびこの製造方法
US6649219B2 (en) 2001-02-23 2003-11-18 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material characterized by improved resistance to oxidation
US6858195B2 (en) 2001-02-23 2005-02-22 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material
US6503840B2 (en) 2001-05-02 2003-01-07 Lsi Logic Corporation Process for forming metal-filled openings in low dielectric constant dielectric material while inhibiting via poisoning
US6559048B1 (en) 2001-05-30 2003-05-06 Lsi Logic Corporation Method of making a sloped sidewall via for integrated circuit structure to suppress via poisoning
US6583026B1 (en) 2001-05-31 2003-06-24 Lsi Logic Corporation Process for forming a low k carbon-doped silicon oxide dielectric material on an integrated circuit structure
US6562700B1 (en) 2001-05-31 2003-05-13 Lsi Logic Corporation Process for removal of resist mask over low k carbon-doped silicon oxide dielectric material of an integrated circuit structure, and removal of residues from via etch and resist mask removal
US6566171B1 (en) 2001-06-12 2003-05-20 Lsi Logic Corporation Fuse construction for integrated circuit structure having low dielectric constant dielectric material
US6930056B1 (en) 2001-06-19 2005-08-16 Lsi Logic Corporation Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for integrated circuit structure
US6559033B1 (en) 2001-06-27 2003-05-06 Lsi Logic Corporation Processing for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6673721B1 (en) 2001-07-02 2004-01-06 Lsi Logic Corporation Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask
US6723653B1 (en) 2001-08-17 2004-04-20 Lsi Logic Corporation Process for reducing defects in copper-filled vias and/or trenches formed in porous low-k dielectric material
US6881664B2 (en) 2001-08-28 2005-04-19 Lsi Logic Corporation Process for planarizing upper surface of damascene wiring structure for integrated circuit structures
US6544891B1 (en) * 2001-09-04 2003-04-08 Taiwan Semiconductor Manufacturing Company Method to eliminate post-CMP copper flake defect
WO2003067636A1 (fr) * 2002-01-22 2003-08-14 Tokyo Electron Limited Dispositif et procede de traitement de surface
US6939808B2 (en) * 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
US6790775B2 (en) * 2002-10-31 2004-09-14 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
JP4369264B2 (ja) * 2003-03-25 2009-11-18 東京エレクトロン株式会社 プラズマ成膜方法
US6992003B2 (en) * 2003-09-11 2006-01-31 Freescale Semiconductor, Inc. Integration of ultra low K dielectric in a semiconductor fabrication process
US6903004B1 (en) 2003-12-16 2005-06-07 Freescale Semiconductor, Inc. Method of making a semiconductor device having a low K dielectric
DE102004002908B4 (de) * 2004-01-20 2008-01-24 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements oder einer mikromechanischen Struktur
US7407893B2 (en) * 2004-03-05 2008-08-05 Applied Materials, Inc. Liquid precursors for the CVD deposition of amorphous carbon films
KR100618878B1 (ko) * 2004-11-26 2006-09-04 삼성전자주식회사 사면체 탄소 화합물로 이루어지는 하드 마스크용 폴리머막및 그 제조 방법과 이를 이용한 미세 패턴 형성 방법
JP4853857B2 (ja) 2005-06-15 2012-01-11 東京エレクトロン株式会社 基板の処理方法，コンピュータ読み取り可能な記録媒体及び基板処理装置
US20070207275A1 (en) * 2006-02-21 2007-09-06 Applied Materials, Inc. Enhancement of remote plasma source clean for dielectric films
US7902073B2 (en) * 2006-12-14 2011-03-08 Lam Research Corporation Glue layer for hydrofluorocarbon etch
JP2009088267A (ja) * 2007-09-28 2009-04-23 Tokyo Electron Ltd 成膜方法、成膜装置、記憶媒体及び半導体装置
JP4893588B2 (ja) * 2007-11-05 2012-03-07 富士通株式会社 半導体装置の層間絶縁膜構造
KR101130065B1 (ko) * 2008-01-30 2012-03-29 도쿄엘렉트론가부시키가이샤 어모퍼스 하이드로 카본막의 후처리 방법 및 그의 방법을 사용한 전자 디바이스의 제조 방법, 및 관련 기억 매체 및 관련 처리 시스템
TW201044462A (en) * 2009-01-22 2010-12-16 Tokyo Electron Ltd A method for manufacturing semiconductor devices
JP5304759B2 (ja) * 2010-09-15 2013-10-02 東京エレクトロン株式会社 成膜方法及び半導体装置
JP2012114234A (ja) * 2010-11-24 2012-06-14 Ulvac Japan Ltd 紫外線照射処理装置及びＬｏｗ−ｋ膜の紫外線キュア方法
JP2012174845A (ja) * 2011-02-21 2012-09-10 Tokyo Electron Ltd 成膜方法及び半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2017720C (en) * 1990-05-29 1999-01-19 Luc Ouellet Sog with moisture-resistant protective capping layer
JPH0555196A (ja) * 1991-08-26 1993-03-05 Seiko Epson Corp 半導体集積装置
US5470661A (en) * 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US5376586A (en) * 1993-05-19 1994-12-27 Fujitsu Limited Method of curing thin films of organic dielectric material
US5494859A (en) * 1994-02-04 1996-02-27 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
CA2157257C (en) * 1994-09-12 1999-08-10 Kazuhiko Endo Semiconductor device with amorphous carbon layer and method of fabricating the same
JP2845160B2 (ja) 1995-03-23 1999-01-13 日本電気株式会社 半導体装置
US5530293A (en) * 1994-11-28 1996-06-25 International Business Machines Corporation Carbon-free hydrogen silsesquioxane with dielectric constant less than 3.2 annealed in hydrogen for integrated circuits
JPH08195565A (ja) 1995-01-17 1996-07-30 Hitachi Chem Co Ltd 多層配線構造の製造法および半導体装置
JP3789545B2 (ja) * 1995-10-09 2006-06-28 ソニー株式会社 絶縁膜の形成方法
JPH09115898A (ja) * 1995-10-23 1997-05-02 Sony Corp 誘電体膜の成膜方法
JPH09237837A (ja) 1996-02-29 1997-09-09 Hitachi Chem Co Ltd 多層配線構造の製造方法
JPH09275102A (ja) * 1996-04-04 1997-10-21 Sony Corp 絶縁膜の形成方法
JP3445902B2 (ja) * 1996-07-17 2003-09-16 松下電器産業株式会社 半導体装置の製造方法
US5804259A (en) * 1996-11-07 1998-09-08 Applied Materials, Inc. Method and apparatus for depositing a multilayered low dielectric constant film
US6310300B1 (en) * 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
JP3610745B2 (ja) 1996-11-28 2005-01-19 ソニー株式会社 層間絶縁膜の形成方法
US6030904A (en) * 1997-08-21 2000-02-29 International Business Machines Corporation Stabilization of low-k carbon-based dielectrics
JP3199006B2 (ja) 1997-11-18 2001-08-13 日本電気株式会社 層間絶縁膜の形成方法および絶縁膜形成装置
JP4054123B2 (ja) 1997-11-20 2008-02-27 東京エレクトロン株式会社 プラズマ成膜方法
JP3429171B2 (ja) 1997-11-20 2003-07-22 東京エレクトロン株式会社 プラズマ処理方法及び半導体デバイスの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102497431B1 (ko) * 2017-12-05 2023-02-08 그마이너 게엠베하 살포 차량 용 살포 디바이스

Also Published As

Publication number Publication date
EP0949663A3 (en) 2002-11-13
JPH11297686A (ja) 1999-10-29
KR100372625B1 (ko) 2003-02-17
CA2268769A1 (en) 1999-10-08
US6197704B1 (en) 2001-03-06
KR19990082991A (ko) 1999-11-25
EP0949663A2 (en) 1999-10-13
TW407319B (en) 2000-10-01

Similar Documents

Publication Publication Date Title
JP3189781B2 (ja) 半導体装置の製造方法
JP4090740B2 (ja) 集積回路の作製方法および集積回路
KR100358545B1 (ko) 반도체 장치 및 그 제조 공정
US7378343B2 (en) Dual damascence process utilizing teos-based silicon oxide cap layer having reduced carbon content
US20060258160A1 (en) Method of manufacturing semiconductor device
KR20010075566A (ko) 반도체 장치 및 그 제조 방법
KR100414506B1 (ko) 드라이 에칭 방법 및 반도체 장치의 제조 방법
CN1065657C (zh) 半导体装置的制造方法
WO2000025361A1 (en) Semiconductor device and manufacture thereof
JP3472196B2 (ja) エッチング方法及びそれを用いた半導体装置の製造方法
US20040150075A1 (en) Semiconductor device with cupper wiring and method for manufacturing semiconductor device
JP3768480B2 (ja) 半導体装置及びその製造方法
JPS60142545A (ja) 多層複合構造体
JP2005050954A (ja) 半導体装置およびその製造方法
US7172965B2 (en) Method for manufacturing semiconductor device
KR940005723B1 (ko) 반도체 장치
JP2000150646A (ja) 半導体装置およびその製造方法
US20130074769A1 (en) Apparatus for the deposition of a conformal film on a substrate and methods therefor
JP2006073612A (ja) レジスト除去方法
JP3384487B2 (ja) 絶縁膜の形成方法および多層配線
JPH11312682A (ja) 含フッ素誘電体を用いた金属配線構造及びその製造方法
US20070264843A1 (en) Formation and applications of nitrogen-free silicon carbide in semiconductor manufacturing
JP2004235569A (ja) 半導体装置の製造方法
JP3204041B2 (ja) 絶縁膜の形成方法
JP3717073B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010417

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090518

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100518

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110518

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110518

Year of fee payment: 10

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110518

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110518

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120518

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120518

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130518

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140518

Year of fee payment: 13

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term