TW407319B - Method of fabricating semiconductor device - Google Patents

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TW407319B
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layer
insulating layer
hydrogen
gas
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TW088105555A
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Kazuhiko Endo
Keisuke Shinoda
Original Assignee
Nippon Electric Co
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Description

A7 407319 ___________JB7____ 五、發明說明（/ ) 發明：> 背景 發昍：> 領城 本發明俗有鬭於一種裂造包含有由碩族材料所組成之 絶緣層的半導體裝置的方法，且待別是有關於一種製造 具有包含由碩族材料所組成之中間絶緣層的多層導線結 構的半導體裝置的方法。 習知坊麄夕說明 随箸諸如LSI等半導體積體電路聚集度的增加，在半 導體積體電路的製造中製造具有高可靠度之多層導線結 構将變得更重要。 多層導線結構的可靠度傜特別取決於中間絶緣層的特 擞。組成中間絶緣層的材料以及形成中間絶緣層的方法 已由抗熱性、電隔離及覆蓋能力決定。例如，中間绝揉 靥通常由二氣化矽（Si02 )、氮化矽（SiN>或碟矽酸鹽玻 璃（PSG)所組成，且通常以化學氣相沈積法（CVD)形成。
然而，随著LSI的設計準則變得更小，為導線間之寄 生電容所引起的導線遲滯已較為諸如電晶體組成之1^1 等値別元件所引起的訊號涯滞更為駸重。此舉將導致LSI I----— — — — — — —— I I (請先閱讀背面之注意事項再填ί本頁) *ά -1線. 經濟部智慧財產局員工消費合作社印製 以 件 元 別 0 在 使 善 改 被。 法然 無亦 而時 滯造 遲製 線被 導寸 因尺 滯的 遲小 的量 中盡 較化 rltc <0 的 數層 常緣 BE 色 霄 鉍 介間 出中 發為 開用 己使 前地 目泛 ，廣 下被 境中 環造 該製 在路 Is 獲 積 體 導 半 二 及 層 矽 及 層 矽 化 氮 此 在。 〇數 層常 緣電 絶介 低 7 為於 數低 常有 電具 介皆 的層 層矽 矽化 化氧氣二 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） 40731^ A7 B7 五、發明說明（ 經濟部智慧財產局員工消費合作社印製 質| 間 坊 萨 成引的¾材 傳更則II9 ㈠材使 有 Ξ 非化 Η 少 組當低S族 的有，M36W族而 具Ξ於έιΞ Μ0^-000 成具中以ρ.Μοξ， 並If積後 Μ 0 料#有有φ Μ 0 Μ ^,pw-m用 氟il沈保u ^ 材面具含聚 所氟於㈣96U,使 有瞎層確“ 該 族方可包機 料加氟I190 中出 含藉矽為§Λ, 矽料層料有 材添有20t’Ri告提 包 k 化傜St時 由材ϋ材等。族由含約esas報被 以U氣的巧 ± 代之絶族烯料矽藉層大 。.1^ 該偽 僳—二目 W 層 取數的磺丁 材由可磺至出DU 在合 層go的的 U 磺 在常成的環族較並質低提all'i。結 。線Ig厚層 Μ 質 層電Μ® 並碳！® ，曰ΒΗ降被1C㈣法 S 。^導11米^" 晶 緣介所緣苯機緣數非數來hn, 方層術步下 W 微化ί¥非 c 有 嗔 ΑΙ 絶低料絶與無絶常若常近 eM的之技列的ΙΪ2 氣r<於 的較材成體等的電，電於 ，構成層下成al約二U積 成有族组聚碩成介如介已 Dlgl結組間有組 h 大該7TI沈 組具碩，甲質組的例的置IE· 線所中具所⑻將積 W 層 所為由此二晶所小。碩裝於 f 導層統法鋁 f 法沈MP。矽 料作為在苯非料更數質體已-¾層矽傳方出II積 。{性化 1 常 材以因。對如材有常晶導者ίΰ多化用的一 Μ 沈上磨確氧 族層，數、諸族層電非半明 的氣使出 相層研精二 硝緣目常胺及碩緣介將的發 Μ 層二以提先 Μ 氣硪械的該 由絶注電醯以由絶的可層本 2 緣與得所首 ΰ 學質機化當 的人介亞料 統小其碩37絶料其2.化晶學坦 (請先閱讀背面之注意事項再填ί本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 407319 at _ B7 五、發明說明（4 ) S =氣化®層與非晶質硪層間的界面俗為寓矽，以提昇 層間的黏著性β 在沈積該二氣化矽層後，該二氣化矽係以CMP研磨。 其次，非晶質磺層你以二氣化矽層作為硬式軍幕而形成 介層孔於其中。其次，所形成的介層孔係以鋁插塞嫫充 。因此，其俗完成一多層導線結構。 以上述方法所形成的多層導線結構較包含有由二氣化 矽所組成之中間绝緣層的傳统多層導線結構的寄生電容 量減少大約5〇χ。 如前述，為形成包含有由碩族材料所組成之絶緣層的 多層導線結檐並維持高製程能力，其必須沈積将於後績 被平坦化並由諸如二氧化矽之傳統材料所組成的絶緣層 在由硪族材料所组成的中間絶緣層上，其間必須有高度 黏着性。 此外，由諸如氮化鈦、鈦、氮化鉅及钽等附高粗材料 所组成的一薄層可被夾合於中間绝緣）g與二氧化砂層間 ，以避免中間绝緣層與諸如鋁與銅等組成導電層之金屬 間的交互擴散。 如上述，其必須執行各種步驟，包含有的步驟為在沈 積由碳族材料所组成的中間絶緣層後沈積層以製造一 多層導線結構。這些步驟不可避免地會附帶有退火步驟 。因此，在形成由硪族材料所組成的絶緣層後，其必須 避免由退火步驟執行所産生的諸如剝_輿交sjs散等各 種缺陷形成於绝緣層與沈積在绝緣層上的其他層間，諸 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --— — — — — — — —----. I I I I I I I ·1111111 (請先閱讀背面之注意事項再填？本頁) A7 B7 五、發明說明（4 如上述之被平坦化的層與耐高溫金屬層》若産生諸如剝 離與交互擴散等缺陷，則半導體裝置將無法正常運作， 而降低可靠度及良率。 然而，若組成磺族材料的絶緣層被加熱至大約4 00*0, 則氣體將由絶緣層釋出。該氣體将破壊绝緣層與二氣化 矽層或沈積在絶緣層上之其他層間的黏箸性，而於多層 導線结構中形成層剝離》因此，必須減少绝绦層的氣鳢 釋出量，以避免在绝緣層形成後所執行的退火步琢中産 生層剝離。 為避免在退火步驟中産生層剝離，必須減少退火屮之 絶緣層的氣體釋出量。若由碩族材*料所组成的绝緣層在 絶緣層沈積後被進行退火（但在沈積層於铯緣層上之前） ，則由绝緣層所釋出的氣體將自多層導線結構中釋出。 因此，其将得以避免沈積於絶緣層上的層被剝離，即使 這些層在退火中亦然》 在傳統方法中，由碩族材料所組成的絶緣層傜於宾空 氣氛或諸如氮氣與氬氣等鈍氣氣氛中進行退火步驟<»雖 然該傳统方法使其得以滅少在後缠步驟中所釋出的氣體 量，但其所伴随的間題為絶緣層的介電常數你較退火步 驟之前為高。亦即，由碩族材料所組成之絶緣層的撖小 介電常數偽與製程能力不相同。 例如，日本未審査'專利用公報第8-195565號已提出一種 裂造多層導線結構的方法，其包含有的步驟為形成一導 線層於基板上，施加光敏聚合物於該導線層上，將該光 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 之 注 意 事 項 再 賣 經濟部智慧財產局員工消費合作社印製 407319 A7 B7 五、發明說明（，） 敏聚合物烘乾，以圖案將光敏聚合物曝光，將光敏聚合 物顯影以形成介層孔於光敏聚合物中，將光敏聚合物交 聯以形成一中間絶線層，以及形成一上導線層於絶緣層 上。 日本未審査專利公報第8-264648號以提出包含有一由 含氟非晶質磺所組成之中間絶緣層、一電極、一導線層 以及一夾合於中間絶緣層輿導線層間之缓衝層的一半導 體裝置。該緩衝層可避免氣體在退火步驟中由中間絶緣 層釋出。 日本未審査專利公報第9-237837號以提出一種製造多 層導現結構的方法，其所包含有的步驟為形成一第一導 線層於基板上，刻割該第一導線層，形成光敏聚合物雇 於該被刻割的第一導線層上，將光敏聚合物曝光，將光 敏聚合物顯影以形成介層孔於光敏聚合物中，将光敏聚 合物交聯以形成一中間絶緣層，以及形成一第二導線層 於絶緣層上。 然而，並無任何上述的公報可克服前述之絶緣層的介 電常數大於退火步驟前的問題。 發明夕槪沭 鑑於上述問題，本發明之一目的傺為提供一種製造半 導體裝置的方法，該方法可減少在碩族材料所組成的絶 緣層中所釋出的氣體並避免沈積在絶緣層上的層被剝離 ，而未增加介電常數。 其係提供一種製造包含有由碩族材料所組成之絶緣層 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I.----------1、·' 裝，--------訂---------線 (請先閱讀背面之注意事項再填Γ冬頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 成被上藉， 若所緣而 組前 _ ，時 。層絶向 所之緣如成 行緣成取 料上绝例形 執絶造的 材層於。層 中由將圃 族緣層成綠 氛則舉子 碩绝他逹絶。氣，此原 由於其式當出氣行。的 於層等方則釋氫執中入 含積層火，被於中層陷 包沈矽退火將係氛緣之 ,在化如退成火氣絶後 _ 中將氣諸行組退氣入火 8 法成二以進性該鈍陷退 _ 方組如係度發於在將行 該性諸出溫揮在樣團執 之發積釋的的鍵一子因 明揮沈的層中關法原會 發的，成緣層的方的數 本中次組絶緣火統分常 據層其性積絶退傳部電 根緣。發沈在述像之介 在绝出揮在留上火出的 之釋。由殘 退釋層 407319 at -------JB7__ 五、發明說明（t ) 的半導體裝置的方法，該方法所包含有的步除為（a)沈 積~由硪族材料所組成的絶緣層，（b)釋出絶緣層的揮 發性組成以及（c)沈積一層於絶錄層上。 其更提供一種製造包含有由磺族材料所組成之絶緣層 的半導體裝置的方法，該方法所包含有的步驟為（a)沈 積一由硪族材料所組成的絶绨層以及（b)將絶緣層在相 當於或大於绝緣層沈積溫度的第一溫度之氲氣氣氛中進 行退火。 其又提供一種製造具有多層結構並包含有由磺族材料 所組成之中間絶緣層的半導體裝置的方法，該方法所包 含有的步驟為（a)沈積一絶綠層於下導線層上，該絶緣 層换由硪族材料組成，（b)將絶緣層在相當於或大於絶 緣層沈積溫度的第一溫度之氫氣氣氛中進行退火以及（c) 形成一上導線層於該绝緣層上。 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1·---·.---------'.裝 *'1!--訂--------•線 (請先閱讀背面之注意事項再填貧本頁) 407319 Α7 Β7 五、發明說明（？）增加。 另一方面，根據本發明，一由磺族材料所組成的绝緣 層偽於氫氣氣氛中退火。此舉將促成退火所産生的自由 原子围與氫反應，並釋出絶緣層。因此，本發明使其得 以減少退火所釋出的氣體量並移除絶緣層中的原子團殘 留物，而避免絶緣層中的介電常數增加β 藉由本發明所獲得的上述優點傜詳細説明如下β 當由硪族材料所組成的绝緣層被加熱時，包含在該绝 緣層中的組成將随绝緣層溫度的增加而漸渐釋出。在由 磺族材料所組成的绝緣層中，硪原子通常會形成sp2與 SP 3混成軌域，而與其他碩原子鍵结。在該絶緣層中， 其傜形成一磺-磺鍵結網路。該網路被稱為交聯，並提 昇绝緣層的抗熱性。 濃 C-高 成較 形有 由含 藉包 將該 子， 原此 氟因 及 〇 氫聯 的交 中的 層子 緣原 绝碩 在壤 含破 包而 鍵和 輿 建 8 氫 之 度 性 熱 抗 的 小 較 有 具 將 層 線 絶 的 氟 或 子 原 合 網 的 内 層 緣 绝 於 現 呈 在 層 線 絶 至 接 連 此 藉 將 團 子 原 合 0 以 硪團 一 子 有原 具合 ，锅 中的 0 結 鍵 硪 所 及 .I------------ -------訂---------線 (請先閱讀背面之注意事項再填：本頁) 經濟部智慧財產局員工消費合作社印製 當 相 在 偽 結 鍵 碩 的 结 終 做 素 元 軽 等 氟 舆 氫20 如約 諸大 以於 之大 留或 殘於
出 ir 釋 度 溫 的P 為而 ίW , 的弱 做變 需结 所鍵 > 量層 體緣 氣絶 之與 出使 釋而 所 ， 層熱 緣加 绝團 少子 減原 為合 ，耦 此述 因上 將 沈想 被步 可火 層退 他在 «费 等氣 層免 矽避 化以 氣得 二供· 如其 9yOT , ί ,此 次因 其 〇 0 上 出層 釋緣 層絶 緣該 絶於 由積 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7_娜U五、發明說明（J ) 剝 的 層 之 上 層 緣 絶 在 積 沈 免 避 可 其 出 釋 中 層 緣 絶 由 〇 中離 原 ， 分此 部因 之 〇 附中 吸層 去緣 所絶 層入 緣陷 絶將 由其 中但 驟 ， 步外 火層 退緣 在絶 然出 tt P 鋪釋 ，未 而並 然團 子 層層取 緣緣的 絶絶團 於由子 陷其原 ，使由 以而自 所，之 〇 捉 行反捕 執子被 中原因 氛氫免 氣與避 氣將以 氫團得 於子僳 俗原其 火由 ， 退自此 之些因 明這 。 發的出 本中釋 而 量 螢 ΗΜηα 氣 之 出 釋 所 層 緣 絶 由 0 少數 減常 並電 ，介 化的明 極層説 的緣菫 生絶簡 産加之 所增式 向未國 圆備 面設 截積 横沈 SCSI f 線氣 導學 層化 多肋 之輔 造漿 製電 所式 明板 發行 本平 據明 根說 為為 圖圖 1 2 第第 質 晶 非 氫 含 由 即 0 立 圔後 意積 示沈 的在 備何 設如 火體 退氣 明示 説表 為為 。係像 圖圖圖 意 3 4 示第第 的 層 硪 質 晶 非 氫 含 由 後 火 退 在 何 如 。體 圖氣 譜示 光表 的為 附傜 吸圖 去 5 層第 硝 -- - -------I I ! F - I (請先閱讀背面之注意事項再填f才頁) Ίδ] .線- 經濟部智慧財產局員工消費合作社印製 的 數 常 電 介 的 層 磺 質 晶 非 之 後 前 火 退 〇 示 圖表 譜為 光係 的圖 附 θ 0 吸第式 去 圖 介 的 層 碩 質 晶 非 。 氫驟 含步 經的 穿孔 成層 形介 於該 用充 明填 說塞 係差 圖鋁 F Ϊ 7 用 至及 7Α以 第孔 層 以 構 結 線 導 層 多 的 層 〇 磺圖 質面 晶截 非横 氫的 含塞 有插 含鎢 包之 為孔 傷層 圖介 8 充 0 fl 及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 407319 a7 _B7 五、發明說明（9 ) 第9 A至9 G_係說明用於形成導線於含氫非晶質磺層的 凹槽部份中的步驟。 (請先閱讀背面之注意事項再填：本頁) 第10圖偽為說明螺旋式電漿輔肋化學氣相沈積設備的 示意圖。 第11圖傜為表示氣體如何在沈積後立即由含氟非晶質 磺層去吸附的光譜圖。 第12圔偽為表示氣體如何在退火後由含氟非晶質碩層 去吸附的光譜圖。 第13圖俱為包含有含氟非晶質磺層的多層導線結構以 及填充介層孔之鋁插塞的晶截面圖。 第14圖偽為包含有含氟非晶質碩層的多層導線結構以 及填充介層孔之鎢插塞的横截面圖。 第15圖偽為具有導線於含氫非晶質磺層之凹槽中的横 截面圖。 第16圖係為説明用於沈積由對苯二甲聚體所組成之層 的熱化學氣相沈積設備的示意圖。 第17圖偽為表示氣體如何在沈積後立即由對苯二甲聚 體層去吸附的光譜。 經濟部智慧財產局員工消費合作社印製 第18圖係為表示氣體如何在退火後立即由對苯二甲聚 體層去吸附的光譜。 較诖實旃例^説明 在第一個實施例中，絶緣層僳由含氫非晶質磺所組成 。該含氫非晶質碩層偽以電漿輔肋化學氣相沈積法 (PECVD)沈積。 -1 1 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作杜印製 407319 五、發明說明（、。） 第1圖係為第一傾實施例之半導體裝置的横截面圖。 所舉例的半導體裝置組成包含一基板1Q1,根據傳統 方法所形成於基板1 01上的鋁導線層1 〇 2 ,夾和鋁導線層 1 0 2於其中的氮化鈦層1 0 6 ,覆蓋鋁導線層1 0 2而以後缠 提及的含氫非晶質磺層103提昇黏箸性的一第一覆蓋層 l〇5a,形成於該第一覆蓋層105a上以埔充形成在鋁導線 層102間之間隙的一含氫非晶質硕層103,完全形成於含 氫非晶質硪103上的一第二覆蓋層l〇5b,以及形成於該 第二覆蓋層l〇5b上的一上層104。 在製造前述第1圓所舉例之半導體裝置的製程中，該 半導醱裝置傺於含氫非晶質硪1〇3形成後以及第二覆蓋 層l〇5b形成在含氫非晶質磺層103前於氫氣氣氛中退火。 執行退火的溫度僳設定於2 5 0至45(TC間，且最好為 4 0 0。。〇 在氫氣氣氛中退火可避免上層因沈積上層104後的 退火而剝離，並可進一步避免含氫非晶質磺1Q3的介電 常數增加。 以下將詳細説明第一値實施例的範例。 (第一緬範例） 在第一個範例中，沈積一作為上層10 4之二氣化矽於 以PECVD形成之含氫非晶質硪層10 3上。 使用諸如電晶慝之裝置已被形成於其上的矽基板作為 基《101。夾合於氮化鈦層106間的鋁導線層102傺形成 於矽基板1〇1上》绍導線層102具有〇·6撤米的高度及〇·5 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .----：-----------裝--------訂·-------- (請先閱讀背面之注意事項再填f.本頁) A7 407319 B7___ 五、發明說明（u ) 撤米的寬度。鋁導線層102之間彼此間隔0.3微米至！微 米。將鋁導線層102夾合的氮化鈦層1〇6具有50nB的厚度。 首先，一個第一二氧化矽層偽以大約50η·的厚度沈積 於鋁導線層102已形成在其上的矽基板1〇1上。該第一傾 二氣化矽層在其表面為富矽。所形成的第一値二氣化矽 層相當於第一覆蓋層l〇5a。 第一個二氣化矽層的沈積偽以如第2圃所述的平行板 式PCVD設備。 第2圖所迷的PCVD設備的組成包含有一具有排氣孔 2 0 6的真空室2 0 4 ,容納於真空室2 04中並彼此面對的上 下電極2 0 2與203, —電連接至上電搔2 0 2以供給高頻功 率至上電極202的高頻功率源，以及一用以將製程氣體 導入真空室204中的進氣孔207。一範例晶圓201傜固定 於上電棰20 2的下表面。 第一二氣化矽層的沈積偽以下列條件進行。 製程氣體：SiH 4與0 2
SiH4 流速：l〇scc· 〇2 流速：20sccb 沈積壓力：10 niTorr 藉由在沈積末期將S i Η 4流速減少至1 〇 s c c m，第一二 氣化矽層的表面將為富矽。所形成之第一二氣化矽層的 富矽表面将提升第一二氧化矽層與後绩形成之含氫非晶 質磺層103間的黏箸性。 沈積第一二氣化矽層用的設備並非僅限於上述的平行 -1 3- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） |----^----I I I I 1 I -------訂·! ----I (請先閲讀背面之注意事項再填ί本頁) 經濟部智慧財產局員工消費合作社印製 A7 407319 B7_ 五、發明說明（〇) (請先閱讀背面之注意事項再填r本頁) 板式CVD。任何可變換第一二氣化矽層之組成的設備皆 可用於沈積該第一二氣化矽層。例如，其可使用高密度 電漿輔肋CVD設備，諸如電子迴旋加速器共振（ECR)型 CVD設備，螺旋波式CVD設備，以及一誘導網合式CVD設 備，或熱CVD設備。 其次，沈積含氫非晶質磺層103於該第一二氣化矽或 第一覆蓋層105a上。在第一個範例中，含氫非晶質磺層 103俗使用CH4作為製程氣體而沈積。製作含氫非晶質 磺層103的設備偽與用以沈積第一二氣化矽層的平行板 式PCVD設備相同。含氫非晶質磺層103可以相似於沈積 第一二氣化矽層用的ECR型CVD設備、螺旋波式CVD設備 或誘導耦合式CVD設備沈積之。 在第2圖所述之平行板式PCVD設備中，範例晶圓201 傺置於高頻功率源205供給高頻至其之上電極202的下表 面上。知本技藝所熟知，自行偏壓像施加於高頻施加於 其上的電掻上，而離子傺以自行偏壓在所形成的層中被 加速。 經濟部智慧財產局員工消費合作社印製 在含氫非晶質磺層的狀況中，層中所含的氫偽為離子 射線所減少，而層中的交聯數（亦即磺-碳耦合數）將增 加。這些交聯或磺-磺耦合將組成層的架構。因此，以 自行偏壓功率施加於其上之電極構件所形成的非晶質碳 層具有高抗熱性，故其為所欲的中間絶緣層β 在第一個範例中的含氫非晶質磺層103僳以下列條件 沈積。 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 407319 _B7 五、發明說明（㈠） C Η 4 流速：100sccb Ar流速：10sccm 沈積壓力：10mTorr 自行偏壓：-2 0 0 V 以上述條件所製的含氫非晶質碩層103具有3.5的介電 常數。含氫非晶質碩層103將覆蓋形成在鋁導線層102間 的間隔，其中該間隔為0.3微米而鋁導線層102具有0.6 微米的高度。亦即，含氫非晶質磺層10 3將覆蓋具有縱 橫比為2的鋁導線層102。 其次，將該半導體裝置進行退火，以將氣體由含氫非 晶質碩層103釋出。第3圖僳說明用於將該半導體裝置 退火的設備。 所舉例的設備包含有一加工室3D6、一設置於加工室 306中的晶座303、一連接至加工室306的渦輪分子帑浦 以及一連接至加工室3 0 6的乾式幫浦3 0 5。 加工室3 0 6具有一氣體輪入孔，氫氣將藉此導入加工 室306。在一大氣Ε力下的氫氣中執行退火。 將複數個基板3 0 1安置於晶座3 0 1。藉由操作渦輪分子 幫浦3 0 4及乾式幫浦3 0 5，在103Torr或更低的真空度下 於加工室3 0 6中執行退火。 第一個範例中的退火條件如下。
壓力：大氣壓力 氣氛：氫氣氣氛 溫度：4 0 0 °C -1 5 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ；----：--------1- ---------訂--------- (請先閱讀背面之注意事項再填广本頁) 經濟部智慧財產局員工消費合作社印製 407319 A7 _B7五、發明說明（K ) 時間：1小時 中無 氛為 氣係 氣例 気範 於個 係三 例第 範 ο 値作 1 製 第中 。空 較真 比於 為偽 以例 例範 範個 個二 三第 作 0 製作 製 將 1 , 層 後磺 。火質 者退晶 火在非 退 氫 含 在 積 沈 層 矽 化 氣二二 第 1 的 厚 米 撤 第 於 似 相 以 偽 層 矽 化 氧二二 第 該 ο 上 舆 層 矽 化 氧二二 第 該 ΕΠ 亦 0 成 形 式 方10 的層 層硪 矽質 化晶 氣非 二氫 一 含 層 矽 富 的 成 形 所 ο 矽 富 為 面 界 的 間 施 實 個 一 第 之 例 舉 所 圖40 ο 第層 於上 當與 相5b 俗10 層層 矽蓋 化覆 氣二 二第 二的 第中 與例 火的 夕C 退0° J ο 的 4 行於 執係 缠置 後裝 受體 忍導 否半 能 ， 置中 裝試 體測 導該 半在 的 〇 述試 上測 認行 確進 為將 其 層 矽 化 〇 氣 離二 剝二 否第 是 ， 層中 認例 確範 及値 以三 ，第 時的 小火 一 退 火行 退進 中未 空在 真 離 剝 生 産 會10 中層 試磺 測質 在晶 層 矽 化 氣二二 β ίΠΓ 該 it 餓 剝 生 産 會 面 界 的 tH. C W? 1 氫層 含矽 在化 04氣 IL二二 第 在 --------------'-I 裝---- (請先閱讀背面之注意事項再填寫本頁) 一5J« . 原 0 J 1 iS 層成 磺形 質泡 晶氣 非視 氫檢 含為 與 泡 氣 生 産 會 面 界 的 間 出 釋 之 3 ο ix 層 磺 質 晶 非 氫 含 因 經濟部智慧財產局員工消費合作社印製 吸由 去中 溫空 升真 ，在 此 ， 在時 。熱 測加 量率 程速 製溫 附升 吸定 去固 溫以 升例 以範 傜當 譜為 光係 的程 體製 氣附 光 體 氣 的 得 獲 。所 測程 量製 儀附 譜吸 質去 以溫 傷升 壓述 分上 的以 體明 氣說 之係 出圖 釋 4 例第 範 則 軸 横 而 壓 分 的 體 氣 出 Sr 釋 示 標 軸 縱 ， ο 中度 圖溫 4 例 第範 在出 ο 釋 譜標 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 407319 a7 ____B7_ 五、發明說明（《ο 由第4圖得知，被認為是CH3、CH2#CH的氣體在 150 «C開始釋出，且該氣體釋出在大約200 °C時會達峰值。 随箸範例溫度的進一步增加，氣體在大約45D°C時再度 明顯地被釋出。然而，該第二掴峰值意指含氫非晶質碩 層103開始分解。因此，造成第二二氧化矽層剝離的 氣體釋出在大約200 °C時會到達峰值。 以升溫去吸附製程所得的光譜將反應出以質譜儀分解 所産生的氣體。例如，當CH3去吸附時，CH3將在質譜 儀的離子化腔室中分解為CH2與CH,而CH2與CH亦為質 譜儀所偵潮。然而，由第4圖得知，至少一種這些磺氫 氣體係由含氫非晶質硪層103去皈附。因此，該第二二 氣化矽層104在400。0剝離的原因被認為是諸如上述範例 中之CH2與CH等在質譜儀中分解所産生的氣體將破壤第 二二氧化矽層與含氫非晶質磺層1〇3間之界面的黏著性β 其次，在氮氣氣氛中執行退火的第一偁範例將被確認 該第二二氣化矽層104是杏剌離。其並未發現在第一鴒 範例中之第二二氣化矽層104剝離的現象。 第5圖傜說明以上述升溫去吸附製程所得的氣驩光譜 。由第5圖得知，在未經退火之第三個範例中所發現之 在大約200 Τ：的氣體釋出並未被發現，而僅在400 °C或更 高的溫度被發現。 然而，第一個範例將伴隨著介電常數的增加。 第6圖傜為表示退火前後之非晶質硪層的介電常數如 何變化的圖式。如第6圖所示，在氮氣氣氛中退火的含 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---；-----------裝--------訂---------線 (請先閱讀背面之注意事項再填1本頁) 經濟部智慧財產局員工消費合作社印製 407319 A7 B7 五、發明說明（4) 氫非晶質碩層在退火前具有3.5的介電常數，但在退火 後卻具有3·8的介電常數。諸如退火可抑制氣體釋出但 介電常數卻會增加等結果在經過諸如氬氣氣氛等鈍氣氣 氛或真空氣氛中執行退火的範例傜為常見的（第二個範 例）》 柑對於上述第一至第三傾參考範例，在根據本發明之 氫氣氣氛中退火的範例，該第二二氣化矽層1〇4並未於退 火步驟中剝離，且含氫非晶質硪層103的介電常數並未增 加β亦即，以上述升溫去吸附製程所獲得之在氫氣氣氛 中退火的範例的氣體光譜傺與第5圖的氣體光譜相同。 在大約200-C的氣體釋出峰值並未被發現。 此外，如第6圖所述，根搛本發明之範例在退火後的 介電常數僳由退火前的約3.5降低至約3.2。該結果僳為 含氫非晶質硪層103所欲，因為具有低介電常數的中間 絶緣層俱為重要的。 雖然在第一範例中執行退火的條件被設定在400°C維 持一小時，但詼條件係為可變的《然而，在退火溫度方 面，退火溫度相當於或大於200°C傷為所欲，最好為2 5 0*C ，以在大約200。0可抑制氣體釋出的峰值。 此外，因為含氫非晶質磺層在大約450°C開始分解 ，所以退火溫度的上限必須低於4 5 0 "C。退火時間傺取 決於退火溫度，而在較高的退火溫度耗時較短。 在第一餡範例中，CH4氣體係被選擇為用於沈積含氫 非晶質硪層103的製程氣體。然而，應注意牠是，諸如 -18~ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .—；-----------裝---------訂---------線 (請先閱讀背面之注意事項再填$本頁) A7 407319 _____ B7_ 五、發明說明（17 ) C2 H6 ，c3 H8 ，c2 H4 ，c2 H2 ，c6 H6。甲苯及二甲苯 等其他磺氫氣體亦可被選擇為沈積含氫非晶質硪層103 用。由上逑氣體所製的含氫非晶質碩層103將提供與由 CH4製成的含氫非晶質磺層103相同的優點。 雖然，在第一傾範例中，第1圖所述的上層104傜為 以PCVD法所形成的第二二氣化矽層，但組成該上層1〇4 的材料以及製作該上層104的方法並未限定於第一锢範 例中所説明者。例如，以濺鍍所沈積的薄鋁、薄铜層、 鈦層、薄氮化鈦層、鉅層、氮化鉅層、鈷層、鎢層、矽 層、矽化鈦層、矽化鎢層或矽化鈷層。沈積在含氫非晶 質硪層10 3上之包含有一種上述層之多層導線结構將提 供與第一値範例者相同的優黏。 (第二镧範例） 在第二傾範例中，根據本發明所沈積之非晶質磺層將 有介層孔伴随箸形成，且各介層孔偽以插塞電樯填充， 以製作多層導線結構中之上下導線層間的電連接。 第7 A至7F圍傺表示用於製作插塞電極的各步驟。 首先，如第7A圃所示，鋁導線層702係形成於矽基板 701上，而鋁導線層702係夾合於氮化鈦層706間。其次， 鋁導線層702及矽基板701傷以第一二氣化矽層705a覆蓋 »其次，沈積一含氫非晶質硪層70 3於第一二氣化矽靥 705 a上，故鋁導線層702間的間隔傺以含氫非晶質磺層 7 0 3填充。 其次，在400 -C的氫氣氣氛中退火一小時，以減少釋 -1 9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •---^----------裝>·----I!訂---------線 (請先閱讀背面之注意事項再填f,本頁) 經濟部智慧財產局員工消費合作社印製 A7 407319 B7______ 五、發明說明（· 〇 出的氣體量及其介電常數。其次，沈積一第二二氧化矽 層7〇5b於含氫非晶質硪層703上。其次，沈積2橄米的 一二氧化矽層704於該第二二氧化矽層705 1)上。致此所 執行的步驟傜與第一個範例相同。 其次，以化學機械研磨（CMP)將二氣化矽層7 0 4平坦化 。其次，施加一光阻層707於二氧化矽雇7 0 4上，接著使 用CHF3氣體將二氣化矽層70 4進行乾式蝕刻，以形成介 層孔7 08,如第7B圖所示《將二氣化矽層進行乾式独 刻，而使介層孔708具有一在二氣化矽層704厚度内的深 度。 其次，如第7C圓所示，光阻層7 0 4#以灰化法移除β 其次，該二氧化矽層704, —作為第二覆蓋層之第二 二氣化矽層7 0 5 b以及含氫非晶質碩層7 0 3稱再度被乾式 蝕刻，直至介層孔到逹下鋁導線層702為止。該乾式蝕 刻傜使用CHF 3與0 2氣體並以二氣化矽層704作為硬式 罩幕而執行。因此，如第7D圖所示，其將形成穿經二氧 化矽層704的介層孔708,第二二氣化矽層705 b以及含氫 非晶質碩層703,並達到鋁導線層7〇2。 其次，在200。0的基板溫度將一悔氮化鈦層沈稹在 介層孔708内緣。其次，在200-C的溫度以CVD法將介層 孔708用鋁插塞7 0 9镇充，如第7E國所示。 其次，如第7 F圖，用濺鍍法以一個氮化鈦層706，一 掴鋁導線層702及一個氮化鈦層7〇6的顒序將其沈積在二 氣化矽層704上，並將其刻劃成上導線層。 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .— — Ι1ΙΙΙΙΙΙΙΓ — — — — — ——— ^ > — — — — — — (請先閱讀背面之注意事項再填f本頁) 經濟部智慧財產局員工消費合作社印製 A7 407319 B7____ 五、發明說明（^ ) 因此，其僳完成雙層導線結構，其上下铝導線層702 傜彼此電連接。在雙層導線結構的製造中，並未發現諸 如含氫非晶質磺層7 〇 3與二氧化矽層7 〇 4間的層剝離以及 有害的孔洞等缺陷，即使在該結構進行退火後亦然。 第8圖偽說明第7圖之雙層導線結構的變形。第8圖 的雙層導線結構與第7圖的雙層導線結構僅差別於鋁插 塞709以鎢插塞807代換。在第8圖所述的雙層導線結構 中，並未發現諸如含氫非晶質碩層803與二氣化矽層804 間的層剝離以及有害的孔洞等缺陷，即使在該結構進行 退火後亦然，其相似於第7圖的雙層導線結構。 使用WFe及SiH4氣體作為製程氣醭而於400-C的基板 溫度沈積鎢插塞807«因此，若多層導線結構事先在氳氣 氣氛中進行退火，則在約等於含氫非晶質碩層804分解點 的400 eC的退火，其發現並未産生任何缺陷。 雖然在第一舆第二範例中所說明者為雙層導線結構， 但藉由重複執行第7A至7F圖所述之上述步驟，則三層或 多層導線結構亦可被製造。 (第三個範例） 在第三値範例中，具有凹槽約合氫非晶質磺層僳被形 成，且該凹槽傺以金靨層填充，並隨後在該表面上研磨 以形成導線於凹槽中。 第9 A至9 G圖係說明一種形成導線結構的方法的各步驟。 首先，如第9A圏所示，一個厚度為5〇η·約二氣化矽層 9 0 2偽沈積於基板901上。其次，厚度為6 0 0 ΠΒ的含氣非 -2 1- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ..----：----------裝---------訂---------線 (請先閱讀背面之注意事項再填f本頁) 經濟部智慧財產局員工消費合作社印製 407319 A7 B7 五、發明說明（w) 晶質碩層9 0 3僳沈積於二氧化矽層9〇2上❶其次含氫非 晶質碳層903偽於400 °C的氫氣氣氛中退火—小時。其次 (請先閱讀背面之注意事項再填穸本頁) ，厚度為lOOnn的一锢二氧化矽層9〇4係沈積於含氫非晶 質碩層9 0 4上， 其次’如第9B圓所示，一光粗層9〇5傺施加於二氣化 砂層904上，並随後刻割成所欲的簡案。其次，以經刻 剌的光阻層905作為罩幕而独刻二氧化砂層g〇4e 其次，移除光阻層905。其次，如第9C画所示•形成 具有凹槽906的二氣化矽層904。 其次，以二氣化矽層904作為硬式罩幕，蝕刻含氫非 晶質碩層903。蝕刻二氣化矽層9〇4,而其凹槽或溝渠906 並未到逹二氣化矽層902。其次，如第9D圖所示，形成 穿經二氣化矽層904與含氫非晶質碩層9〇3的溝渠9〇6。 各溝渠具有0.6微米的深度及0.5撤米的寬度。 其次，如第9E圖所示，以濺鍍法將5〇nB厚的一氮化鉅 層9 0 7沈積在溝渠9 0 6内壁。 其次，如第9F國所示，將銅908沈積於在第9E圖之步 驟中所形成的産物上，而使薄渠906為銅所埔充。 其次，如第9G圖所示，將銅層908以CMP法部份移除， 經濟部智慧財產局員工消費合作社印製 而使銅層9 0 8僅殘留於溝渠9 0 6中。其次，將該産物在 400 °C的真空氣氛中進行一小時的最終退火。 即使在最終退火中，其仍未發現剝離的二氣化矽層 9 0 4 〇 至此，藉由在沈積層於含氫非晶質硪層903之前執行 -22-本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） 407319 A7 ^_Έ._ 五、發明說明（h ) (請先閱讀背面之注意事項再填广本頁) 退火，則其可提昇含氫非晶質碩層303的抗熱性。待別 是，其係得以藉由在氫氣氣氛中執行退火而減少含氫非 晶質磺層90 3的介電常數。 含氫非晶質硪層903中的自旋密度俱出電子自旋共振 (ESR>鑑識。其發現若含氫非晶質碩層903在氫氣氣氛中 進行退火，則層中的自旋密度將減少；但若含氫非晶質 硕層903在鈍氣氣氛中進行退火，則層中的自旋密度將 增加。 此外，在氫氣氣氛中進行退火後所殘留在含氣非晶質 碳層903中的氫數量偽以氫前進散射製程量測。其發現 在退火後並無氫殘留於含氫非晶質磺層90 3。 因此，其認為在氫氣氣氛中退火所獲得之自旋密度的 減少並非由以氫原子終結之在含氫非晶質硪層90 3中的 非鍵結端所引起，而由陷在含氫非晶質磺層903中的自 由原子園被移除所引起。 經濟部智慧財產局員工消費合作社印製 另一方面，其認為藉由在其他氣體中進行退火所形成 的自旋密度增加偽為殘留在含氫非晶質磺層90 3中的自由 原子阑所引起。因此，其係得以藉由在氫氣中退火所産 生的自由原子團取向而去除極化現象，並滅少含氫非晶 質磺層90 3的介電常數。 該結果傺普遍存在於下述的第二至第四個實施例。 (第二個實施例） 在第二個實施例中，其僳使用含氟非晶質碩層作為中 間絶緣層，而導線層間的間隔偽以其填充。當含氟非晶 -2 3 -本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 407319 A7 B7 五、發明說明（0) 質磺層當被使用為中間絶緣層時，藉由將含氟非晶質硪 層在氫氣中進行退火，其係得以避免沈稹在含氟非晶質 硪層上之層的剝離，更可避免含氟非晶質磺層的介電常 數的增加。 以下將説明第四至第六個範例，以作為第二個實施例 的詳細範例》 (第四猶範例> 根據第四傾範例的多層導線結構具有與第1函所述之 第一齒實施例相同的結構，除了第四值實施例包含一個 取代含氫非晶質硪層Ifl 3的合氟非晶質硪層以外。 以下將説明一種製造根據第四锢範例之多層導線結構 的方法的步驟》 首先，形成一下鋁導線層於諸如電晶髒等裝置被製造 於其上的基板上。該下鋁導線層傷夾合於氮化鈦層間》 其次，該下鋁導線層及基板係完全以上表面為富矽的二 氣化矽層覆蓋。至此所執行的步驟係舆第一鶴實施例的 步驟相同。 其次，沈積一含氟非晶質磺層於二氣化矽層上》該含 氟非晶質碩層像以第10画所述的螺旋式PCVD設備的方式 沈積。 第10圓所述之螺旋式PCVD設備的組成包含有一真空室 1 0 0 9、一置於真空室1 〇 0 9頂端的石英鐘形罩1 〇 〇 2、一環 繞在鐘形罩100 2眉圍的天線1003、一璟置於鐘形罩1〇〇2 周阐的電磁鐵1004、一用以供給高頻功率至天線的 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ,---I-------l··裝‘-------訂---------線 (請先閱讀背面之注意事項再填育本頁) 經濟部智慧財產局員工消費合作社印製 407319 A7 ____；_B7五、發明說明（W ) 室01 空10 真座 至晶 場的 磁中 給09 供10 以室 用空 、真 01於 10置 源及 率以 功05 頻10 高鐵 永 的 孔 出 輪 體 氣 1 有 具 9 ο ο ix 室 空 真 1 用 室使 空係 真體 入氣 導程 而製 此 中 8 將 Q 或 體104 氣座 C 程晶與 製於 8 ，置F 06傜 J πυ 0〇 1 ο 有 10含 圓包 晶或 磁 。2 久藉上H2 經濟部智慧財產局員工消費合作社印製 的混合氣體。在僅使用c4F8氣體時，c4F8氣體的流 速係設定於155SCC1;而在使用C4 F8與CH4氣體的混 合氣體畤，C4F8與CH4氣醱的流速係分別設定於50 SCCB與50SCCB。基板溫度偽設定於100°C,而釋出功率 被設定為2kWe此外，一掴30W的偏壓係施加於基板上， 以提舁含氟非晶質磺層對於形成在下鋁導線層間之間隔 的覆蓋。 為提昇含氟非晶質硪層與第一及第二覆蓋層間的黏著 性，沈積壓力或CH4氣體流速對C4 F8氣體流速的比例 (C4 F8 /CH4 )在沈積含氟非晶質碩層的起始及最終階 段僳為相異的，因而局部地滅少在含氟非晶質碩層與第 一及第二覆蓋層間之界而上的含氟非晶質磺層的氟含量》 含氟非晶質硪層係以上述第四掴範例的條件沈積❶當 僅使用C4Fe氣體作為製程氣體時，所沈積的含氟非晶 質磺層具有2.3的介電常數；而當使用C4 F8與“4的 混合氣體作為製程氣體時，其介電常數為2·5。當僅使 用C4F8氣體作為製程氣體時，含氟非晶質硪層係由磺 與氟所組成；而當使甩C4 F8與CH4的混合氣體作為製 程氣體時，含氟非晶質磺層偽由硪、氟與氳所組成。 -2 5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ..-----------—-裝---------訂---------線 (請先閱讀背面之注意事項再填T.本頁) A7 407319 B7 五、發明說明（-Ο 用於沈積含氟非晶質碩層的設備並非僅限於第ίο圖所 述的設備。例如，其可使用其他CVD設備，諸如平行板 式、誘發性耦合式以及ECR式。 此外，其可使用除了 C 4 F 8以外的製程氣體。例如， 其可使用諸如CF4，C2 F6，C3 Η8與C6 F6等氟化碩氣 體，以及諸如氟化甲苯與氟化二甲苯等芳香族氟化碩氣 體或者其他氟化磺氣體〇 在沈積含氟非晶質磺層後，接著將含氟非晶質硪層於 氫氣氣氛中進行退火。用於將含氟非晶質磺層進行退火 的設備傺與第3圖所述之第一値範例中的設備相同。此 外，退火條件亦與第一個範例中的退火條件相同》亦卽 ，在氫氣氣氛中的退火傷於下列條件中執行。 壓力：大氣壓力
溫度：4 0 0 °C 時間：一小時 相似於第一個範例，其亦製作二傾參考範例《在第一 個參考範例中，一含氟非晶質磺層偽於氮氣氣氛中進行 退火，而在第二摘參考範例中，一含氟非晶質硪層並未 進行退火。 在氫氣氣氛中退火後，接箸一個二氧化矽層係沈積於 含氟非晶質磺層上，相似於第一個範例。二氣化矽層與 含氟非晶質碩層間的界面係為富矽，以提昇其間的黏著 性。 其次，根據第四個範例與參考範例.的多層導線結構偽 -2 6- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） *------------Γ I .--------訂--------- (請先閱讀背面之注意事項再填r本頁) 經濟部智慧財產局員工消費合作社印製 A7 407319 B7_ 五、發明說明（/) 於4 0 0 °C的真空中退火一小時。其結果如下。 在含氟非晶質碳層未經退火的第二艏參考範例中，其 係發現沈積在含氟非晶質磺層上的二氧化矽層將剝離， 而與甲烷氣體是否添加在沈積含氟非晶質磺層用的製程 氣體中無關。 第11画偽說明以上述第二値參考範例中之含氟非晶質 磺層的升溫分解製程所獲得的氣體光譜，其中該層僳僅 使用c4 F8氣體形成而未添加CH4氣體。 相似於第一個範例，由含氟非晶質磺層釋出氣體係於 大約200 -C被觀察到。在此，釋出的氣體為CF3 ,CF2與 CF。其亦發現當甲烷氣體與C4F8氣體一道被使用為製 程氣體時，HF氣體亦與CF3 ,CF2與CF —道釋出。其亦 發現由含氟非晶質碩層所釋出的氣體量傺較由含氫非晶 質碩層所釋出的氣體量為大。 含氟非晶質碩層的氣體釋出量在大約4 5(TC畤明顯增 加的原因在於含氟非晶質碩層在該溫度開始分解。 在含氟非晶質碳層於氮氣氣氛中退火的第一個參考範 例中，沈積在含氟非晶質磺層上的二氣化矽層並未發現 剝離現象，而舆甲烷氣體是杏添加在沈積含氟非晶質碳 層用的製程氣體中無關。 第12圖俗説明以上述第一個參考範例中之含氟非晶質 碩層的升溫分解製程所獲得的氣體光譜。 如第12圖所示，在2G0-C並未觀察到氣體釋出（在第二 個範例中有被觀察到）。僅在400°C或更高的溫度才觀察 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .--------------.--------訂--------I (請先閱讀背面之注意事項再填f4頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 407319 A7 _____B7_ 五、發明說明（4 ) 到氣體釋出。此舉意味箸若將含氟非晶質磺層於氮氣氣 氛中退火以釋出氣體，則沈積在含氟非晶質碩層上的層 於後績步驟中並不會剝離。 然而，第一個參考範例所伴隨的間題為含氟非晶質碩 層的介電常數的增加。如第6圖所示，僅使用C4F8所 形成的含氟非晶質磺層在沈積後之當時具有2. 3的介電 常數，但在退火後的介電常數為2.8。當使用甲烷氣體 及C4F8氣體作為製程氣醱時，在氮氣氣氛中退火後之 含氟非晶質硪層的介電常數將由2.5增加到3.0。 富含氟非晶質磺層在諸如氪氣氣氛等鈍氣氣氛、諸如 CF4，C2 Fe與C4 F8等氟化碩氣體氣氛或真空中退火 時，方可獲得相同的結果， 相對於上述參考範例，沈積在含氟非晶質磺層上的二 氣化矽層並未在退火步驟中剝離，而根據第四傾範例之 含氟非晶質磺層的介電常數並未增加。亦即，以上述第 四個範例之升溫分解製程所獲得的氣體光譜傜與第12圖 所示的氣體光譜相同❶在約200 eC的氣體釋出峰值並未 被觀察到。 此外，當僅使用C4Fe氣體作為製程氣體時，含氟非 晶質磺層的介電常數將由退火前的2_3降至2.1。相似地 ，當使用C4F8舆CH4氣醭作為製程氣體時，該介電常 數將由退火前的2.5降至退火後的2.3。介電常數減少的 結果對於做為中間絶緣層之含氟非晶質磺層僳為所欲。 雖然在第四掴範例中之於氫氣氣氛中執行退火的條件 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 *-----!l··裝：！----訂---------線 (請先閱讀背面之注意事項再填"本頁) A7 B7 407319 五、發明說明（β ) 被設定於在40G°C的大氣壓力下一小時，但該條件係為 可變換的。然而，在退火溫度方面，退火溫度相當於或 大於2 Q Q°C偽為所欲，最好為2 5 G °C ,以在大約2 0 0 °C可 抑制氣體釋出的峰值。 此外，因為含氫非晶質磺層103在大約4 5 0 °C開始分解 ，所以退火溫度的上限必須低於450°C。退火時間傜取 決於退火溫度，而在較高的退火溫度耗時較短。 雖然，在第四個範例中，以PCVD法所沈積於含氟非晶 質磺層上的層為一個二氣化矽層，但組成該層的材料以 及製作該層的方法並未限定於第四値範例中所說明者。 例如，該層可為以PC VD所沈積的氮化矽層、以濺鍍所沈 積的薄鋁、薄銅層、鈦層、薄氮化鈦層、鉅層、氮化鉅 層、鈷層、鎢層、矽層、矽化鈦層、矽化鎢層或矽化銘 層。沈積在含氟非晶質碩層上之包含有一種上述層之多 層導線結構將提供與第一艏範例者相同的優點》 (第五锢範例） 在第五値範例中，根據本發明所沈積之含氟非晶質碳 層將有介層孔伴随箸形成，且各介層孔傜以插塞電極填 充，以製作多層導線結構中之上下導線層間的電連接。 第13圖係為根據第五個範例之多層導線結構的横截面 圖。根據第五個範例之多層導線結構傜與根據第二個範 例之多層導線結構相異，其差異在於製作上下導線層間 之電隔離的絶緣層僳由含氟非晶質磺層所組成。 首先，鋁導線層1 3 0 2偽形成於矽基板1301上，而鋁導 -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •--------------裝--------訂---------線 (請先閱讀背面之注意事項再填r本頁) 經濟部智慧財產局員工消費合作社印製 407319 Α7 Β7 五、發明說明（4) (請先閱讀背面之注意事項再填寫本頁) 線層1302係夾合於氮化鈦層1306間。其次，鋁導線層 1302及矽基板1301傺以第一二氣化矽層1305a覆蓋。其 次，沈積一含氟非晶質碩層1 3 0 3於第一二氣化矽層1 3 〇 5 a 上，故鋁導線磨1302間的間隔偽以含氟非晶質磺層1303 填充。 其次，在400 °C的氫氣氣氛中退火一小時，以減少釋 出的氣髏量及其介電常數。其次，沈積一第二二氧化矽 層1305b於含氬非晶質硪層1303上。其次，沈積2撖米 的一二氧化矽層1304於該第二覆蓋層1305 b上。致此所 執行的步驟傜與第四傾範例相同。 其次，以化學機械研磨（CMP)將二氣化矽層1304平坦 化。其次，施加一光阻層（未示）於二氣化矽層1304上， 將二氧化矽層13G4進行乾式蝕刻，以形成介層孔1308。 將二氣化矽層1304進行乾式蝕刻，而使介層孔1308不會 逹到二氣化矽層1304的底部。 經濟部智慧財產局員工消費合作社印製 在光阻層移除後，該二氣化矽層1304, —第二覆蓋層 1 3 0 5 b與含氟非晶質硪層130 3將再度被乾式蝕刻，直至介 層孔到達下鋁導線層13D2。該乾式蝕刻俗以二氧化矽雇 1304作為硬式罩幕而使用〇訂3與〇2執行。因此，所形 成的介層孔1308將穿經二氧化矽層1304,第二覆蓋層 1305b及含氟非晶質硪層1303,並到達鋁導線層1302。 其次，將一個氮化鈦層1309沈積在介層孔1308内線。 其次，以CVD法將介層孔1 3 08用鋁插塞1 3 0 7填充β 其次，用濺鍍法以一値氮化鈦層1306, —悔上鋁導線 -30-本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（w) 層1302及一锢氮化鈦層1306的顒序將其沈積在二氧化矽 層1304上，並將其刻劃以形成所欲的圖案。 因此，其镍完成雙層導線結構，其上下鋁導線層1302 俗彼此電連接。在雙層導線結構的製造中，並未發現諸 如含氟非晶質硝層1303與二氣化矽層1304間的層剝離以 及有害的孔洞等缺陷，即使在該結構進行退火後亦然〇 第14圖傜說明第13圃之雙層導線結構的變形。第14圖 的雙層導線結構舆第13圖的雙層導線結構僅差別於鋁插 塞1307以鎢插塞1 4 0 7代換。在第14國所述的雙層導線結 構中，並未發現諸如含氟非晶質碩層與沈積於其上之二 氣化矽層間的層剝離以及有害的孔洞等缺陷，卽使在該 結構進行退火後亦然，其相似於第13圖的雙層導線結構。 使用WF6及81114氣體作為製程氣體而於400-C的基板 溫度沈積鎢插塞1407β因此，若多層導線結構事先在氫 氣氣氛中進行退火，則在約等於含氟非晶質硝層分解點 的400 °C的退火，其發現並未産生任何缺陷》 雖然在第五値範例中所説明者為雙層導線結構•但籍 由重複上述步驟，則三層或多層導線結構亦可被製造。 (第六値範例） 在第六饀範例中將形成具有凹槽約含氟非晶質碩層， 而該凹槽傜以金屬層镇充，並於後缠研磨其表面以形成 導線於凹槽中。 第15圖傜為根據第六個範例之多層導線結構的横截面 圖。 -3 1 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------— — — — — — -- I I I----訂.-------· (請先閱讀背面之注意事項再填？本頁) A7 B7 407319 五、發明說明（W ) 首先，沈積5Qnii厚度的一個二氣化矽層於基板1501上 。其次，沈積一個6〇[)nm厚的含氟非晶質磺層1503於該 二氣化矽層1 5 0 2上。其次，將含氟非晶質磺層1503 於 400 °C的氫氣氣氛中退火一小時。其次，沈積一 felOOna 厚的二氧化矽層1504於含氟非晶質硪層1503上。 其次，以與上述第二値範例相同的方法形成穿經二氣 化矽層1504與含氟非晶質磺層1503的凹槽。各溝渠1506 具有0.6徹米的深度及0.5徹米的寬度。 其次，以濺鍍法沈積一個5 OnB厚的氮化坦層1 5 0 5於溝 渠1 5 0 6内壁。 其次，沈積銅1 5 0 6於其上，而將溝渠1 5 0 6以銅15D6填 充。 其次，以CMP將銅層1 5 0 6部份移除，而使銅層1 5 0 6僅 殘留於溝渠1506中。其次，將産品在40(TC的真空中進 行一小時的最終退火。 並未發現二氣化矽層1 5 0 4剝離，即使在該結構進行最 終退火後亦然。 (第三锢實施例） 在第三値實施例中，用於電隔離上下導線層的絶緣層 偽由對策二甲聚體所組成。對苯二甲聚體層偽使用具有 苯環的對苯二甲聚體氣體作為製程氣體而以熱CVD法聚 合。 藉著將該由磺族材料所組成並以熱CVD法所形成的層 在氫氣中退火，其係得以避免氣體在後鑛步驟中由層釋 -3 2 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----·--------裝·-------訂---------線 (請先閱讀背面之注意事項再填窯本頁) 經濟部智慧財產局員工消費合作社印製 A7 407319 B7_ 五、發明說明（Μ ) 出，且更避免層剝離及介電常數減少。 以下將說明第七個範例，以作為第三個實施例的詳細 範例。 (第t個範例） 根據第七個範例之多層導線結構具有與第1圖所示之 多層導線結構相间的結構，除了中間絶緣層105由對苯 二甲聚體組成以外。製造根據第七個範例之多層導線結 構的方法僳與根據第一個範例之多層導線結構的方法相 同，除了形成由對苯二甲聚體所Μ成之中間絶緣層的步 驟以外。 以下將說明形成由對苯二甲聚體所組成之中間絶緣層 的方法。 第16圖偽為舉例説明沈積由對苯二甲聚體所組成之中 間絶緣層的設備。所舉例之設備包含有一具備氣體輸入 孔1603的真空腔室1606、一放置基板1601的支撐座1602 、一連接至真空腔室1606的渦輪分子幫浦1604、一連接 至真空腔室1606的乾式幫浦1605、一來源鋼筒1 6 0 7以及將 由來源鋼筒1607所供給的對苯二甲聚體加熱並將經加熱的 對苯二甲聚體穿經氣體輸入孔1603供給至真空室1606的 一加熱室1 6 0 8。 第1 6圖所示的設備係操作如下。 首先，對苯二甲聚體像由來源鋼筒1 6 07供給至維持在 700 °C的加熱室1608。在加熱室1608中，對苯二甲聚體 偽被加熱而活化，以形成原子圍。其次，所形成的原子 -33- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 農--------訂--------- 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印制衣 407319 A7 _B7_ 五、發明說明（β ) 博1將穿經氣體輸入孔1603而進入真空室1606並沈積於基 板160 1上。 因此，其將形成由對苯二甲聚體所組成的絶緣層。根 據第t個範例所沈積之由對篆二甲聚體所組成的絶緣層 在沈積後之當時具有2. 6的介電常數。該絶緣層偽於其 他層沈積於絶綠層上之前於氫氣氣氛中進行退火。在氫 氣氣氛中的退火係於4 0 0 °C的真空中執行一小時。 額外製作二個參考範例。在第一個參考範例中，退火 係於氮氣氣氛中執行《在第二値參考範例中，絶緣層並 未進行退火。 根據第t値範例之絶緣層與二個參考範例係被測試沈 積在絶緣層上的層是否在40(TC的真空中加熱時會剝離。 在絶緣層未被退火的第二個參考範例中，沈積在絶緣 層上的二氣化矽層並不會剝離。 第17圓偽說明藉由上述升溫分解製程之根據第二偁參 考範例的絶緣層所獲得的氣體光譜。由第17圖得知，氣 體在約1 5 0 °C時開始釋出，且在約2 0 0 °C時該氣體釋出到 達峰值，與第一個範例相似。因為由對苯二甲聚體所組 成的絶緣層在約450 °C時開始分解，所以釋出氣體的量 在約4 5 0°C時明顯地增加。 在絶綠層於氮氣氣氛中退火的第一個參考範例中，沈 積在絶緣層上之二氧化矽層的剝離並未被觀察到，其與 添加甲烷氣體作為製程氣體無關。 第18圖偽說明藉由上述升溫分解製程之根據第一個參 -34- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------------裝---------訂---------線 (請先閱讀背面之注意事項再填ί本頁) A7 407319 B7_ 五、發明說明（ρ) 考範例的絶緣層所獲得的氣體光譜。由第18圓得知，氣 體釋出在約200°C時並未被發現（該釋出在經退火的第二 個參考範例中被發現），而僅於40(TC或更高的溫度被發 現。 所以，由此得知在後續步驟之層剌離可藉由將絶緣層 置於氮氣氣氛中退火以將氣體釋出絶緣層外而被避免。 然而，第一個參考範例將伴隨著介電常數增加的問題 。已在氮氣氣氛中退火的絶緣層在退火前具有2. 6的介 電常數，但在退火後則具有3.D的介電常數。諸如氣體 釋出可被抑制但介電常數可藉由退火而增加的結果係通 常發生於退火在諸如氮氣等鈍氣氣氛或真空氣氛中執行 的狀況中（第二個參考範例） 相對於上逑的參考範例，沈積在絶緣層上的一個二氣 化矽層並未在退火步驟中剌離，且該絶緣層的介電常數 並未在第七個範例中增加〇亦即，以上述升溫分解製程 之第t個範例所獲得的氣體光譜偽與第18圖所述的氣體 光譜相同。在約200 °C的氣體釋出峰值並未被觀察到。 此外，絶線層的介電常數將由退火前的2. 6下降至退 火後的2. 3。介電常數減少的結果對於根據第七個範例 的絶緣層係為所欲，因為中間絶緣層通常被要求具有儘 可能小的介電常數。 雖然在本範例中之用於執行在氫氣氣氛中退火的條件 係被設定於4QG°C的一大氣壓下一小時，但該條件偽為可 變的。然而，在退火溫度方面，退火溫度相當於或大於 -3 5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I----^-------»— --------訂--------- (請先閱讀背面之注意事項再填穿本頁) 經濟部智慧財產局員工消費合作社印製 407319 a7 _B7五、發明說明) 觀 被P ο ο 2 約 在 制 抑 以 °c ο 5 2 為 好 最 欲 所 為 俗 p 約 在 層 緣 絶於 的低 成須 組必 所限 體上 聚的 甲度 。二溫 值苯火 峰對退 出由以 釋為所 體因 ， 氣，解 的外分 到此始 察 開
V V ο 5 火 退 下 度 溫 火 退 的 高 較 在 而 度 溫 火 退 於 決 〇 取短 係較 間間 時時 的火 度退 溫的 α 對範 代傾 取 t 體第 聚述 甲上 二為 苯作 對以 氟， 四層 '緣 α 絶 間 α 中 ，的 成 or組 由所 域糖 形聚 係甲 其二 苯 例 體 範 聚 個 甲 七 二 第 笨 與 對 供 由 提 中 將 其 層 ， 緣 例 絶 施 間 實 中 一 的 為 形 係 變 例 為 範 作 。個 〇 點t 形優第 變的述 的同上 例相 由係得 而層獲 ，緣所 上絶例 層一範 線第個 導個七 一 一 第 第的以 锢成現 1 組發 在所已 積料其 沈材 。 僳的上 層體層 緣聚緣 絶甲絶 間二間 中苯中 的對該 成於在 組異積 所相沈 係第對 層傾於 線一異 導的相 二成由 第組及 個所以 1 體上 中聚層 其甲線 ，二導 得苯二 獲對第 構由該 結、在 列上積 下層沈 由緣係 可絶層 點一緣 優第絶 同在間 相積中 的沈二 -Jlll-lllllllf — *. — (請先閱讀背面之注意事項再填f, 4頁) . --線· 經濟部智慧財產局員工消費合作社印製 該 在 積 沈 偽 層 緣 絶 二 第 個 1 的 成 組 所 C 料上 材層 之緣 體絶 聚間 甲中 二 二 苯第 t同 第相 行供 執提 複可 重構 由結 藉線 ，導 是層 地多 解或 瞭層 所三 士的 人得 之獲 II所 技驟 本步 習的 β 熟例點 為範優 個的 之 ， 孔免 層避 介被 有中 具構 於結 可的 陷層 缺緣 等絶 洞間 孔中 的的 害成 有組 如所 諸體 現聚 發甲 已二 亦苯 其對 由 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 407319 B7_ 五、發明說明（W ) 其係以插塞電極填充以製作上下導線層間的電連接。 此外，在由對苯二甲聚體Μ成之具有凹槽之中間絶緣 層的結構中，其中銅導線俗被形成於該凹槽中，藉由事 先將中間絶緣層退火並於後鑛形成具有凹槽的中間絶緣 層，則沈積在中間絶緣層上的層可避免被剝離。 (第四値實施例） 在第四傾實施例中，中間絶緣層係由聚亞醯胺所組成 。該芳香族的聚亞醛胺層傜藉由以旋塗法沈積聚亞醛胺 的預製體並將該預製體退火而形成。藉由在沈積層於中 間絶緣層之前，將由聚亞醯胺所組成的中間絶緣層在氫 氣中進行退火，則其可避免在後鑛步驟中之為氣體釋出 所産生的層剝離以及中間絶緣層介電常數的減少。 以下將説明第八個範例，以作為第四個實施例的詳細 範例。 (第八個範例） 根據第八傾範例的多層導線結構與第1圖所示的多層 導線結構的差異僅在於中間絶緣層105俱由聚亞醅胺所 組成e此外，一種根據第八個範例之製造多層導線結構 的方法傺與第一個範例中所述的方法相同，除了形成聚 亞醯胺層的步驟以外。 以下將説明形成聚亞醯胺層的步驟。 在第八値範例中，該聚亞醯胺層係由苯均四酸（PMDA) 及4,4’ -雙氨基雙苯基酯（DDE)所組成。包含有這些材料 之混合物的聚亞醯胺預製體俗以旋塗法施加於基板上， -3 7 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----^------------------訂--------- (請先閱讀背面之注意事項再填寥未頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 407319 A7 B7 五、發明說明（4) 接箸在100-C的氪氣氣氛中進行一小時以及在350-C的氮 氣氣氛中進行一小時的退火，以沈積一芳香族聚亞醯胺 於基板上。 在沈積後之當時，所形成的聚亞醯胺具有3. 2的介電 常數。 在沈積層於聚亞酵胺前，該聚亞酿胺層將被進行退火 。該聚亞醯胺層偽於400 °C的真空中進行一小時的退火。 額外製作二傾參考範例。在第一悔參考範例中，聚亞醯 胺的退火係於氮氣氣氛中執行；而在第二傾參考範例中 ，所沈積的聚亞醛胺層並未進行退火》 在製造包含有根據第八個範例與第一及第二傾參考範 例所製之聚亞酵胺層的多層導線結構後，該多層導線結 構將被測試，以得知在4G0°C的真空中退火時，沈積在 聚亞酿胺層上的層是否剌離。 其傜發現在第二偏參考範例中，沈積在聚亞酵胺上的 層將剝離。檢視籍由上述升溫分解製程所獲得之第二傾 參考範例的氣體光譜，CH3的分解係被觀察到，其被認 為是由聚亞醯胺或非反_性分子的分解所引起。 用於將聚亞醗胺預製體施加於基板上的溶劑在用以沈 積聚亞醯胺層之350 -C的退火中皆會揮發。因此，該溶劑 於在真空中所執行的測試退火並未被觀察到β 其偽發現在第一嫡參考範例中，沈積在聚亞醛胺層上 的層並未剝離。檢視由第一個參考範例所獲得的氣體光 譜，在約2Q()°C的氣體釋出峰值並未被觀察到，而僅有 -38- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I-------------- I --------訂·------ (請先閱讀背面之注意事項再填穸本頁) 407319 a7 _B7五、發明說明（μ ) 在到火 所 解 分 層 胺 醯 亞 聚 由 之 °c 察 觀 被 出 釋 體 氣 的 起 退步 行缠 進後 中在 氛層 氣的 氣上 氮胺 於醯 層亞 胺聚 醯在 亞積 聚沈 該則 若 ， * 出 著釋 味體 意氣 舉使 此而 層為 胺 數 酵常 亞電 聚介 為的 題前 間火 的退 隨在 伴層 所胺 例醯 範亞 考聚 參該 Ο 値 0 離一加 剝第增 會該數 不，常 並而電 中然介 驟 的 醛相 亞得 聚獲 該可 當亦 。時 5火 ij 退 中 空 真 或 氛 氣 氣 鈍 之 氣 氬 如 fen % 於 層 胺 為 加 增 則 數 常 lyml 介 的 後 火 退 在 但 在 層 的 上 層 胺 0 亞 聚 在 積 沈 例 範 考 參 的 述 〇 上 果於 結對 的相 同 根得光 未獲體 並所氣 數程的 常製示 電解 介分 的溫 層升 胺由 醯藉 亞 ， 聚即光 而亦體 ，〇氣 離加的 剝增例 未而範 並例考 中範參 驟個痼 泛 V V 每 / / 火第第 退據之 所 圖 2 1X 第 與 偽 譜 降胺 。下酵 到.2亞 察Ξ聚 觀Μ的MArs? 未1|緣 並*絶 m胄 峰Ξ中二肖 釋®#s_ ” @ 氣I被 ®層於、 o°c«s對 20醯00 約亞3. 在聚的 〇 ，後 同外火 相此退 譜 至 積 沈40 被10 傺層 。層上 欲矽的 所化示 為氣所 係二圖 少値 1 減一第 的 ， 如 數中為 常例作 電範以 介個 ， ，八上 言第層 而在胺 層 醯 亞 聚 該 在 -L---_----I I--r I ^11 (請先閱讀背面之注意事項再填竄本頁) ·. 線. 經濟部智慧財產局員工消費合作社印製 而 然 組 八形 第而 於積 限沈 僅法 非VD 並PC 法以 方為 的可 層層 上上 該該 作 ， 製如 及例 以 〇 料的 材述 的所 層中 上例 該範 成値 、砂之 層 、上 鈦層層 、砂胺 層、醯 銅層亞 薄鎢聚 、、在 鋁層積 薄轱沈 的、 C 積層層 沈鉅銘 所化化 鍍氮矽 濺、或 以層層 、|0鎢 層 、化 矽層矽 化鈦 、 氮化層 的氣欽 成薄化 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 407319 A7 B7_ 五、發明說明) 包含有一種上述層之多層導線結構將提供與第八锢範例 者相同的優點。 中間絶緣層膜係可以其他用以取代聚亞醯胺的材料製成 。例如，其可為從起源於十氟基聯苯基和伸苯基二醇， 1,3-二乙烯-1,1,3 ,3-四甲基雙矽烷氧-雙苯并環丁烯（ (DVS-雙BCB),全氟環丁烯（PECB)或聚四氟乙烯（PTFE) 製成之苯并環丁烯（BCB)中選定之氟化聚芳基酯類。 上述第八個範例僳為一實施例，其中由聚亞醛胺所組 成的中間絶緣層像沈積在第一導線層上，而由相異於聚 亞醯胺的材料所組成的第一绝緣層係沈積在詼中間絶緣 層上。其俗發現以第八個範例所獲得的相同優點可由一 値第二導線層沈積在該第一絶緣層土、一個由聚亞醯胺 所組成的第二中間絶緣層傜沈積在該第二導線層上以及 一倕由相異於聚亞醯胺的材料所組成的第二絶緣層沈積 在該第二中間絶緣層上的結構所獲得。 為熟習本技藝之人士所瞭解地是，藉由重複第八傾範 例的步驟所獲得之三層或多層導線結構將可提供相同的 優點。 其亦發現諸如有害的孔涧等缺陷可於由聚亞醯胺所組 成之具有介層孔的中間絶緣層的結構中被避免，其中該 介層孔係以插塞電極填充而使上下導線層間形成電連接。 此外，在具有凹槽之由聚亞醯胺所組成的中間絶緣層 的結構中，其中銅導線係形成該凹槽中，一個沈積在中 -40- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -"— — *"丨|丨| — — |-—|4^-| — — |丨丨丨丨訂· — —----- (請先閱讀背面之注意事項再填Vn本頁) 經濟部智慧財產局員工消費合作社印製 407319 A7 _B7五、發明說明（Μ ) 具壓緣 在。於層火 明間後 氣 成氣絶 ，^:層線退 發中於 氣 形大間 火To緣絶， 本於而 氫 及一中 退-3絶間是 但層火 於 火於， 中10間中地 ，積退 置 退係是。氛IX中當要 明沈中 層 層層地氛氣於當與重 説因氛 將 間緣意氣氣大。偽。 做層氣 由 中絶注氣氫或物點同 例的氣 藉 的間應氫純於代優相 範上氫 可 步。中，純的等取的點。與層於 數 一離，而該壓可為得優壓例緣層 常 進剝中然於減壓作獲的分施絶緣 電 在被例。限於分以所得份實間絶 介 免中施火僅可份中火獲部佳中間 的 避層實退不層部氛退所的較在中 層 可緣與被並緣的氣中火氣以積該。緣 。 層絶例中氛絶氣於氛退氫已沈將離絶少 的間範氛氣間氫加氣中有明免前剝間減 上中的氣的中，添氣氛具發避之被中而 層的述氣火，下被鈍氣須本以上中，火 緣槽上氫退如況可與氣必然得層驟外退 絶凹在純被例狀氣氣氫度雖其緣步此中 間有 的層 該鈍氫於溫 使絶缠 氛 k----^-------Μ-I --------訂--------- (請先閱讀背面之注意事項再填穿本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 407319 A7 _B7五、發明說明（4。） 符號之說明 經濟部智慧財產局員工消費合作社印製 10 1......基板 102 ......鋁導線層 103 ......含氫非晶質碳層 104 ......上層 10 5a.....第一覆蓋層 105b.....第二覆蓋層 106......氮化鈦層 20 1......晶圓 2 0 2 ......上電榷 2 0 3 ... Λ .下電極 2 0 4 ......真空室 2 0 5 ......高頻功率源 2 0 6 ......氣體輪出孔 2 0 7 ......氣體输入孔 30 1......基板 3 0 3 ......晶座 3 0 4 ......渦輪分子幫浦 3 0 5 ......乾式幫浦 3 0 6 ......加工室 70 1......矽基板 7 0 2 ......鋁導線層 7 0 3 ......含氫非晶質碳層 7 0 4 ......鋁導線層 -4 2 - --------------、裝---------訂---------線 (請先閱讀背面之注意事項再填？本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 407319 A7 B7五、發明說明） 經濟部智慧財產局員工消費合作社印製 7 0 5 a.....第一個二氧化矽層 7 0 5 b.....第二個二氧化矽層 7 0 6 ......氮化鈦層 7 0 7 ......光阻層 7 0 8 ......介層孔 7 0 9 ......鋁插塞 7 10......鈦 8 0 3 ......含氫非晶質磺層 8 0 4 ......二氧化矽層 8 0 7 ......鎢插塞 90 1......基板 902......二氣化矽層 9 0 3 ......含氫非晶質磺層 9 0 4 ......二氣化矽層 9 0 5 ......光阳層 9 0 6 ......凹槽 907......氮化鉋層 9 0 8 ......銅 100 1.....高頻功率源 1 0 0 2 .....石英鐘罩 1 0 0 3 .....天線 1 0 0 4 .....電磁鐵 1 0 0 5 .....永久磁鐵 1 0 0 6 .....氣體輪入孔 -4 3 一 ----K--------I ·裝---------訂---------線 (請先閱讀背面之注意事項再填育'本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 407319 a7 _B7 五、發明說明（〇 ) 1 0 0 7 … .晶 座 1 0 0 8 … 圓 1009... 真 空 室 1301 … •.矽 基 板 1 3 0 2 … •.鋁 導 線 層 1 3 0 3 … •.含 氟 非 晶 質 磺 層 1 3 0 4 … 氣 化 矽 層 1 3 0 5 a.. ..第 一 覆 蓋 層 1 3 0 5 b .. ..第 二 覆 蓋 層 1 3 0 6 ... ••氮 化 鈦 層 1307... ..鋁 捅 塞 1 3 0 8 … .•介 層 孔 1 3 0 9 … •.氮 化 鈦 層 1 4 0 7 … .•鎢 插 塞 1501... •.基 板 1 5 0 2... .•一 氧 化 矽 層 1503... 氟 非 晶 質 碩 層 1504... • ·— 氧 化 矽 層 1505... ••氮 化 鉅 層 1 5 0 6... .•溝 渠 1601... •.基 板 1 6 0 2 … 座 1 6 0 3 … •氣 體 輪 入 孔 1604... ..渦 輪 分 子 η 浦 -44- ί I I κ--I--I 1 I I l· - I I I---- 訂·--111--- (請先閱讀背面之注意事項再填Ϊ”本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 407319 A7 B7 五、發明說明) 1 6 0 5 .....乾式幫淵 1 6 0 6 .....真空室 16 0 7.....來源鋼筒 1 6 0 8 .....加熱室 (請先閱讀背面之注意事項再填寫本頁) I --------訂---------I 經濟部智慧財產局員工消費合作社印製 -4 5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ABCD 407319 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1 1 1 · 一 種 製 造 半 導 體 裝 置 的 方 法 > 該 半 導 體 裝 置 含 有 由 碩 1 1 族 材 料 所 組 成 之 絶 緣 層 9 該 方 法 所 包 含 有 的 步 驟 為 ： 1 1 (a )沈積- -由碩族材料所組成的絶緣層 ; 請 先 1 (b)釋出絶緣層的揮發性組成 :以及 閱 讀 1 1 (C )沈積- -層於絶緣層上。 背 1 I 之 1 2 .如 申 請 專 利 範 圍 第 1 項 之 方 法 > 其 中 該 絶 緣 層 以 電 意 1 事 1 漿 輔 肋 化 學 氣 相 沈 積 法 熱 化 學 氣 相 沈 積 法 與 旋 塗 法 項 再 1 其 中 之 一 種 方 法 沈 積 之 〇 填 寫 本 ! 装 3 .如 串 請 專 利 範 圍 第 1 或 2 項 之 方 法 > 其 中 該 絶 緣 層 係 頁 v_^ 1 I 由 含 氫 非 晶 質 m 所 組 成 〇 1 1 4 .如 串 請 專 利 範 圍 第 3 項 之 方 法 1 其 更 包 含 有 的 步 驟 為 1 1 在 該 含 氫 絶 緣 層 與 其 他 層 間 的 界 面 周 圍 局 部 地 減 少 氳 1 訂 濃 度 〇 1 5 .如 串 請 專 利 範 圍 第 1 或 2 項 之 方 法 f 其 中 該 絶 緣 層 傷 1 1 由 含 氟 非 晶 質 磺 所 組 成 〇 1 I 6 .如 串 請 專 利 範 圍 第 5 項 之 方 法 9 其 更 包 含 有 的 步 驟 為 1 1 在 該 含 氳 絶 緣 層 與 其 他 層 間 的 界 面 周 圍 局 部 地 減 少 氟 祖 痕 度 0 i I 7 .如 申 請 專 利 範 圍 第 1 或 2 項 之 方法 > 其 中 該 絶 緣 層 1 由 對 苯 —* 甲 聚 體 或 聚 亞 醯 pan 胺 所 組 成 0 1 I 8 · — 種 製 造 包 含 有 由 m 族 材 料 所 組 成 之 绝 線 層 的 半 導 體 1 I 裝 置 的 方 法 9 該 方 法 所 包 含 有 的 步 驟 為 ： U)沈積- 1 1 由 m 族 材 料 所 組 成 的 绝 m«LJ 緣 層 » 以 及 1 1 (b)將絶緣層在相當於或大於絶緣層沈積溫度的第 1 1 -4 6- 1 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 8 8 8 8 ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 一溫度之氫氣氣氛中進行退火〇 9. 如申諳專利範圍第8項之方法，其中該絶緣層俗以電 漿輔肋化學氣相沈積法、熱化學氣相沈積法與旋塗法 其中之一種方法沈積之。 10. 如申請專利範圍第8項之方法，其中該絶線層傺由 含氫非晶質碩所組成。 U.如申謓專利範圍第10項之方法，其更包含有的步驟 為在該含氫絶緣層與其他層間的界面周圍局部地減少 氫濃度。 12. 如申請專利範圍第8項之方法，其中該絶線層像由 含氟非晶質碳所組成。 13. 如申請專利範圍第12項之方法，其更包含有的步驟 為在該含氫絶緣層與其他層間的界面周圍局部地減少 氟濃度。 14. 如申請專利範圍第8項之方法，其中該絶緣層傜由 對苯二甲聚體或聚亞醯胺所組成。 15. 如申請專利範圍第8 ,9,10, 11，12, 13或14項之方法， 其中該氫氣氣氛的壓力係等於或大於lx 1(T3 Torr。 16. 如申諳專利範圍第8,9, 10 ,11, 12, 13或14項之方法， 其中該氫氣氣氛包含鈍氣。 17. 如申請專利範圍第8 ,9,10,11, 12, 13或14項之方法， 其中該第一個溫度係等於或大於20Q°C,並等於或小 於該絶緣層分解的第二値溫度。 18. 如申請專利範圍第8,9, 10 ,11,12,13或14項之方法， -47- 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） —l·-------!-装-------訂------味| (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 407319 b88 C8 D8 六、申請專利範圍 其中該第一個溫度僳等於或大於2 0 0 °C ,並等於或小 於 4 5 0 oC。 19. 一種製造具有多層結構並包含有由碩族材料所組成 之中間絶緣層的半導體裝置的方法，該方法所包含有 的步驟為： (a)沈積一絶線層於下導線層上，該絶緣層偽由硪 族材料組成；（b)將絶緣層在相當於或大於絶緣層沈 積溫度的第一溫度之氫氣氣氛中進行退火；以及 (c)形成一上導線層於該絶緣層上。 20. 如申請專利範圍第19項之方法，其中該絶緣層係以 電漿輔肋化學氣相沈積法、熱化學氣相沈積法與旋塗 法其中之一種方法沈積之。 21. 如申請專利範圍第19項之方法，其中該絶緣層偽由 含氫非晶質磺所組成。 22. 如申請專利範圍第21項之方法，其更包含有的步驟 為在該含氫絶緣層與其他層間的界面周圍局部地減少 氫濃度。 23. 如申請專利範圍第19項之方法，其中該絶緣層傜由 含氟非晶質硪所組成。 24. 如申請專利範圍第2 3項之方法，其更包含有的步驟 為在該含氫絶緣層與其他層間的界面周圍局部地減少 氟濃度。 25. 如申諳專利範圍第19,20,21,22, 23或24項之方法， 其中該絶緣層偽由對苯二甲聚醱或聚亞醛胺所組成》 ~48~ 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） I--------€------訂------竦 I (請先閱讀背面之注意事項再填寫本頁)
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
US6524974B1 (en) 1999-03-22 2003-02-25 Lsi Logic Corporation Formation of improved low dielectric constant carbon-containing silicon oxide dielectric material by reaction of carbon-containing silane with oxidizing agent in the presence of one or more reaction retardants
US6756674B1 (en) * 1999-10-22 2004-06-29 Lsi Logic Corporation Low dielectric constant silicon oxide-based dielectric layer for integrated circuit structures having improved compatibility with via filler materials, and method of making same
US6391795B1 (en) 1999-10-22 2002-05-21 Lsi Logic Corporation Low k dielectric composite layer for intergrated circuit structure which provides void-free low k dielectric material between metal lines while mitigating via poisoning
US6423628B1 (en) 1999-10-22 2002-07-23 Lsi Logic Corporation Method of forming integrated circuit structure having low dielectric constant material and having silicon oxynitride caps over closely spaced apart metal lines
US6346490B1 (en) 2000-04-05 2002-02-12 Lsi Logic Corporation Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps
US6365528B1 (en) 2000-06-07 2002-04-02 Lsi Logic Corporation Low temperature process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric-material characterized by improved resistance to oxidation and good gap-filling capabilities
US6346488B1 (en) 2000-06-27 2002-02-12 Lsi Logic Corporation Process to provide enhanced resistance to cracking and to further reduce the dielectric constant of a low dielectric constant dielectric film of an integrated circuit structure by implantation with hydrogen ions
US6492731B1 (en) 2000-06-27 2002-12-10 Lsi Logic Corporation Composite low dielectric constant film for integrated circuit structure
US6350700B1 (en) 2000-06-28 2002-02-26 Lsi Logic Corporation Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure
US6368979B1 (en) 2000-06-28 2002-04-09 Lsi Logic Corporation Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure
US6489242B1 (en) 2000-09-13 2002-12-03 Lsi Logic Corporation Process for planarization of integrated circuit structure which inhibits cracking of low dielectric constant dielectric material adjacent underlying raised structures
US6391768B1 (en) 2000-10-30 2002-05-21 Lsi Logic Corporation Process for CMP removal of excess trench or via filler metal which inhibits formation of concave regions on oxide surface of integrated circuit structure
US6537923B1 (en) 2000-10-31 2003-03-25 Lsi Logic Corporation Process for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6420277B1 (en) 2000-11-01 2002-07-16 Lsi Logic Corporation Process for inhibiting crack formation in low dielectric constant dielectric films of integrated circuit structure
JP4139085B2 (ja) * 2001-02-15 2008-08-27 三星エスディアイ株式会社 有機ｅｌデバイスおよびこの製造方法
US6858195B2 (en) 2001-02-23 2005-02-22 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material
US6649219B2 (en) 2001-02-23 2003-11-18 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material characterized by improved resistance to oxidation
US6503840B2 (en) 2001-05-02 2003-01-07 Lsi Logic Corporation Process for forming metal-filled openings in low dielectric constant dielectric material while inhibiting via poisoning
US6559048B1 (en) 2001-05-30 2003-05-06 Lsi Logic Corporation Method of making a sloped sidewall via for integrated circuit structure to suppress via poisoning
US6562700B1 (en) 2001-05-31 2003-05-13 Lsi Logic Corporation Process for removal of resist mask over low k carbon-doped silicon oxide dielectric material of an integrated circuit structure, and removal of residues from via etch and resist mask removal
US6583026B1 (en) 2001-05-31 2003-06-24 Lsi Logic Corporation Process for forming a low k carbon-doped silicon oxide dielectric material on an integrated circuit structure
US6566171B1 (en) 2001-06-12 2003-05-20 Lsi Logic Corporation Fuse construction for integrated circuit structure having low dielectric constant dielectric material
US6930056B1 (en) 2001-06-19 2005-08-16 Lsi Logic Corporation Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for integrated circuit structure
US6559033B1 (en) 2001-06-27 2003-05-06 Lsi Logic Corporation Processing for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6673721B1 (en) 2001-07-02 2004-01-06 Lsi Logic Corporation Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask
US6723653B1 (en) 2001-08-17 2004-04-20 Lsi Logic Corporation Process for reducing defects in copper-filled vias and/or trenches formed in porous low-k dielectric material
US6881664B2 (en) 2001-08-28 2005-04-19 Lsi Logic Corporation Process for planarizing upper surface of damascene wiring structure for integrated circuit structures
US6544891B1 (en) * 2001-09-04 2003-04-08 Taiwan Semiconductor Manufacturing Company Method to eliminate post-CMP copper flake defect
WO2003067636A1 (fr) * 2002-01-22 2003-08-14 Tokyo Electron Limited Dispositif et procede de traitement de surface
US6939808B2 (en) * 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
US6790775B2 (en) * 2002-10-31 2004-09-14 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
JP4369264B2 (ja) * 2003-03-25 2009-11-18 東京エレクトロン株式会社 プラズマ成膜方法
US6992003B2 (en) * 2003-09-11 2006-01-31 Freescale Semiconductor, Inc. Integration of ultra low K dielectric in a semiconductor fabrication process
US6903004B1 (en) 2003-12-16 2005-06-07 Freescale Semiconductor, Inc. Method of making a semiconductor device having a low K dielectric
DE102004002908B4 (de) * 2004-01-20 2008-01-24 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements oder einer mikromechanischen Struktur
JP4879159B2 (ja) * 2004-03-05 2012-02-22 アプライド マテリアルズ インコーポレイテッド アモルファス炭素膜堆積のためのｃｖｄプロセス
KR100618878B1 (ko) * 2004-11-26 2006-09-04 삼성전자주식회사 사면체 탄소 화합물로 이루어지는 하드 마스크용 폴리머막및 그 제조 방법과 이를 이용한 미세 패턴 형성 방법
JP4853857B2 (ja) 2005-06-15 2012-01-11 東京エレクトロン株式会社 基板の処理方法，コンピュータ読み取り可能な記録媒体及び基板処理装置
US20070207275A1 (en) * 2006-02-21 2007-09-06 Applied Materials, Inc. Enhancement of remote plasma source clean for dielectric films
US7902073B2 (en) * 2006-12-14 2011-03-08 Lam Research Corporation Glue layer for hydrofluorocarbon etch
JP2009088267A (ja) * 2007-09-28 2009-04-23 Tokyo Electron Ltd 成膜方法、成膜装置、記憶媒体及び半導体装置
JP4893588B2 (ja) * 2007-11-05 2012-03-07 富士通株式会社 半導体装置の層間絶縁膜構造
KR101130065B1 (ko) * 2008-01-30 2012-03-29 도쿄엘렉트론가부시키가이샤 어모퍼스 하이드로 카본막의 후처리 방법 및 그의 방법을 사용한 전자 디바이스의 제조 방법, 및 관련 기억 매체 및 관련 처리 시스템
TW201044462A (en) * 2009-01-22 2010-12-16 Tokyo Electron Ltd A method for manufacturing semiconductor devices
JP5304759B2 (ja) * 2010-09-15 2013-10-02 東京エレクトロン株式会社 成膜方法及び半導体装置
JP2012114234A (ja) * 2010-11-24 2012-06-14 Ulvac Japan Ltd 紫外線照射処理装置及びＬｏｗ−ｋ膜の紫外線キュア方法
JP2012174845A (ja) * 2011-02-21 2012-09-10 Tokyo Electron Ltd 成膜方法及び半導体装置の製造方法
DE202017107399U1 (de) * 2017-12-05 2017-12-20 Gmeiner Gmbh Streuvorrichtung für Streufahrzeuge

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2017720C (en) * 1990-05-29 1999-01-19 Luc Ouellet Sog with moisture-resistant protective capping layer
JPH0555196A (ja) * 1991-08-26 1993-03-05 Seiko Epson Corp 半導体集積装置
US5470661A (en) * 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US5376586A (en) * 1993-05-19 1994-12-27 Fujitsu Limited Method of curing thin films of organic dielectric material
US5494859A (en) * 1994-02-04 1996-02-27 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
CA2157257C (en) * 1994-09-12 1999-08-10 Kazuhiko Endo Semiconductor device with amorphous carbon layer and method of fabricating the same
JP2845160B2 (ja) 1995-03-23 1999-01-13 日本電気株式会社 半導体装置
US5530293A (en) * 1994-11-28 1996-06-25 International Business Machines Corporation Carbon-free hydrogen silsesquioxane with dielectric constant less than 3.2 annealed in hydrogen for integrated circuits
JPH08195565A (ja) 1995-01-17 1996-07-30 Hitachi Chem Co Ltd 多層配線構造の製造法および半導体装置
JP3789545B2 (ja) * 1995-10-09 2006-06-28 ソニー株式会社 絶縁膜の形成方法
JPH09115898A (ja) * 1995-10-23 1997-05-02 Sony Corp 誘電体膜の成膜方法
JPH09237837A (ja) 1996-02-29 1997-09-09 Hitachi Chem Co Ltd 多層配線構造の製造方法
JPH09275102A (ja) * 1996-04-04 1997-10-21 Sony Corp 絶縁膜の形成方法
JP3445902B2 (ja) * 1996-07-17 2003-09-16 松下電器産業株式会社 半導体装置の製造方法
US5804259A (en) * 1996-11-07 1998-09-08 Applied Materials, Inc. Method and apparatus for depositing a multilayered low dielectric constant film
US6310300B1 (en) * 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
JP3610745B2 (ja) 1996-11-28 2005-01-19 ソニー株式会社 層間絶縁膜の形成方法
US6030904A (en) * 1997-08-21 2000-02-29 International Business Machines Corporation Stabilization of low-k carbon-based dielectrics
JP3199006B2 (ja) 1997-11-18 2001-08-13 日本電気株式会社 層間絶縁膜の形成方法および絶縁膜形成装置
JP3429171B2 (ja) 1997-11-20 2003-07-22 東京エレクトロン株式会社 プラズマ処理方法及び半導体デバイスの製造方法
JP4054123B2 (ja) 1997-11-20 2008-02-27 東京エレクトロン株式会社 プラズマ成膜方法

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KR19990082991A (ko) 1999-11-25
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US6197704B1 (en) 2001-03-06

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