KR20010076349A - 반도체 장치 및 그 제조 방법 - Google Patents

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사꾸마노리유끼
마찌다순따로
히노데겐지
요네야마료우
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스즈키 진이치로
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Abstract

적어도, 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소를 갖는 층간(interlayer) 절연막은 유전율이 매우 낮으며, 레지스트 에칭에 대한 선택도는 높고, 반도체 장치에서 실리콘 옥사이드 보호막을 사용하지 않고도 사용될 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 저 소비 전력을 가지면서 고속 동작을 하는 데 적합한 반도체 장치와, 그 제조 방법에 관한 것이다.
반도체 장치의 소형화와 함께, 다중 레벨의 와이어링의 기생 용량이 본질적으로 트랜지스터의 기생 용량과 동일한 레벨이 되었고, LSI 장치의 동작 속도는 와이어링 용량과 밀접한 종속성을 갖는다. 따라서, 종래의 실리콘 옥사이드 막의 유전율(k~4)보다 상대적으로 낮은 유전율(k)을 갖는 절연막(이후로는 "저 유전율 막"으로 하기로 함)의 도입에 관해 활발한 연구가 이루어지고 있다.
도 1 내지 도 4는 종래의 저 유전율 막을 사용하는 방법을 설명한 단면도이다. 이들 도면들은 예시로서, 다마신(damascene) 프로세스에 의해 상감(inlaid) 와이어를 형성하는 단계를 보여준다. 우선, 보호막으로서 실리콘 옥사이드 막(9)은 층을 갖는 막을 형성하기 위해 대략 100nm 이상으로 저 유전율 막(8)상에 형성되고, 층을 갖는 막 위에서, 트렌치(trench) 패턴(16)이 형성된다(도 1). 레지스트(6)를 제거한 후(도 2), 티타늄 나이트라이드, 탄탈륨 나이트라이드 등의 박막이 배리어(barrier) 금속으로 형성되고, 그 다음으로 구리(18)가 형성된다(도 3). 그 후, 구리 및 배리어 금속은 화학-기계적 연마(chemocal-mechanical polishing; CMP) 방법에 의해 제거되는 한편, 트렌치 패턴내에만 구리 및 배리어 금속을 남겨두어서 와이어 및 비아(via)들과 같은 전도부를 형성한다(도 4).
저 유전율 막(8)에 대한 물질로서, 다음 세가지의 물질들, 플루오르 첨가 실록산 타입 절연막(k~3.5), 유기 폴리머(polymer) 타입 절연막(k~3), 및 유기 실록산 타입 절연막(k~3)이 주로 연구되어 왔다.
이들 중, 플루오르 첨가 타입 절연막은 Si-F 결합(bond)으로 종결되는(terminate) Si-O-Si 망상 구조를 갖는 막이다(Proceeding of VLSI Multilevel Interconnection Conference 1997, p. 119-124를 참조). 막 중의 플루오르는 티타늄 나이트라이드, 탄탈륨 나이트라이드 등과 같은 배리어 금속(17)과 반응한다. 박리(delamination)를 막기 위해, 실리콘 옥사이드 보호막(9)이 사용된다.
유기 폴리머 타입 절연막은 탄소로 이루어진 망상 구조를 갖는 막이다. 폴리머로서, 벤조시클로부텐(benzocyclobutens), 방향성 수지들(aromatic resins) 등이 주로 연구되어 왔다. 유기 폴리머 막 및 레지스트(6) 둘 다 유기막이기 때문에, 레지스트에 대한 폴리머 에칭 선택도가 낮다. 따라서, 형상 제어 특성이 양호한 실제 패턴 처리 조건을 얻기 위해, 실리콘 옥사이드 보호막(9)이 하드 마스크로서 사용된다(Proceeding of International Interconnect Technology Conference 1999, p. 59-61을 참조).
유기 실록산 타입 절연막은 Si-R 결합(R은 유기적 그룹임)으로 결합되는 Si-O-Si 망상 구조를 갖는 막이다. R로서, 열적 레지스트가 우수한 메틸 그룹을 사용하는 것이 일반적이다. 다른 성분으로서, Si-H 결합을 포함하는 것이 가능하다. 유기 실록산 타입 절연막은 티타늄 나이트라이드, 탄탈륨 나이트라이드 등과 같은 금속으로의 접착력이 낮다. 따라서, CMP 동안 금속의 박리를 방지하기 위해, 접착층으로서 실리콘 옥사이드 보호막(9)(Semiconductor Nov. 1999, p. 56-64)을 사용하는 것이 바람직하다.
유기 실록산 타입 절연막을 형성하기 위한 프로세스로서, 메틸알콕시실란 올리고머(methyalkoxysilane oligomer)의 알콜 용액을 스핀 코팅(유리 액체상의 유기적 스핀)하는 프로세스와, 이어서 베이킹 및 다른 여러 화학적 증기 피착(CVD) 프로세스가 연구되어오고 있다.
CVD 프로세스에 의해 유기 실록산 절연막을 형성하는 통상의 예는, 유기적실란 및 산화 가스를 사용하여 행해진다. 예를 들어,및 산화 가스를 사용하는 플라즈마 CVD 프로세스(Proceeding of International Society for Optical Engineering (SPIE), vol. 3881, p. 8-14, 1999)와,,, 및 He을 사용한 플라즈마 CVD 프로세스(Electrochemical Society Proceedings vol. 98-6, p. 145-152, 1998)가 개시되어 있다.
및 불활성 가스를 사용하여, 다른 플라즈마 CVD 프로세스가 Konan University에서 개최된 60th Japan, Society of Applied Physics Scientific Lectures, Preprint 1p-ZN-9, 1999. 9에 개시되어 있다. 이 보고서에 따르면, 가스 유속은 리액터(reactor)내에서의 가스의 잔류 시간을 연장하기 위해 통상의 유속의 대략 1/10로 감소된다. 이 보고서의 결과는 JP-A 11-288931에 반영된다.
상술된 저 유전율 반도체 장치를 제조 절연막은 상부면상에 보호막으로서 실리콘 옥사이드 막을 필요로 한다. 실제의 프로세스 마진(margin)을 고려할 때, 막 두께는 최소한 대략 100nm가 되도록 요구된다. 이 두께는 가느다란(fine) 와이어링의 와이어 두께의 대략 1/3이다(예를 들어, 0.18-노드 CMOS 장치에서는 대략 300nm). 따라서, 인접 와이어들 간의 유효한 유전율은 실리콘 옥사이드 보호막의 유전율(k~4)에 의해 크게 영향을 받아서, 본질적으로 저 유전율의 보다 높은 유전율을 만들 수 있다.
상술된 저 유전율 막들 사이에서, 플루오르 첨가 실록산 타입 절연막 및 유기 폴리머 타입 절연막들의 경우에, 보호막 사용이 불가피하다. 플루오르 첨가 실록산 타입 절연막내의 플루오르의 양이 감소될 때, 막의 저 유전율 성질을 잃게 된다. 유전 폴리머 타입 절연막의 경우, 레지스트 에칭에 대한 에칭 선택도는 본질적으로 향상될 수 있다.
이와 대조하여, 유기 실록산 타입 절연막의 경우, 금속과 반응하는 플루오르와 같은 성분은 포함되지 않는다. 또한, 레지스트 에칭에 대한 선택도가 향상될 수 있다. 따라서, 박리되는 문제가 해결된다면, 실리콘 옥사이드 보호막을 사용하지 않고서도 유기 실록산 타입 절연막을 사용할 수 있다.
그러나, 상술된,, 및 He을 사용한 플라즈마 CVD 프로세스에 의해 형성된 막의 경우와 같이 막내의 탄소가 눈에 띄게 증가하면, 레지스트 에칭에 대한 선택도를 향상시키는 것이 불가능하다. 탄소 함유량이 감소하면, 접착력은 크게 향상되지만 유전율 또한 증가된다.
박리 문제를 일으키지 않는 반도체 장치를 제조 절연막으로서, 실리콘 옥사이드 보호막을 사용하지 않고서도, 저 유전율 및 레지스트 에칭에 대하여 높은 선택도를 가지며, 유기 실록산을 사용한 반도체 장치와, 그 제조 방법을 제공하는 것이 본 발명의 목적이다.
본 발명은 하나 이상의 금속간 절연막-금속간 절연막은 적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소를 가짐-을 포함하는 반도체 장치를 제공한다.
본 발명은 또한,
(ⅰ) 식-여기서, R은 메틸 그룹이고, R'는 에틸 그룹임-으로 나타난 모노메틸트리에톡시실란(monomethyltriethoxysilane) 증기와, 비-산화 가스;
(ⅱ) 식-여기서, R은 메틸 그룹이고, R'은 에틸 그룹이며, n은 0 내지 2임-으로 나타난 메틸에톡시실란 증기(이 증기는 실리콘 당 R을 0.75 내지 1.5로 만들기 위해 혼합됨)와, 비-산화 가스, 또는;
(ⅲ) 플라즈마 화학적 증기 피착 방법에 의해 (a) 식-R 및 R'은 각각 메틸 그룹임-으로 나타난 모노메틸트리에톡시실란 증기, 또는 (b) 식-R 및 R'은 각각 메틸 그룹이고, n은 0 내지 2임-으로 나타난 메틸메톡시실란 증기(상기 증기는 실리콘 당 R을 0.75 내지 1.5로 만들기 위해 혼합됨)와, 비-산화 가스
를 포함한 혼합 가스를 사용하여 금속간 절연막을 형성하는 단계와,
와이어를 형성하는 단계를 포함한 반도체 장치를 제조하기 위한 프로세스를 제공한다.
도 1 내지 도 4는 저 유전율의 금속간(intermetal) 절연막을 사용하여 반도체 장치를 제조하기 위한 종래의 기술 프로세스를 설명하는 단면도.
도 5 및 도 6은 종래 기술에서의 유기 실록산(siloxane) 금속간 절연막에 대한 문제점들을 설명하는 단면도.
도 7은 산화에 의한 Si-의 부피 변화를 설명하는 간략한 도.
도 8은 산화에 의한 Si-C-Si 부피 변화를 설명하는 간략한 도.
도 9는 본 발명의 예 1에 사용된 플라즈마 CVD 장치를 도시한 다이어그램.
도 10은 본 발명의 예 1에서 얻어진 FTIR 스펙트럼을 도시한 도.
도 11은 본 발명의 예 2에서 얻어진 FTIR 스펙트럼의 압력과의 종속성을 나타내는 그래프.
도 12는 본 발명의 예 2에서 얻어진 막 두께 감소의 압력과의 종속성을 나타내는 그래프.
도 13은 본 발명의 예 3에서 얻어진 유전율과 원자의 갯수 비와의 n 종속도를 나타내는 그래프.
도 14 내지 도 23은 본 발명의 예 4의 프로세스를 설명하는 단면도.
도 24 내지 도 30은 본 발명의 예 5의 프로세스를 설명하는 단면도.
도 31 내지 도 35는 본 발명의 예 6의 프로세스를 설명하는 단면도.
도 36 내지 도 41은 본 발명의 예 7의 프로세스를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
0 : 반도체 기판
1 : 게이트 전극
2 : 컨택트 전극
6 : 레지스트
8a : 유기 실록산 절연막
8b : 옥사이드 층
16 : 트렌치 패턴
본 발명의 발명자들은, 종래 기술에서의 산화 실록산을 사용함으로써 발생했던 문제점들이, 산화 시간에, 작은 부피 변화(특히, 막 두께 방향으로의 감소)를 갖는 유기 실록산 절연막을 사용함으로써, 해결될 수 있다는 것을 알고, 본 발명을 달성하게 되었다.
예를 들어, JP-A 11-288931에 따르면, 실리콘 하이드로카본 화합물, 예를 들어, Si에 구속(bound)되는 적어도 하나의 Si-O 결합, 2개 이하의결합, 및 메틸 그룹과 같이 적어도 2개의 하이드로카본 그룹이 반응 가스로 사용되기 때문에, 그 결과 절연막은 티타늄 나이트라이드, 탄탈륨 나이트라이드 등과 같은 금속로의 접착력이 낮다. 또한, Si-C-Si 결합이 형성되지 않았기 때문에, 산화로 인해 야기된 감소(shrinkage) 방지를 예상하는 것이 불가능하다.
금속 층은 도포층 없이, 종래의 유기 실록산 절연막 상에 형성되기 때문에, 절연막의 표면으로부터 금속 층만이 박리된다. 이것은 절연막에서, 유기 성분(메틸 그룹)이 부착을 억제하기 때문이다.
그러나, 실제 프로세스에서, 박리되는 메커니즘은 어떤 정도까지는 다르다. 트렌치 패턴을 형성한 유기 실록산 절연막(8a)의 표면상에, 얇은 옥사이드 층(8b)이 생성된다(도 5). 이것은 표면이 레지스트를 없애기 위해 산소 플라즈마 프로세스로 산화되었기 때문이다. 산소 층의 막 두께는 주로, 산소 플라즈마 프로세스의 압력에 따라 변화한다. 압력이 50mTorr 이하이면, 막 두께는 대략 10nm 이하로 만들어질 수 있다. 산소 층과, 티타늄 나이트라이드, 탄탈륨 나이트라이드 등과 같은 금속간의 접착력이 충분이 세진다. 그러나, 산화층 아래의 산소 층(8b)과 비-산화 유기 실록산 절연막(8a) 간의 기계적 스트레인(strain)이 존재하면, 그 계면의 일부가 화학-기계적 연마 동안 박리된다(도 6). 산화 시간 동안 감소가 클수록, 기계적 스트레인은 커진다.
실제 프로세스에서는, 막 부분을 산화시키지 않도록, 표면만이 산화된다.이러한 경우, 그 감소를 정확히 측정하기 어렵다. 따라서, 본 발명에서 고압 플라즈마 프로세스를 사용하여 의도적으로 막 안을 산화함으로써 감소가 측정되고, 실제 프로세스에서는 고압 플라즈마 프로세스가 사용되지 않는다. 결과적으로 나타나는 감소가 편의상 본 발명을 한정하는 데 사용된다. 상기 규정에 따라 감소가 작은 막 물질은 표면이 산화될 때 감소가 더 작고 기계적 스트레인이 더 작아지는 것을 보여주고, 그 결과 박리가 처음부터 거의 없어진다. 막 내부를 충분히 산화하기 위해, 1 Torr 이상의 고압력 하에서, 산소 플라즈마 프로세스가 행해질 수 있다. 측정하는 데 적합한 막 두께는 바람직하게는, 대략 100 내지 300 nm이다. 두께가 너무 작으면, 측정이 정확해지지 않는 반면, 두께가 너무 두꺼우면, 막 내부로의 산화가 어려워진다.
종래의 유기 실록산 절연막(k~3)이 이러한 방식으로 산화될 때, 그 감소는 도 12에 도시된 바와 같이 20% 이상 된다. 이것은,결합에 의해 분리된 Si 원자들이 합해져, 실록산 결합(Si-O-Si)을 형성한다(도 7). Si-H 결합이 막내에 포함될 때, 이 결합은 또한 막의 감소에도 영향을 미친다.
산화에 의해 감소를 일으키지 않는 유기 성분으로서, Si-C-Si 결합이 있다. 이 결합이 산화에 의해 실록산 결합으로 대체된다면, 그 부피는 크게 변하지 않고(도 8), 대신 약간 변할 뿐이다. 따라서,의 일부를 Si-C-Si 결합으로 대체함으로써, 산화 시의 절연막의 감소는 유기 실록산 절연막을 박리하는 문제를 일으키지 않고도, 14% 이하로, 바람직하게는 10% 이하로 조절될 수 있다.
이것은 JP-A 11-288931에 의해서는 알 수 없는 신규성을 띈 발명 아이디어로서, JP-A 11-288931에는 많은 양의결합이 사용되고,의 일부를 Si-C-Si 결합으로 대체한다는 독창적인 아이디어는 없다.
본 발명에 따르면, 하나 이상의 금속간 절연막을 포함한 반도체 장치가 제공되며, 각 금속간 절연막은 적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소를 갖는다.
산화시, 막 두께 방향으로 10% 이하의 감소를 행하는 것이 바람직하다.
실리콘 원자 대 산소 원자의 갯수 비는 바람직하게는, 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 바람직하게는 1 대 1 내지 2이다. 탄소 원자의 갯수가 작으면, 금속간 절연막이 낮은 유전율(k<3.5)을 갖게 하는 것이 불가능하다. 산소 원자의 갯수가 너무 적거나, 탄소 원자의 갯수가 너무 많으면, 레지스트 에칭에 대한 선택도를 향상시키기 어렵다.
금속간 절연막은 바람직하게는,결합, Si-O-Si 결합, 및 Si-C-Si 결합 모두를 갖는다.
본 발명의 반도체 장치는
플라즈마 화학 증기 피착 방법에 의해,
(ⅰ) 식-여기서, R은 메틸 그룹이고, R'은 에틸 그룹임-으로 표현되는 모노메틸트리에톡시실란 증기와, 비-산화 가스;
(ⅱ) 식-여기서, R은 메틸 그룹이고, R'은 에틸 그룹이며, n은 0 내지 2임-으로 표현되는 메틸에톡시실란 증기(이 증기는 실리콘 당 R을 0.75 내지 1.5로 만들기 위해 혼합됨)와, 비-산화 가스; 또는
(ⅲ) (a) 식-여기서, R 및 R'은 각각 메틸 그룹임-으로 표현되는 모토메틸트리에톡시실란 증기, 또는 (b) 식-여기서, R 및 R'는 각각 메틸 그룹이고, n은 0 내지 2임-으로 표현되는 메틸메톡시실란 증기(상기 증기는 실리콘 당 R을 0.75 내지 1.5로 만들기 위해 혼합됨)와, 비-산화 가스
를 포함한 혼합 가스를 사용하여, 금속간 절연막을 형성하는 단계와,
와이어를 형성하는 단계를 포함하는 공정에 의해 생성될 수 있다.
이들 단계들은 소정 갯수의 금속간 절연막과 와이어링 층들을 얻기 위해 여러 회 반복될 수 있다.
상술된 프로세스에서, 개별 Si-OR' 결합들이 합해져, Si-O-Si 결합을 형성하는 한편, 부분 피착된결합이 합해져, Si-C-Si 결합을 형성한다.
상기 프로세스에서, 비-산화 가스가 사용되어야 한다. 산화 가스가 사용되면, 금속간 절연막을 위해 필요한결합 및 Si-C-Si 결합이 피착된다. 결과되는 막으로부터, 막을 결속(binding)하는 데 도움이 되지 않는 불필요한 유기 성분(R')을 가능한 크게 제거하는 것이 바람직하다.
단순히 He, Ar 등과 같은 불활성 가스를 사용하는 것에 비해, HCN의 형태로유기 성분을 제거하기 위해, 비-산화 가스로서, 질소, 수소, 암모니아, 또는 그 혼합물과 같은 환원(reducing) 성분을 포함한 가스를 사용하는 것이 바람직하다. 수소 또는 암모니아가 사용되면, 안정성의 관점에서 이러한 가스를 제거하기 위한 장치를 사용할 필요가 있어서, 그 결과 복잡한 장치를 만들게 된다. 이러한 점을 고려할 때, 질소 가스와, He, Ar 등과 같은 불활성 가스와의 혼합물을 사용하는 것이 더욱 바람직하다.
또한, 결과되는 막으로부터 불필요한 유기 성분을 감소하기 위해, 막 형성 동안 350 내지 400 ℃로, 반도체 기판과 같은 기판을 가열(heating)하는 것이 바람직하다.
상술된 CVD 프로세스에 의해 Si-C-Si 결합을 형성하기 위해, 리액터(reactor)(또는 반응 챔버)내의 반응 가스의 잔류 시간을 짧게 하는 것이 바람직하다. 잔류 시간이 길면, 리액터의 분위기내의 반응 물질의 탄소 성분이 커진다. 그 결과,의 분해 반응이 억제되어서, Si-C-Si 물질이 감소된다. 또한, 막을 결속하는 데 도움이 되지 않는 불필요한 유기 성분 (R')의 양이 증가한다.
양이 잔류 시간에 비례할 때, (리액터내의 압력)(리액터의 부피)/(전체 가스 유속)의 요소가 존재한다[도 11에서, 이 요소는 "압력부피/총 유속"으로 간단히 나타남]. Si-C-Si 결합을 형성하고, 결과하는 막의 감소를 억제하기 위해, 이 요소를 500 Torr.sec 이하로 만드는 것이 바람직하고, 보다 바람직하게는 280Torr.sec 이하로 하는 것이 바람직하다.
생성된 절연막내의 탄소 및 산소의 양을 적당히 만들기 위해, 식에서, 메틸알콕시실란내의 R을 R'가 메틸 그룹일 때, 실리콘 당 0.75 내지 1.5로, 실리콘 당 R'가 에틸 그룹일 때, 0.75 내지 1.5로 하는 것이 바람직하고, n은 0 내지 2이다. 상기의 조건을 만족하는 한, 단일 증기(예를 들어, n=1) 또는 알콕시실란의 혼합 증기(n=0-2)를 사용하는 것이 가능하다. 장치를 간단히하기 위한 관점으로부터, 단일 증기를 사용하는 것이 바람직하다. 또한, R'이 메틸 그룹이든 또는 에틸 그룹이든 그 차이는 없으나, 증기 압력 및 프로세스의 용이성을 고려할 때, R'가 에틸 그룹인 경우가 보다 더 바람직하다.
본 발명의 반도체 장치는 다음 실시예를 더 포함한다.
(1) 반도체 장치는 하나 이상의 와이어링 층들을 포함하고, 각 층은 복수의 상감(inlaid) 와이어와, 개별 상감 와이어들 간의 금속간 절연막을 가지며, 금속간 절연막은 실리콘 옥사이드 막의 유전율보다 낮은 유전율을 갖는 저 유전율 막인 단일 층의 막이다.
(2) 저 유전율 막은 적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소를 갖는 상기 (1)에 설명된 반도체 장치.
(3) 저 유전율 막은 적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시의 막 두께 방향으로 10% 이하의 감소를 갖는 상기 (1)에 설명된 반도체 장치.
(4) 반도체 장치는 하나 이상의 와이어링 층을 포함하고, 각 층은 복수의 상감 와이어와 개별 상감 와이어 사이의 금속간 절연막을 가지며, 상기 금속간 절연막은 복수의 절연막이 스택(stack)된 것이고, 최상부의 절연막은 실리콘 옥사이드 막의 유전율보다 낮은 유전율을 갖는 저 유전율 막이다.
(5) 저 유전율 막은 적어도, 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소를 갖는 상기 (4)에 설명된 반도체 장치.
(6) 저 유전율 막은 적어도, 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 10 % 이하의 감소를 갖는 상기 (4)에 설명된 반도체 장치.
또한, 본 발명의 반도체 장치를 제조하기 위한 방법은 다음 실시예들을 포함한다.
(7) 적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소를 갖는 금속간 절연막을 형성하는 단계와,
금속간 절연막내에 하나 이상의 트렌치 또는 개구(hole)를 형성하는 단계와,
트렌치 또는 개구를 채우기 위해, 금속막을 피착하는 단계와,
화학-기계적 연마 프로세스에 의해 트렌치 또는 개구 내부 이외 부분에서의 금속막을 제거하는 단계를 포함하는 반도체 장치를 제조하기 위한 방법.
(8) 50 mTorr 이하의 압력 하에서, 산소를 포함한 플라즈마에 금속간 절연막을 노출하는 단계를 더 포함하는 상기 (7)에 설명된 방법.
(9) 적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 10% 이하의 감소를 갖는 금속간 절연막을 형성하는 단계와,
금속간 절연막내에 하나 이상의 트렌치 또는 개구를 형성하는 단계와,
트렌치 또는 개구를 채우기 위해, 금속막을 피착하는 단계와,
화학-기계적 연마 프로세스에 의해 트렌치 또는 개구 내부 이외 부분에서의 금속막을 제거하는 단계를 포함하는 반도체 장치를 제조하기 위한 방법.
(10) 상기 (9)에 설명된 프로세스는 50mTorr 이하의 압력 하에, 산소를 포함한 플라즈마에 금속간 절연막을 노광하는 단계를 더 포함한다.
(11) 금속막의 건식 에칭에 의해 제1 막을 형성하는 단계와,
적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소를 갖는 제1 절연막을 형성하는 단계와,
코팅된 절연막을 형성하는 단계와,
적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소를 갖는 제2 절연막을 형성하는 단계와,
제1 와이어의 표면을 노출하기 위해 제1 절연막, 코팅된 절연막, 및 제2 절연막을 포함한 스택에 개구를 형성하는 단계와,
그 개구에 금속막을 채우는 단계와,
그 개구 외측의 금속막을 제거하는 단계를 포함하는 반도체 장치를 제조하기 위한 방법.
(12) 상기 (11)에 설명된 프로세스는, 개구를 형성하는 단계와, 그 개구에 금속막을 채우는 단계와의 사이에, 50mTorr 이하의 압력하에 적어도 산소를 포함한 플라즈마 프로세스로 개구를 형성하는 데 사용된 레지스트를 제거하는 단계를 더 포함한다.
(13) 금속막의 건식 에칭에 의해 제1 와이어를 형성하는 단계와,
적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 10% 이하의 감소를 갖는 제1 절연막을 형성하는 단계와,
코팅된 절연막을 형성하는 단계와,
적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 10% 이하의 감소를 갖는 제2 절연막을 형성하는 단계와,
제1 와이어의 표면을 노출하기 위해, 제1 절연막, 코팅된 절연막, 및 제2 절연막을 포함한 스택에 개구를 형성하는 단계와,
그 개구에 금속막을 채우는 단계와,
개구 외측의 금속막을 제거하는 단계를 포함하는 반도체 장치를 제조하기 위한 방법.
(14) 상기 (13)에 설명된 방법은, 개구를 형성하는 단계와, 그 개구에 금속막을 채우는 단계와의 사이에, 50mTorr 이하의 압력 하에서 적어도 산소를 포함한 플라즈마 프로세스로, 개구를 형성하는 데 사용된 레지스트를 제거하는 단계를 더 포함한다.
본 발명은 아래의 예에 의해 설명되지만, 말할 필요도 없겠지만 그 예에 한하지는 않는다.
예 1
도 9에 도시된 바와 같이 평행 플레이트 타입 챔버를 갖는 플라즈마 CVD 장치를 사용하여, 200nm 두께를 갖는 유기 실록산 막이 Si 기판상에 형성되었다. 막 형성을 위한 조건은 아래와 같다.
액체 소스: 모노메틸에톡시실란[]
버블러(bubbler) 온도: 37℃
캐리어(carrier) He 유속: 200sccm
유속: 200sccm
압력: 5 Torr
기판 온도: 375℃
RF 전력: 500W
전극 거리: 180mils
형성된 막은 3.2의 유전율, 5MV/cm의 유전체 항복 전압(breakdown voltage voltage)를 가졌다. 푸리에-변환 적외선 흡수 분광광도계(Fourier-Transform infrared absorption spectrophotometry; FTIR)에 의한 측정으로,의 분해에 의해 얻어진 Si-C-Si 및 Si-H 뿐 아니라, Si-O-Si,의 결합을 밝힐 수 있었다(도 10). 오거(Auger) 분석에 의한 막내의 원자 갯수 비를 보면, C/Si는 1.6/1이고, O/Si는 1.8/1임을 알았다. 반응 가스로서 사용된 질소는 또한, 대략 0.1의 N/Si 비로 막내에 포함되었다.
배럴(barrel) 타입 애싱 장비를 사용하여, 결과 막에 고압 산소 플라즈마 프로세스를 하였다. 이 프로세스시의 조건은 200sccm의 산소 유속, 1 Torr의 압력, 300 W의 RF 전력, 및 15분의 시간이었다.
막내의 유기적 성분은 산화 막을 제공하기 위해 분해되었다.편광분석법(ellipsometry)에 의해 측정된 막 두께 변화는 5% 이하였다.
단독으로, 유기 실록산 막으로부터 레지스트를 제거하기 위해 사용된 저 압력 조건을 도입한 반응 이온 에칭을 사용하여, 상술된 바와 같은 동일한 막이 형성되고 산소 플라즈마 프로세스를 받았다. 그 프로세스 조건은 50sccm의 산소 유속, 10 mTorr의 압력, 700W의 RF 전력, 및 1분의 시간이었다.
막내의 유기적 성분은 분해되기 어렵고, 대략 10nm 두께의 면이 산화되었다. 이 막 상에, 50nm 두께의 티타늄 나이트라이드 및 500nm 두께의 구리가 형성되었다. 그 후, 그 막은 다이아몬드 니들(needle)에 의해 비스듬히 긁혀졌고, 부착 테스트를 사용하여 박리되는지의 테스트를 받았다. 티타늄 나이트라이드 및 구리는 박리되지 않았다는 것이 관찰되었다.
질소 대신 He이 불활성 가스로 사용되었다면, 박리 테스트 결과는 변하지 않지만, 막내의 탄소 함량이 증가된다. 이것은 막의 본딩에 도움을 주지 못하는 불필요한 탄소 성분이 많이 있다는 것을 보여준다.
질소 대신 산소가 사용될 때,, Si-C-Si, 및 Si-H의 결합이 감소된다. 막은 저 유전율을 얻지 못하고, 4 이상의 유전율을 가졌다.
불필요한 탄소 성분을 줄이고, 상술된 특성을 얻기 위해, 질서, 수소, 암모니아, 또는 그들의 혼합물과 같은 환원 가스를 사용하는 것이 가장 적합하였다.
모노메틸트리메톡시실란[]이 액체 소스로서 사용되었으나, 상술된 바와 같은 동일한 압력을 얻기 위해 버블러 온도를 낮춤으로써, 같은 결과를얻었다.
예 2
막 품질 종속성을 연구하기 위해 압력을 변화함으로서 막이 형성되었다. 막 형성 조건은 압력에 대한 것을 제외하고는 예 1의 내용과 동일하였다. 총 가스 유속은 일정하기 때문에, 압력은 잔류 시간에 비례하였다.
도 11은 FTIR 스펙트럼들의 온도 종속도를 나타낸다. 세로 좌표 축은 1030 kayser의 파수(wavenumber)에서 Si-O-Si 결합의 피크 값으로 정규화된다. 그래프에서, 1030 kayser에서의결합 및 885에서의 Si-H 결합이 도시된다. 790 kayser 근처에서, 동일 크기를 갖는 복수의 Si-C-Si 결합들이 나타나고 중복되어서, 그 결과 개별적으로 분리할 수 없다. 따라서, 편의상 750 내지 850 kayser 간의 최대 피크 및 최대 대 피크 값을 나타내는 파수를 도시하였다. 검은 동그라미 모양은 Si-C-Si 결합을 갖는 790 kayser가 최대인 경우를 나타내고, 하얀 동그라미는결합을 갖는 770 kayser가 최대인 경우를 나타낸다.
압력이 높으면,결합은 크고 Si-H 결합은 작다. 750-850 kayser 사이에서, 최대 피크를 나타내는 파수는 770 kayser이다. 이것은,의 분해에 의해 Si-C-Si 및 Si-H를 생성하기 위한 반응이 많이 일어나지 않는 것을 의미하고, 그 결과가 많이 남아 있다. 압력이 낮아질수록,결합은 감소하고, Si-H는 증가한다. 750 내지 850 kayser 사이에서 최대 피크를 나타내는 파수는 790 kayser이고, 이것은 Si-C-Si 결합에 해당한다. 압력이 낮아질 때, Si-C-Si 결합의 피크가 증가한다. 상기 결과로부터,의 분해에 의해 Si-C-Si를 생성하기 위해서는, 잔류 시간이 단축되어야만 한다.
도 12는 배럴 타입 애숴(asher)(애싱 장비)를 사용하여 막 두께의 감소를 나타낸다. 산소 플라즈마 프로세스를 위한 조건은 예 1의 내용과 동일하다. 도 12는, 압력이 낮고 잔류 시간이 길 때, 막 두께의 감소가 작아지는 것을 나타낸다.
또한, 접착력 테스트를 행하기 위해, 200 nm의 절연막이 Si 기판상에 형성되었으며, 그 후 저 압력 산소 플라즈마 프로세스에 의해 티타늄 나이트라이드 및 구리를 형성하였다. 이들 프로세스를 위한 조건은 예 1의 내용과 동일하였다. 그 후, 박리의 존재를 관찰하기 위해 CMP가 행해졌다.
9 Torr 이하의 압력 하에서는 어떠한 박리도 전혀 관측되지 않았다. 압력이 13 및 15 Torr가 되자, 0.1 mm 이하의 직경을 갖는 섬세한 박리가 여러 부분에서 관측되었다. 압력이 이전보다 커질수록, 더 큰 박리가 관측되었다. 이것은, 우수한 접착력을 얻기 위해서는 산화시 막 두께의 감소가 바람직하게는 14% 이하로, 보다 바람직하게는 10% 이하로 만들어져야 함을 의미한다. 또한, 상술된 방법에 의해 막을 생성하기 위해서는, 바람직하게는 (리액터의 압력)(리액터의 부피)/(총 가스 유속)를 500 Torrsec 이하로, 보다 바람직하게는 280 Torrsec 이하로 만들어야 한다.
예 3
막 품질의 물질 종속성을 연구하기 위해, 액체 소스 물질을 변화시키면서 막들을 생성하였다. 2개의 액체 소스가 사용될 때, 2개의 버블러(bubbler)가 버블러 온도 및 He 유속을 독립적으로 제어했다. 이에 의해, 캐리어 He의 총 유속은 200 sccm이 되도록 조정되었고, 캐리어내의 액체 소스의 증기량은 예 1의 증기량과 동일해지도록 제어되었다. 상술된 것 이외에 조건을 형성하는 것은 예 1의 내용과 동일하였다.
캐리어 가스의 200sccm에서의 액체 소스의 증기량이 하기에 도시된다(예 1의 증기량을 1로 할 때의 상대적인 값).
(a)1
(b)0.25
0.75
(c)1
(d)0.5
0.5
(e)1
상기 화학식은, 식-(a) 내지 (e)에서 (a) n=0, (b) n=0.5, (c) n=1, (d) n=1.5, 및 (e) n=2에 해당함-으로 표현된다.
도 13은 유전율과, O/Si 비, C/Si 비, 및 n 간의 관계를 나타내는 그래프이다. 도 13으로부터 명확해질 때, 3.5 이하의 유전율을 실현하기 위해, Si 대 O의비는 1 대 1.5 이상이고, Si 대 C의 비는 1 대 1 내지 2이며, n은 0.75 이상이고 1.5 이하이다.
또한, 상기 막(n=0.75~1.5)에는 배럴 타입 애숴(asher)를 사용하여 고압 산소 플라즈마 프로세스가 행해진다. 프로세스 조건은 예 1의 내용과 동일하였다. 편광분석법(ellipsometry)에 의해 측정된 막 두께 변화는 각 경우에 10% 이하로 측정되었다.
예 4
예 1의 막을 사용하여, 반도체 장치에 다중 레벨 와이어링이 마련되었다. 구리 와이어링이 단일 다마신(damasene) 프로세스를 사용하여 형성되었다.
트랜지스터의 게이트 전극(1)과 그 위에 컨택트 전극(2)을 갖는 반도체 기판(0)상에, 예 1의 막(4)가 300 nm의 두께로 형성되었고, 제1 레벨 와이어링에 대응하는 트렌치 패턴(16)이 형성되었다(도 14). 10 mTorr의 압력으로, 저 압력 산소 반응 이온 에칭을 사용하여 레지스트(6)를 제거한 후, 스퍼터링과, 그 후 전기 도금(electroplating)을 사용한 패턴내에 구리를 채움으로써, 500 nm 두께의 티타늄 나이트라이드(17) 및 100 nm 두께의 구리(18)가 형성되었다(도 15). 그 후, 제1 층 와이어링을 제공하기 위해, 패턴 외측의 구리 및 티타늄이 CMP에 의해 제거되었다(도 16).
그 후, 50 nm 두께의 실리콘 나이트라이드 막(5) 및 400 nm 두께의 예 1의 막(4)이 형성되었고, 그 후 비아(via) 연결에 대응하는 개구(hole) 패턴(26)이 형성되었다(도 17). 이 때, 구리를 노출시키지 않기 위해, 실리콘 나이트라이드에대한 에칭을 중지시켰다. 10 mTorr의 압력에서 저 압력 산소 반응 이온 에칭에 의해 레지스트를 제거한 후, 개구의 하부에 남아있는 실리콘 나이트라이드에 에칭 프로세스를 행하여서 구리를 노출하였다. 그 후, 스퍼터링에 의해, 50 nm 두께의 티타늄 나이트라이드(17) 및 100 nm 두께의 구리(18)를 형성한 후, 전기 도금에 의한 패턴에 구리가 채워졌다(도 18). 또한, 금속간 연결을 제공하기 위해, 패턴 외측의 구리 및 티타늄이 CMP에 의해 제거되었다(도 19).
그 후, 50 nm 두게의 실리콘 나이트라이드 막(5) 및 250nm의 예 1의 막(4)이 형성되고, 그 후 제2 레벨 와이어링에 대응하는 트렌치 패턴(36)이 형성되었다(도 20). 에칭은 상술된 바와 동일한 방식으로 행해졌다. 10 mTorr의 압력에서 저 압력 산소 반응 이온 에칭을 사용하여 레지스트를 제거한 후, 트렌치의 하부에 남아있는 실리콘 나이트라이드에 에칭 프로세스가 행해져서 구리가 노출된다. 그 후, 스퍼터링과, 그 후 전기 도금을 사용한 패턴에 구리를 채움으로써, 50 nm 두께의 티타늄 나이트라이드(17) 및 100 nm 두께의 구리(18)가 형성되었다(도 21). 또한, 제2 층 와이어링을 형성하기 위해, 패턴 외측의 구리 및 티타늄 나이트라이드가 CMP에 의해 제거되었다(도 22).
그 후, 도 17 내지 도 22에 도시된 바와 동일한 프로세스를 반복하여, 제3 와이어링이 형성되었다(도 23).
상술된 모든 단계에서, 어떤 박리의 문제도 발생하지 않았다.
비교를 위해, 100 nm 두께의 실리콘 옥사이드 보호막을 사용한 샘플이 또한, 준비되었다. 예 1의 막에서의 막 두께는, 모든 와이어링 높이와 그 비아(via) 높이를 동일하게 만들기 위해, 모든 레벨 와이어링에서 100 nm로 감소되었다. 제2 레벨 와이어링에서의 유효 유전율과, 상부와 하부 와이어링 사이의 유효 유전율이 측정되었을 때, 유효 유전율은 실리콘 옥사이드 보호막을 사용하지 않는 경우보다 대략 10 % 낮았다.
예 5
반도체 장치의 다중 레벨 와이어링이 예 1의 막 및 유기 폴리머 막(Dow Chemical Co.에 의한 trade name SiLK, 유전율은 2.7)을 사용하여 준비되었다. 구리 와이어링은 단일 다마신(damascene) 프로세스에 의해 형성되었다.
도 16에 나타난 단계 후, 50 nm 두께의 실리콘 나이트라이드 막(5) 및 300 nm 두께의 유기 폴리머 막(7)과, 100 nm 두게의 예 1의 막(4)이 형성되고, 그 후 비아 연결에 대응하는 개구 패턴(26)이 형성되었다(도 24). 이 때, 예 1의 막이 우선 에칭되었고, 그 후 하드 마스크로서 이것을 사용하여 유기 폴리머 막이 동시 에칭이 행해졌다. 동시 에칭은 산소와 질소 혼합 가스 및 저 압력 반응 이온 에칭을 사용하여 행해진다. 그 후, 개구 하부에 남아있는 실리콘 나이트라이드가 에칭 프로세스되어서, 구리를 노출하였다. 그 후, 스퍼터링과, 전기 도금에 의한 패턴에 구리를 채움으로써, 50 nm 두께의 티타늄 나이트라이드(17) 및 100 nm 두께의 구리(18)가 형성되었다(도 25). 또한, 패턴 외측의 구리 및 티타늄 나이트라이드를 CMP에 의해 제거한 후, 금속간 연결이 형성되었다(도 26). 이 때, 어떠한 박리도 일어나지 않았다.
그 후, 50 nm 두께의 실리콘 나이트라이드 막(5), 150 nm 두께의 유기 폴리머 막(7), 및 100 nm 두께의 예 1의 막(4)이 형성되고, 그 후 제2 레벨 와이어링에 대응하는 트렌치 패턴(36)이 형성되었다(도 27). 에칭은 상술된 바와 동일한 방식으로 행해졌다. 그 후, 트렌치의 하부에 남아있는 실리콘 나이트라이드가 에칭되어서, 구리를 노출하였다. 그 후, 50 nm의 티타늄 나이트라이드(17) 및 100 nm의 구리(18)가 스퍼터링에 의해 형성되었고, 패턴은 전기 도금을 사용하여 구리로 채워졌다(도 28). 또한, 패턴 외측의 구리 및 티타늄 나이트라이드가 CMP에 의해 제거되어서, 제2 층 와이어링을 형성하였다(도 29).
그 후, 도 24 내지 도 29에 도시된 바와 동일한 프로세스를 반복하여, 제3 레벨 와이어링이 형성되었다(도 30).
상술된 모든 단계에서, 박리에 의해 야기되는 어떠한 문제도 발생하지 않았다.
비교를 위하여, 100 nm 두께의 실리콘 옥사이드 보호막을 사용한 샘플이 또한 마련되었다. 예 1에서의 막의 막 두께는, 와이어링 높이 및 금속간 연결 높이를 동일하게 하기 위해, 모든 층 와이어링에서, 100 nm로 감소되었다. 제2 층 와이어링에서의 유효 유전율과, 상부 및 하부 층 와이어링 사이의 유효 유전율이 측정될 때, 유효 유전율이 실리콘 옥사이드 보호 막을 사용하지 않는 경우보다 대략 10% 낮아졌다.
예 6
반도체 장치의 다중 레벨 와이어링이 예 1의 막을 사용하여 마련되었다. 구리 와이어링은 단일 다마신 프로세스에 비해, 적은 단계를 갖는 2중(dual) 다마신프로세스에 의해 형성되었다.
도 16에 도시된 단계 후, 50 nm 두께의 실리콘 나이트라이드 막(5) 및 700 nm 두께의 예 1에서의 막(4)이 형성되었으며, 그 후 비아 연결에 대응하는 개구 패턴(26)이 형성된다(도 31). 이 때, 구리를 노출시키지 않기 위해, 실리콘 나이트라이드에 대한 에칭을 중지시켰다. 10 mTorr의 압력에서 저 압력 산소 반응 이온 에칭을 사용하여 레지스트를 제거한 후, 제2 레벨 와이어링에 대응하는 트렌치 패턴(36)이 형성되었다(도 32). 10 mTorr의 압력에서, 저 압력 산소 반응 이온 에칭을 사용하여 레지스트(6)를 제거한 후, 개구의 하부에 남아있는 실리콘 나이트라이드가 에칭되어서, 구리가 노출된다. 그 후, 스퍼터링과, 전기 도금에 의한 패턴에 구리를 채움으로써, 50 nm 두께의 티타늄 나이트라이드(17) 및 100 nm 두께의 구리(18)가 형성되었다(도 33). 또한, 패턴 외측에 구리 및 티타늄 나이트라이드를 CMP에 의해 제거한 후, 비아 연결 및 제2 레벨 와이어링이 형성되었다(도 34).
그 후, 도 31 내지 도 34에 도시된 바와 동일한 프로세스를 반복하여, 제3 레벨 와이어링이 형성되었다(도 35).
상술된 모든 단계에서, 박리에 의해 야기된 어떠한 문제도 일어나지 않았다.
예 7
반도체 장치내에 다중 레벨 와이어링이 준비되었다. 알루미늄 합금 와이어링이 건식 에칭 프로세스에 의해 형성되었다.
우선, 트랜지스터의 게이트 전극(1)과 그 위의 컨택트 전극(2)을 갖는 반도체 기판(0) 상에, 50 nm 두께의 티타늄 나이트라이드(17)와, 300 nm 두께의 알루미늄 합금(19)과, 50 nm 두께의 티타늄 나이트라이드(17)가 형성되었다. 그 후, 제1 레벨 와이어링이 포토리소그래피 및 건식 에칭에 의해 형성되고, 그 후 레지스트가 제거되었다(도 36).
50 nm의 도 1에서의 막을 형성한 후, 트렌치는 250 nm 두께의 유기적 스핀-온 유리(Hitachi Chemical Company, Ltd에 의한 trade name, HSG-RG, mfd.)로 채워지고, 그 후 1000 nm 두께의 예 1에서의 막이 형성되었다. CMP에 의한 막을 평탄화한 후, 비아 연결에 대응하는 개구 패턴(26)이 형성되었다(도 37). 10 mTorr의 압력으로, 저 압력 산소 반응 이온 에칭을 사용하여 레지스트(6)를 제거한 후, 개구를 채우기 위해, 50 nm 두께의 티타늄 나이트라이드(17)가 스퍼터링에 의해 형성되었고, 300 nm 두께의 텅스텐(20)이 형성되었다(도 38). 또한, 패턴 외측의 텅스텐 및 티타늄 나이트라이드가 CMP에 의해 제거되어, 비아 연결을 형성하였다(도 39). 그 후, 50 nm 두께의 티타늄 나이트라이드, 300 nm 두께의 알루미늄 합금, 및 50 nm 두께의 티타늄 나이트라이드가 형성되었다. 제2 레벨 와이어링이 포토-리소그래피 및 건식 에칭에 의해 형성되고, 그 후 레지스트가 제거되었다(도 40). 이 때, 레지스트를 제거하기 위해, 10 mTorr의 압력에서, 저 압력 산소 반응 이온 에칭이 사용되었다.
도 37 내지 도 40에 도시된 바와 같이 동일한 프로세스들을 반복함에 따라, 제23 레벨 와이어링이 형성되었다(도 41). 도 41에서, 참조 번호 27, 37, 47, 및 57은 배리어(barrier) 금속을, 참조 번호 29 및 48은 텅스텐을, 참조 번호 18 및 58은 알루미늄 합금을 각각 나타낸다.
상술된 모든 단계에서, 박리에 의해 야기된 어떠한 문제도 일어나지 않았다.
비교를 위해, 예 1의 막 대신, 실리콘 옥사이드 막을 사용한 샘플이 또한, 준비되었다. 제2 레벨 와이어링에서의 유효 유전율과, 상부와 하부 레벨 와이어링 사이의 유효 유전율을 측정하였을 때, 실리콘 옥사이드 막을 사용하지 않는 경우보다 인접 와이어링 간의 유효 유전율은 대략 10% 낮고, 상부 및 하부 레벨 간의 유전율은 약 20% 낮았다.
개구 또는 그 안에 트렌치 패턴을 형성하는 저 유전 절연막을 금속막으로 형성한 뒤 바로 연마 처리를 행하여, 이 금속막은 박리되지 않는다. 이것은, 패턴 형성 후 레지스트 제거에 의해 야기되는 절연막 표면 감소가 작기 때문이다.
따라서, 저 유전율 막 및 실리콘 옥사이드 보호막을 포함한 통상의 스택화된 막을, 본 발명의 저 유전율 막으로 대체하면, 그 제조 단계가 줄어들고, 실리콘 옥사이드 막으로 인한 유효 유전율의 증가를 막을 수 있다. 또한, 본 발명의 저 유전율 막을 다른 저 유전율 절연막을 위한 보호 막으로서 사용하면, 실리콘 옥사이드 막으로 인한 유효 유전율의 증가 또한, 감소시킬 수 있다.

Claims (33)

  1. 하나 이상의 금속간(intermetal) 절연막을 포함한 반도체 장치에 있어서,
    각 금속간 절연막은 적어도, 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화 시 막 두께 방향으로 14% 이하의 감소를 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 산화시 막 두께 방향으로의 상기 감소가 10% 이하인 반도체 장치.
  3. 제1항에 있어서, 금속간 절연막은 3.5 이하의 상대 유전율(relative dielectric constant)을 갖는 반도체 장치.
  4. 제1항에 있어서, 상기 금속간 절연막은결합, Si-O-Si 결합, 및 Si-C-Si 결합 모두를 갖는 반도체 장치.
  5. 반도체 장치를 제조하기 위한 방법에 있어서,
    플라즈마 화학적 증기 피착 방법에 의해, 식-여기서, R은 메틸 그룹이고, R'은 에틸 그룹임-으로 표현되는 모노메틸트리에톡시실란(monomethyltriethoxysilane) 증기와, 비-산화 가스를 포함한 혼합 가스를 사용하여 금속간 절연막을 형성하는 단계와,
    와이어를 형성하는 단계를 포함하는 방법.
  6. 제5항에 있어서, 상기 비-산화 가스는 질소 가스, 수소 가스, 암모니아 가스, 헬륨 가스, 아르곤 가스, 또는 그 혼합물인 방법.
  7. 제5항에 있어서, 상기 비-산화 가스는 질소 가스와 불활성 가스와의 혼합물인 방법.
  8. 제5항에 있어서, 상기 금속간 절연막은 500 Torrsec 이하의 (리액터(reactor)의 압력)(리액터의 부피)/(총 가스 유속)의 조건 하에서, 형성되는 방법.
  9. 제8항에 있어서, 상기 금속간 절연막은 280 Torrsec 이하의 (리액터의 압력)(리액터의 부피)/(총 가스 유속)의 조건 하에서 형성되는 방법.
  10. 반도체 장치를 제조하기 위한 방법에 있어서,
    플라즈마 화학적 증기 피착 방법에 의해, 식-여기서, R은 메틸 그룹이고, R'은 에틸 그룹이며, n은 0 내지 2임-으로 표현되는 메틸에톡시실란(methylethoxysilane) 증기(상기 증기는 실리콘 당 R을 0.75 내지 1.5로 만들기 위해 혼합됨)와, 비-산화 가스를 포함한 혼합 가스를 사용하여 금속간 절연막을 형성하는 단계와,
    와이어를 형성하는 단계를 포함하는 방법.
  11. 제10항에 있어서, 상기 비-산화 가스는 질소 가스, 수소 가스, 암모니아 가스, 헬륨 가스, 아르곤 가스, 또는 그 혼합물인 방법.
  12. 제10항에 있어서, 상기 비-산화 가스는 질소 가스와 불활성 가스와의 혼합물인 방법.
  13. 제10항에 있어서, 상기 금속간 절연막은 500 Torrsec 이하의 (리액터(reactor)의 압력)(리액터의 부피)/(총 가스 유속)의 조건 하에서 형성되는 방법.
  14. 제13항에 있어서, 상기 금속간 절연막은 280 Torrsec 이하의 (리액터의 압력)(리액터의 부피)/(총 가스 유속)의 조건 하에서 형성되는 방법.
  15. 반도체 장치를 제조하기 위한 방법에 있어서,
    플라즈마 화학적 증기 피착 방법에 의해,
    (a) 식-여기서, R 및 R'은 각각 메틸 그룹임-으로 표현되는 모노메틸트리에톡시실란 증기, 또는 (b) 식-여기서, R 및 R'은 메틸 그룹이며, n은 0 내지 2임-으로 표현되는 메틸메톡시실란 증기(상기 증기는 실리콘 당 R을 0.75 내지 1.5로 만들기 위해 혼합됨)와,
    비-산화 가스를 포함한 혼합 가스를 사용하여 금속간 절연막을 형성하는 단계와,
    와이어를 형성하는 단계를 포함하는 방법.
  16. 제15항에 있어서, 상기 비-산화 가스는 질소 가스, 수소 가스, 암모니아 가스, 헬륨 가스, 또는 그 혼합물인 방법.
  17. 제15항에 있어서, 상기 비-상화 가스는 질소 가스와 불활성 가스와의 혼합물인 방법.
  18. 제15항에 있어서, 상기 금속간 절연막은 500 Torrsec 이하의 (리엑터(reactor)에서의 압력)(리액터의 부피)/(총 가스 유속)의 조건 하에서,형성되는 방법.
  19. 제13항에 있어서, 상기 금속간 절연막은 280 Torrsec 이하의 (리액터의 압력)(리액터의 부피)/(총 가스 유속)의 조건 하에서, 형성되는 방법.
  20. 반도체 장치를 제조하기 위한 방법에 있어서,
    적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소(shrinkage)를 갖는 금속간 절연막을 형성하는 단계와,
    상기 금속간 절연막내에 하나 이상의 트렌치(trench) 또는 개구(hole)를 형성하는 단계와,
    상기 트렌치 또는 개구들을 채우기 위해, 금속막을 피착하는 단계와,
    화학-기계적 연마 프로세스에 의해 상기 트렌치 또는 개구의 내부 이외의 부분에서의 상기 금속막을 제거하는 단계를 포함하는 방법.
  21. 제20항에 있어서, 50 mTorr 이하의 압력 하에서, 산소를 포함한 플라즈마에 상기 금속간 절연막을 노출하는 단계를 더 포함하는 방법.
  22. 반도체 장치를 제조하기 위한 방법에 있어서,
    적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 10% 이하의 감소(shrinkage)를 갖는 금속간 절연막을 형성하는 단계와,
    상기 금속간 절연막내에 하나 이상의 트렌치(trench) 또는 개구(hole)를 형성하는 단계와,
    상기 트렌치 또는 개구들을 채우기 위해, 금속막을 피착하는 단계와,
    화학-기계적 연마 프로세스에 의해 상기 트렌치 또는 개구의 내부 이외의 부분에서의 상기 금속막을 제거하는 단계를 포함하는 방법.
  23. 제22항에 있어서, 50 mTorr 이하의 압력 하에서, 산소를 포함한 플라즈마에 상기 금속간 절연막을 노출하는 단계를 더 포함하는 방법.
  24. 반도체 장치를 제조하기 위한 방법에 있어서,
    금속막의 건식 에칭에 의해 제1 와이어를 형성하는 단계와,
    적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소(shrinkage)를 갖는 제1 절연막을 형성하는 단계와,
    코팅된 절연막을 형성하는 단계와,
    적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소(shrinkage)를 갖는 제2 절연막을 형성하는 단계와,
    상기 제1 와이어의 표면을 노출하기 위해, 상기 제1 절연막, 상기 코팅된 절연막, 및 상기 제2 절연막을 포함한 스택(stack)에 개구를 형성하는 단계와,
    상기 개구에 금속막을 채우는 단계와,
    상기 개구 외측의 금속막을 제거하는 단계를 포함하는 방법.
  25. 제24항에 있어서, 상기 개구를 형성하는 단계와 상기 개구에 상기 금속막을 채우는 단계와의 사이에, 50 mTorr 이하의 압력 하에서, 적어도 산소를 포함한 플라즈마 프로세스에 의해 상기 개구를 형성하는 데 사용되는 레지스트를 제거하는 단계를 더 포함하는 방법.
  26. 반도체 장치를 제조하기 위한 방법에 있어서,
    금속막의 건식 에칭에 의해 제1 와이어를 형성하는 단계와,
    적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 10% 이하의 감소(shrinkage)를 갖는 제1 절연막을 형성하는 단계와,
    코팅된 절연막을 형성하는 단계와,
    적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 10% 이하의 감소(shrinkage)를 갖는 제2 절연막을 형성하는 단계와,
    상기 제1 와이어의 표면을 노출하기 위해, 상기 제1 절연막, 상기 코팅된 절연막, 및 상기 제2 절연막을 포함한 스택에 개구를 형성하는 단계와,
    상기 개구에 금속막을 채우는 단계와,
    상기 개구 외측의 금속막을 제거하는 단계를 포함하는 방법.
  27. 제26항에 있어서, 상기 개구를 형성하는 단계와 상기 개구에 상기 금속막을 채우는 단계와의 사이에, 50 mTorr 이하의 압력 하에서, 적어도 산소를 포함한 플라즈마 프로세스에 의해 상기 개구를 형성하는 데 사용되는 레지스트를 제거하는 단계를 더 포함하는 방법.
  28. 반도체 장치에 있어서, 하나 이상의 와이어링 층들을 포함하고, 상기 각 층은 복수의 상감(inlaid) 와이어들과, 상기 각 상감 와이어 사이의 금속간 절연막을 가지며, 상기 금속간 절연막은, 실리콘 옥사이드 막의 유전율보다 낮은 유전율을 갖는 저 유전율 막의 단일 층 막인 반도체 장치.
  29. 제28항에 있어서, 상기 저 유전율 막은 적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소(shrinkage)를 갖는 반도체 장치.
  30. 제28항에 있어서, 상기 저 유전율 막은 적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 10% 이하의 감소(shrinkage)를 갖는 반도체 장치.
  31. 반도체 장치에 있어서,
    하나 이상의 와이어링 층들을 포함하고, 상기 각 층은 복수의 상감(inlaid) 와이어들과, 상기 각 상감 와이어 사이의 금속간 절연막을 가지며, 상기 금속간 절연막은, 복수의 절연막의 스택이고, 상기 절연막의 최상부는 실리콘 옥사이드 막의 유전율보다 낮은 유전율을 갖는 저 유전율 막인 반도체 장치.
  32. 제31항에 있어서, 상기 저 유전율 막은 적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 14% 이하의 감소를 갖는 반도체 장치.
  33. 제31항에 있어서, 상기 저 유전율 막은 적어도 실리콘 원자, 산소 원자, 및 탄소 원자를 포함하되, 실리콘 원자 대 산소 원자의 갯수 비는 1 대 1.5 이상이고, 실리콘 원자 대 탄소 원자의 갯수 비는 1 대 1 내지 2이며, 산화시 막 두께 방향으로 10% 이하의 감소를 갖는 반도체 장치.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174123A (ja) * 1998-12-09 2000-06-23 Nec Corp 半導体装置及びその製造方法
US6500752B2 (en) * 2000-07-21 2002-12-31 Canon Sales Co., Inc. Semiconductor device and semiconductor device manufacturing method
WO2002017693A1 (fr) * 2000-08-18 2002-02-28 Mitsubishi Denki Kabushiki Kaisha Substrat d'installation, procede de montage d'un tel substrat et douille d'ampoule mettant en oeuvre ledit substrat
JP2002329722A (ja) * 2001-04-27 2002-11-15 Nec Corp 半導体装置及びその製造方法
US6699792B1 (en) * 2001-07-17 2004-03-02 Advanced Micro Devices, Inc. Polymer spacers for creating small geometry space and method of manufacture thereof
US6887780B2 (en) * 2001-08-31 2005-05-03 Intel Corporation Concentration graded carbon doped oxide
JP3913638B2 (ja) * 2001-09-03 2007-05-09 東京エレクトロン株式会社 熱処理方法及び熱処理装置
JP2003092349A (ja) * 2001-09-18 2003-03-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4063619B2 (ja) * 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3516446B2 (ja) 2002-04-26 2004-04-05 東京応化工業株式会社 ホトレジスト剥離方法
US7071112B2 (en) * 2002-10-21 2006-07-04 Applied Materials, Inc. BARC shaping for improved fabrication of dual damascene integrated circuit features
US6867126B1 (en) * 2002-11-07 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method to increase cracking threshold for low-k materials
US20040152295A1 (en) * 2003-02-03 2004-08-05 International Business Machines Corporation Sacrificial metal liner for copper
US7279410B1 (en) 2003-03-05 2007-10-09 Advanced Micro Devices, Inc. Method for forming inlaid structures for IC interconnections
US8137764B2 (en) * 2003-05-29 2012-03-20 Air Products And Chemicals, Inc. Mechanical enhancer additives for low dielectric films
US6767827B1 (en) 2003-06-11 2004-07-27 Advanced Micro Devices, Inc. Method for forming dual inlaid structures for IC interconnections
US6919636B1 (en) 2003-07-31 2005-07-19 Advanced Micro Devices, Inc. Interconnects with a dielectric sealant layer
TWI285938B (en) * 2003-08-28 2007-08-21 Fujitsu Ltd Semiconductor device
JP4282493B2 (ja) * 2004-01-15 2009-06-24 株式会社東芝 膜形成方法及び基板処理装置
TW200605220A (en) * 2004-06-21 2006-02-01 Hitachi Chemical Co Ltd Organic siloxane film, semiconductor device using same, flat panel display and raw material liquid
JP4854938B2 (ja) 2004-07-06 2012-01-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7202564B2 (en) * 2005-02-16 2007-04-10 International Business Machines Corporation Advanced low dielectric constant organosilicon plasma chemical vapor deposition films
US7332428B2 (en) * 2005-02-28 2008-02-19 Infineon Technologies Ag Metal interconnect structure and method
US7214612B2 (en) * 2005-08-31 2007-05-08 United Microelectronics Corp. Dual damascene structure and fabrication thereof
US7410899B2 (en) * 2005-09-20 2008-08-12 Enthone, Inc. Defectivity and process control of electroless deposition in microelectronics applications
JP5154009B2 (ja) * 2005-10-21 2013-02-27 株式会社ジャパンディスプレイイースト 有機シロキサン系絶縁膜の製造方法、及び、この製造方法で製造した有機シロキサン系絶縁膜を層間絶縁として用いた液晶表示装置の製造方法
WO2007132879A1 (ja) * 2006-05-17 2007-11-22 Nec Corporation 半導体装置、半導体装置の製造方法及び半導体製造装置
US8637396B2 (en) 2008-12-01 2014-01-28 Air Products And Chemicals, Inc. Dielectric barrier deposition using oxygen containing precursor
EP2306506B1 (en) * 2009-10-01 2013-07-31 ams AG Method of producing a semiconductor device having a through-wafer interconnect
JP2013020530A (ja) * 2011-07-13 2013-01-31 Dainippon Printing Co Ltd タッチセンサパネル部材、タッチセンサパネル部材を備えた表示装置、及びタッチセンサパネル部材の製造方法
US10319630B2 (en) * 2012-09-27 2019-06-11 Stmicroelectronics, Inc. Encapsulated damascene interconnect structure for integrated circuits
US8980740B2 (en) 2013-03-06 2015-03-17 Globalfoundries Inc. Barrier layer conformality in copper interconnects
KR20200102620A (ko) * 2019-02-21 2020-09-01 삼성디스플레이 주식회사 감광성 수지 조성물, 이를 이용한 표시 장치 및 표시 장치의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5407529A (en) * 1992-03-04 1995-04-18 Nec Corporation Method for manufacturing semiconductor device
EP0686680A4 (en) * 1993-12-27 1996-07-24 Kawasaki Steel Co INSULATING FILM FOR SEMICONDUCTOR DEVICES, COATING FLUID USED TO FORM THE FILM, AND PROCESS FOR PRODUCING SAID FILM
US6326318B1 (en) * 1995-09-14 2001-12-04 Sanyo Electric Co., Ltd. Process for producing semiconductor devices including an insulating layer with an impurity
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
JP3726226B2 (ja) 1998-02-05 2005-12-14 日本エー・エス・エム株式会社 絶縁膜及びその製造方法
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6068884A (en) * 1998-04-28 2000-05-30 Silcon Valley Group Thermal Systems, Llc Method of making low κ dielectric inorganic/organic hybrid films
US6383951B1 (en) * 1998-09-03 2002-05-07 Micron Technology, Inc. Low dielectric constant material for integrated circuit fabrication
US6255232B1 (en) * 1999-02-11 2001-07-03 Taiwan Semiconductor Manufacturing Company Method for forming low dielectric constant spin-on-polymer (SOP) dielectric layer
US6312793B1 (en) * 1999-05-26 2001-11-06 International Business Machines Corporation Multiphase low dielectric constant material
US6225238B1 (en) * 1999-06-07 2001-05-01 Allied Signal Inc Low dielectric constant polyorganosilicon coatings generated from polycarbosilanes
EP1077479A1 (en) * 1999-08-17 2001-02-21 Applied Materials, Inc. Post-deposition treatment to enchance properties of Si-O-C low K film
US6365528B1 (en) * 2000-06-07 2002-04-02 Lsi Logic Corporation Low temperature process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric-material characterized by improved resistance to oxidation and good gap-filling capabilities

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Publication number Publication date
US6358838B2 (en) 2002-03-19
JP3615979B2 (ja) 2005-02-02
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