KR19990082991A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR19990082991A
KR19990082991A KR1019990011970A KR19990011970A KR19990082991A KR 19990082991 A KR19990082991 A KR 19990082991A KR 1019990011970 A KR1019990011970 A KR 1019990011970A KR 19990011970 A KR19990011970 A KR 19990011970A KR 19990082991 A KR19990082991 A KR 19990082991A
Authority
KR
South Korea
Prior art keywords
film
insulating film
amorphous carbon
annealing
deposited
Prior art date
Application number
KR1019990011970A
Other languages
English (en)
Other versions
KR100372625B1 (ko
Inventor
엔도가즈히코
시노다게이스케
Original Assignee
가네코 히사시
닛폰 덴키주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네코 히사시, 닛폰 덴키주식회사 filed Critical 가네코 히사시
Publication of KR19990082991A publication Critical patent/KR19990082991A/ko
Application granted granted Critical
Publication of KR100372625B1 publication Critical patent/KR100372625B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3146Carbon layers, e.g. diamond-like layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31058After-treatment of organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • H01L21/31612Deposition of SiO2 on a silicon body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

탄소족 물질로 구성된 절연막을 포함하는 반도체 장치를 제조하는 방법이 제공되고, 그 방법은 (a) 탄소족 물질로 구성된 절연막(103)을 증착하는 단계, (b) 절연막 밖으로 휘발성 성분을 제거하는 단계, 및 (c) 절연막에 한 막(104)을 증착하는 단계를 포함한다. 예를 들어, 단계 (b)는 절연막이 증착된 온도와 같거나 더 높은 제 1 온도로 수소 분위기에서 절연막을 어닐링(annealing) 처리함으로서 실행된다. 상기 방법은 유전 상수를 증가시키지 않고 절연막 밖으로 기체가 방전되는 것을 억제하고, 절연막에 증착된 막이 벗겨지는 것을 방지한다.

Description

반도체 장치의 제조 방법{Method of fabricating semiconductor device}
본 발명은 탄소족 물질로 구성된 절연막을 포함하는 반도체 장치를 제조하는 방법에 관한 것으로, 특히 탄소족 물질로 구성된 층간 절연막을 포함하는 다층화된 배선 구조를 갖는 반도체 장치를 제조하는 방법에 관한 것이다.
LSI와 같은 반도체 집적 회로의 집적화가 증가됨에 따라, 반도체 집적 회로의 제작시 높은 확실성를 갖는 다중화된 배선 구조를 제작하는 것이 보다 중요해진다.
다층화된 배선 구조의 확실성은 특히 층간 절연막의 특성에 의존한다. 층간 절연막이 구성되는 물질과 층간 절연막이 형성되는 방법은 열저항, 전기 절연, 및 적용 기능의 관점으로부터 결정된다. 예를 들면, 층간 절연막은 통상적으로 SiO2(silicon dioxide), SiN (silicon nitride), 또는 PSG (phospho silicate glass)로 구성되었고, 통상적으로 화학적 기상 증착 (chemical vapor deposition, CVD)에 의해 형성되었다.
그러나, LSI가 더 작아지는 설계 규칙으로, 배선 사이의 기생 용량 (parasitic capacity)에 의해 발생되는 배선 지연이 최근에는 LSI를 구성하는 트랜지스터와 같은 각 소자에 의해 발생되는 신호 지연 보다 더 심각해졌다. 이는 결과적으로 각 소자가 가능한한 작은 크기로 제작되더라도 LSI에서의 지연이 배선 지연으로 인해 개선될 수 없게 되었다.
이러한 환경하에서, 현재에는 반도체 집적 회로의 제작시 층간 절연막으로 널리 사용되고 있는 질화실리콘 및 이산화실리콘의 유전 상수 보다 더 작은 유전 상수 (εr)를 갖는 절연막이 개발된다. 여기서, 질화실리콘막과 이산화실리콘막은 7 보다 작은 유전상수 (εr)를 갖는다.
탄소족 물질로 구성된 절연막은 더 작은 유전 상수를 가질 수 있을 것으로 기대되기 때문에, 탄소족 물질로 구성된 절연막은 실리콘군 물질로 구성된 절연막 대신에 작은 유전 상수를 갖는 물질로 주위를 끈다. 여기서, 절연막이 구성되는 탄소족 물질은 polyimide, poly-p-xylylene, 및 benzocyclobuten과 같은 유기체 폴리머군 물질과, 비정질 탄소와 같은 비유기체 탄소족 물질을 포함한다.
이러한 탄소족 물질로 구성되는 절연막은 실리콘군 물질로 구성된 종래의 절연막 보다 더 작은 유전 상수를 갖고, 부가적으로 그에 불소를 포함함으로서 더 작은 유전 상수를 가질 수 있다. 예를 들어, 비정질 탄소막이 그에 불소를 포함하면, 비정질 탄소의 유전 상수를 약 2로 감소시키는 것이 가능하다. 최근에는 이러한 비정질 탄소막의 반도체 장치를 구성하는 것이 보고되었다.
본 발명자는 IEDM Technical Digest, 1196, pp. 369-372에서 불소화 비정질 탄소로 구성된 층간 절연막을 포함하는 다층화된 배선 구조를 제조하는 방법을 보고하였다. 이 보고에서는 종래의 층간 기술을 사용하는 것을 가능하게 하기 위해, 탄소족 물질로 구성된 막과 이산화실리콘막의 조합이 사용되도록 제안되었다.
제안된 방법은 다음의 단계를 갖는다.
먼저, 알루미늄으로 구성된 하단 배선층은 불소를 포함하고 2.3의 유전 상수를 갖는 비정질 탄소막으로 덮힌다. 이어서, 비정질 탄소막상에는 이산화실리콘 (SiO2)막이 플라즈마-인핸스트 화학 기상 증착에 의해 약 2 미크론의 두께로 증착된다. 이산화실리콘막은 화학적 기계적 폴리싱 (chemical mechanical polishing, CMP)에 의해 추후 실행될 평탄화에서 처리가능성을 보장하고 평탄화의 정확도를 증진시킬 목적으로 증착된다.
비정질 탄소막상에 이산화실리콘막이 증착될 때, 실리콘막은 막 사이의 점착력을 증진시키기 위해 비정질 탄소막과 이산화실리콘막 사이의 경계면에서 적어도 실리콘이 더 많아지게 만들어진다.
이산화실리콘막의 증착 이후에는 이산화실리콘막이 CMP에 의해 평탄화된다. 이어서, 이산화실리콘막이 하드 마스크 (hard mask)로 사용되어, 비정질 탄소막이 경로 홀 (via-hole)로 형성된다. 이와 같이 형성된 경로 홀은 알루미늄 플러그로 채워진다. 그래서, 다층화된 배선 구조가 완료된다.
상술된 방식으로 형성된 다층화된 배선 구조는 이산화실리콘으로 구성된 층간 절연막을 포함하는 종래 다층화 배선 구조와 비교해 약 50% 만큼 감소된 기생 용량을 가질 수 있다.
설명된 바와 같이, 높은 처리가능성이 유지되면서, 탄소족 물질로 구성된 절연막을 포함하는 다층화된 배선 구조를 형성하기 위해서는 그들 사이에 높은 점착력이 유지되는 탄소족 물질로 구성된 층간 절연막상에, 이산화실리콘과 같은 종래 물질로 구성되고 추후 평탄화될 절연막을 증착할 필요가 있다.
부가하여, 알루미늄 및 구리와 같이 배선층이 구성되는 금속과 층간 절연막 사이의 상호 확산을 방지하기 위해서는 질화티탄, 티탄, 질화탄탈륨, 및 탄탈륨과 같은 내화성 금속으로 구성된 박막이 층간 절연막과 이산화실리콘막 사이에 샌드위치형으로 위치할 수 있다.
상술된 바와 같이, 다층화된 배선 구조를 제작하기 위해서는 탄소족 물질로 구성된 층간 절연막의 증착 이후에 막을 증착하는 단계를 포함하는 다양한 단계를 실행할 필요가 있다. 이들 단계는 필연적으로 어닐링 (annealing) 단계로 이루어진다. 그래서, 내화성 금속막 및 평탄화되는 상술된 막과 같이 절연막상에 증착되는 다른 막과 절연막 사이에 탄소족 물질로 구성되는 절연막을 형성한 이후에 실행되는 어닐링 처리에 의해, 벗겨짐 및 상호 확산과 같은 다양한 결함이 발생되는 것을 방지할 필요가 있다. 벗겨짐 및 상호 확산과 같은 결함이 발생되면, 반도체 장치는 적절하게 작동될 수 없으므로, 확실성과 제작 이득이 감소된다.
그러나, 탄소족 물질로 구성되는 절연막이 약 400도로 가열되면, 절연막 밖으로 기체가 방전된다. 그 기체는 절연막과 이산화실리콘막 또는 절연막에 증착된 다른 막 사이의 점착력을 깨뜨리어, 다층화된 배선 구조에서 막이 벗겨지게 된다. 그래서, 절연막 밖으로 방전되는 기체량을 줄이고, 그에 의해 절연막의 형성 이후 실행되는 어닐링 단계에서 발생되는 막의 벗겨짐을 방지할 필요가 있다.
어닐링 단계에서 막의 벗겨짐을 방지하기 위해서는 어닐링에서 절연막 밖으로 제거되는 기체량을 줄일 필요가 있다. 탄소족 물질로 구성된 절연막이 절연막의 증착 이후이지만 절연막에 막을 증착하기 이전에 어닐링되면, 절연막 밖으로 제거되는 기체는 다층화된 배선 구조 밖으로 방전된다. 따라서, 막이 어닐링 처리되더라도, 절연막에 증착된 막이 벗겨지는 것을 방지하는 것이 가능하다.
종래 방법에서는 진공 대기에서 또는 질소 및 아르곤과 같은 불활성 대기에서 탄소족 물질로 구성된 절연막에 어닐링 단계가 행해진다. 종래 방법은 추후 단계에서 방전되는 기체량을 줄이는 것을 가능하게 하지만, 어닐링 단계를 실행하기 이전에 발견되는 것과 비교해 절연막의 유전 상수가 증가되는 문제점이 동반된다. 다른 말로 하면, 탄소족 물질로 구성된 절연막이 특징지워지는 작은 유전 상수가 처리가능성과 호환되지 않는다.
예를 들어, 일본 특개평 8-195565호는 기판에 배선층을 형성하는 단계, 배선층에 감광성 폴리머를 적용하는 단계, 감광성 폴리머를 건조시키는 단계, 감광성 폴리머를 빛에 패턴으로 노출시키는 단계, 감광성 폴리머를 전개시켜 감광성 폴리머에 비어 홀을 형성하는 단계, 감광성 폴리머를 치유하여 층간 절연막을 형성하는 단계, 및 절연막에 상단 배선층을 형성하는 단계를 구비하는, 다층화된 배선 구조를 제조하는 방법을 제안한다.
일본 특개평 8-264648호는 불소를 포함하는 비정질 탄소로 구성된 층간 절연막, 전극, 배선층, 및 층간 절연막과 배선층 사이에 샌드위치형으로 위치하는 버퍼층을 포함하는 반도체 장치를 제안한다. 버퍼층은 어닐링 단계에서 층간 절연막 밖으로 기체가 방전되는 것을 방지한다.
일본 특개평 9-237837호는 기판에 제 1 배선층을 형성하는 단계, 제 1 배선층을 패턴화하는 단계, 이와 같이 패턴화된 제 1 배선층에 감광성 폴리머층을 형성하는 단계, 감광성 폴리머층을 빛에 노출하는 단계, 감광성 폴리머층을 전개시켜 층간 절연막을 형성하는 단계, 및 절연막에 제 2 배선층을 형성하는 단계를 구비하는, 다층화된 배선 구조를 제조하는 방법을 제안한다.
그러나, 상술된 공개공보의 내용은 절연막의 유전 상수가 어닐링 단계를 실행하기 이전 보다 더 커지는 상기의 문제점을 극복할 수는 없다.
상술된 문제점에 대하여, 본 발명의 목적은 탄소족 물질로 구성된 절연막 밖으로 방전되는 기체량을 줄이고 유전 상수의 증가 없이 절연막에 증착된 막이 벗겨지는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
(a) 탄소족 물질로 구성된 절연막을 증착하는 단계, (b) 절연막 밖으로 휘발성 구성성분을 제거하는 단계, 및 (c) 절연막에 한 막을 증착하는 단계를 구비하는, 탄소족 물질로 구성된 절연막을 구성하는 반도체 장치의 제조 방법이 제공된다.
예를 들어, 단계(b)는 절연막이 증착되었던 온도와 같거나 더 높은 제 1 온도로 수소 분위기에서 절연막을 어닐링함으로서 실행될 수 있다.
본 발명에 따른 방법에서, 탄소족 물질로 구성된 절연막에 포함되는 휘발성 구성성분은 절연막에서의 막 증착 이전에 절연막 밖으로 제거된다. 이때, 절연막에는 이산화실리콘막 등과 같은 다른 막이 증착된다. 휘발성 구성성분의 제거는 예를 들면, 어닐링 처리에 의해 이루어진다. 예를 들어, 절연막이 증착되었던 온도로 어닐링을 실행함으로서, 절연막이 형성되고 있었던 동안 절연막에 남겨진 휘발성 구성성분은 용이하게 제거되어진다.
상술된 어닐링 처리에서의 주요점은 어닐링 처리가 수소 분위기에서 실행된다는 점이다. 어닐링이 종래 방법과 같이 불활성 기체 대기에서 실행되면, 절연막 밖으로 방전되는 작용기의 일부가 절연막에 막히게 된다. 결과적으로, 어닐링 처리를 실행한 이후 막혀진 작용기의 방향성으로 인해, 절연막의 유전 상수는 증가된다.
한편, 본 발명에 따라, 탄소족 물질로 구성된 절연막은 수소 분위기에서 어닐링된다. 이는 어닐링 처리시 발생된 자유 작용기가 수소와 반응하고 절연막 밖으로 방전되는 것을 용이하게 한다. 그래서, 본 발명은 어닐링 처리시 방전되는 기체량을 줄이고 절연막에 남아있는 작용기를 제거하는 것을 가능하게 하여, 절연막의 유전 상수가 증가되지 않는다.
본 발명에 의해 구해지는 상술된 이점은 이후 상세히 설명된다.
탄소족 물질로 구성된 절연막이 가열되고 있는 동안, 절연막에 포함된 구성성분은 절연막의 온도가 상승됨에 따라 점차적으로 제거된다. 탄소족 물질로 구성된 절연막에서, 탄소 원자는 일반적으로 sp2 또는 sp3 하이브리드 오비탈 (hybridized orbital)을 형성하므로 다른 탄소 원자와 결합을 이룬다. 절연막에는 탄소-탄소 결합의 네트워크가 형성된다. 이 네트워크는 크로스-링크 (cross-link)라 칭하여지고, 절연막의 열저항을 증진시킨다.
절연막에 포함되는 수소와 불소 원자들은 각각 C-H 결합 및 C-F 결합을 형성함으로서 탄소 원자의 크로스-링크를 깨뜨린다. 그래서, 더 높은 농도로 수소 및/또는 불소를 포함하는 절연막은 더 작은 열저항을 갖게 된다.
절연막에 주어지는 결합 작용기 중에서, 결합 작용기가 절연막에 연결된 하나의 탄소-탄소 결합을 갖고 수소 및 불소와 같은 가벼운 원소로 완료되는 탄소의 나머지 결합을 갖는 결합 작용기는 약 섭씨 200 도와 같거나 더 높은 온도에서 제거된다.
따라서, 절연막 밖으로 방전되는 기체량을 줄이기 위해, 필요한 것은 상술된 결합 작용기가 절연막과 약한 결합을 이루어 절연막 밖으로 제거되도록 하는 가열이다. 이때, 절연막에는 이산화실리콘막 등과 같은 다른 막이 증착될 수 있다. 그래서, 어닐링 단계에서 절연막 밖으로 기체가 방전되는 것을 방지하는 것이 가능하여, 절연막에 증착된 막이 벗겨지는 것을 확실히 방지하게 된다.
그러나, 어닐링 단계에서 절연막 밖으로 제거되는 작용기 부분은 절연막 밖으로 방전되지 않고, 절연막에 막혀진다. 그래서, 본 발명에서는 수소 분위기에서 어닐링 처리가 실행된다. 그 결과로, 절연막에 막혀졌던 자유 작용기들은 수소 원자와 작용되게 되어 절연막 밖으로 방전된다. 그래서, 막혀졌던 자유 작용기의 방향성으로 인해 발생되는 분극화를 방지하고, 절연막의 유전 상수 증가 없이 절연막 밖으로 방전되는 기체량을 줄이는 것이 가능하다.
도 1은 본 발명에 따라 제작된 다층화 배선 구조의 단면도.
도 2는 평행 플레이트형 플라즈마-인핸스트 화학 기상 증착 장치를 도시하는 도면.
도 3은 어닐링 처리 장치를 도시하는 도면.
도 4는 증착된 직후에 수소를 포함하는 비정질 탄소막 밖으로 기체가 어떻게 제거되는가를 도시하는 스펙트럼.
도 5는 어닐링 처리 이후에 수소를 포함하는 비정질 탄소막 밖으로 기체가 어떻게 제거되는가를 도시하는 스펙트럼.
도 6은 어닐링 처리 전후에 비정질 탄소막의 유전 상수를 도시하는 그래프.
도 7a 내지 도 7f는 수소를 포함하는 비정질 탄소막을 통해 비어 홀 (via-hole)을 형성하고 그 비어 홀을 알루미늄 플러그로 채우기 위해 실행되는 단계를 도시하는 도면.
도 8은 비어 홀을 채운 텅스텐 플러그와 수소를 포함하는 비정질 탄소막을 포함한 다층화 배선 구조의 단면도.
도 9a 내지 도 9g는 수소를 포함하는 비정질 탄소막으로 형성된 오목한 부분에 배선을 형성하기 위해 실행되는 단계를 도시하는 도면.
도 10은 나선파형 플라즈마-인핸스트 화학 기상 증착 장치를 도시하는 도면.
도 11은 증착된 직후에 불소를 포함하는 비정질 탄소막 밖으로 기체가 어떻게 제거되는가를 도시하는 스펙트럼.
도 12는 어닐링 처리 이후에 불소를 포함하는 비정질 탄소막 밖으로 기체가 어떻게 제거되는가를 도시하는 스펙트럼.
도 13은 비어 홀을 채운 알루미늄 플러그와 불소를 포함하는 비정질 탄소막을 포함한 다층화 배선 구조의 단면도.
도 14는 비어 홀을 채운 텅스텐 플러그와 불소를 포함하는 비정질 탄소막을 포함한 다층화 배선 구조의 단면도.
도 15는 오목한 부분에 배선으로 형성된 수소를 포함하는 비정질 탄소막의 단면도.
도 16은 폴리-피-크실렌 (poly-p-xylylene)으로 구성된 막을 증착하는데 사용되는 열적 화학 기상 증착 장치를 도시하는 도면.
도 17은 증착된 직후에 폴리-피-크실렌막 밖으로 기체가 어떻게 제거되는가를 도시하는 스펙트럼.
도 18는 어닐링 처리 이후에 폴리-피-크실렌막 밖으로 기체가 어떻게 제거되는가를 도시하는 스펙트럼.
*도면의 주요 부분에 대한 부호의 설명*
101 : 기판 102 : 알루미늄 배선층
103 : 비정질 탄소막 104 : 상단막
106 : 질화 티탄막
[제 1 실시예]
제 1 실시예에서는 절연막이 수소를 포함하는 비정질 탄소로 구성된다. 이 수소를 포함하는 비정질 탄소막은 플라즈마-인핸스트 화학 기상 증착 (PCVD)에 의해 증착된다.
도 1은 제 1 실시예가 적용되는 반도체 장치의 단면도이다.
도시된 반도체 장치는 기판(101), 종래 방법에 따라 기판(101)상에 형성된 알루미늄 배선층(102), 그 사이에 알루미늄 배선층(102)을 샌드위치형으로 끼운 질화티탄막(106), 추후 기술될 수소를 포함하는 비정질 탄소막(103)과의 점착력을 증진시키도록 알루미늄 배선층(102)을 덮는 제 1 커버 (cover)막(105a), 알루미늄 배선층(102)에 형성된 공간을 채우도록 제 1 커버막(105a)상에 형성된 수소를 포함하는 비정질 탄소막(103), 수소를 포함하는 비정질 탄소막(103)상에 전체적으로 형성된 제 2 커버막(105b), 및 제 2 커버막(105b)상에 형성된 상단막(104)으로 구성된다.
상술된 도 1의 반도체 장치를 제작하는 처리 과정에서, 반도체 장치에는 수소를 포함하는 비정질 탄소막(103)이 형성된 이후이지만, 제 2 커버막(105b)이 수소를 포함하는 비정질 탄소막(103)상에 형성되기 이전에 수소 분위기에서 어닐링 처리가 행해진다.
어닐링 처리가 실행되는 온도는 약 250 내지 약 섭씨 450 도의 범위, 양호하게 400도로 설정된다.
수소 분위기에서의 어닐링 처리는 상단막(104)의 증착 이후에 실행되는 어닐링 처리로 인해 상단막(104)이 벗겨지는 것을 방지하고, 또한 수소를 포함하는 비정질 탄소막(103)의 유전 상수가 증가되는 것을 방지한다.
이후에는 제 1 실시예의 상세한 예가 설명된다.
[제 1 예]
제 1 예에서는 상단막(104)으로 이산화실리콘 (SiO2)막이 PCVD에 의해 형성된 수소를 포함하는 비정질 탄소막(103)상에 증착된다.
기판(101)으로는 트랜지스터와 같은 디바이스가 이미 제작된 실리콘 기판이 사용된다. 실리콘 기판(101)상에는 질화티탄막(106) 사이에 샌드위치형으로 위치하는 알루미늄 배선층(102)이 형성된다. 알루미늄 배선층(102)은 0.6 미크론의 높이와 0.5 미크론의 폭을 갖는다. 알루미늄 배선층(102)은 서로 0.3 내지 1 미크론 만큼의 간격을 둔다. 그 사이에 알루미늄 배선층(102)을 샌드위치형으로 낀 질화티탄막(106)은 50 nm의 두께를 갖는다.
먼저, 알루미늄 배선층(102)이 이미 형성된 실리콘 기판(101)상에는 약 50 nm의 두께로 제 1 이산화실리콘막이 증착된다. 제 1 이산화실리콘막은 그 표면에 실리콘이 더 많게 형성된다. 이와 같이 형성된 제 1 이산화실리콘막은 제 1 커버막(105a)에 대응한다.
제 1 이산화실리콘막의 증착은 도 2에 도시된 바와 같이 평행한 플레이트형 PCVD 장치를 통해 실행된다.
도 2에 도시된 PCVD 장치는 기체 출구를 갖는 진공 챔버(204), 서로 마주 대하는 관계로 진공 챔버(204)내에 수납되는 상하단 전극 (202) 및 (203), 상단 전극(202)에 고주파수 전력을 공급하도록 상단 전극(202)에 전기적으로 연결된 고주파수 전력원, 및 처리 기체를 진공 챔버(204)로 주입하는 기체 입구(207)로 구성된다. 샘플 웨이퍼 (sample wafer)(201)는 상단 전극(202)의 하부 표면에 고정된다.
제 1 이산화실리콘막의 증착은 다음의 조건으로 실행된다.
처리 기체 : SiH4및 O2
SiH4유량 : 10 sccm
O2유량 : 20 sccm
증착 압력 : 10 mTorr
제 1 이산화실리콘막은 증착의 최종 단계에서 SiH4의 유량을 10 sccm으로 낮춤으로서 표면에 실리콘이 더 많게 만들어진다. 이와 같이 만들어진 제 1 이산화실리콘막 중 실리콘이 더 많은 표면은 추후 형성되는 수소를 포함하는 비정질 탄소막(103)과 제 1 이산화실리콘막 사이의 점착력을 증진시킨다.
제 1 이산화실리콘막을 증착시키는 장치는 상술된 평행 플레이트형 CVD에 제한되지 않는다. 장치가 제 1 이산화실리콘막의 합성을 변화시킬 수 있으면, 그 장치는 제 1 이산화실리콘막을 증착하는데 사용될 수 있다. 예를 들면, 전자 사이클로트론 공명 (electron cyclotron resonant, ECR)형 CVD 장치, 나선파형 CVD 장치, 및 유도 결합형 CVD 장치와 같은 고밀도 플라즈마 강화 CVD 장치나 열적 CVD 장치가 사용될 수 있다.
이어서, 제 1 이산화실리콘막 또는 제 1 커버막(105a)에 걸쳐 수소를 포함하는 비정질 탄소막(103)이 증착된다. 제 1 예에서는 처리 기체로서 CH4기체를 사용해 수소를 포함하는 비정질 탄소막(103)이 증착된다. 수소를 포함하는 비정질 탄소막(103)이 만들어진 장치는 제 1 이산화실리콘막을 증착하는데 사용되었던 평형 플레이트형 PCVD 장치와 똑같다. 수소를 포함하는 비정질 탄소막(103)은 제 1 이산화실리콘막의 증착과 유사하게, ECR형 CVD 장치, 나선파형 CVD 장치, 또는 유도 결합형 CVD 장치를 통해 증착될 수 있다.
도 2에 도시된 평행 플레이트형 PCVD 장치에서, 샘플 웨이퍼(201)는 고주파수 전력원(205)이 고주파수를 공급하는 상단 전극(202)의 하부 표면에 위치한다. 종래 기술에 숙련된 자에게 공지된 바와 같이, 고주파수가 적용되는 전극에는 셀프-바이어스 (self-bias)가 적용되고, 형성되는 막에서는 셀프-바이어스에 의해 이온이 가속화된다.
수소를 포함하는 비정질 탄소막의 경우, 막에 포함되는 수소는 이온 방사에 의해 양이 감소되고, 크로tm-링크의 수, 즉 막에서 탄소-탄소 결합의 수는 증가된다. 이러한 크로스-링크 또는 탄소-탄소 결합은 막의 단선을 구성한다. 따라서, 셀프-바이어스가 인가된 전극을 통해 형성된 비정질 탄소막은 고저항을 가질 수 있으므로, 원하는 층간 절연막이 된다.
제 1 예에서 수소를 포함하는 비정질 탄소막(103)은 다음의 조건으로 증착된다.
기판 온도 : 섭씨 100 도
CH4유량 : 100 sccm
Ar 유량 : 10 sccm
증착 압력 : 10 mTorr
셀프-바이어스 : -200 V
상기의 조건으로 이루어진 수소를 포함하는 비정질 탄소막(103)은 3.5의 유전 상수를 갖는다. 수소를 포함하는 비정질 탄소막(103)은 간격이 0.3 미크론인 알루미늄 배선층(102) 사이에 형성된 공간을 덮을 수 있고, 알루미늄 배선층(102)은 0.6 미크론의 높이를 갖는다. 즉, 수소를 포함하는 비정질막(103)은 그들 사이에서 2의 종횡비를 갖는 알루미늄 배선층(102)을 덮는다.
이어서, 반도체 장치에는 수소를 포함하는 비정질 탄소막(103) 밖으로 기체를 방전시키도록 어닐링이 행해진다. 도 3은 반도체 장치를 어닐링 처리하는데 사용되는 장치를 도시한다.
도시된 방치는 처리 챔버(306), 처리 챔버(306)내에 갖추어진 기판 홀더 (holder)(303), 처리 챔버(306)에 연결된 터보-분자 펌프(304), 및 처리 챔버(306)에 연결된 건조 펌프(305)로 구성된다.
처리 챔버(306)는 수소 기체가 처리 챔버(306)로 주입되는 기체 입구를 갖추어 형성된다. 어닐링 처리는 대기압으로 수소 분위기에서 실행된다.
기판 홀더(301)에는 다수의 기판(301)이 배열된다. 터보-분자 펌프(304)와 건조 펌프(305)를 동작시킴으로서, 어닐링 처리는 10-3Torr 이하의 진공도로 처리 챔버(306)에서 실행될 수 있다.
제 1 예에서의 어닐링 처리 조건은 다음과 같다.
압력 : 대기압
대기 : 수소 분위기
온도 : 섭씨 400 도
시간 : 1 시간
비교를 위해, 3개의 샘플이 또한 만들어진다. 제 1 샘플은 질소 대기에서 만들어진다. 제 2 샘플은 진공에서 만들어진다. 제 3 샘플은 어닐링 처리를 실행하지 않고 만들어진다.
어닐링 처리 이후에, 수소를 포함하는 비정질 탄소막(103)상에는 2 미크론의 두께로 제 2 이산화실리콘 (SiO2)막이 증착된다. 제 2 이산화실리콘 (SiO2)막은 제 1 이산화실리콘막과 유사한 방법으로 형성된다. 즉, 제 2 이산화실리콘막은 수소를 포함하는 비정질 탄소막(103)과의 경계면에 실리콘이 더 많도록 형성된다. 이와 같이 형성된 실리콘이 더 많은 막과 제 2 이산화실리콘막은 각각 도 1에 도시된 제 1 실시예에서 제 2 커버막(105b)과 상단막(104)에 대응한다.
상술된 반도체 장치가 추후 실행될 어닐링 처리를 견딜 수 있는가 여부를 점검하기 위해, 테스트가 행해진다. 테스트에서, 반도체 장치는 1시간 동안 진공으로 섭씨 400 도에서 어닐링되고, 막이 벗겨졌는가 여부가 점검된다.
어닐링 처리가 실행되지 않고 만들어진 제 3 샘플에서는 제 2 이산화실리콘막(104)이 테스트에서 벗겨진다. 제 2 이산화실리콘막(104)은 수소를 포함하는 비정질 탄소막(103)과의 경계면에서 벗겨진다. 제 2 이산화실리콘막(104)과 수소를 포함하는 비정질 탄소막(103) 사이의 경계면에서는 물방울이 발생되는 것이 관찰된다.
물방울이 발생된 이유를 조사하기 위해, 수소를 포함하는 비정질 탄소막(103) 밖으로 방전되는 기체의 스펙트럼이 온도-상승 제거 처리에 의해 측정된다. 여기서, 온도-상승 제거 처리는 표본이 진공에서 일정한 온도 상승 비율로 가열될 때 표본 밖으로 방전되는 기체의 부분압력이 질량 분광계를 통해 측정되는 처리이다.
도 4는 상술된 온도-상승 제거 처리에 의해 구해진 기체 스펙트럼을 도시한다. 도 4에서, 수직축은 방전된 기체의 부분압력을 나타내고, 수평축은 표본의 온도를 나타낸다.
도 4를 고려해 볼 때, CH3, CH2, 및 CH로 고려되는 기체는 약 섭씨 150 도에서 방전되기 시작하고, 기체 방전은 약 섭씨 200 도에서 피크에 이르는 것으로 이해된다. 표본 온도가 더 증가되면, 기체는 약 섭씨 450 도에서 다시 현저하게 방전된다. 그러나, 이러한 제 2 피크는 수소를 포함하는 비정질 탄소막(103)의 분리 개시를 나타낸다. 따라서, 제 2 이산화실리콘막(104)이 벗겨지게 하는 기체 방전은 약 섭씨 200 도에서 피크에 이른다.
온도-상승 제거 처리에 의해 구해진 스펙트럼은 질량 분광계에서의 해리에 의해 발생되는 기체를 반영한다. 예를 들어, CH3가 제거중일 때, CH3는 질량 분광계의 이온화 챔버에서 CH2및 CH로 해리되므로, CH2및 CH도 또한 질량 분광계에 의해 측정된다. 그러나, 도 4를 고려해 볼 때, 이러한 수소-탄소 기체 중 적어도 하나는 수소를 포함하는 비정질 탄소막(103) 밖으로 제거되는 것으로 이해된다. 따라서, 제 2 이산화실리콘막(104)이 섭씨 400 도의 어닐링 처리에서 벗겨지는 이유는 상술된 예에서의 CH2및 CH와 같이 질량 분광계에서 해리에 의해 발생되는 기체가 제 2 이산화실리콘막과 수소를 포함하는 비정질 탄소막(103) 사이의 점착력을 그들 사이의 경계면에서 깨뜨리기 때문이다.
이어서, 질소 대기에서 어닐링 처리가 실행된 제 1 샘플은 제 2 이산화실리콘막(104)이 벗겨졌는가 여부에 대해 점검된다. 제 1 예에서는 제 2 이산화실리콘막(104)이 벗겨진 것으로 발견되지 않는다.
도 5는 상술된 온도-상승 제거 처리에 의해 구해진 기체 스펙트럼이다. 도 5를 고려해 볼 때, 어닐링 처리를 실행하지 않고 만들어졌던 제 3 샘플에서 발견된 약 섭씨 200 도에서의 기체 방전은 발견되지 않고, 섭씨 400 도 이상에서만 발견된 것으로 이해된다.
그러나, 제 1 샘플은 유전 상수의 증가와 동반된다.
도 6은 어닐링 처리 전후에 비정질 탄소막의 유전상수가 어떻게 변하는가를 도시하는 그래프이다. 도 6에 도시된 바와 같이, 질소 대기에서 어닐링 처리된 수소를 포함하는 비정질 탄소막은 어닐링 처리 이전에 3.5의 유전 상수를 갖지만, 어닐링 처리 이후에는 3.8의 증가된 유전 상수를 갖는다. 기체 방전이 억제될 수 있지만 어닐링에 의해 유전 상수가 증가되는 것과 같은 결과는 아르곤 대기와 같은 불활성 기체 대기에서 또는 진공 대기에서 (제 2 샘플) 어닐링 처리가 실행된 샘플들에 공통적이다.
상술된 제 1 내지 제 3 기준 샘플과 반대로, 제 2 이산화실리콘막(104)은 어닐링 단계에서 벗겨지지 않고, 수소를 포함하는 비정질 탄소막(103)의 유전 상수는 본 발명에 따라 수소 분위기에서 어닐링 처리가 실행된 샘플에서 증가되지 않는다. 즉, 수소 분위기에서 어닐링 처리되었던 물질에 대한 상술된 온도-상승 제거 처리에 의해 구해진 기체 스펙트럼은 도 5에 도시된 기체 스펙트럼과 똑같다. 약 섭씨 200 도에서의 기체 방전 피크는 발견되지 않는다.
부가하여, 도 6에 도시된 바와 같이, 본 발명에 따른 샘플에서 어닐링 처리 이후에 발견된 유전 상수는 약 3.5인 어닐링 처리 이전에 발견되었던 유전 상수로부터 약 3.2로 감소된다. 이 결과는 층간 절연막이 낮은 유전 상수를 갖는 것이 중요하기 때문에, 수소를 포함하는 비정질 탄소막(103)에 대해 매우 바람직하다.
비록 제 1 예에서 어닐링 처리를 실행하는 조건은 1 시간 동안 섭씨 400 도에서 대기압으로 설정되었지만, 그 조건들은 변화가능하다. 그러나, 어닐링 온도에 대해서는 약 섭씨 200 도에서 발견되는 기체 방전의 피크를 억제할 목적으로, 어닐링 온도가 섭씨 200 도와 같거나 그 보다 더 큰, 양호하게 섭씨 250 도인 것이 바람직하다.
더욱이, 수소를 포함하는 비정질 탄소막(103)의 분리는 약 섭씨 450 도에서 시작되므로, 어닐링 온도의 상단 제한치는 섭씨 450 도 보다 더 낮아야 한다. 어닐링 시간의 주기는 어닐링 온도에 의존하므로, 더 높은 어닐링 온도에서는 더 짧은 어닐링 시간 주기를 갖는다.
제 1 예에서는 CH4기체가 수소를 포함하는 비정질 탄소막(103)을 증착하기 위한 처리 기체로 선택된다. 그러나, C2H6, C3H8, C2H4, C2H2, C6H6, 톨루엔, 및 크실렌과 같은 다른 수소-탄소 기체가 수소를 포함하는 비정질 탄소막(103)을 증착하는데 선택될 수 있다. 상술된 기체로부터 만들어진 수소를 포함하는 비정질 탄소막(103)은 CH4로부터 만들어진 수소를 포함하는 비정질 탄소막(103)에 의해 구해지는 이점과 같은 이점을 제공한다.
비록 도 1에 도시된 상단막(104)은 제 1 예에서 PCVD에 의해 증착되었던 제 2 이산화실리콘막으로 형성되지만, 상단막(104)이 구성되는 물질과 상단막(104)이 만들어지는 방법은 제 1 예에서 설명되었던 것에 제한되지 않는다. 예를 들면, 상단막(104)은 PCVD에 의해 증착된 질화실리콘막, 스퍼터링 (sputtering)에 의해 증착된 알루미늄 박막, 구리 박막, 티탄막, 질화티탄 박막, 탄탈륨막, 질화탄탈륨막, 코발트막, 텅스텐막, 실리콘막, 규화티탄막, 규화텅스텐막, 또는 규화코발트막으로 형성될 수 있다. 수소를 포함하는 비정질 탄소막(103)에 증착되는 상기의 막들 중 하나를 포함하는 다층화된 배선 구조는 제 1 예와 같은 이점을 제공한다.
[제 2 예]
제 2 예에서는 본 발명에 따라 증착된 비정질 탄소막이 비어 홀로 형성되고, 각 비어 홀은 다층화된 배선 구조에서 상하단 배선층 사이에 전기적인 연결이 이루어지도록 플러그 전극으로 채워진다.
도 7a 내지 도 7f는 플러그 전극을 만드는 단계를 각각 도시한다.
먼저, 도 7a에 도시된 바와 같이, 알루미늄 배선층(702)이 실리콘 기판(701)상에 형성되고, 알루미늄 배선층(702)은 질화티탄층(706) 사이에 샌드위치형으로 위치한다. 이어서, 알루미늄 배선층(702)과 실리콘 기판(701)은 제 1 이산화실리콘막(705a)으로 덮힌다. 이때, 수소를 포함하는 비정질 탄소막(703)은 알루미늄 배선층(702) 사이의 공간이 수소를 포함하는 비정질 탄소막(703)으로 채워지도록 제 1 이산화실리콘막(705a)에 걸쳐 증착된다.
그 결과는 섭씨 400 도로 수소 분위기에서 1 시간 동안 어닐링 처리되어, 방전되는 기체량과 그의 유전 상수를 줄이게 된다. 이어서, 수소를 포함하는 비정질 탄소막(703)상에는 제 2 이산화실리콘막(705b)이 증착된다. 이산화실리콘막(704)은 제 2 이산화실리콘막(705b)에 2 미크론의 두께로 증착된다. 이후에 실행된 단계는 제 1 예의 단계와 똑같다.
이산화실리콘막(704)은 화학적 기계적 폴리싱(CMP)에 의해 평탄화된다. 이어서, 이산화실리콘막(704)에는 광레지스터막 (photoresist film)(707)이 인가되고, CHF3기체를 사용한 이산화실리콘막(704)의 건식 에칭으로 이어wu, 도 7b에 도시된 바와 같이, 비어 홀(708)을 형성한다. 이산화실리콘막(704)은 비어 홀(708)이 이산화실리콘막(704)의 두께내에서 그 깊이를 갖도록 건식 에칭된다.
이후에는 도 7c에 도시된 바와 같이, 포토레지스트막(704)이 제거되도록 애쉬 (ash) 처리된다.
이산화실리콘막(704), 제 2 커버막인 제 2 이산화실리콘막(705b), 및 수소를 포함하는 비정질 탄소막(703)은 비어 홀(708)이 하단 알루미늄 배선층(702)에 이를 때까지 건식 에칭된다. 이 건식 에칭은 이산화실리콘막(704)이 하드 마스크로 사용되고 CHF3및 O2기체를 사용해 실행된다. 그래서, 도 7d에 도시된 바와 같이, 이산화실리콘막(704), 제 2 이산화실리콘막(705b), 및 수소를 포함하는 비정질 탄소막(703)을 통과하고 알루미늄 배선층(702)에 이르는 비어 홀(708)이 형성된다.
비어 홀(708)의 내부벽에는 섭씨 200 도의 기판 온도에서 질화티탄막(710)이 증착된다. 이어서, 비어 홀(708)은 도 7e에 도시된 바와 같이, 섭씨 200 도의 기판 온도에서 CVD에 의해 알루미늄 플러그(709)로 채워진다.
이어서, 도 7f에 도시된 바와 같이, 질화티탄막(706), 알루미늄 배선층(702), 및 질화티탄막(706)이 이 순서대로 스퍼터링에 의해 이산화실리콘막(704)에 증착되고, 상단 배선층으로 패턴화된다.
그래서, 상하단 알루미늄 배선층(702)이 전기적으로 서로 연결된 2층 배선 구조가 완료된다. 2층 배선 구조를 제작할 때는 그 구조에 어닐링 처리가 행해지더라도, 수소를 포함하는 비정질 탄소막(703)과 이산화실리콘막(704) 사이에서 막이 벗겨지고 못 쓰게 되는 것과 같은 결함이 발견되지 않는다.
도 8은 도 7에 도시된 2층 배선 구조의 변형을 도시한다. 도 8에 도시된 2층 배선 구조는 알루미늄 플러그(709)가 텅스텐 플러그(807)와 대치된다는 점에서만 도 7에 도시된 2층 배선 구조와 다르다. 도 8에 도시된 2층 배선 구조에서는 도 7에 도시된 2층 배선 구조와 유사하게, 그 구조에 어닐링 처리가 행해지더라도, 수소를 포함하는 비정질 탄소막(803)과 이산화실리콘막(804) 사이에서 막이 벗겨지고 못 쓰게 되는 것과 같은 결함이 발견되지 않는다.
텅스텐 플러그(807)는 처리 기체로서 WF6및 SiH4를 사용해 섭씨 400 도의 기판 온도에서 증착된다. 그래서, 다층화된 배선 구조에 미리 수소 분위기에서 어닐링 처리가 행해지면, 수소를 포함하는 비정질 탄소막(804)의 분리점과 대략 같은 약 섭씨 400 도에서 실행되는 어닐링에서는 결함이 발생되지 않는 것으로 발견된다.
비록 제 1 및 제 2 예에서는 2층 배선 구조가 설명되지만, 도 7a 내지 도 7f에 도시된 상기 단계를 반복함으로서 3개 이상의 층의 배선 구조가 제작될 수 있다.
[제 3 예]
제 3 예에서는 수소를 포함하는 비정질 탄소막이 오목하게 형성되고, 오목한 부분은 표면에서 폴리싱 (polishing) 처리되는 금속막으로 채워져 오목한 부분에 배선을 형성하게 된다.
도 9a 내지 도 9g는 배선 구조를 형성하는 방법의 각 단계를 도시한다.
먼저, 도 9a에 도시된 바와 같이, 이산화실리콘막(902)은 기판상(901)에 50 nm의 두께로 증착된다. 이어서, 수소를 포함하는 비정질 탄소막(903)이 600 nm의 두께로 이산화실리콘막(902)에 증착된다. 수소를 포함하는 비정질 탄소막(903)은 섭씨 400 도로 수소 분위기에서 1 시간 동안 어닐링 처리된다. 이어서, 수소를 포함하는 비정질 탄소막(903)에는 약 100 nm의 두께로 이산화실리콘막(904)이 증착된다.
도 9b에 도시된 바와 같이, 이산화실리콘막(904)에는 포토레지스트막(905)이 인가되고, 원하는 패턴으로 패턴화된다. 이어서, 이산화실리콘막(904)은 패턴화된 포토레지스트막(905)을 마스크로 사용해 에칭된다.
이어서, 포토레지스트막(905)은 제거된다. 그래서, 도 9c에 도시된 바와 같이, 이산화실리콘막(904)이 오목한 부분(906)으로 형성된다.
수소를 포함하는 비정질 탄소막(903)은 이산화실리콘막(904)을 하드 디스크로 사용해 에칭된다. 이산화실리콘막(904)은 오목한 부분 또는 트렌치 (trench)(906)가 이산화실리콘막(902)에 이루지 않는 방식으로 에칭된다. 그래서, 도 9d에 도시된 바와 같이, 이산화실리콘막(904)과 수소를 포함하는 비정질 탄소막(903)을 통한 트렌치(906)가 형성된다. 각 트렌치(906)는 0.6 미크론의 깊이와 0.5 미크론의 폭을 갖는다.
도 9e에 도시된 바와 같이, 트렌치(906)의 내부벽에는 질화티탄막(907)이 스퍼터링에 의해 50 nm의 두께로 증착된다.
도 9f에 도시된 바와 같이, 도 9e에 도시된 단계의 결과물에는 트렌치(906)가 구리로 채워지도록 구리(908)가 증착된다.
도 9g에 도시된 바와 같이, 구리막(908)은 트렌치(906)에만 제거되지 않고 남아있도록 CMP에 의해 부분적으로 제거된다. 이후에는 섭씨 400 도로 진공 대기에서 1 시간 동안 최종적인 어닐링 처리가 행해진다.
최종 어닐링 처리에서도 이산화실리콘막(904)이 벗겨지지 않는다.
기술된 바와 같이, 수소를 포함하는 비정질 탄소막(903)에 막을 증착시키기 이전에 실행되는 어닐링 처리에 의해 수소를 포함하는 비정질 탄소막(903)의 열저항을 증진시키는 것이 가능하다. 특히, 수소 분위기에서 어닐링 처리를 실행함으로서 수소를 포함하는 비정질 탄소막(903)의 유전 상수를 줄이는 것이 가능하다.
수소를 포함하는 비정질 탄소막(903)에서의 스핀 밀도 (spin density)는 전자 스핀 공명 (electron spin resonance, ESR)에 의해 조사된다. 수소를 포함하는 비정질 탄소막(903)에 수소 분위기에서 어닐링 처리가 행해지면, 막의 스핀 밀도는 감소되지만, 수소를 포함하는 비정질 탄소막(903)에 불활성 기체 대기에서 어닐링 처리가 행해지면, 막의 스핀 밀도는 증가되는 것으로 밝혀졌다.
부가하여, 수소 분위기에서 어닐링 처리를 실행한 이후 수소를 포함하는 비정질 탄소막(903)에 남아있는 수소량은 수소 전방 스캐터링 처리 (hydrogen forward scattering process)에 의해 측정된다. 어닐링 이후 수소를 포함하는 비정질 탄소막(903)에는 수소가 남아있지 않은 것으로 밝혀졌다.
그래서, 수소 분위기에서 어닐링 처리를 실행함으로서 이루어진 스핀 밀도의 감소는 수소를 포함하는 비정질 탄소막(903)내의 비결합손이 수소 원자로 완료되는 것에 의해 발생되는 것이 아니라, 수소를 포함하는 비정질 탄소막(903)내에 막혀진 자유 작용기가 제거되는 것에 의해 발생되는 것으로 생각된다.
한편, 다른 기체에서의 어닐링 처리에 의해 주어지는 스핀 밀도의 증가는 수소를 포함하는 비정질 탄소막(903)에 남아있는 자유 작용기에 의해 발생되는 것으로 생각된다. 따라서, 수소 분위기에서 어닐링 처리를 실행함으로서 자유 작용기의 방향성에 의해 발생되는 분극화를 제거하고, 수소를 포함하는 비정질 탄소막(903)의 유전 상수를 줄이는 것이 가능하다.
이 결과는 이후 기술되는 제 2 내지 제 4 실시예에 공통적이다.
[제 2 실시예]
제 2 실시예에서는 배선층 사이에 형성된 공간을 채우는 층간 절연막으로 불소를 포함하는 비정질 탄소막이 사용된다. 불소를 포함하는 비정질 탄소막이 층간 절연막으로 사용될 때는 수소 분위기에서 불소를 포함하는 비정질 탄소막을 어닐링 처리함으로서, 불소를 포함하는 비정질 탄소막에 증착된 막의 벗겨짐을 방지하고, 또한 불소를 포함하는 비정질 탄소막의 유전 상수 증가를 더 방지하는 것이 가능하다.
이후에는 제 2 실시예의 상세한 예로 제 4 내지 제 6 예가 설명된다.
[제 4 예]
제 4 예에 따른 다층화 배선 구조는 제 4 예가 수소를 포함하는 비정질 탄소막(103) 대신에 불소를 포함하는 비정질 탄소막을 포함한다는 점을 제외하면, 도 1에 도시된 제 1 실시예와 똑같은 구조를 갖는다.
이후에는 제 4 예에 따른 다층화 배선 구조를 제조하는 방법의 단계가 설명된다.
먼저, 트랜지스터와 같은 디바이스가 제작된 기판상에는 하단 알루미늄 배선층이 형성된다. 하단 알루미늄 배선층은 질화티탄막 사이에 샌드위치형으로 형성된다. 이어서, 하단 알루미늄 배선층과 기판은 상단 표면에 실리콘이 더 많게 만들어진 이산화실리콘막으로 완전히 덮힌다. 이후 실행된 단계는 제 1 실시예의 단계와 똑같다.
이어서, 이산화실리콘막에는 불소를 포함하는 비정질 탄소막이 증착된다. 불소를 포함하는 비정질 탄소막은 도 10에 도시된 나선파형 PCVD 장치를 통해 증착된다.
도 10에 도시된 나선파형 PCVD 장치는 진공 챔버(1009), 진공 챔버(1009)의 상단에 위치하는 수정 벨-자 (quartz bell-jar)(1002), 벨-자(1002) 주위에 감긴 안테나(1003), 벨-자(1002) 주위에 배열된 전자-자석(1004), 안테나(1003)에 고주파수 전력을 공급하는 고주파수 전력원(1001), 진공 챔버(1009)에 자기장을 인가하는 영구 자석(1005), 및 진공 챔버(1009)내에 위치하는 샘플 홀더(1007)로 구성된다.
진공 챔버(1009)는 처리 기체가 진공 챔버(1009)로 주입되는 기체 입구(1006)를 갖추어 형성된다. 표본 웨이퍼(1008)는 샘플 홀더(1007) 위에 놓인다.
처리 기체로는 C4F8나, C4F8및 CH4또는 H2를 포함하는 혼합 기체가 사용된다. C4F8기체만이 사용될 때는 C4F8기체의 유량이 15 sccm으로 설정되고, 혼합 기체가 사용될 때는 C4F8및 CH4기체의 유량이 각각 50 sccm 및 50 sccm이다. 기판 온도는 섭씨 100 도로 설정되고, 방전 전력은 2 kW로 설정된다. 부가하여, 기판에는 하단 알루미늄 배선층 사이에 형성된 공간으로 불소를 포함하는 비정질 탄소막의 적용 범위를 증진시키도록 30 W의 바이어스가 인가된다.
불소를 포함하는 비정질 탄소막과 제 1 및 제 2 커버막 사이의 점착력을 증진시키기 위해, 증착 압력 또는 C4F8기체 유량에 대한 CH4기체 유량의 비 (C4F8/ CH4)는 불소를 포함하는 비정질 탄소막의 증착시 초기 및 최종 단계에서 변하고, 그에 의해 불소를 포함하는 비정질 탄소막과 제 1 및 제 2 커버막 사이의 경계선에서는 불소를 포함하는 비정질 탄소막의 불소 포함량이 부분적으로 줄어들게 된다.
제 4 예에서는 불소를 포함하는 비정질 탄소막이 상술된 조건으로 증착된다. 증착된 불소를 포함하는 비정질 탄소막은 처리 기체로 C4F8기체가 사용될 때 2.3의 유전 상수를 갖고, 처리 기체로 C4F8와 CH4의 혼합 기체가 사용될 때 2.5의 유전 상수를 갖는다. 불소를 포함하는 비정질 탄소막은 C4F8기체가 사용될 때 탄소와 불소로 구성되고, 처리 기체로 C4F8와 CH4의 혼합 기체가 사용될 때 탄소, 불소, 및 수소로 구성된다.
불소를 포함하는 비정질 탄소막을 증착시키는 장치는 도 10에 도시된 장치에 제한되지 않는다. 예를 들면, 평행 플레이트형 장치, 유도 결합 장치, 및 ECR형 장치와 같은 다른 CVD 장치가 사용될 수 있다.
부가하여, C4F8이외의 처리 기체가 사용될 수 있다. 예를 들면, CF4, C2F6, C3F6, 및 C6F6과 같은 불소화탄소 기체, 불소화 톨루엔 및 불소화 크실렌과 같은 방향성 불소화탄소 기체, 또는 다른 불소화탄소 기체가 사용될 수 있다.
불소를 포함하는 비정질 탄소막의 증착에 이어서, 불소를 포함하는 비정질 탄소막에는 수소 분위기에서 어닐링 처리가 행해진다. 불소를 포함하는 비정질 탄소막을 어닐링 처리하는 장치는 도 3에 도시된, 제 1 예에서 사용된 장치와 똑같다. 부가하여, 어닐링 처리 조건은 제 1 예에서의 어닐링 처리 조건과 똑같다. 즉, 수소 분위기에서의 어닐링 처리는 다음의 조건에서 실행된다.
압력 : 대기압
온도 : 섭씨 400 도
시간 : 1 시간
제 1 예와 유사하게, 참고로 두 샘플이 또한 만들어진다. 제 1 기준 샘플에서는 불소를 포함하는 비정질 탄소막에 질소 대기에서 어닐링 처리가 행해지고, 제 2 기준 샘플에서는 불소를 포함하는 비정질 탄소막이 어닐링 처리 없이 형성된다.
수소 분위기에서의 어닐링 처리에 이어서, 제 1 예와 유사하게, 불소를 포함하는 비정질 탄소막에는 이산화실리콘막이 증착된다. 이산화실리콘막은 그들 사이의 점착력을 증진시키기 위해 불소를 포함하는 비정질 탄소막과의 경계면에 실리콘이 더 많게 형성된다.
이어서, 제 4 예에 따른 다층화 배선 구조와 기준 샘플들은 섭씨 400 도로 진공 상태에서 1 시간 동안 어닐링 처리된다. 그 결과는 다음과 같다.
어닐링 처리를 실행하지 않고 불소를 포함하는 비정질 탄소막이 형성된 제 2 기준 샘플에서는 불소를 포함하는 비정질 탄소막을 증착시키도록 처리 기체에 메탄 기체가 부가되는가 여부에 관계없이, 불소를 포함하는 비정질 탄소막에 증착된 이산화실리콘막이 벗겨지는 것으로 발견된다.
도 11은 CH4기체를 부가하지 않고 C4F8기체만을 사용해 막이 형성된 제 2 기준 샘플의 불소를 포함하는 비정질 탄소막에 대한 상술된 온도-상승 제거 처리에 의해 구해진 기체 스펙트럼을 도시한다.
제 1 예와 유사하게, 불소를 포함하는 비정질 탄소막으로부터의 기체 방전은 약 섭씨 200 도에서 관찰된다. 여기서, 방전 기체는 CF3, CF2, 및 CF이다. 또한, 처리 기체로 C4F8기체 뿐만 아니라 메탄 기체가 사용될 때는 CF3, CF2, 및 CF 뿐만 아니라 HF 기체도 약간 방전되는 것으로 발견된다. 또한, 불소를 포함하는 비정질 탄소막 밖으로 방전되는 기체량은 제 1 예에서의 수소를 포함하는 비정질 탄소막 밖으로 방전되는 기체량 보다 많은 것으로 발견된다.
불소를 포함하는 비정질 탄소막 밖으로 방전되는 기체량이 약 섭씨 450 도에서 현저하게 증가되는 이유는 불소를 포함하는 비정질 탄소막이 그 온도에서 분리되기 시작하기 때문이다.
불소를 포함하는 비정질 탄소막이 질소 대기에서 어닐링 처리된 제 1 기준 샘플에서는 불소를 포함하는 비정질 탄소막을 증착시키는 처리 기체에 메탄 기체가 부가되었나 여부에 관계없이, 불소를 포함하는 비정질 탄소막에 증착된 이산화실리콘막의 벗겨짐이 관찰되지 않는다.
도 12는 제 1 기준 샘플에 따라 불소를 포함하는 비정질 탄소막에 대해 상술된 온도-상승 제거 처리로 구해진 기체 스펙트럼을 도시한다.
도 12에서 명백한 바와 같이, 제 2 샘플에서는 관찰된 약 섭씨 200 도에서의 기체 방전이 관찰되지 않는다. 기체 방전은 섭씨 400 도 이상에서만 관찰된다. 이는 불소를 포함하는 비정질 탄소막에 질소 대기에서 어닐링 처리가 행해지고 그에 의해 거기서 기체가 방전되면, 불소를 포함하는 비정질 탄소막에 증착된 막은 추후 단계에서 벗겨지지 않음을 의미한다.
그러나, 제 1 기준 샘플은 불소를 포함하는 비정질 탄소막의 유전 상수가 증가되는 문제점이 동반된다. 도 6에 도시된 바와 같이, C4F8기체만을 사용해 형성된 불소를 포함하는 비정질 탄소막은 증착 직후에 2.3의 유전 상수를 갖지만, 어닐링 처리 이후에는 2.8의 증가된 유전 상수를 갖는다. 처리 기체로 C4F8기체 뿐만 아니라 메탄 기체도 사용될 때는 질소 대기에서 어닐링 처리를 실행함으로서, 불소를 포함하는 비정질 탄소막의 유전 상수가 2.5에서 3.0 까지 증가된다.
아르곤 대기와 같은 불활성 기체 대기, CF4, C2F6, 및 C4F8과 같은 불소화탄소 기체 대기, 또는 진공에서 불소를 포함하는 비정질 탄소막에 어닐링 처리가 행해질 때에도 같은 결과가 얻어진다.
상술된 기준 샘플과 반대로, 제 4 예에 따라 불소를 포함하는 비정질 탄소막에 증착된 이산화실리콘막은 어닐링 단계에서 벗겨지지 않고, 수소를 포함하는 비정질 탄소막의 유전 상수는 증가되지 않는다. 즉, 제 4 예에서 상술된 온도-상승 제거 처리에 의해 구해지는 기체 스펙트럼은 도 12에 도시된 기체 스펙트럼과 같다. 약 섭씨 200 도에서의 기체 방전 피크는 관찰되지 않는다.
부가하여, C4F8기체만이 처리 기체로 사용될 때, 불소를 포함하는 비정질 탄소막의 유전 상수는 어닐링 처리 이전의 2.3으로부터 어닐링 처리 이후 2.1 까지 감소된다. 유사하게, C4F8및 CH4기체가 처리 기체로 사용될 때는 유전 상수가 어닐링 처리 이전의 2.5로부터 어닐링 처리 이후 2.3 까지 감소된다. 유전 상수의 감소 결과는 층간 절연막으로 사용되는 불소를 포함하는 비정질 탄소막에 대해 매우 바람직한 것이다.
제 4 예에서 수소 분위기로 어닐링 처리를 실행하기 위한 조건은 대기압에서 섭씨 400 도, 1 시간 동안으로 설정되었지만, 그 조건은 변화가능하다. 그러나, 어닐링 온도에 대해, 약 섭씨 200 도에서 관찰되는 기체 방전의 피크를 억제할 목적으로, 어닐링 온도는 섭씨 200 도와 같거나 더 높은, 양호하게 섭씨 250 도인 것이 바람직하다.
또한, 불소를 포함하는 비정질 탄소막의 분리는 약 섭씨 450 도에서 시작되므로, 어닐링 온도의 상단 제한치는 섭씨 450 도 보다 더 낮아야 한다. 어닐링 시간 주기는 어닐링 온도에 의존하므로, 더 높은 어닐링 온도에서는 어닐링 시간 주기가 더 짧아진다.
비록 제 4 예에서는 불소를 포함하는 비정질 탄소막에 증착된 막이 PCVD에 의해 증착된 이산화실리콘막이지만, 막이 구성되는 물질과 막이 만들어지는 방법은 제 4 예에서 설명된 것에 제한되지 않는다. 예를 들면, 막은 PCVD에 의해 증착된 질화실리콘막, 스퍼터링에 의해 증착된 알루미늄 박막, 구리 박막, 티탄막, 질화티탄 박막, 탄탈륨막, 질화탄탈륨막, 코발트막, 텅스텐막, 실리콘막, 규화티탄막, 규화텅스텐막, 또는 규화코발트막으로 형성될 수 있다. 불소를 포함하는 비정질 탄소막에 증착되는 상기 막들 중 하나를 포함하는 다층화 배선 구조는 제 1 예와 같은 이점을 제공한다.
[제 5 예]
제 5 예에서는 본 발명에 따라 증착된 불소를 포함하는 비정질 탄소막이 비어 홀로 형성되고, 각 비어 홀은 다층화 배선 구조에서 상하단 배선층 사이에 전기적 연결을 만들도록 플러그 전극으로 채워진다.
도 13은 제 5 예에 따른 다층화 배선 구조의 단면도이다. 제 5 예에 따른 다층화 배선 구조는 상하단 배선층 사이에 전기적인 고립을 만들기 위한 절연막이 불소를 포함하는 비정질 탄소막으로 구성된다는 점에서 제 2 예에 따른 다층화 배선 구조와 다르다.
먼저, 실리콘 기판(1301)상에는 알루미늄 배선층(1302)이 형성되고, 알루미늄 배선층(1302)은 질화티탄층(1306) 사이에 샌드위치 형으로 위치한다. 이어서, 알루미늄 배선층(1302)과 실리콘 기판(1301)은 제 1 커버막(1305a)으로 완전히 덮힌다. 불소를 포함하는 비정질 탄소막(1303)은 알루미늄 배선층(1302) 사이의 공간이 불소를 포함하는 비정질 탄소막(1303)으로 채워지도록 제 1 커버막(1305a)에 걸쳐 증착된다.
이어서, 그 결과물은 섭씨 400 도로 수소 분위기에서 1 시간 동안 어닐링 처리되어, 방전 기체량과 그의 유전 상수를 줄인다. 제 2 커버막(1305b)은 완전히 불소를 포함하는 비정질 탄소막(1303)에 걸쳐 형성된다. 이산화실리콘막(1304)은 2 미크론의 두께로 제 2 커버막(1305b)상에 증착된다. 이후 실행된 단계는 제 4 예의 단계와 똑같다.
이어서, 이산화실리콘막(1304)은 화학 기계적 폴리싱 (CMP)에 의해 평탄화된다. 이산화실리콘막(1304)에는 포토레지스트막 (도시되지 않은)이 인가되고, 이산화실리콘막(1304)의 건식 에칭으로 이어져, 비어 홀(1308)을 형성한다. 이산화실리콘막(1304)은 비어 홀(1308)이 이산화실리콘막(1304)의 바닥에 이르지 않도록 건식 에칭된다.
포토레지스트막을 제거한 이후에, 이산화실리콘막(1304), 제 2 커버막(1305b), 및 불소를 포함하는 비정질 탄소막(1303)은 다시 비어 홀(1308)이 하단 알루미늄 배선층(1302)에 이를 때까지 건식 에칭된다. 이 건식 에칭은 이산화실리콘막(1304)이 하드 마스크로 사용되고 CHF3및 O2기체를 사용해 실행된다. 그래서, 이산화실리콘막(1304), 제 2 커버막(1305b), 및 불소를 포함하는 비정질 탄소막(1303)을 통과하고, 알루미늄 배선층(1302)에 이르는 비어 홀(1308)이 형성된다.
비어 홀(1308)의 내부 벽에는 질화티탄막(1309)이 증착된다. 이어서, 비어 홀(1308)은 CVD에 의해 알루미늄 플러그(1307)로 채워진다.
질화티탄막(1306), 상단 알루미늄 배선층(1302), 및 질화티탄막(1306)은 이 순서대로 스퍼터링에 의해 이산화실리콘막(1304)에 증착되고, 원하는 패턴으로 패턴화된다.
그래서, 상하단 알루미늄 배선층(1302)이 서로 전기적으로 연결되는 2층 배선 구조가 완료된다. 2층 배선 구조의 제작에서는 그 구조에 어닐링 처리가 행해지더라도, 불소를 포함하는 비정질 탄소막(1303)과 이산화실리콘막(1304) 사이에서 막이 벗겨지고 못 쓰게 되는 것과 같은 결함이 발견되지 않는다.
도 14는 도 13에 도시된 2층 배선 구조의 변형을 도시한다. 도 14에 도시된 2층 배선 구조는 알루미늄 플러그(1307)가 텅스텐 플러그(1407)로 대치된다는 점에서만 도 13에 도시된 2층 배선 구조와 다르다. 도 14에 도시된 2층 배선 구조에서는 도 13에 도시된 2층 배선 구조와 유사하게, 그 구조에 어닐링 처리가 행해지더라도, 불소를 포함하는 비정질 탄소막(803)과 이산화실리콘막(804) 사이에서 막이 벗겨지고 못 쓰게 되는 것과 같은 결함이 발견되지 않는다.
텅스텐 플러그(1407)는 처리 기체로 WF6및 SiH4를 사용해 섭씨 400 도의 기판 온도에서 증착된다. 그래서, 다층화된 배선 구조에 미리 수소 분위기에서 어닐링 처리가 행해지면, 불소를 포함하는 비정질 탄소막의 분리점과 대략 같은 약 섭씨 400 도에서 실행되는 어닐링에서는 결함이 발생되지 않는 것으로 발견된다.
비록 제 5 예에서는 2층 배선 구조가 설명되지만, 상술된 단계를 반복함으로서 3층 이상의 배선 구조가 제작될 수 있다.
[제 6 예]
제 6 예에서는 불소를 포함하는 비정질 탄소막이 오목하게 형성되고, 오목한 부분은 표면에서 폴리싱 처리되는 금속막으로 채워져 오목한 부분에 배선을 형성하게 된다.
도 15는 제 6 예에 따라 다층화된 배선 구조의 단면도이다.
먼저, 이산화실리콘막(1502)은 기판상(1501)에 50 nm의 두께로 증착된다. 이어서, 불소를 포함하는 비정질 탄소막(1503)이 600 nm의 두께로 이산화실리콘막(1502)에 증착된다. 불소를 포함하는 비정질 탄소막(1503)은 섭씨 400 도로 수소 분위기에서 1 시간 동안 어닐링 처리된다. 이어서, 불소를 포함하는 비정질 탄소막(1503)에는 약 100 nm의 두께로 이산화실리콘막(1504)이 증착된다.
상술된 제 2 예와 같은 방법으로, 이산화실리콘막(1504)과 불소를 포함하는 비정질 탄소막(1503)을 통해 오목한 부분이 형성된다. 각 트렌치(1506)는 0.6 미크론의 깊이와 0.5 미크론의 폭을 갖는다.
트렌치(1506)의 내부벽에는 질화탄탈륨막(1505)이 스퍼터링에 의해 50 nm의 두께로 증착된다.
이어서, 결과물에 걸쳐서는 트렌치(1506)가 구리(1506)로 채워지도록 구리(1506)가 증착된다.
구리막(1506)은 트렌치(1506)에서만 제거되지 않고 남겨지도록 CMP에 의해 부분적으로 제거된다. 이후에는 섭씨 400 도로 진공 대기에서 1 시간 동안 최종적인 어닐링 처리가 행해진다.
최종적인 어닐링 처리에서도 이산화실리콘막(1504)은 벗겨지지 않는다.
[제 3 실시예]
제 3 실시예에서는 상하단 배선층을 서로 전기적으로 고립시키는 절연막이 폴리-피-크실렌 (poly-p-xylylene)으로 구성된다. 폴리-피-크실렌막은 처리 기체로 벤젠 고리를 갖는 크실렌 기체를 사용해 열적 CVD에 의해 중합된다.
탄소족 물질로 구성되고 열적 CVD에 의해 형성된 막을 수소 분위기에서 어닐링 처리함으로서, 추후 단계에서 기체가 막 밖으로 방전되는 것을 방지하고, 막의 벗겨짐과 유전 상수의 감소를 더 방지하는 것이 가능하다. 이후에는 제 3 실시예의 상세한 예로 제 7 예가 설명된다.
[제 7 예]
제 7 예에 따른 다층화 배선 구조는 층간 절연막(105)이 폴리-피-크실렌으로 구성되는 것을 제외하면, 도 1에 도시된 다층화 배선 구조와 똑같은 구조를 갖는다. 제 7 예에 따른 다층화 배선 구조를 제조하는 방법은 폴리-피-크실렌으로 구성된 층간 절연막을 형성하는 단계를 제외하면, 제 1 예에 따른 다층화 배선 구조를 제조하는 방법과 똑같다.
이후에는 폴리-피-크실렌으로 구성된 층간 절연막을 형성하는 방법이 설명된다.
도 16은 폴리-피-크실렌으로 구성된 층간 절연막을 증착시키기 위한 장치를 도시한다. 도시된 장치는 기체 입구(1603)를 갖추어 형성된 진공 챔버(1606), 기판(1601)이 놓인 지지 테이블(1602), 진공 챔버(1606)에 연결된 터보-분자 펌프(1604), 진공 챔버(1606)에 연결된 건조 펌프(1605), 소스 실린더(1607), 및 소스 실린더(1607)로부터 공급된 피-크실렌 (p-xylylene)을 가열하고 이와 같이 가열된 피-크실렌을 기체 입구(1603)를 통해 진공 챔버(1606)로 공급하는 가열 바스 (heat bath)(1608)로 구성된다.
도 16에 도시된 장치는 다음과 같이 동작된다.
먼저, 피-크실렌은 섭씨 700 도로 유지되면서 소스 실린더(1607)에서 가열 바스(1608)로 공급된다. 가열 바스(1608)에서는 피-크실렌이 가열되어 활성화되므로, 작용기가 발생된다. 이와 같이 발생된 작용기는 기체 입구(1603)를 통해 진공 챔버(1606)로 주입되어 기판(1601)상에 증착된다.
그래서, 폴리-피-크실렌으로 구성된 절연막이 형성된다. 제 7 예에 따라 증착된 폴리-피-크실렌으로 구성된 절연막은 증착 직후에 2.6의 유전 상수를 갖는다. 절연막에 다른 막이 증착되기 이전에, 절연막에는 수소 분위기에서 어닐링 처리가 행해진다. 수소 분위기에서의 어닐링 처리는 섭씨 400 도로 진공 상태에서 1 시간 동안 실행된다.
부가적으로, 2개의 기준 샘플이 만들어진다. 제 1 기준 샘플에서는 어닐링 처리가 질소 대기에서 실행된다. 제 2 기준 샘플에서는 어닐링 처리를 실행하지 않고 절연막이 형성된다.
제 7 예에 따른 절연막과 두 기준 샘플들은 진공 상태에서 섭씨 400 도로 가열될 때 절연막에 증착된 막이 벗겨지는가 여부에 대해 테스트된다.
어닐링 없이 절연막이 형성된 제 2 기준 샘플에서는 절연막에 증착된 이산화실리콘막이 벗겨진다.
도 17은 제 2 기준 샘플에 따른 절연막에서 상술된 온도-상승 제거 처리에 의해 얻어진 기체 스펙트럼을 도시한다. 도 17을 고려해 볼 때, 기체는 약 섭씨 150 도에서 방전되기 시작하고, 제 1 예와 유사하게, 기체 방전은 약 섭씨 200 도에서 피크에 이르는 것으로 이해된다. 폴리-피-크실렌으로 구성된 절연막은 약 섭씨 450 도에서 분해되기 시작하므로, 방전 기체량은 약 섭씨 450 도에서 현저하게 증가된다.
절연막이 질소 대기에서 어닐링된 제 1 기준 샘플에서는 처리 기체로 메탄 기체가 부가되었나 여부에 관계없이 절연막에 증착된 이산화실리콘막의 벗겨짐이 관찰되지 않는다.
도 18은 제 1 기준 샘플에 따른 절연막에서 상술된 온도-상승 제거 처리에 의해 얻어진 기체 스펙트럼이다. 도 18을 고려해 볼 때, 기체 방전은 어닐링을 실행하지 않고 이루어진 제 2 기준 샘플에서는 발견된 약 200 도에서는 발견되지 않고, 섭씨 400 도 이상에서만 발견되는 것으로 이해된다.
그 결과로, 질소 대기에서 절연막을 어닐링 처리하여 절연막 밖으로 기체를 방전시킴으로서 추후 단계에서의 막의 벗겨짐이 방지될 수 있는 것으로 이해된다.
그러나, 제 1 기준 샘플은 유전 상수가 증가되는 문제점과 동반된다. 질소 대기에서 어닐링 처리된 절연막은 어닐링 이전에 2.6의 유전 상수를 갖지만, 어닐링 이후에는 3.0의 증가된 유전 상수를 갖는다. 어닐링에 의해 기체 방전이 억제될 수 있지만, 유전 상수가 증가되는 것과 같은 결과는 아르곤 대기와 같은 불활성 기체 대기 또는 진공 대기 (제 2 기준 샘플)에서 어닐링 처리가 실행되는 경우에 공통적이다.
상술된 기준 샘플들과 반대로, 제 7 예에서는 절연막에 증착된 이산화실리콘막이 어닐링 단계에서도 벗겨지지 않고, 절연막의 유전 상수가 증가되지 않는다. 즉, 제 7 예에서 상술된 온도-상승 제거 처리에 의해 얻어진 기체 스펙트럼은 도 18에 도시된 기체 스펙트럼과 같다. 약 섭씨 200 도에서의 기체 방전 피크는 관찰되지 않는다.
부가하여, 절연막의 유전 상수는 어닐링 처리 이전의 2.6으로부터 어닐링 이후 2.3 까지 감소된다. 유전 상수의 감소 결과는 층간 절연막이 일반적으로 가능한한 작은 유전 상수를 갖도록 요구되기 때문에, 제 7 예에 따른 절연막으로 매우 바람직하다.
본 예에서 수소 분위기로 어닐링 처리를 실행하기 위한 조건은 대기압에서 섭씨 400 도, 1 시간 동안으로 설정되었지만, 그 조건은 변화가능하다. 그러나, 어닐링 온도에 대해, 약 섭씨 200 도에서 관찰되는 기체 방전의 피크를 억제할 목적으로, 어닐링 온도는 섭씨 200 도와 같거나 더 높은, 양호하게 섭씨 250 도인 것이 바람직하다.
또한, 폴리-피-크실렌으로 구성된 절연막의 분리는 약 섭씨 450 도에서 시작되므로, 어닐링 온도의 상단 제한치는 섭씨 450 도 보다 더 낮아야 한다. 어닐링 시간 주기는 어닐링 온도에 의존하므로, 더 높은 어닐링 온도에서는 어닐링 시간 주기가 더 짧아진다.
상술된 제 7 예의 변형으로, 폴리-피-크실렌 대신에 α, α, α', α' - 테트라플오로-피-크실렌 (tetrafluoro-p-xylylene)으로 구성된 층간 절연막이 형성된다. 변형된 층간 절연막은 제 7 예와 같은 이점을 제공한다.
상술된 제 7 예는 폴리-피-크실렌으로 구성된 층간 절연막이 제 1 배선층에 증착되고, 폴리-피-크실렌과 다른 물질로 구성된 제 1 절연막이 층간 절연막에 증착되는 실시예이다. 제 2 배선층이 제 1 절연막에 증착되고, 폴리-피-크실렌으로 구성된 제 2 층간 절연막이 제 2 배선층에 증착되고, 또한 폴리-피-크실렌과 다른 물질로 구성된 제 2 절연막이 제 2 층간 절연막에 증착된 구조로, 제 7 예에 의해 구해진 것과 같은 이점이 구해질 수 있는 것으로 밝혀진다.
종래 기술에 숙련된 자에게는 제 7 예의 단계를 반복하여 얻어진 3층 이상의 배선 구조가 같은 이점을 제공할 수 있음이 명백하다.
또한, 폴리-피-크실렌으로 구성된 층간 절연막이 비어 홀로 형성되고, 상하단 배선층 사이에 전기적인 연결을 이루도록 플러그 전극으로 채워지는 구조에서, 경로가 못 쓰게 되는 것과 같은 결함이 방지될 수 있는 것으로 밝혀진다.
부가하여, 폴리-피-크실렌으로 구성된 층간 절연막이 오목하게 형성되고 그 오목한 부분에는 구리 배선이 형성되는 구조에서, 층간 절연막에 증착된 막은 층간 절연막을 미리 어닐링 처리하여 층간 절연막을 오목하게 형성함으로서 벗겨지지 않도록 방지될 수 있다.
[제 4 실시예]
제 4 실시예에서는 층간 절연막이 폴리이미드 (polyimide)로 구성된다. 이 방향성 폴리이미드막은 스핀 코팅 (spin coating)에 의해 폴리이미드의 전조부를 증착하고 전조부를 어닐링함으로서 형성된다. 층간 절연막에 한 막을 증착시키기 이전에 수소 분위기에서 폴리이미드로 구성된 층간 절연막을 어닐링 처리함으로서, 추후 단계에서 기체 방전에 의해 발생되는 막의 벗겨짐과 층간 절연막의 유전 상수 감소를 방지하는 것이 가능하다.
이후에는 제 4 실시예의 상세한 예로 제 8 예가 설명된다.
[제 8 예]
제 8 예에 따른 다층화 배선 구조는 층간 절연막(105)이 폴리이미드막으로 구성되는 점에서만 도 1에 도시된 다층화 배선 구조와 다르다. 부가하여, 제 8 예에 따른 다층화 배선 구조를 제조하는 방법은 폴리이미드막을 형성하는 단계를 제외하면 제 1 예에서 설명된 방법과 똑같다.
이후에는 폴리이미드막을 형성하는 단계가 설명된다.
제 8 예에서는 폴리이미드막이 피로멜리틱 산(pyromellitic acid; PMDA) 및 4, 4'-디아미노디펠닐레테르(4, 4'-diaminodiphenylether; DDE)로부터 만들어진다. 이들 물질의 혼합체를 포함하는 폴리이미드의 전조부는 스핀 코팅에 의해 기판상에 인가되고, 섭씨 100도로 질소 대기에서 1 시간 동안의 어닐링 처리 및 섭씨 350 도로 질소 대기에서 1 시간 동안의 어닐링 처리로 이어져, 기판상에 방향성 폴리이미드막을 증착시킨다.
이와 같이 형성된 폴리이미드막은 증착 직후에 3.2의 유전 상수를 갖는다.
폴리이미드막에는 폴리이미드막에 한 막을 증착시키기 이전에 어닐링 처리가 행해진다. 폴리이미드막은 섭씨 400 도로 진공 상태에서 1 시간 동안 어닐링 처리된다. 또한, 2개이 기준 샘플이 만들어진다. 제 1 기준 샘플에서는 폴리이미드막이 질소 대기에서 어닐링 처리되고, 제 2 기준 샘플에서는 어닐링 처리를 실행하지 않고 폴리이미드막이 증착된다.
제 1 및 제 2 기준 샘플과 제 8 예에 따라 만들어진 폴리이미드막을 각각 포함하는 다층화된 배선 구조를 제작한 이후에, 다층화된 배선 구조는 진공 상태에서 섭씨 400 도로 가열될 때 폴리이미드막에 증착된 막이 벗겨지는가 여부에 대해 테스트된다.
제 2 기준 샘플에서는 폴리이미드막에 증착된 막이 벗겨지는 것으로 발견된다. 제 2 기준 샘플에서 상술된 온도-상승 제거 처리에 의해 얻어진 기체 스펙트럼을 조사해 보면, 폴리이미드막 또는 비반응 분자의 분리에 의해 일어나는 것으로 생각되는 CH3의 제거가 관찰된다.
기판에 폴리이미드의 전조부를 인가하는데 사용되는 용매는 폴리이미드막을 증착시키도록 섭씨 350 도에서 실행된 어닐링 처리시 모두 휘발된다. 그래서, 진공 상태에서 처리된 테스트 어닐링 처리에서는 용매가 관찰되지 않는다.
제 1 기준 샘플에서는 폴리이미드막에 증착된 막이 벗겨지는 것으로 발견되지 않는다. 제 1 기준 샘플에 대해 얻어진 기체 스펙트럼을 조사해 보면, 약 섭씨 200 도에서의 기체 방전 피크는 관찰되지 않고, 폴리이미드막의 분리에 의해 발생되는 섭씨 400 도에서의 기체 방전만이 관찰된다. 이는 폴리이미드막에 질소 대기에서 어닐링 처리가 행해져 그 밖으로 기체가 방전되면, 폴리이미드막에 증착된 막이 추후 단계에서 벗겨지지 않음을 의미한다.
그러나, 제 1 기준 샘플은 폴리이미드막의 유전 상수가 증가되는 문제점과 동반된다. 폴리이미드막은 어닐링 처리 이전에 3.2의 유전 상수를 갖지만, 어닐링 처리 이후에는 3.5의 증가된 유전 상수를 갖는다. 아르곤 대기와 같은 불활성 기체 대기 또는 진공 상태에서 폴리이미드막에 어닐링 처리가 행해질 때에도 같은 결과가 얻어진다.
상술된 기준 샘플과 반대로, 제 8 예에 따라, 폴리이미드막에 증착된 막은 어닐링 단계에서 벗겨지지 않고, 폴리이미드막의 유전 상수는 증가되지 않는다. 즉, 제 8 예에서 온도-상승 제거 처리에 의해 얻어진 기체 스펙트럼은 도 12에 도시된 기체 스펙트럼과 같다. 약 섭씨 200 도에서의 기체 방전 피크는 관찰되지 않는다.
부가하여, 폴리이미드막의 유전 상수는 어닐링 처리 이전의 3.2로부터 어닐링 처리 이후 3.0 까지 감소된다. 이러한 유전 상수 감소의 결과는 층간 절연막으로 사용되는 폴리이미드막에 대해 매우 바람직하다.
제 8 예에서는 도 1에 도시된 상단막(104)과 같이, 이산화실리콘막이 폴리이미드막에 증착된다. 그러나, 상단막이 구성되는 물질 및 상단막이 만들어지는 방법은 제 8 예에서 설명된 것에 제한되지 않는다. 예를 들면, 상단막은 PCVD에 의해 증착된 질화실리콘막, 스퍼터링에 의해 증착된 알루미늄 박막, 구리 박막, 티탄막, 질화티탄 박막, 탄탈륨막, 질화탄탈륨막, 코발트막, 텅스텐막, 실리콘막, 규화티탄막, 규화텡스텐막, 또는 규화코발트막으로 형성될 수 있다. 폴리이미드막에 증착된 상기 막들 중 하나를 포함하는 다층화 배선 구조는 제 8 예와 같은 이점을 제공한다.
층간 절연막은 폴리이미드 대신에 다른 물질로 구성될 수 있다. 예를 들면, 데카플루오로바이페닐(decafluorobiphenyl) 및 페닐렌디올(phenylenediol)로부터 유래된 불소화 폴리-아릴에테르(fluorinated poly-arylether), 1,3-디비닐 1-1, 1, 3, 3-테트라메틸디실록산(tetramethyldisiloxane)-비스벤조시클로부텐 (bisbenzocyclobutene) (DVS-bisBCB)로부터 만들어진 벤조시클로부텐 benzocyclobutene; BCB),페르플루오로시클로부텐(perfluorocyclobutene; PFCB), 또는 poly-tetrafluoroethylene (PTFE)가 선택될 수 있다.
상술된 제 8 예는 폴리이미드로 구성된 층간 절연막이 제 1 배선층에 증착되고, 폴리이미드와 다른 물질로 구성된 제 1 절연막이 층간 절연막에 증착된 실시예이다. 제 2 배선층이 제 1 절연막에 증착되고, 폴리이미드로 구성된 제 2 층간 절연막이 제 2 배선층에 증착되고, 또한 폴리이미드와 다른 물질로 구성된 제 2 절연막이 제 2 층간 절연막에 증착되는 구조로, 제 8 예에 의해 얻어진 것과 같은 이점이 얻어질 수 있는 것으로 밝혀졌다.
종래 기술에 숙련된 자에게는 제 8 예의 단계를 반복하여 얻어진 3층 이상의 배선 구조가 같은 이점을 제공함이 명백하다.
또한, 폴리이미드로 구성된 층간 절연막이 비어 홀로 형성되고, 상하단 배선층 사이에 전기적인 연결을 이루도록 플러그 전극으로 채워지는 구조에서, 경로가 못 쓰게 되는 것과 같은 결함이 방지될 수 있는 것으로 밝혀진다.
부가하여, 폴리이미드로 구성된 층간 절연막이 오목하게 형성되고 그 오목한 부분에는 구리 배선이 형성되는 구조에서, 층간 절연막에 증착된 막은 층간 절연막을 미리 어닐링 처리하여 층간 절연막을 오목하게 형성함으로서 벗겨지지 않도록 방지될 수 있다.
상술된 실시예 및 예에서는 층간 절연막이 대기압으로 100% - 수소 분위기에서 어닐링 처리된다. 그러나, 층간 절연막이 어닐링 처리되는 대기는 이러한 100% - 수소 분위기에 제한되지 않음을 주목하여야 한다.
예를 들면, 층간 절연막은 감소된 압력으로 100% - 수소 분위기에서 어닐링 처리될 수 있고, 이 경우에는 수소의 부분압력이 1 x 10-3Torr과 같거나 더 크다. 다른 방법으로, 불활성 기체가 대기에 부가될 수 있다. 층간 절연막이 수소 및 불활성 기체 대기에서 어닐링 처리될 때 얻어진 이점은 층간 절연막이 수소 분위기에서 어닐링 처리될 때 얻어진 이점과 같다. 중요한 점은 어닐링 대기는 수소의 부분 압력을 가져야 한다는 점이다.
본 발명은 양호한 실시예 및 예와 연관되어 설명되었지만, 본 발명은 층간 절연막에 한 막을 증착시키기 이전에 수소 분위기에서 층간 절연막을 어닐링 처리함으로서, 층간 절연막에 증착된 막이 이어지는 단계에서 벗겨지는 것을 방지하는 것을 가능하게 한다.
부가하여, 층간 절연막의 유전 상수는 그 막을 수소 분위기에서 어닐링 처리함으로서 감소될 수 있다.

Claims (13)

  1. 탄소족 물질로 구성된 절연막을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    (a) 탄소족 물질로 구성된 절연막(103, 703, 803, 903, 1303, 1503)을 증착시키는 단계;
    (b) 절연막(103, 703, 803, 903, 1303, 1503) 밖으로 휘발성 성분을 제거하는 단계; 및
    (c) 절연막(103, 703, 803, 903, 1303, 1503)에 막(104, 704, 804, 904, 1304, 1504)을 증착시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    단계 (b)는 절연막(103, 703, 803, 903, 1303, 1503)이 증착된 온도와 같거나 더 높은 제 1 온도로 수소 분위기에서 절연막(103, 703, 803, 903, 1303, 1503)을 어닐링(annealing) 처리함으로써 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    절연막(103, 703, 803, 903, 1303, 1503)은 단계 (b)에서 하단 배선층(102, 702, 908, 1302, 1506)위에 증착되고, 단계 (c)에서의 막은 상단 배선층(702, 1302)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    단계 (b)는 절연막(103, 703, 803, 903, 1303, 1503)이 증착되는 온도와 같거나 더 높은 제 1 온도로 수소 분위기에서 절연막(103, 703, 803, 903, 1303, 1503)을 어닐링 처리함으로써 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    절연막(103, 703, 803, 903, 1303, 1503)은 플라즈마-인핸스트 화학 기상 증착법(plasma-enhanced chemical vapor deposition), 열적 화학 기상 증착법(thermal chemical vapor deposition), 및 스핀 코팅법(spin coating) 중 하나의 방법에 의해 증착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    절연막(103, 703, 803, 903, 1303, 1503)은 수소함유 비정질 탄소로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    수소함유 절연막과 다른 막 사이의 경계 부근에서 수소 농도를 국부적으로 줄이는 단계를 부가로 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    절연막 (103, 703, 803, 903, 1303, 1503)은 불소함유 비정질 탄소로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    불소함유 절연막과 다른 막 사이의 경계 부근에서 불소 농도를 국부적으로 줄이는 단계를 부가로 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    절연막(103, 703, 803, 903, 1303, 1503)은 폴리-피-크실렌 (poly-p-xylylene)으로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    절연막 (103, 703, 803, 903, 1303, 1503)은 폴리이미드 (polyimide)로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 2 항 또는 제 4 항에 있어서,
    수소 분위기의 압력은 1 x 10-3Torr 과 같거나 더 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 1 온도는 섭씨 200 도와 같거나 더 높고, 절연막이 분해되는 제 2 온도와 같거나 더 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-1999-0011970A 1998-04-08 1999-04-07 반도체 장치 제조 방법 KR100372625B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP98-95801 1998-04-08
JP09580198A JP3189781B2 (ja) 1998-04-08 1998-04-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR19990082991A true KR19990082991A (ko) 1999-11-25
KR100372625B1 KR100372625B1 (ko) 2003-02-17

Family

ID=14147546

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0011970A KR100372625B1 (ko) 1998-04-08 1999-04-07 반도체 장치 제조 방법

Country Status (6)

Country Link
US (1) US6197704B1 (ko)
EP (1) EP0949663A3 (ko)
JP (1) JP3189781B2 (ko)
KR (1) KR100372625B1 (ko)
CA (1) CA2268769A1 (ko)
TW (1) TW407319B (ko)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
US6524974B1 (en) 1999-03-22 2003-02-25 Lsi Logic Corporation Formation of improved low dielectric constant carbon-containing silicon oxide dielectric material by reaction of carbon-containing silane with oxidizing agent in the presence of one or more reaction retardants
US6423628B1 (en) 1999-10-22 2002-07-23 Lsi Logic Corporation Method of forming integrated circuit structure having low dielectric constant material and having silicon oxynitride caps over closely spaced apart metal lines
US6756674B1 (en) * 1999-10-22 2004-06-29 Lsi Logic Corporation Low dielectric constant silicon oxide-based dielectric layer for integrated circuit structures having improved compatibility with via filler materials, and method of making same
US6391795B1 (en) 1999-10-22 2002-05-21 Lsi Logic Corporation Low k dielectric composite layer for intergrated circuit structure which provides void-free low k dielectric material between metal lines while mitigating via poisoning
US6346490B1 (en) 2000-04-05 2002-02-12 Lsi Logic Corporation Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps
US6365528B1 (en) 2000-06-07 2002-04-02 Lsi Logic Corporation Low temperature process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric-material characterized by improved resistance to oxidation and good gap-filling capabilities
US6346488B1 (en) 2000-06-27 2002-02-12 Lsi Logic Corporation Process to provide enhanced resistance to cracking and to further reduce the dielectric constant of a low dielectric constant dielectric film of an integrated circuit structure by implantation with hydrogen ions
US6492731B1 (en) 2000-06-27 2002-12-10 Lsi Logic Corporation Composite low dielectric constant film for integrated circuit structure
US6350700B1 (en) 2000-06-28 2002-02-26 Lsi Logic Corporation Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure
US6368979B1 (en) 2000-06-28 2002-04-09 Lsi Logic Corporation Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure
US6489242B1 (en) 2000-09-13 2002-12-03 Lsi Logic Corporation Process for planarization of integrated circuit structure which inhibits cracking of low dielectric constant dielectric material adjacent underlying raised structures
US6391768B1 (en) 2000-10-30 2002-05-21 Lsi Logic Corporation Process for CMP removal of excess trench or via filler metal which inhibits formation of concave regions on oxide surface of integrated circuit structure
US6537923B1 (en) 2000-10-31 2003-03-25 Lsi Logic Corporation Process for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6420277B1 (en) 2000-11-01 2002-07-16 Lsi Logic Corporation Process for inhibiting crack formation in low dielectric constant dielectric films of integrated circuit structure
JP4139085B2 (ja) * 2001-02-15 2008-08-27 三星エスディアイ株式会社 有機elデバイスおよびこの製造方法
US6649219B2 (en) 2001-02-23 2003-11-18 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material characterized by improved resistance to oxidation
US6858195B2 (en) 2001-02-23 2005-02-22 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material
US6503840B2 (en) 2001-05-02 2003-01-07 Lsi Logic Corporation Process for forming metal-filled openings in low dielectric constant dielectric material while inhibiting via poisoning
US6559048B1 (en) 2001-05-30 2003-05-06 Lsi Logic Corporation Method of making a sloped sidewall via for integrated circuit structure to suppress via poisoning
US6583026B1 (en) 2001-05-31 2003-06-24 Lsi Logic Corporation Process for forming a low k carbon-doped silicon oxide dielectric material on an integrated circuit structure
US6562700B1 (en) 2001-05-31 2003-05-13 Lsi Logic Corporation Process for removal of resist mask over low k carbon-doped silicon oxide dielectric material of an integrated circuit structure, and removal of residues from via etch and resist mask removal
US6566171B1 (en) 2001-06-12 2003-05-20 Lsi Logic Corporation Fuse construction for integrated circuit structure having low dielectric constant dielectric material
US6930056B1 (en) 2001-06-19 2005-08-16 Lsi Logic Corporation Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for integrated circuit structure
US6559033B1 (en) 2001-06-27 2003-05-06 Lsi Logic Corporation Processing for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6673721B1 (en) 2001-07-02 2004-01-06 Lsi Logic Corporation Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask
US6723653B1 (en) 2001-08-17 2004-04-20 Lsi Logic Corporation Process for reducing defects in copper-filled vias and/or trenches formed in porous low-k dielectric material
US6881664B2 (en) 2001-08-28 2005-04-19 Lsi Logic Corporation Process for planarizing upper surface of damascene wiring structure for integrated circuit structures
US6544891B1 (en) * 2001-09-04 2003-04-08 Taiwan Semiconductor Manufacturing Company Method to eliminate post-CMP copper flake defect
WO2003067636A1 (fr) * 2002-01-22 2003-08-14 Tokyo Electron Limited Dispositif et procede de traitement de surface
US6939808B2 (en) * 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
US6790775B2 (en) * 2002-10-31 2004-09-14 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
JP4369264B2 (ja) * 2003-03-25 2009-11-18 東京エレクトロン株式会社 プラズマ成膜方法
US6992003B2 (en) * 2003-09-11 2006-01-31 Freescale Semiconductor, Inc. Integration of ultra low K dielectric in a semiconductor fabrication process
US6903004B1 (en) 2003-12-16 2005-06-07 Freescale Semiconductor, Inc. Method of making a semiconductor device having a low K dielectric
DE102004002908B4 (de) * 2004-01-20 2008-01-24 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements oder einer mikromechanischen Struktur
US7407893B2 (en) * 2004-03-05 2008-08-05 Applied Materials, Inc. Liquid precursors for the CVD deposition of amorphous carbon films
KR100618878B1 (ko) * 2004-11-26 2006-09-04 삼성전자주식회사 사면체 탄소 화합물로 이루어지는 하드 마스크용 폴리머막및 그 제조 방법과 이를 이용한 미세 패턴 형성 방법
JP4853857B2 (ja) 2005-06-15 2012-01-11 東京エレクトロン株式会社 基板の処理方法,コンピュータ読み取り可能な記録媒体及び基板処理装置
US20070207275A1 (en) * 2006-02-21 2007-09-06 Applied Materials, Inc. Enhancement of remote plasma source clean for dielectric films
US7902073B2 (en) * 2006-12-14 2011-03-08 Lam Research Corporation Glue layer for hydrofluorocarbon etch
JP2009088267A (ja) * 2007-09-28 2009-04-23 Tokyo Electron Ltd 成膜方法、成膜装置、記憶媒体及び半導体装置
JP4893588B2 (ja) * 2007-11-05 2012-03-07 富士通株式会社 半導体装置の層間絶縁膜構造
US8936829B2 (en) 2008-01-30 2015-01-20 Tokyo Electron Limited Method of aftertreatment of amorphous hydrocarbon film and method for manufacturing electronic device by using the aftertreatment method
TW201044462A (en) * 2009-01-22 2010-12-16 Tokyo Electron Ltd A method for manufacturing semiconductor devices
JP5304759B2 (ja) * 2010-09-15 2013-10-02 東京エレクトロン株式会社 成膜方法及び半導体装置
JP2012114234A (ja) * 2010-11-24 2012-06-14 Ulvac Japan Ltd 紫外線照射処理装置及びLow−k膜の紫外線キュア方法
JP2012174845A (ja) * 2011-02-21 2012-09-10 Tokyo Electron Ltd 成膜方法及び半導体装置の製造方法
DE202017107399U1 (de) * 2017-12-05 2017-12-20 Gmeiner Gmbh Streuvorrichtung für Streufahrzeuge

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2017720C (en) * 1990-05-29 1999-01-19 Luc Ouellet Sog with moisture-resistant protective capping layer
JPH0555196A (ja) * 1991-08-26 1993-03-05 Seiko Epson Corp 半導体集積装置
US5470661A (en) * 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US5376586A (en) * 1993-05-19 1994-12-27 Fujitsu Limited Method of curing thin films of organic dielectric material
US5494859A (en) * 1994-02-04 1996-02-27 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
CA2157257C (en) * 1994-09-12 1999-08-10 Kazuhiko Endo Semiconductor device with amorphous carbon layer and method of fabricating the same
JP2845160B2 (ja) 1995-03-23 1999-01-13 日本電気株式会社 半導体装置
US5530293A (en) * 1994-11-28 1996-06-25 International Business Machines Corporation Carbon-free hydrogen silsesquioxane with dielectric constant less than 3.2 annealed in hydrogen for integrated circuits
JPH08195565A (ja) 1995-01-17 1996-07-30 Hitachi Chem Co Ltd 多層配線構造の製造法および半導体装置
JP3789545B2 (ja) * 1995-10-09 2006-06-28 ソニー株式会社 絶縁膜の形成方法
JPH09115898A (ja) * 1995-10-23 1997-05-02 Sony Corp 誘電体膜の成膜方法
JPH09237837A (ja) 1996-02-29 1997-09-09 Hitachi Chem Co Ltd 多層配線構造の製造方法
JPH09275102A (ja) * 1996-04-04 1997-10-21 Sony Corp 絶縁膜の形成方法
JP3445902B2 (ja) * 1996-07-17 2003-09-16 松下電器産業株式会社 半導体装置の製造方法
US5804259A (en) * 1996-11-07 1998-09-08 Applied Materials, Inc. Method and apparatus for depositing a multilayered low dielectric constant film
US6310300B1 (en) * 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
JP3610745B2 (ja) 1996-11-28 2005-01-19 ソニー株式会社 層間絶縁膜の形成方法
US6030904A (en) * 1997-08-21 2000-02-29 International Business Machines Corporation Stabilization of low-k carbon-based dielectrics
JP3199006B2 (ja) 1997-11-18 2001-08-13 日本電気株式会社 層間絶縁膜の形成方法および絶縁膜形成装置
JP4054123B2 (ja) 1997-11-20 2008-02-27 東京エレクトロン株式会社 プラズマ成膜方法
JP3429171B2 (ja) 1997-11-20 2003-07-22 東京エレクトロン株式会社 プラズマ処理方法及び半導体デバイスの製造方法

Also Published As

Publication number Publication date
CA2268769A1 (en) 1999-10-08
EP0949663A2 (en) 1999-10-13
JP3189781B2 (ja) 2001-07-16
KR100372625B1 (ko) 2003-02-17
TW407319B (en) 2000-10-01
US6197704B1 (en) 2001-03-06
EP0949663A3 (en) 2002-11-13
JPH11297686A (ja) 1999-10-29

Similar Documents

Publication Publication Date Title
KR100372625B1 (ko) 반도체 장치 제조 방법
JP4090740B2 (ja) 集積回路の作製方法および集積回路
JP3228183B2 (ja) 絶縁膜ならびにその絶縁膜を有する半導体装置とその製造方法
US5866920A (en) Semiconductor device and manufacturing method of the same
CN1518075B (zh) 有机绝缘膜、其制造方法、使用该有机绝缘膜的半导体器件及其制造方法
JP3926588B2 (ja) 半導体装置の製造方法
US8017522B2 (en) Mechanically robust metal/low-κ interconnects
KR100358545B1 (ko) 반도체 장치 및 그 제조 공정
US7867922B2 (en) Film forming method for dielectric film
US6479380B2 (en) Semiconductor device and manufacturing method thereof
US20060189153A1 (en) Structures with improved interfacial strength of SiCOH dielectrics and method for preparing the same
JPH09246264A (ja) 低誘電率非晶質フッ素化炭素皮膜およびその製法
JP3193335B2 (ja) 半導体装置の製造方法
US7129159B2 (en) Integrated dual damascene RIE process with organic patterning layer
US6972453B2 (en) Method of manufacturing a semiconductor device capable of etching a multi-layer of organic films at a high selectivity
JP3173426B2 (ja) シリカ絶縁膜の製造方法及び半導体装置の製造方法
WO2000025361A1 (en) Semiconductor device and manufacture thereof
JP2005050954A (ja) 半導体装置およびその製造方法
JP2003303880A (ja) 積層層間絶縁膜構造を利用した配線構造およびその製造方法
JPH08236520A (ja) 半導体装置の絶縁層の形成方法
KR940005723B1 (ko) 반도체 장치
JP2000150646A (ja) 半導体装置およびその製造方法
KR20040101008A (ko) 반도체 장치의 제조 방법
JPH11312682A (ja) 含フッ素誘電体を用いた金属配線構造及びその製造方法
KR20040082295A (ko) 반도체 장치 및 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120119

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee