CN114843223A - 包括背面电源轨的半导体器件及制造方法 - Google Patents

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epitaxial
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吴浚宏
钟佳玲
刘书豪
陈亮吟
林舜武
张惠政
杨育佳
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及包括背面电源轨的半导体器件及制造方法。公开了一种形成半导体器件的方法以及由该方法形成的半导体器件，该方法包括对衬底执行离子注入并蚀刻衬底。在一个实施例中，一种方法包括在衬底的第一侧形成晶体管；对衬底的与第一侧相反的第二侧执行离子注入；在执行离子注入之后，蚀刻衬底以去除衬底并形成第一凹部；以及在第一凹部中形成电介质层。

Description

包括背面电源轨的半导体器件及制造方法
技术领域
本公开涉及包括背面电源轨的半导体器件及制造方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成到给定面积中。然而，随着最小特征尺寸的减小，出现了应该解决的其他问题。
发明内容
根据本公开的一方面，提供了一种形成半导体器件的方法，包括：在衬底的第一侧形成晶体管；对所述衬底的与所述第一侧相反的第二侧执行离子注入；在执行所述离子注入之后，蚀刻所述衬底以去除所述衬底并形成第一凹部；以及在所述第一凹部中形成电介质层。
根据本公开的一方面，提供了一种形成半导体器件的方法，包括：形成从衬底延伸的鳍；蚀刻所述鳍以形成第一凹部；在所述第一凹部中形成虚设鳍；在所述第一凹部中在所述虚设鳍之上形成源极/漏极区域；将离子注入到所述衬底中；蚀刻所述衬底以去除所述衬底并形成暴露所述虚设鳍的侧壁的第二凹部；在所述第二凹部中与所述虚设鳍相邻地形成电介质层；以及用接触件结构替换所述虚设鳍。
根据本公开的一方面，提供了一种形成半导体器件的方法，包括：在衬底之上沉积蚀刻停止层；在所述衬底之上沉积多层堆叠，该多层堆叠包括第一半导体材料和第二半导体材料的交替层；形成延伸穿过所述多层堆叠和所述蚀刻停止层的第一凹部；在所述第一凹部中沉积第一外延材料；在所述第一凹部中在所述第一外延材料之上形成外延源极/漏极区域；对所述衬底执行离子注入；蚀刻所述衬底以形成暴露所述第一外延材料的侧壁和所述蚀刻停止层的第二凹部；以及在所述第二凹部中形成电介质结构。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(nano-FET)的示例。
图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B、以及图28C是根据一些实施例的制造纳米结构FET的中间阶段的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
各种实施例提供了一种对衬底执行背面蚀刻工艺的改进方法，以及由该方法形成的半导体器件。该方法包括在蚀刻衬底之前对衬底执行离子注入。离子注入可用于破坏衬底的晶体结构，这提高了衬底的蚀刻速率，减少了衬底的基于衬底中的小平面(小平面效应)的蚀刻速率变化，并提高了衬底相对于周围材料(例如，延伸穿过衬底的硅锗(SiGe)虚设鳍、SiGe蚀刻停止层等)的蚀刻选择性。对衬底执行离子注入使得衬底能够通过蚀刻工艺(例如，湿法蚀刻工艺)被完全去除。随后可以在通过去除衬底而形成的凹部中生长氧化物。通过执行上述离子注入工艺将衬底完全去除，提高了氧化物生长的均匀性，这减少了器件缺陷并提高了器件性能。
以下在包括纳米结构FET的管芯的特定上下文中描述实施例。然而，各种实施例可被应用于替代纳米结构FET或与纳米结构FET结合地包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。
图1以三维视图示出了根据一些实施例的纳米结构FET(例如，纳米线FET、纳米片FET(Nano-FET)等)的示例。纳米结构FET包括在衬底50(例如，半导体衬底)上的鳍66之上的纳米结构55(例如，纳米片、纳米线等)。纳米结构55用作纳米结构FET的沟道区域。纳米结构55可包括p型纳米结构、n型纳米结构、或其组合。隔离区域68被设置在相邻的鳍66之间，这些鳍66可突出高于隔离区域68并从相邻的隔离区域68之间突出。尽管隔离区域68被示出和描述为与衬底50分离，但如本文所使用的，术语“衬底”可指代单独的半导体衬底、或者半导体衬底和隔离区域的组合。此外，尽管鳍66的底部部分被示为与衬底50的单一连续材料，但鳍66的底部部分和/或衬底50可包括单一材料或多种材料。在该上下文中，鳍66是指在相邻的隔离区域68之间延伸的部分。
栅极电介质层104在鳍66的顶表面和侧壁之上并且沿着纳米结构55的顶表面、侧壁和底表面。栅极电极106在栅极电介质层104之上。外延源极/漏极区域97在栅极电介质层104和栅极电极106的相反侧被设置在鳍66上。
图1进一步示出了在后面的图中使用的参考截面。截面A-A’沿着栅极电极106的纵轴，并且在例如与纳米结构FET的外延源极/漏极区域97之间的电流流动方向垂直的方向上。截面B-B’垂直于截面A-A’并且平行于纳米结构FET的鳍66的纵轴，并且在例如纳米结构FET的外延源极/漏极区域97之间的电流流动的方向上。截面C-C’平行于截面A-A’，并延伸穿过纳米结构FET的外延源极/漏极区域97。为了清楚起见，后续附图参考这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米结构FET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑可以在平面器件(例如，平面FET)中或在鳍式场效应晶体管(FinFET)中使用的方面。
图2至图28C是根据一些实施例的制造纳米结构FET的中间阶段的截面图。图2至图5、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、以及图28A示出了图1所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、以及图28B示出了图1所示的参考截面B-B’。图7C、图8C、图9C、图10C、图11C、图11D、图12C、图12E、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、以及图28C示出了图1所示的参考截面C-C’。
在图2中，提供衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或其组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可用于形成n型器件，例如，NMOS晶体管，如n型纳米结构FET。p型区域50P可用于形成p型器件，例如，PMOS晶体管，如p型纳米结构FET。n型区域50N可以与p型区域50P实体分离(如分隔件20所示)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
可以在衬底50之上形成蚀刻停止层56。蚀刻停止层56可以由对衬底50的材料具有高蚀刻选择性的材料形成。因此，可以在不显著去除蚀刻停止层56的情况下去除衬底50。在一些实施例中，蚀刻停止层56可以由硅锗等形成。在蚀刻停止层56由硅锗形成的实施例中，蚀刻停止层56可以具有范围为约10％至约40％的原子锗浓度。蚀刻停止层56可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等之类的工艺外延生长。
进一步在图2中，在蚀刻停止层56之上形成多层堆叠64。多层堆叠64包括第一半导体层51A-D(统称为第一半导体层51)和第二半导体层53A-C(统称为第二半导体层53)的交替层。为了说明目的并且如下面更详细讨论的，第二半导体层53将被去除并且第一半导体层51将被图案化以在n型区域50N和p型区域50P中形成纳米结构FET的沟道区域。在这样的实施例中，n型区域50N和p型区域50P两者中的沟道区域可以具有相同的材料成分(例如，硅或另一种半导体材料)并且可以同时形成。图28A至图28C示出了由例如其中p型区域50P和n型区域50N两者中的沟道区域包括硅的实施例产生的结构。
在一些实施例中，第二半导体层53可以被去除并且第一半导体层51可以被图案化以在n型区域50N中形成纳米结构FET的沟道区域，以及第一半导体层51可以被去除并且第二半导体层53可以被图案化以在p型区域50P中形成纳米结构FET的沟道区域。在一些实施例中，第一半导体层51可以被去除并且第二半导体层53可以被图案化以在n型区域50N中形成纳米结构FET的沟道区域，并且第二半导体层53可以被去除并且第一半导体层51可以被图案化以在p型区域50P中形成纳米结构FET的沟道区域。在一些实施例中，第一半导体层51可以被去除并且第二半导体层53可以被图案化以在n型区域50N和p型区域50P两者中形成纳米结构FET的沟道区域。
出于说明性目的，多层堆叠64被示出为包括四层第一半导体层51和三层第二半导体层53。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层51和第二半导体层53。多层堆叠64的每一层可以使用诸如CVD、ALD、VPE、MBE等之类的工艺来外延生长。在一些实施例中，第一半导体层51可以由诸如硅、碳化硅等之类的第一半导体材料形成，并且第二半导体层53可以由诸如硅锗等之类的第二半导体材料形成。出于说明性目的，多层堆叠64被示为具有由第一半导体材料形成的的最底部第一半导体层51。在一些实施例中，多层堆叠64可形成为具有由第二半导体材料形成的最底部第二半导体层53。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。如此，可以在不显著去除第一半导体材料的第一半导体层51的情况下去除第二半导体材料的第二半导体层53。这允许第一半导体层51被图案化以形成纳米结构FET的沟道区域。类似地，在其中第一半导体层51被去除并且第二半导体层53被图案化以形成沟道区域的实施例中，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51。这允许第二半导体层53被图案化以形成纳米结构FET的沟道区域。
在图3中，在衬底50中形成鳍66，并且在多层堆叠64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠64、蚀刻停止层56和衬底50中蚀刻沟槽来分别在多层堆叠64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，例如，反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64来形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-D(统称为第一纳米结构52)，并从第二半导体层53限定第二纳米结构54A-C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以统称为纳米结构55。
可以通过任何适当的方法对鳍66和纳米结构55进行图案化。例如，可以使用一个或多个光刻工艺对鳍66和纳米结构55进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对鳍66进行图案化。
出于说明性目的，图3将n型区域50N和p型区域50P中的鳍66示为具有基本相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽度可以比p型区域50P中的鳍66的宽度更大或更小。此外，虽然鳍66和纳米结构55中的每一者被示出为始终具有一致的宽度，但在一些实施例中，鳍66和/或纳米结构55可具有渐缩的侧壁。这样，鳍66和/或纳米结构55中的每一者的宽度可以在朝向衬底50的方向上连续增加。在这样的实施例中，竖直堆叠中的每个纳米结构55可以具有不同的宽度并且可以是梯形的。
在图4中，邻近鳍66形成浅沟槽隔离(STI)区域68。可以通过在衬底50、鳍66、蚀刻停止层56和纳米结构55之上以及相邻的鳍66之间沉积绝缘材料来形成STI区域68。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在一些实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构55。尽管绝缘材料被示为单层，但一些实施例可以采用多个层。例如，在一些实施例中，可以沿着衬底50、鳍66、蚀刻停止层56和纳米结构55的表面形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的填充材料。
然后对绝缘材料施加去除工艺以去除纳米结构55之上的过量的绝缘材料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。该平坦化工艺暴露纳米结构55，使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶表面是齐平的。
然后使绝缘材料凹陷以形成STI区域68。绝缘材料被凹陷为使得n型区域50N和p型区域50P中的纳米结构55从相邻的STI区域68之间突出。STI区域68的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。STI区域68的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。STI区域68可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。如图4所示，STI区域68的顶表面可以与蚀刻停止层56的顶表面齐平。然而，在一些实施例中，STI区域68的顶表面可以设置在蚀刻停止层56的顶表面之上或之下。例如，可以使用采用稀释氢氟酸(dHF)酸的氧化物去除。
上面关于图2至图4所描述的工艺仅是可以如何形成鳍66和纳米结构55的一个示例。在一些实施例中，鳍66和/或纳米结构55可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构从电介质层突出以形成鳍66、蚀刻停止层56和/或纳米结构55。外延结构可以包括上述半导体材料的交替层，例如，第一半导体材料和第二半导体材料。在其中外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和/或之后的注入。在一些示例中，原位掺杂和注入掺杂可被一起使用。
此外，仅出于说明性目的，第一半导体层51(以及所得的第一纳米结构52)和第二半导体层53(以及所得的第二纳米结构54)在本文被示出和讨论为在p型区域50P和n型区域50N中包括相同的材料。这样，在一些实施例中，第一半导体层51和第二半导体层53中的一者或两者在p型区域50P和n型区域50N中可以是不同的材料，或者可以以不同的顺序形成。
进一步在图4中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍66和STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域50P。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，则在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以防止n型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度在约1013原子/cm3至约1014原子/cm3的范围内。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在p型区域50P的注入之后或之前，在p型区域50P和n型区域50N中的鳍66、纳米结构55和STI区域68之上形成光致抗蚀剂或其他掩模(未单独示出)。光致抗蚀剂被图案化以暴露n型区域50N。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度在约1013原子/cm3至约1014原子/cm3的范围内。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入。在一些实施例中，原位掺杂和注入掺杂可以被一起使用。
在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅、其组合等。虚设电介质层70可以根据可接受的技术来沉积或热生长。
在虚设电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设栅极层72可被沉积在虚设电介质层70之上，并然后例如通过CMP来平坦化。虚设栅极层72可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由相对于STI区域68的蚀刻具有高蚀刻选择性的其他材料制成。
掩模层74可以被沉积在虚设栅极层72之上。掩模层74可以包括例如氮化硅、氮氧化硅等。在所示实施例中，跨n型区域50N和p型区域50P形成单个虚设栅极层72和单个掩模层74。注意，仅出于说明目的，虚设电介质层70被示为仅覆盖鳍66和纳米结构55。在一些实施例中，虚设电介质层70可被沉积为使得虚设电介质层70覆盖STI区域68。因此，虚设电介质层70可以在虚设栅极层72和STI区域68之间延伸。
图6A至图28C示出了制造实施例器件中的各种附加步骤。图6A至图28C示出了n型区域50N或p型区域50P中任一者的特征。在图6A至图6C中，可以使用可接受的光刻和蚀刻技术来图案化掩模层74(参见图5)以形成掩模78。然后可以将掩模78的图案转移至虚设栅极层72和虚设电介质层70以分别形成虚设栅极76和虚设栅极电介质71。虚设栅极76覆盖纳米结构55的相应沟道区域。掩模78的图案可以用于将每个虚设栅极76与相邻的虚设栅极76实体分开。虚设栅极76可以具有与相应的鳍66的长度方向垂直的长度方向。
在图7A至图7C中，分别在图6A至图6C所示的结构之上形成第一间隔件层80和第二间隔件层82。第一间隔件层80和第二间隔件层82随后将被图案化以充当用于形成自对准源极/漏极区域的间隔件。在图7A至图7C中，第一间隔件层80被形成在STI区域68的顶表面上；纳米结构55和掩模78的顶表面和侧壁上；以及虚设栅极76和虚设栅极电介质71的侧壁上。第二间隔件层82被沉积在第一间隔件层80之上。第一间隔件层80可以使用诸如热氧化之类的技术而由氧化硅、氮化硅、氧氮化硅等形成，或通过CVD、ALD等来沉积。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，例如，氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等来沉积。
在形成第一间隔件层80之后并且形成第二间隔件层82之前，可以执行用于轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于以上在图4中讨论的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模，同时暴露p型区域50P，并且适当类型(例如，p型)的杂质可以注入到p型区域50P中的暴露的鳍66和纳米结构55中。然后，可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模，同时暴露n型区域50N，并且适当类型(例如，n型)的杂质可以注入到n型区域50N中的暴露的鳍66和纳米结构55中。然后，可以去除掩模。n型杂质可以是任何先前讨论的n型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻掺杂源极/漏极区域可以具有约1×1015原子/cm3至约1×1019原子/cm3的范围内的杂质浓度。可使用退火来修复注入损坏并激活所注入的杂质。
在图8A至图8C中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如下文将更详细讨论的，第一间隔件81和第二间隔件83用于自对准随后形成的源极/漏极区域，以及在后续处理期间保护鳍66和/或纳米结构55的侧壁。第一间隔件层80和第二间隔件层82可以使用合适的蚀刻工艺来蚀刻，例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得第一间隔件层80可以在图案化第二间隔件层82时用作蚀刻停止层，并且第二间隔件层82可以在图案化第一间隔件层80时用作掩模。例如，第二间隔件层82可以使用各向异性蚀刻工艺来蚀刻，其中第一间隔件层80用作蚀刻停止层。第二间隔件层82的剩余部分形成第二间隔件83，如图8B所示。此后，在蚀刻第一间隔件层80的暴露部分时第二间隔件83用作掩模，形成第一间隔件81，如图8B和图8C所示。
如图8B所示，第一间隔件81和第二间隔件83被设置在纳米结构55的侧壁上。如图8C所示，在一些实施例中，可以从与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔件层80之上去除第二间隔件层82，并且第一间隔件81被设置在掩模78、虚设栅极76和虚设栅极电介质71的侧壁上。在其他实施例中，第二间隔件层82的一部分可保留在与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔件层80之上。
注意，上述公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前图案化第一间隔件81)、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图9A至图9C中，在纳米结构55、蚀刻停止层56、鳍66和衬底50中形成第一凹部86和第二凹部87。随后将在第一凹部86和第二凹部87中形成外延材料，其可以用作源极/漏极区域和/或虚设区域。第一凹部86可以延伸穿过第一纳米结构52A-52D和第二纳米结构54A-54C而到达蚀刻停止层56。在一些实施例中，STI区域68的顶表面可以与第一凹部86的底表面齐平。在一些实施例中，鳍66可以被蚀刻使得第一凹部86的底表面设置在STI区域68的顶表面下方等。第二凹部87可以延伸穿过第一纳米结构52A-52D、第二纳米结构54A-54C、蚀刻停止层56，并且进入鳍66和衬底50中。第二凹部87的底表面可以设置在第一凹部86的底表面和STI区域68的顶表面下方。
可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺蚀刻纳米结构55、蚀刻停止层56、鳍66和衬底50来形成第一凹部86和第二凹部87。在用于形成第一凹部86和第二凹部87的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽纳米结构55、蚀刻停止层56、鳍66和衬底50的一些部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55的每一层、蚀刻停止层56、鳍66和衬底50。可以使用定时蚀刻工艺来在第一凹部86和第二凹部87达到期望深度之后停止蚀刻。可以通过用于蚀刻第一凹部86的相同工艺、以及在蚀刻第一凹部86之前或之后的附加蚀刻工艺来蚀刻第二凹部87。在一些实施例中，在执行用于第二凹部87的附加蚀刻工艺的同时，可以掩蔽对应于第一凹部86的区域。
在图10A至图10C中，蚀刻由第二半导体材料形成的多层堆叠64的层(例如，第二纳米结构54)的侧壁由第一凹部86和第二凹部87暴露的部分，以在n型区域50N和p型区域50P中形成侧壁凹部88。尽管在图10C中第二纳米结构54与侧壁凹部88相邻的侧壁被示为直的，但这些侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺来蚀刻侧壁，例如，湿法蚀刻等。在其中第一纳米结构52包括例如Si或SiC并且第二纳米结构54包括例如SiGe的实施例中，可以使用利用氟化氢、另一种基于氟的蚀刻剂等的湿法或干法蚀刻工艺来蚀刻n型区域50N和p型区域50P中的第二纳米结构54的侧壁。
在图11A至图11D中，在侧壁凹部88中形成第一内部间隔件90。可以通过在图10A至图10C所示的结构之上沉积内部间隔件层(未单独示出)来形成第一内部间隔件90。第一内部间隔件90用作随后形成的源极/漏极区域和栅极结构之间的隔离特征。如下面将更详细讨论的，将在第一凹部86和第二凹部87中形成源极/漏极区域，而将用相应的栅极结构替换第二纳米结构54。
可以通过诸如CVD、ALD等之类的共形沉积工艺来沉积内部间隔件层。内部间隔件层可包括诸如氮化硅或氮氧化硅之类的材料，但可以采用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管第一内部间隔件90的外侧壁被示为与第一纳米结构52的侧壁齐平，但第一内部间隔件90的外侧壁可以延伸超过第一纳米结构52的侧壁或从第一纳米结构52的侧壁凹进。
此外，尽管在图11C中第一内部间隔件90的外侧壁被示为直的，但第一内部间隔件90的外侧壁可以是凹的或凸的。例如，图11D示出了这样的实施例，其中第二纳米结构54的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90从第一纳米结构52的侧壁凹进。可以通过诸如RIE、NBE等之类的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部间隔件90可以用于防止后续蚀刻工艺(例如，用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域(例如，下面关于图12A至图12E讨论的外延源极/漏极区域97)的损坏。
在图12A至图12E中，在第二凹部87中形成第一外延材料92，并在第一凹部86和第二凹部87中形成第二外延材料94和第三外延材料96。在一些实施例中，第二凹部87中的第一外延材料92和第二外延材料94可以是牺牲材料，其随后被去除以形成背面过孔(例如，下面关于图27A至图27C讨论的背面过孔140)。形成在第一凹部86中的第二外延材料94和第三外延材料96以及形成在第二凹部87中的第三外延材料96可以用于外延源极/漏极区域97。在一些实施例中，外延源极/漏极区域97可以在第一纳米结构52上施加应力，从而提高性能。
如图12C所示，外延源极/漏极区域97形成在第一凹部86和第二凹部87中，使得每个虚设栅极76被设置在外延源极/漏极区域97的相应的相邻对之间。在一些实施例中，第一间隔件81被用于将外延源极/漏极区域97与虚设栅极76分开适当的横向距离，并且第一内部间隔件90被用于将外延源极/漏极区域97与纳米结构55分开适当的横向距离，使得外延源极/漏极区域97不会与所得纳米结构FET的随后形成的栅极短路。
第一外延材料92可以生长为使得第一外延材料92的顶表面与第一凹部86(参见图11A至图11D)的底表面和蚀刻停止层56的顶表面齐平。然而，在一些实施例中，第一外延材料92的顶表面可以设置在蚀刻停止层56的顶表面上方或下方。第一外延材料92可以使用诸如CVD、ALD、VPE、MBE等之类的工艺而外延生长在第二凹部87中。第一外延材料92可以包括任何可接受的材料，例如硅锗等。在第一外延材料92由硅锗形成的实施例中，第一外延材料92可以具有约20％至约40％范围内的原子锗浓度。
第二外延材料94可以使用诸如CVD、ALD、VPE、MBE等之类的工艺而外延生长在第一凹部86中的第一外延材料92之上以及第二凹部87中的蚀刻停止层56之上。第二外延材料94可以包括任何可接受的材料，例如硅锗等。在第二外延材料94由硅锗形成的实施例中，第二外延材料94可以具有约10％至约30％范围内的原子锗浓度。因此，第二外延材料94的锗浓度可以小于第一外延材料92的锗浓度。
第一外延材料92可以由对衬底50、蚀刻停止层56和电介质层(例如，下面关于图25A至图25C讨论的STI区域68、衬里130和第二电介质层132)的材料具有高蚀刻选择性的材料形成。第二外延材料94可以由对第三外延材料96、蚀刻停止层56、纳米结构55和电介质层(例如，STI区域68、第一间隔件81、第一内部间隔件90、衬里130和第二电介质层132)的材料具有高蚀刻选择性的材料形成。这样，可以在不显著去除第三外延材料96和电介质层的情况下，去除并用背面过孔替换第一外延材料92和第二外延材料94。
n型区域50N(例如，NMOS区域)中的第三外延材料96可以通过掩蔽p型区域50P(例如，PMOS区域)来形成。然后，在n型区域50N中的第一凹部86和第二凹部87中外延生长第三外延材料96。第三外延材料96可以包括适用于n型纳米结构FET的任何可接受的材料。例如，如果第一纳米结构52是硅，则第三外延材料96可以包括在第一纳米结构52上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、磷化硅等。第三外延材料96可以具有从纳米结构55的相应上表面凸起的表面并且可以具有小平面。
p型区域50P(例如，PMOS区域)中的第三外延材料96可以通过掩蔽n型区域50N(例如，NMOS区域)来形成。然后，在p型区域50P中的第一凹部86和第二凹部87中外延生长第三外延材料96。第三外延材料96可以包括适用于p型纳米结构FET的任何可接受的材料。例如，如果第一纳米结构52是硅，则第三外延材料96可以包括在第一纳米结构52上施加压缩应变的材料，例如，硅-锗、掺杂硼的硅-锗、锗、锗锡等。第三外延材料96也可以具有从纳米结构55的相应表面凸起的表面并且可以具有小平面。
外延源极/漏极区域97、第一纳米结构52、第二纳米结构54、鳍66和/或衬底50可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1×1019原子/cm3和约1×1021原子/cm3之间。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源极/漏极区域97可以在生长期间被原位掺杂。
作为用于在n型区域50N和p型区域50P中形成第三外延材料96的外延工艺的结果，第三外延材料96的上表面具有小平面，这些小平面横向向外延伸超过纳米结构55的侧壁。在一些实施例中，这些小平面使得同一纳米结构FET的相邻的第三外延材料96合并，如图12D所示。在其他实施例中，相邻的第三外延材料96在外延工艺完成之后保持分开，如图12B所示。在图12B和图12D所示的实施例中，第一间隔件81可以形成为延伸至STI区域68的顶表面，从而阻止外延生长。在一些实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的一些部分，进一步阻止外延生长。在一些实施例中，可以调整用于形成第一间隔件81的间隔件蚀刻，以去除间隔件材料并允许外延生长的区域延伸到STI区域68的表面。
第三外延材料96可以包括一个或多个半导体材料层。例如，第三外延材料96可以包括第一半导体材料层96A、第二半导体材料层96B和第三半导体材料层96C。任意数量的半导体材料层可以用于第三外延材料96。第一半导体材料层96A、第二半导体材料层96B和第三半导体材料层96C中的每一个可以由不同的半导体材料形成并且可以掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层96A的掺杂剂浓度可以小于第二半导体材料层96B并且大于第三半导体材料层96C。在第三外延材料96包括三个半导体材料层的实施例中，可以沉积第一半导体材料层96A，可以在第一半导体材料层96A之上沉积第二半导体材料层96B，并且可以在第二半导体材料层96B之上沉积第三半导体材料层96C。
图12E示出了这样的实施例，其中第二纳米结构54的侧壁为凹的，第一内部间隔件90的外侧壁为凹的，并且第一内部间隔件90从第一纳米结构52的侧壁凹入。如图12E所示，外延源极/漏极区域97可以形成为与第一内部间隔件90接触并且可以延伸超过第一纳米结构52的侧壁。
在图13A至图13C中，分别在图12A至图12C所示的结构之上沉积第一层间电介质(ILD)100。第一ILD 100可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)、或FCVD。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)98被设置在第一ILD 100与外延源极/漏极区域97、掩模78、第一间隔件81、第二间隔件83和STI区域68之间。CESL 98可以包括具有与上覆的第一ILD 100的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图14A至图14C中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 100的顶表面与虚设栅极76或掩模78的顶表面齐平。平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件81的沿着掩模78的侧壁的部分。在平坦化工艺之后，虚设栅极76、第一间隔件81、第一ILD 100和CESL 98的顶表面在工艺变化内是彼此齐平的。因此，虚设栅极76的顶表面通过第一ILD 100暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD 100的顶表面与掩模78、第一间隔件81和CESL 98的顶表面齐平。
在15A至图15C中，在一个或多个蚀刻步骤中去除虚设栅极76和掩模78(如果存在的话)，形成第三凹部102。虚设栅极电介质71在第三凹部102中的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极76和虚设栅极电介质71。例如，该蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该(一种或多种)反应气体以比第一ILD 100、CESL 98或第一间隔件81更快的速率来选择性地蚀刻虚设栅极76。每个第三凹部102暴露和/或上覆于纳米结构55的在随后完成的纳米结构FET中用作沟道区域的部分。纳米结构55的用作沟道区域的部分被设置在外延源极/漏极区域97的相邻对之间。在去除期间，虚设栅极电介质71可以在虚设栅极76被蚀刻时用作蚀刻停止层。然后可以在去除虚设栅极76之后去除虚设栅极电介质71。
在图16A至图16C中，第二纳米结构54被去除，从而扩展第三凹部102。第二纳米结构54可以通过使用对第二纳米结构54的材料具有选择性的蚀刻剂执行诸如湿法蚀刻等之类的各向同性蚀刻工艺来去除，而与第二纳米结构54相比，第一纳米结构52、衬底50、STI区域68、第一ILD100、CESL 98、第一间隔件81和第一内部间隔件90保持相对未被蚀刻。在其中第一纳米结构52包括例如Si或SiC并且第二纳米结构54A-54C包括例如SiGe的实施例中，可以使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等来去除第二纳米结构54。
在图17A至图17C中，形成栅极电介质层104和栅极电极106以用于替换栅极。栅极电介质层104被共形地沉积在第三凹部102中。栅极电介质层104可以形成在第一纳米结构52的顶表面、侧壁和底表面上。栅极电介质层104还可以沉积在第一ILD 100、CESL 98、第一间隔件81和STI区域68的顶表面上。
根据一些实施例，栅极电介质层104包括一个或多个电介质层，例如，氧化物、金属氧化物等、或其组合。例如，在一些实施例中，栅极电介质层104可以包括氧化硅层和位于氧化硅层之上的金属氧化物层。在一些实施例中，栅极电介质层104包括高k电介质材料，并且在这些实施例中，栅极电介质层104可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。栅极电介质层104的结构在n型区域50N和p型区域50P中可以相同或不同。栅极电介质层104的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
栅极电极106被沉积在栅极电介质层104之上，并填充第三凹部102的其余部分。栅极电极106可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多层。例如，尽管在图17A和图17C中示出了单层的栅极电极106，但栅极电极106可以包括任何数量的衬里层、任何数量的功函数调整层、以及填充材料。构成栅极电极106的层的任何组合可以沉积在相邻的第一纳米结构52之间。
栅极电介质层104在n型区域50N和p型区域50P中的形成可以同时发生，使得每个区域中的栅极电介质层104由相同的材料形成，并且栅极电极106的形成可同时发生，使得每个区域中的栅极电极106由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层104可以通过不同的工艺形成，使得栅极电介质层104可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极106可以通过不同的工艺形成，使得栅极电极106可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在填充第三凹部102之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电极106的材料以及栅极电介质层104的多余部分，这些多余部分在第一ILD 100、第一间隔件81和CESL 98的顶表面之上。栅极电极106的材料和栅极电介质层104的剩余部分因此形成所得纳米结构FET的替换栅极结构。栅极电极106和栅极电介质层104可以统称为“栅极结构”。
在图18A至图18C中，栅极结构(包括栅极电介质层104和相应的上面的栅极电极106)被凹陷，使得在每个栅极结构正上方和第一间隔件81的相对部分之间形成凹部。将包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模108填充在凹部中，然后进行平坦化工艺以去除延伸高于第一ILD 100、CESL 98和第一间隔件81的电介质材料的多余部分。随后形成的栅极接触件(例如，下面参考图20A和图20C讨论的栅极接触件118)穿过栅极掩模108而接触经凹陷的栅极电极106的顶表面。
如图18A至图18C进一步所示，第二ILD 110被沉积在第一ILD100、CESL 98之上以及栅极掩模108之上。在一些实施例中，第二ILD110是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 110由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD、PECVD等之类的任何适当的方法来沉积。
在图19A至图19C中，第二ILD 110、第一ILD 100、CESL 98和栅极掩模108被蚀刻以形成第四凹部112，该第四凹部112暴露外延源极/漏极区域97和/或栅极结构的表面。第四凹部112可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)进行蚀刻来形成。在一些实施例中，第四凹部112可以使用第一蚀刻工艺而被蚀刻穿过第二ILD 110和第一ILD100；可以使用第二蚀刻工艺而被蚀刻穿过栅极掩模108；以及可以使用第三蚀刻工艺而被蚀刻穿过CESL 98。可以在第二ILD 110之上形成掩模(例如，光致抗蚀剂)并对其图案化，以从第一蚀刻工艺和第二蚀刻工艺掩蔽第二ILD 110的一些部分。在一些实施例中，蚀刻工艺可能过度蚀刻，因此第四凹部112可延伸到外延源极/漏极区域97和/或栅极结构中。第四凹部112的底表面可以齐平于(例如，处于同一水平，或具有与衬底50的同一距离)或低于(例如，更靠近衬底50)外延源极/漏极区域97和/或栅极结构的顶表面。尽管图19C将第四凹部112示为在同一截面中暴露外延源极/漏极区域97和栅极结构，但在一些实施例中，外延源极/漏极区域97和栅极结构可以在不同的截面中暴露，从而降低使随后形成的接触件短路的风险。
在形成第四凹部112之后，在外延源极/漏极区域97之上形成第一硅化物区域114。在一些实施例中，第一硅化物区域114如下形成：首先沉积能够与下面的外延源极/漏极区域97的半导体材料(例如，硅、硅锗、锗等)进行反应以形成硅化物区域或锗化物区域的金属(未示出)。金属可以包括镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金。金属可以沉积在外延源极/漏极区域97的暴露部分之上，然后可以执行热退火工艺以形成第一硅化物区域114。然后，通过例如蚀刻工艺去除所沉积的金属的未反应部分。尽管第一硅化物区域114被称为硅化物区域，但第一硅化物区域114也可以是锗化物区域、或硅锗化物区域(例如，包括硅和锗的区域)等。在实施例中，第一硅化物区域114包括TiSi，并且具有约2nm至约10nm范围内的厚度。
在图20A至图20C中，在第四凹部112中形成源极/漏极接触件116和栅极接触件118(也称为接触插塞)。源极/漏极接触件116和栅极接触件118可以各自包括一个或多个层，例如，阻挡层、扩散层和填充材料。例如，在一些实施例中，源极/漏极接触件116和栅极接触件118各自包括阻挡层和导电材料。源极/漏极接触件116和栅极接触件118各自电耦合到下面的导电特征(例如，在所示实施例中，栅极电极106、或外延源极/漏极区域97之上的第一硅化物区域114)。栅极接触件118电耦合到栅极电极106，并且源极/漏极接触件116电耦合到外延源极/漏极区域97之上的第一硅化物区域114。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以去除源极/漏极接触件116和栅极接触件118的多余部分，这些多余部分位于第二ILD110的顶表面之上。
外延源极/漏极区域97、第一纳米结构52和栅极结构(包括栅极电介质层104和栅极电极106)可以统称为晶体管结构109。可以在晶体管结构109的正面形成第一互连结构(例如，下面关于图21A至图21C讨论的正面互连结构120)，并且可以在晶体管结构109的背面形成第二互连结构(例如，下面关于图28A至图28C讨论的背面互连结构146)。虽然晶体管结构109被描述为包括纳米结构FET，但其他实施例可以包括具有不同类型的晶体管(例如，平面FET、FinFET、薄膜晶体管(TFT)等)的晶体管结构109。
尽管图20A至图20C示出了源极/漏极接触件116延伸到每个外延源极/漏极区域97，但可以从某些外延源极/漏极区域97省略源极/漏极接触件116。例如，如下文更详细解释的，导电特征(例如，背面过孔或电源轨)可以随后通过一个或多个外延源极/漏极区域97的背面进行附接。对于这些特定的外延源极/漏极区域97，源极/漏极接触件116可以省略，或者可以是未电连接到任何上面的导电线(例如，下面关于图21A至图21C讨论的第一导电特征122)的虚设接触件。
图21A至图28C示出了在晶体管结构109上形成正面互连结构和背面互连结构的中间步骤。正面互连结构和背面互连结构可以各自包括电连接到在衬底50上形成的纳米结构FET的导电特征。在图21A至图28C中，以“A”结尾的图示出沿图1的线A-A’的截面图，以“B”结尾的图示出沿图1的线B-B’的截面图，以及以“C”结尾的图示出沿图1的线C-C’的截面图。在图21A至图28C中描述的工艺步骤可以应用于n型区域50N和p型区域50P两者。如上所述，背面导电特征(例如，背面过孔或电源轨)可以连接到一个或多个外延源极/漏极区域97。因此，可以可选地从外延源极/漏极区域97省略源极/漏极接触件116。
在图21A至图21C中，在第二ILD 110上形成正面互连结构120。正面互连结构120可以称为正面互连结构是因为它形成在晶体管结构109的正面(例如，晶体管结构的与在其上形成晶体管结构109的衬底50相反的一侧)。
正面互连结构120可以包括在一个或多个堆叠的第一电介质层124中形成的一层或多层第一导电特征122。每个堆叠的第一电介质层124可以包括电介质材料，例如，低k电介质材料、超低k(ELK)电介质材料等。第一电介质层124可以使用诸如CVD、ALD、PVD、PECVD等之类的适当工艺来沉积。
第一导电特征122可以包括导电线、以及互连各层导电线的导电过孔。导电过孔可以延伸穿过相应的第一电介质层124以提供各层导电线之间的竖直连接。第一导电特征122可以通过任何可接受的工艺形成，例如，镶嵌工艺、双镶嵌工艺等。
在一些实施例中，第一导电特征122可以使用镶嵌工艺形成，其中利用光刻和蚀刻技术的组合来图案化相应的第一电介质层124，以形成与第一导电特征122的期望图案相对应的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘附层，然后可以用导电材料填充沟槽。阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、其组合等，并且导电材料的合适材料包括铜、银、金、钨、铝、其组合等。在实施例中，可以通过沉积铜或铜合金的种子层并通过电镀填充沟槽来形成第一导电特征122。可以使用CMP工艺等来从相应的第一电介质层124的表面去除多余的导电材料，并使第一电介质层124和第一导电特征122的表面平坦化以用于后续处理。
图21A至图21C示出了正面互连结构120中的第一导电特征122和第一电介质层124的五层。然而，应当理解，正面互连结构120可以包括设置在任意数量的第一电介质层124中的任意数量的第一导电特征122。正面互连结构120可以电连接到栅极接触件118和源极/漏极接触件116以形成功能电路。在一些实施例中，由正面互连结构120形成的功能电路可以包括逻辑电路、存储电路、图像传感器电路等。
在图22A至图22C中，载体衬底180通过第一结合层182A和第二结合层182B(统称为结合层182)结合到正面互连结构120的顶表面。载体衬底180可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。载体衬底180可以在随后的处理步骤期间以及在完成的器件中提供结构支撑。
在各种实施例中，载体衬底180可以使用合适的技术(例如，电介质到电介质结合等)结合到正面互连结构120。电介质到电介质结合可以包括在正面互连结构120上沉积第一结合层182A。在一些实施例中，第一结合层182A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)。第二结合层182B同样可以是氧化物层，其使用例如CVD、ALD、PVD、热氧化等在进行结合之前形成在载体衬底180的表面上。其他合适的材料可以用于第一结合层182A和第二结合层182B。
电介质到电介质结合工艺还可以包括对第一结合层182A和第二结合层182B中的一个或多个施加表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中执行。在等离子体处理之后，表面处理还可以包括可应用于一个或多个结合层182的清洁工艺(例如，利用去离子水的冲洗等)。然后将载体衬底180与正面互连结构120对齐，并且这两者相互压靠以发起载体衬底180到正面互连结构120的预结合。预结合可以在室温(例如，约21℃和约25℃之间)下执行。在预结合之后，可以通过例如将正面互连结构120和载体衬底180加热到约170℃的温度来应用退火工艺。
进一步在图22A至图22C中，在载体衬底180结合到正面互连结构120之后，可以翻转器件使得晶体管结构109的背面朝上。晶体管结构109的背面可以指与晶体管结构109的正面相反的一侧。
在图23A至图23C中，可以对衬底50的背面应用减薄工艺。减薄工艺可以包括平坦化工艺(例如，机械研磨、CMP等)、回蚀工艺、其组合等。减薄工艺可以暴露第一外延材料92的与正面互连结构120相反的表面。此外，在减薄工艺之后，衬底50的一部分可以保留在晶体管结构109之上。如图23A至图23C所示，在减薄工艺之后，衬底50、第一外延材料92、STI区域68和鳍66的背面可以彼此齐平。在减薄工艺之后，衬底50在蚀刻停止层56之上可以具有约30nm到约80nm范围内的厚度。
在图24A至图24C中，对衬底50执行离子注入并且去除衬底50和鳍66的剩余部分以形成第五凹部126。离子注入可以利用选自下列项的一种或多种物质执行：氦(He)、硼(B)、氟化硼(BF2)、碳(C)、氧(O)、氮(N)、氟(F)、氩(Ar)、锗(Ge)、氙(Xe)、硅(Si)、镓(Ga)、砷(As)、磷(P)、二磷(P2)、铟(In)、锑(Sb)等。离子注入的剂量可以在约1×1013原子/cm2至约1×1016原子/cm2的范围内，并且离子注入的倾斜角可以在约0度至约85度的范围内。离子注入可以在约-300℃至约500℃、或约-300℃至约30℃范围内的温度下执行，并且施加能量在约100keV至约60keV的范围内。在所注入的离子物质包括惰性气体(例如，氦、氩或氙)的实施例中，衬底50下方的结构可以没有通过离子注入所注入的离子或物质。然而，在其他实施例中，衬底50下方的结构(例如，STI区域68、第一纳米结构52A、第一外延材料92和第二外延材料94)可以被注入物质并且具有约1×1016原子/cm3至约1×1021原子/cm3范围内的掺杂剂浓度。
在离子注入之后，去除衬底50和鳍66的剩余部分以形成第五凹部126。可以使用合适的蚀刻工艺蚀刻衬底50和鳍66，其可以是各向同性蚀刻工艺，例如，湿法蚀刻。离子注入可以用于破坏衬底50的晶体结构，这改善了衬底50的蚀刻速率，改善了衬底50的材料与蚀刻停止层56和第一外延材料92的材料之间的蚀刻选择性，并减少了衬底50的定向蚀刻。在一些实施例中，可以选择用于离子注入的工艺变量(例如，注入的物质、离子注入剂量、倾斜角、离子注入温度和施加能量)以便控制衬底50的蚀刻选择性和/或衬底50的蚀刻速率。可以在去除衬底50之后去除蚀刻停止层56。可以使用合适的蚀刻工艺去除蚀刻停止层56，其可以是各向同性蚀刻工艺，例如，湿法蚀刻。与STI区域68、第一纳米结构52A、第一外延材料92和第二外延材料94相比，用于去除蚀刻停止层56的蚀刻工艺可以对蚀刻停止层56具有高蚀刻选择性，使得在不去除或损坏STI区域68、第一纳米结构52A、第一外延材料92和第二外延材料94的情况下去除蚀刻停止层56。
在对衬底50执行离子注入之前，使用蚀刻工艺蚀刻衬底50可以比衬底50的Si(100)小平面更慢地蚀刻衬底50的Si(111)小平面(例如，蚀刻工艺可能具有小平面效应)。结果，衬底50的一些部分可以在执行蚀刻工艺之后保留。然而，通过执行离子注入，可以通过蚀刻工艺完全去除衬底50。在蚀刻工艺之后保留的衬底50的剩余部分可能导致随后在第五凹部126中形成的电介质材料的不均匀生长。因此，执行离子注入和随后的蚀刻工艺以去除衬底50和鳍66产生减少的器件缺陷以及提高的器件性能。
在图25A至图25C中，在第五凹部126中形成衬里130和第二电介质层132。衬里130可以沉积在STI区域68、蚀刻停止层56和第一外延材料92的表面之上并与这些表面接触。衬里130可以由与上面关于图13A至图13C描述的CESL 98相同或相似的材料和方式形成。第二电介质层132形成在衬里130之上。第二电介质层132可以由与上面关于图13A至图13C描述的第一ILD 100相同或相似的材料和方式形成。可以执行平坦化工艺(例如，CMP)以去除衬里130和第二电介质层132的多余部分，这些多余部分位于STI区域68和第一外延材料92的顶表面之上。
在图26A至图26C中，去除第一外延材料92和第二外延材料94以形成第六凹部134，并且在第六凹部134中形成第二硅化物区域136。第一外延材料92和第二外延材料94可以通过合适的蚀刻工艺去除，其可以是各向同性蚀刻工艺，例如，湿法蚀刻工艺。蚀刻工艺可以对第一外延材料92和第二外延材料94的材料具有高蚀刻选择性。因此，可以在不显著去除衬里130、第二电介质层132、STI区域68、纳米结构55、第一内部间隔件90或第三外延材料96的材料的情况下去除第一外延材料92和第二外延材料94。第六凹部134可以暴露STI区域68的侧壁、第一间隔件81的侧壁、第三外延材料96的背面表面、蚀刻停止层56的侧壁、衬里130的侧壁、纳米结构55的侧壁和第一内部间隔件90的侧壁。
然后可以在第三外延材料96的背面在第六凹部134中形成第二硅化物区域136。第二硅化物区域136可以类似于上面关于图19A至图19C描述的第一硅化物区域114。例如，第二硅化物区域136可以由与第一硅化物区域114相同的材料并使用相同的工艺形成。
在图27A至图27C中，在第六凹部134中形成阻挡层138和背面过孔140。阻挡层138和背面过孔140可以延伸穿过STI区域68、衬里130、第二电介质层132、蚀刻停止层56和纳米结构55。阻挡层138可以实体接触STI区域68、第一间隔件81、第二硅化物区域136、蚀刻停止层56、衬里130、纳米结构55和第一内部间隔件90。阻挡层138可以通过CVD、ALD、PVD等沉积，并且可以在沉积背面过孔140之前使用各向异性蚀刻工艺等进行蚀刻。背面过孔140可以各自包括除阻挡层138之外或代替阻挡层138的一个或多个层，例如，阻挡层、扩散层和填充材料。背面过孔140通过第二硅化物区域136电耦合到外延源极/漏极区域97。阻挡层138可以包括钛、氮化钛、钽、氮化钽等。背面过孔140可以包括铜、铜合金、银、金、钨、钴、铝、镍、钌等。背面过孔140可以由与以上关于图20A至图20C描述的源极/漏极接触件116相同或相似的材料和方式形成。可以执行平坦化工艺(例如，CMP)以去除阻挡层138和背面过孔140的多余部分，这些多余部分位于STI区域68、衬里130和第二电介质层132的顶表面之上。
在图28A至图28C中，形成第一导电线144和第三电介质层142。第一导电线144和第三电介质层142可以形成在背面过孔140、阻挡层138、衬里130、第二电介质层132和STI区域68之上。第三电介质层142可以由与上面关于图18A至图18C描述的第二ILD 110相同或相似的材料和方式形成。
第一导电线144形成在第三电介质层142中。例如，形成第一导电线144可以包括使用光刻和蚀刻工艺的组合在第三电介质层142中图案化凹部。第三电介质层142中的凹部的图案可以对应于第一导电线144的图案。然后通过在凹部中沉积导电材料来形成第一导电线144。在一些实施例中，第一导电线144包括金属层，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，第一导电线144包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹部之前，可以沉积可选的扩散阻挡层和/或可选的粘附层。用于阻挡层/粘附层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽等。第一导电线144可以使用例如CVD、ALD、PVD、电镀等形成。第一导电线144通过背面过孔140和第二硅化物区域136电耦合到外延源极/漏极区域97。可以执行平坦化工艺(例如，CMP、研磨、回蚀等)以去除形成在第三电介质层142之上的第一导电线144的多余部分。
在一些实施例中，第一导电线144是背面电源轨，其是将外延源极/漏极区域97电连接到参考电压、电源电压等的导电线。通过将电源轨放置在所得半导体管芯的背面而不是半导体管芯的正面，可以实现优势。例如，可以提高纳米结构FET的栅极密度和/或正面互连结构120的互连密度。此外，半导体管芯的背面可以容纳更宽的电源轨，降低了电阻并提高了向纳米结构FET供电的效率。例如，第一导电线144的宽度可以是正面互连结构120的第一级导电线(例如，第一导电特征122)的宽度的至少两倍。
背面互连结构146的其余部分形成在第三电介质层142和第一导电线144之上。背面互连结构146可以称为背面互连结构是因为它形成在晶体管结构109的背面(例如，晶体管结构109的与在其上形成有源器件的晶体管结构109的一侧相反的一侧)。背面互连结构146可以包括第三电介质层142和第一导电线144。
背面互连结构146的其余部分可以包括与上面关于图21A至图21C讨论的正面互连结构120相同或相似的材料并且使用之相同或相似的工艺形成。具体地，背面互连结构146可以包括形成在第四电介质层148中的第二导电特征150的堆叠层。第二导电特征150可以包括布线线(routing lines)(例如，用于去往和来自随后形成的接触焊盘和外部连接器的布线)。第二导电特征150可被进一步图案化以包括一个或多个嵌入式无源器件，例如，电阻器、电容器、电感器等。嵌入式无源器件可以与第一导电线144(例如，电源轨)集成以在纳米结构FET的背面提供电路(例如，电源电路)。
此外，在图28A至图28C中，在背面互连结构146之上形成钝化层152、UBM 154和外部连接器156。钝化层152可以包括聚合物，例如，PBO、聚酰亚胺、BCB等。替代地，钝化层152可以包括非有机电介质材料，例如，氧化硅、氮化硅、碳化硅、氮氧化硅等。钝化层152可以通过例如CVD、PVD、ALD等沉积。
UBM 154形成为穿过钝化层152到达背面互连结构146中的第二导电特征150，并且外部连接器156形成在UBM 154上。UBM 154可以包括通过电镀工艺等形成的一层或多层铜、镍、金等。外部连接器156(例如，焊球)形成在UBM 154上。外部连接器156的形成可以包括将焊球放置在UBM 154的暴露部分上并且回流焊球。在一些实施例中，外部连接器156的形成包括执行电镀步骤以在最顶部的第二导电特征150之上形成焊料区域，并然后回流焊料区域。UBM 154和外部连接器156可以用于提供到其他电子部件(例如，其他器件管芯、重分配结构、印刷电路板(PCB)、母板等)的输入/输出连接。UBM 154和外部连接器156还可以称为背面输入/输出焊盘，其可以向上述纳米结构FET提供信号、电源电压和/或接地连接。
实施例可以实现优点。例如，在蚀刻衬底50以去除衬底50之前对衬底50执行离子注入破坏衬底50的晶体结构。这改善了衬底50的蚀刻速率，提高了衬底50相对于周围材料的蚀刻选择性，并有助于确保衬底50被后续蚀刻完全去除。然后可以使用湿法蚀刻工艺等去除衬底50。完全去除衬底50改善了衬里130和第二电介质层132的沉积，减少了器件缺陷，并提高了器件性能。
根据一个实施例，一种方法包括：在衬底的第一侧形成晶体管；对衬底的与第一侧相反的第二侧执行离子注入；在执行离子注入之后，蚀刻衬底以去除衬底并形成第一凹部；以及在第一凹部中形成电介质层。在一个实施例中，离子注入用于将选自下列项的物质注入到衬底中：氦(He)、硼(B)、氟化硼(BF2)、碳(C)、氧(O)、氮(N)、氟(F)、氩(Ar)、锗(Ge)、氙(Xe)、硅(Si)、镓(Ga)、砷(As)、磷(P)、二磷(P2)、铟(In)和锑(Sb)。在一个实施例中，离子注入是利用约100eV至约60keV范围内的注入能量执行的。在一个实施例中，离子注入是在-300℃至30℃范围内的温度下执行的。在一个实施例中，离子注入是利用1×1013原子/cm2至1×1016原子/cm2范围内的剂量执行的。在一个实施例中，该方法还包括：蚀刻衬底以形成第二凹部；在第二凹部中外延生长第一外延材料；以及在形成电介质层之后，用第一接触件替换第一外延材料。在一个实施例中，该方法还包括在第一外延材料之上形成外延源极/漏极区域，替换第一外延材料包括去除第一外延材料以暴露外延源极/漏极区域。
根据另一实施例，一种方法包括：形成从衬底延伸的鳍；蚀刻鳍以形成第一凹部；在第一凹部中形成虚设鳍；在第一凹部中在虚设鳍之上形成源极/漏极区域；将离子注入到衬底中；蚀刻衬底以去除衬底并形成暴露虚设鳍的侧壁的第二凹部；在第二凹部中与虚设鳍相邻地形成电介质层；以及用接触件结构替换虚设鳍。在一个实施例中，衬底包括硅并且虚设鳍包括硅锗。在一个实施例中，源极/漏极区域包括硅锗，并且源极/漏极区域的锗浓度小于虚设鳍的锗浓度。在一个实施例中，用接触件结构替换虚设鳍包括蚀刻虚设鳍以去除虚设鳍并形成暴露源极/漏极区域的第三凹部，该方法还包括在第三凹部中在源极/漏极区域之上形成硅化物区域。在一个实施例中，将离子注入到衬底中破坏了衬底的晶体结构。在一个实施例中，将离子注入到衬底中提高了衬底的蚀刻速率。在一个实施例中，将离子注入到衬底中提高了衬底相对于虚设鳍的蚀刻选择性。
根据又一实施例，一种方法包括：在衬底之上沉积蚀刻停止层；在衬底之上沉积多层堆叠，该多层堆叠包括第一半导体材料和第二半导体材料的交替层；形成延伸穿过多层堆叠和蚀刻停止层的第一凹部；在第一凹部中沉积第一外延材料；在第一凹部中在第一外延材料之上形成外延源极/漏极区域；对衬底执行离子注入；蚀刻衬底以形成暴露第一外延材料的侧壁和蚀刻停止层的第二凹部；以及在第二凹部中形成电介质结构。在一个实施例中，该方法还包括蚀刻第一外延材料以形成暴露外延源极/漏极区域的第三凹部；以及在第三凹部中形成接触件结构。在一个实施例中，蚀刻停止层和第一外延材料包括硅锗，并且衬底包括硅。在一个实施例中，该方法还包括在执行离子注入之前对衬底执行平坦化工艺，该平坦化工艺暴露第一外延材料。在一个实施例中，该方法还包括蚀刻多层堆叠的包括第一半导体材料的第一层以形成第三凹部；以及在第三凹部中与多层堆叠的包括第二半导体材料的第二层相邻地形成栅极结构。在一个实施例中，形成电介质结构包括在第二凹部中沉积电介质衬里，该电介质衬里包括氮化物；以及在第二凹部中在电介质衬里之上沉积电介质层，该电介质层包括氧化物。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种形成半导体器件的方法，包括：
在衬底的第一侧形成晶体管；
对所述衬底的与所述第一侧相反的第二侧执行离子注入；
在执行所述离子注入之后，蚀刻所述衬底以去除所述衬底并形成第一凹部；以及
在所述第一凹部中形成电介质层。
示例2.根据示例1所述的方法，其中，所述离子注入用于将选自下列项的物质注入到所述衬底中：氦(He)、硼(B)、氟化硼(BF2)、碳(C)、氧(O)、氮(N)、氟(F)、氩(Ar)、锗(Ge)、氙(Xe)、硅(Si)、镓(Ga)、砷(As)、磷(P)、二磷(P2)、铟(In)和锑(Sb)。
示例3.根据示例1所述的方法，其中，所述离子注入是利用约100eV至约60keV范围内的注入能量执行的。
示例4.根据示例1所述的方法，其中，所述离子注入是在-300℃至30℃范围内的温度下执行的。
示例5.根据示例1所述的方法，其中，所述离子注入是利用1×1013原子/cm2至1×1016原子/cm2范围内的剂量执行的。
示例6.根据示例1所述的方法，还包括：
蚀刻所述衬底以形成第二凹部；
在所述第二凹部中外延生长第一外延材料；以及
在形成所述电介质层之后，用第一接触件替换所述第一外延材料。
示例7.根据示例6所述的方法，还包括在所述第一外延材料之上形成外延源极/漏极区域，其中，替换所述第一外延材料包括去除所述第一外延材料以暴露所述外延源极/漏极区域。
示例8.一种形成半导体器件的方法，包括：
形成从衬底延伸的鳍；
蚀刻所述鳍以形成第一凹部；
在所述第一凹部中形成虚设鳍；
在所述第一凹部中在所述虚设鳍之上形成源极/漏极区域；
将离子注入到所述衬底中；
蚀刻所述衬底以去除所述衬底并形成暴露所述虚设鳍的侧壁的第二凹部；
在所述第二凹部中与所述虚设鳍相邻地形成电介质层；以及
用接触件结构替换所述虚设鳍。
示例9.根据示例8所述的方法，其中，所述衬底包括硅并且所述虚设鳍包括硅锗。
示例10.根据示例9所述的方法，其中，所述源极/漏极区域包括硅锗，并且其中，所述源极/漏极区域的锗浓度小于所述虚设鳍的锗浓度。
示例11.根据示例8所述的方法，其中，用所述接触件结构替换所述虚设鳍包括蚀刻所述虚设鳍以去除所述虚设鳍并形成暴露所述源极/漏极区域的第三凹部，其中，所述方法还包括在所述第三凹部中在所述源极/漏极区域之上形成硅化物区域。
示例12.根据示例8所述的方法，其中，将离子注入到所述衬底中破坏了所述衬底的晶体结构。
示例13.根据示例8所述的方法，其中，将离子注入到所述衬底中提高了所述衬底的蚀刻速率。
示例14.根据示例8所述的方法，其中，将离子注入到所述衬底中提高了所述衬底相对于所述虚设鳍的蚀刻选择性。
示例15.一种形成半导体器件的方法，包括：
在衬底之上沉积蚀刻停止层；
在所述衬底之上沉积多层堆叠，该多层堆叠包括第一半导体材料和第二半导体材料的交替层；
形成延伸穿过所述多层堆叠和所述蚀刻停止层的第一凹部；
在所述第一凹部中沉积第一外延材料；
在所述第一凹部中在所述第一外延材料之上形成外延源极/漏极区域；
对所述衬底执行离子注入；
蚀刻所述衬底以形成暴露所述第一外延材料的侧壁和所述蚀刻停止层的第二凹部；以及
在所述第二凹部中形成电介质结构。
示例16.根据示例15所述的方法，还包括：
蚀刻所述第一外延材料以形成暴露所述外延源极/漏极区域的第三凹部；以及
在所述第三凹部中形成接触件结构。
示例17.根据示例15所述的方法，其中，所述蚀刻停止层和所述第一外延材料包括硅锗，并且所述衬底包括硅。
示例18.根据示例15所述的方法，还包括在执行所述离子注入之前对所述衬底执行平坦化工艺，其中，该平坦化工艺暴露所述第一外延材料。
示例19.根据示例15所述的方法，还包括：
蚀刻所述多层堆叠的包括所述第一半导体材料的第一层以形成第三凹部；以及
在所述第三凹部中与所述多层堆叠的包括所述第二半导体材料的第二层相邻地形成栅极结构。
示例20.根据示例15所述的方法，其中，形成所述电介质结构包括：
在所述第二凹部中沉积电介质衬里，该电介质衬里包括氮化物；以及
在所述第二凹部中在所述电介质衬里之上沉积电介质层，该电介质层包括氧化物。

Claims (10)

1.一种形成半导体器件的方法，包括：
在衬底的第一侧形成晶体管；
对所述衬底的与所述第一侧相反的第二侧执行离子注入；
在执行所述离子注入之后，蚀刻所述衬底以去除所述衬底并形成第一凹部；以及
在所述第一凹部中形成电介质层。
2.根据权利要求1所述的方法，其中，所述离子注入用于将选自下列项的物质注入到所述衬底中：氦(He)、硼(B)、氟化硼(BF2)、碳(C)、氧(O)、氮(N)、氟(F)、氩(Ar)、锗(Ge)、氙(Xe)、硅(Si)、镓(Ga)、砷(As)、磷(P)、二磷(P2)、铟(In)和锑(Sb)。
3.根据权利要求1所述的方法，其中，所述离子注入是利用约100eV至约60keV范围内的注入能量执行的。
4.根据权利要求1所述的方法，其中，所述离子注入是在-300℃至30℃范围内的温度下执行的。
5.根据权利要求1所述的方法，其中，所述离子注入是利用1×1013原子/cm2至1×1016原子/cm2范围内的剂量执行的。
6.根据权利要求1所述的方法，还包括：
蚀刻所述衬底以形成第二凹部；
在所述第二凹部中外延生长第一外延材料；以及
在形成所述电介质层之后，用第一接触件替换所述第一外延材料。
7.根据权利要求6所述的方法，还包括在所述第一外延材料之上形成外延源极/漏极区域，其中，替换所述第一外延材料包括去除所述第一外延材料以暴露所述外延源极/漏极区域。
8.一种形成半导体器件的方法，包括：
形成从衬底延伸的鳍；
蚀刻所述鳍以形成第一凹部；
在所述第一凹部中形成虚设鳍；
在所述第一凹部中在所述虚设鳍之上形成源极/漏极区域；
将离子注入到所述衬底中；
蚀刻所述衬底以去除所述衬底并形成暴露所述虚设鳍的侧壁的第二凹部；
在所述第二凹部中与所述虚设鳍相邻地形成电介质层；以及
用接触件结构替换所述虚设鳍。
9.根据权利要求8所述的方法，其中，所述衬底包括硅并且所述虚设鳍包括硅锗。
10.一种形成半导体器件的方法，包括：
在衬底之上沉积蚀刻停止层；
在所述衬底之上沉积多层堆叠，该多层堆叠包括第一半导体材料和第二半导体材料的交替层；
形成延伸穿过所述多层堆叠和所述蚀刻停止层的第一凹部；
在所述第一凹部中沉积第一外延材料；
在所述第一凹部中在所述第一外延材料之上形成外延源极/漏极区域；
对所述衬底执行离子注入；
蚀刻所述衬底以形成暴露所述第一外延材料的侧壁和所述蚀刻停止层的第二凹部；以及
在所述第二凹部中形成电介质结构。
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