JP2022027719A - 半導体デバイス及びその形成方法 - Google Patents

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力蓁 游
li-zhen Yu
煥傑 蘇
Huan-Chieh Su
麟▲いく▼ 黄
Lin-Yu Huang
正吉 莊
Cheng-Chi Chuang
志豪 王
Chih-Hao Wang
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Abstract

【課題】裏側相互接続構造に形成される空気スペーサを備えた半導体デバイス及びその形成方法を提供する。【解決手段】デバイスは、第１トランジスタ構造体１０９と、第１トランジスタ構造体の前側にある前側相互接続構造１２０と、第１トランジスタ構造体の裏側にある裏側相互接続構造１６４と、を含む。裏側相互接続構造は、第１トランジスタ構造の裏側にある第１誘電体層１５４と、第１誘電体層を延伸して貫通し、第１トランジスタ構造の第１ソース／ドレイン領域９２に電気的に結合される裏側貫通孔９２と、裏側貫通孔に電気的に結合される導電線１４３と、導電線に隣接する空気スペーサ１５６と、を含む。導電線は、空気スペーサの第１側境界を画定する。【選択図】図３６Ｂ

Description

本出願の実施例は、半導体デバイス及びその形成方法に関する。
半導体デバイスは様々な電子応用に用いられ、例えばパーソナルコンピュータ、携帯電話、デジタルカメラ及び他の電子装置である。一般的に以下の方式で半導体デバイスを製造する。半導体基板の上方に絶縁層又は誘電体層、導電層及び材料の半導体層を順に堆積し、かつフォトリソグラフィを用いて各材料層をパターン化してその上方に回路アセンブリ及び素子を形成する。
半導体工業は最小部品のサイズを絶えず減少させることにより様々な電子部品（例えば、トランジスタ、ダイオード、抵抗器、コンデンサなど）の集積密度を絶えず向上させ、これはより多くのアセンブリを所定の領域に集積することを可能にする。しかしながら、最小部品のサイズが小さくなるにつれて、解決すべき付加的な問題が出現する。
本願のいくつか実施例は、第１トランジスタ構造と、前記第１トランジスタ構造の前側にある前側相互接続構造と、前記第１トランジスタ構造の裏側にある裏側相互接続構造と、を含み、前記裏側相互接続構造は、前記第１トランジスタ構造の前記裏側にある第１誘電体層と、前記第１誘電体層を延伸して貫通し、前記第１トランジスタ構造の第１ソース／ドレイン領域に電気的に結合される第１貫通孔と、前記第１貫通孔に電気的に結合される第１導電線と、前記第１導電線に隣接する空気スペーサと、を含み、前記第１導電線は、前記空気スペーサの第１側境界を画定する半導体デバイスを提供している。
本願の他のいくつか実施例は、トランジスタ構造と、前記トランジスタ構造の前側にある前側相互接続構造と、前記トランジスタ構造の裏側にある裏側相互接続構造と、を含み、前記裏側相互接続構造は、第１裏側貫通孔を介して前記トランジスタ構造の第１ソース／ドレイン領域に電気的に結合される第１導電線と、前記第１導電線の側面に接触する第１誘電体スペーサと、前記第１誘電体スペーサに隣接するエアギャップと、含み、ここで前記第１誘電体スペーサの側面は、前記エアギャップの第１境界を画定し、かつ前記第１導電線の側面は、前記エアギャップの第２境界を画定する半導体デバイスを提供している。
本願の他のいくつか実施例は、第１基板に第１トランジスタを形成することと、第１エピタキシャル材料を露出させ、ここで前記第１エピタキシャル材料を露出させることは前記第１基板の裏側を薄くすることを含むことと、前記第１エピタキシャル材料を第１裏側貫通孔に置き換え、前記第１裏側貫通孔は前記第１トランジスタの第１ソース／ドレイン領域に電気的に結合されることと、前記第１裏側貫通孔の上方に第１誘電体層を形成することと、前記第１裏側貫通孔の上方の前記第１誘電体層に第１導電線を形成し、前記第１導電線は前記第１裏側貫通孔に電気的に結合されることと、前記第１誘電体層の上方に前記第１導電線に隣接する第１スペーサを形成することと、前記第１誘電体層を除去して前記第１導電線の側壁を露出させる第１溝を形成することと、前記第１溝を密封して空気スペーサを形成することと、を含む半導体デバイスを形成する方法を提供している。
図面と共に読む場合、以下の詳細な説明に基づいて本発明の各態様を最もよく理解することができる。注意すべきことは、業界における標準実践に基づいて、各部材は比率に応じて描画されないことである。実際には、明確に説明するために、各部材の寸法は任意に増加するか又は減少することができる。
いくつかの実施例に係るナノ構造電界効果トランジスタ（ナノＦＥＴ）の一例を三次元的に表したものである。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。 いくつかの実施例におけるナノＦＥＴの製造途中段階の断面図である。
以下の開示内容は多くの異なる実施例又は実例を提供し、提供された主題の異なる部品を実現するために用いられる。以下、本発明の構成要素及び配置の具体例を簡単に説明する。当然のことながら、これらは単に実施例であり、本発明を限定することを意図しない例えば、以下の説明において、第２部材の上方又は上に第１部材を形成することは第１部材と第２部材が直接接触する実施例を含んでもよく、第１部材と第２部材との間に形成された付加部材により第１部材と第２部材が直接接触しない実施例を含んでもよい。また、本発明は複数の実施例において数字及び／又は文字を繰り返して参照することができる。このような重複は簡略化及び明確化の目的であり、かつそれ自体は説明された各実施例及び／又は配置の間の関係を指示しない。
また、説明を容易にするために、本明細書は空間相対用語、例えば「下方」、「下面」、「低い」、「上方」、「上面」等を使用して図に示すような一つの部品又は部品と他の部品又は部品との関係を説明する。各図に描かれた配向に加えて、空間相対用語はさらにデバイスの使用又は操作における異なる配向をカバーすることを目的とする。装置は他の方式で配向することができ（９０度回転するか又は他の方向にある）、ここで使用された空間関連記述子を対応して解釈することができる。
実施例によれば、裏側相互接続構造に形成された空気スペーサを有する半導体デバイス及びその形成方法が提供される。空気スペーサは裏側相互接続構造における導電線に隣接するように形成することができ、該導電線は電源線、電気接地線などに配線される。導電線、隣接する導電線及び導電線の側壁に沿って形成されたスペーサは空気スペーサの側境界を画定することができる。空気スペーサは導電線の間の改善された隔離を提供することができ、これは容量結合を減少させかつ増加したデバイス速度を使用することを可能にする。導電線が形成された第１誘電体層をエッチバックすることにより空気スペーサを形成することができる。第１誘電体層及び導電線の上方に第２誘電体層を堆積する。第２誘電体層を異方性エッチングしてスペーサを形成する。第１誘電体層を除去する。付加誘電体層で導電線及びスペーサに隣接する溝を密封する。
ここで説明するいくつかの実施例はナノＦＥＴを含むダイの背景で説明される。しかしながら、ナノＦＥＴを代替するか又は結合し、各実施例は他のタイプのトランジスタ（例えば、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）、平面トランジスタ等）を含むダイに適用することができる。
図１は三次元ビューでいくつかの実施例に係るナノＦＥＴ（例えば、ナノワイヤＦＥＴ、ナノシートＦＥＴなど）の実施例を示す。ナノＦＥＴは基板５０（例えば、半導体基板）上のフィン６６の上方にナノ構造５５（例えば、ナノシート、ナノワイヤなど）を含み、そのうち、ナノ構造５５はナノＦＥＴのチャネル領域として用いられる。ナノ構造５５は、ｐ型ナノ構造、ｎ型ナノ構造、またはこれらの組み合わせを含むことができる。シャロートレンチ分離（ＳＴＩ）領域６８は隣接するフィン６６の間に配置され、これらは隣接するＳＴＩ領域６８の上方又はその間から突出することができる。ＳＴＩ領域６８は基板５０と分離するように説明／示されるが、本明細書に使用されるように、用語“基板”は単独の半導体基板又は半導体基板とＳＴＩ領域との組み合わせを指すことができる。また、フィン６６の底部は基板５０に連続する単一材料として示されるが、フィン６６及び／又は基板５０の底部は単一材料又は複数の材料を含むことができる。本明細書において、フィン６６は隣接するＳＴＩ領域６８の間に延在する部分を指す。
ゲート誘電体層１００は、フィン６６の上面上であって、ナノ構造体５５の上面、側壁及び下面に沿っている。ゲート電極１０２は、ゲート誘電体層１００上に位置する。ゲート誘電体層１００とゲート電極１０２の反対側のフィン６６上には、エピソース／ドレイン領域９２が配置されている。
なお、図１では、後の図で用いる基準断面を更に示している。断面ＡーＡ’は、ゲート電極１０２の長手方向に沿っており、例えば、ナノＦＥＴのエピソース／ドレイン領域９２間の電流の流れる方向に垂直な方向である。断面Ｂ－Ｂ’は断面Ａ－Ａ’に平行であり、かつ複数のナノＦＥＴのエピソース／ドレイン領域９２を貫通する。断面Ｃ－Ｃ’は断面Ａ－Ａ’に垂直であり、かつナノＦＥＴのフィン６６の縦方向軸線に平行でありかつ例えばナノＦＥＴのエピソース／ドレイン領域９２の間の電流が流れる方向にある。明確にするために、後続の図面はこれらの参照断面を参照する。
ここで説明されたいくつかの実施例はバックゲートプロセスを用いて形成されたナノＦＥＴの背景で説明される。他の実施例において、先ゲートプロセスを使用することができる。かつ、いくつかの実施例は平面ＦＥＴ又はフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）などの平面デバイスに使用される態様を考慮する。
図２－図３７Ｃは、いくつかの実施例に係るナノＦＥＴの製造途中段階の断面図である。図２－図５、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、図２４Ａ、図２５Ａ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、図３３Ａ、図３４Ａ、図３５Ａ、図３６Ａ及び図３７Ａは、図１に示す基準断面ＡーＡ’を示している。図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１２Ｄ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、図２０Ｂ、図２１Ｂ、図２２Ｂ、図２３Ｂ、図２４Ｂ、図２５Ｂ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、図３３Ｂ、図３４Ｂ、図３５Ｂ、図３６Ｂ及び図３７Ｂは、図１に示す基準断面ＢーＢ’を示している。図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１１Ｄ、図１２Ｃ、図１２Ｅ、図１３Ｃ、図１４Ｃ、図１５Ｃ、図１６Ｃ、図１７Ｃ、図１８Ｃ、図１９Ｃ、図２０Ｃ、図２０Ｄ、図２１Ｃ、図２２Ｃ、図２３Ｃ、図２４Ｃ、図２５Ｃ、図２６Ｃ、図２６Ｄ、図２７Ｃ、図２８Ｃ、図２９Ｃ、図３０Ｃ、図３１Ｃ、図３２Ｃ、図３３Ｃ、図３４Ｃ、図３５Ｃ、図３６Ｃ、図３７Ｃは、図１に示す基準断面ＣーＣ’を示す。
図２において、基板５０を提供する。基板５０は半導体基板であってもよく、例えばブロック半導体、絶縁体半導体（ＳＯＩ）基板等であり、それはドーピング（例えば、ｐ型又はｎ型ドーパントを用いる）されてもよく又は非ドーピングされてもよい。基板５０はウェハであってもよく、例えばシリコンウェハである。一般的に、ＳＯＩ基板は絶縁体層に形成された半導体材料層である。絶縁体層は、例えば、埋め込み酸化物（ＢＯＸ）層、酸化シリコン層などであってもよい。絶縁層は、一般的にシリコンやガラス基板である基板上に設けられる。他の基板を使用してもよく、例えば多層又は傾斜基板である。いくつかの実施例において、基板５０の半導体材料は、シリコンと、ゲルマニウムと、炭化ケイ素、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム及び／又はアンチモンを含む化合物半導体と、シリコンゲルマニウム、リンヒ化ガリウム、ヒ化アルミニウムインジウム、ヒ化アルミニウムガリウム、ヒ化ガリウムインジウム、リン化ガリウムインジウム及び／又はリンヒ化ガリウムインジウムを含む合金半導体と、それらの組み合わせと、を含むことができる。
基板５０は、ｎ型領域５０Ｎ及びｐ型領域５０Ｐを有する。ｎ型領域５０Ｎは例えばＮＭＯＳトランジスタ（例えば、ｎ型ナノＦＥＴ）などのｎ型デバイスを形成するために用いられ、かつｐ型領域５０Ｐは例えばＰＭＯＳトランジスタ（例えば、ｐ型ナノＦＥＴ）などのｐ型デバイスを形成するために用いられる。ｎ型領域５０Ｎはｐ型領域５０Ｐと物理的に分離することができ（セパレータ２０に示すとおりである）、かつ説明されたデバイス部品（例えば、他のアクティブデバイス、ドーピング領域、分離構造など）はｎ型領域５０Ｎとｐ型領域５０Ｐとの間に配置されてもよく一つのｎ型領域５０Ｎ及び一つのｐ型領域５０Ｐを示すが、説明されたｎ型領域５０Ｎ及びｐ型領域５０Ｐを提供することができる。
また図２において、多層積層部品６４は基板５０の上方に形成される。積層体６４は、第１半導体層５１Ａ－５１Ｃ（第１半導体層５１と総称する）と第２半導体層５３Ａ－５３Ｃ（第２半導体層５３と総称する）との交互層を含む。説明の目的で以下により詳細に説明するように、第１半導体層５１を除去しかつ第２半導体層５３をパターン化することによりｎ型領域５０Ｎ及びｐ型領域５０ＰにナノＦＥＴのチャネル領域を形成する。しかしながら、いくつかの実施例において、第１半導体層５１を除去しかつ第２半導体層５３をパターン化してｎ型領域５０ＮにナノＦＥＴのチャネル領域を形成することができ、かつ第２半導体層５３を除去しかつ第１半導体層５１をパターン化してｐ型領域５０ＰにナノＦＥＴのチャネル領域を形成することができる。いくつかの実施例において、第２半導体層５３を除去しかつ第１半導体層５１をパターン化してｎ型領域５０ＮにナノＦＥＴのチャネル領域を形成することができ、かつ第１半導体層５１を除去しかつ第２半導体層５３をパターン化してｐ型領域５０ＰにナノＦＥＴのチャネル領域を形成することができる。いくつかの実施例において、第２半導体層５３を除去しかつ第１半導体層５１をパターン化することによりｎ型領域５０Ｎ及びｐ型領域５０Ｐの両方にナノＦＥＴのチャネル領域を形成することができる。
例示的な目的のために、多層積層体６４は第１半導体層５１及び第２半導体層５３のそれぞれを含む三つの層として示される。いくつかの実施例において、多層積層体６４は任意の数の第１半導体層５１及び第２半導体層５３を含むことができる。多層積層体６４の各層は、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、気相成長（ＰＰＥ）、分子線成長（ＭＢＥ）等のプロセスを用いてエピタキシャル成長させることができる。各実施例において、第１半導体層５１はｐ型ナノＦＥＴに適合する第１半導体材料で形成されてもよく、例えばシリコンゲルマニウム等であり、かつ第２半導体層５３はｎ型ナノＦＥＴに適合する第２半導体材料で形成されてもよく、例えばシリコン、シリコン炭素等である。説明の目的のために、多層積層体６４はｐ型ナノＦＥＴに適する最下層半導体層を有するように示される。いくつかの実施例において、多層積層体６４を形成することにより、最下層はｎ型ナノＦＥＴに適する半導体層である。
第１の半導体材料と第２の半導体材料とは、互いに高いエッチング選択性を有する材料であってもよい。このように、第１半導体材料の第１半導体層５１を除去して第２半導体材料の第２半導体層５３を顕著に除去せず、それにより第２半導体層５３をパターン化してナノＦＥＴのチャネル領域を形成することを可能にする。同様に、第２半導体層５３を除去しかつ第１半導体層５１をパターン化してチャネル領域を形成する実施例において、半導体材料の第１半導体層５１を顕著に除去せずに第２半導体材料の第２半導体層５３を除去することができ、それにより第１半導体層５１をパターン化してナノＦＥＴのチャネル領域を形成することを可能にする。
図３に示すとおり、いくつかの実施例によれば、フィン６６は基板５０内に形成され、かつナノ構造５５は多層積層体６４内に形成される。いくつかの実施例において、多層積層部品６４及び基板５０内の溝をエッチングすることによりそれぞれ多層積層部品６４及び基板５０内にナノ構造５５及びフィン６６を形成することができる。エッチングは任意の許容可能なエッチングプロセスであってもよく、例えば反応性イオンエッチング（ＲＩＥ）、中性ビームエッチング（ＮＢＥ）等又はそれらの組み合わせである。エッチングは異方性であってもよい。多層積層体６４をエッチングすることによりナノ構造５５を形成することは第１半導体層５１からさらに第１ナノ構造５２Ａ～５２Ｃ（第１ナノ構造５２と総称する）を限定し、かつ第２半導体層５３から第２ナノ構造５４Ａ～５４Ｃ（第２ナノ構造５４と総称する）を限定することができる。第１ナノ構造体５２及び第２ナノ構造体５４をまとめてナノ構造体５５と呼ぶことができる。
フィン６６及びナノ構造５５は、任意の適切な方法によりパターニングされ得る。例えば、一種以上のフォトリソグラフィプロセス（二重パターン化又は多重パターン化プロセスを含む）を使用してフィン６６及びナノ構造５５をパターン化することができる。一般的に、二重パターン化又は多重パターン化プロセスはフォトリソグラフィと自己整合プロセスを結合し、それにより例えば間隔が単一の直接フォトリソグラフィ法を使用して取得可能な間隔より小さいパターンを作成することを可能にする。例えば、一つの実施例において、基板の上方に犠牲層を形成し、かつフォトリソグラフィプロセスを用いてパターン化を行う。パターニングされた犠牲層の横に、セルフアライメントプロセスを用いてスペーサを形成する。その後に犠牲層を除去し、その後に残りのスペーサを用いてフィン６６をパターン化することができる。
説明の目的のために、図３はｎ型領域５０Ｎ内のフィン６６とｐ型領域５０Ｐ内のフィン６６を実質的に等しい幅を有するように示す。いくつかの実施例において、ｎ型領域５０Ｎ内のフィン６６の幅はｐ型領域５０Ｐ内のフィン６６の幅より大きいか又は小さくてもよい。また、各フィン６６及びナノ構造５５はプロセス全体において一致する幅を有するように示されるが、他の実施例において、フィン６６及び／又はナノ構造５５は円錐形側壁を有することができ、それにより各フィン６６及び／又はナノ構造５５のそれぞれの幅は基板５０に向かう方向に連続的に増大する。このような実施例において、ナノ構造５５はそれぞれ異なる幅を有しかつ台形であってもよい。
図４において、フィン６６に隣接してシャロートレンチアイソレーション（ＳＴＩ）領域６８が形成される。ＳＴＩ領域６８は、基板５０、フィン６６及びナノ構造５５の上方、隣接するフィン６６の間に絶縁材料を堆積することにより形成することができる。絶縁材料は酸化物であってもよく、例えば酸化シリコン、窒化物等又はそれらの組み合わせであり、かつ高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、流動性ＣＶＤ（ＦＣＶＤ）等又はそれらの組み合わせにより形成することができる。その他、任意の工程で形成された絶縁性材料を用いてもよい。示された実施例において、絶縁材料はＦＣＶＤプロセスにより形成された酸化シリコンである。絶縁材料を形成すると、アニールプロセスを実行することができる。実施例において、絶縁材料を形成することにより、過剰な絶縁材料がナノ構造５５を覆う。絶縁材料は単層として示されるが、いくつかの実施例は複数の層を利用することができる。例えば、いくつかの実施例において、まず基板５０￥フィン６６及びナノ構造５５の表面に沿ってパッド（単独に示されない）を形成することができる。その後、パッドの上方に上記充填材料のような充填材料を形成することができる。
次に除去プロセスを絶縁材料に応用してナノ構造５５の上方の過剰な絶縁材料を除去する。いくつかの実施例において、化学機械研磨（ＣＭＰ）のような平坦化プロセス、エッチバックプロセス、それらの組み合わせなどを利用することができる。平坦化プロセスはナノ構造５５を露出させることにより、平坦化プロセスが完了した後、ナノ構造５５の頂面は絶縁材料の頂面と同一平面にある。
その後、絶縁材料を後退させてＳＴＩ領域６８を形成する。絶縁材料を凹ませることにより、ｎ型領域５０Ｎ及びｐ型領域５０Ｐ内のフィン６６の上部は隣接するＳＴＩ領域６８の間から突出する。また、ＳＴＩ領域６８の頂面は図に示すような平坦表面、凸表面、凹面（例えば凹部）又はそれらの組み合わせを有することができる。ＳＴＩ領域６８の上面は、適宜エッチングにより平坦、凸及び／または凹に形成することができる。ＳＴＩ領域６８は許容可能なエッチングプロセスを使用して凹むことができ、例えば絶縁材料の材料に対して選択的なエッチングプロセス（例えば、フィン６６及びナノ構造５５の材料より速い速度で絶縁材料の材料をエッチングする）を有する。例えば、希フッ酸（ｄＨＦ）酸のような酸化物を用いて除去することができる。
なお、図２－図４に関して上述した工程は、フィン６６及びナノ構造５５の形成方法の一例に過ぎない。いくつかの実施例において、マスク及びエピタキシャル成長プロセスを使用してフィン６６及び／又はナノ構造５５を形成することができる。例えば、基板５０の上面の上方に誘電体層を形成することができ、かつ誘電体層エッチング溝を貫通して下面の基板５０を露出させることができる。溝内にエピタキシャル構造をエピタキシャル成長させることができ、かつ誘電体層を凹ませることができ、エピタキシャル構造を誘電体層から突出させてフィン６６及び／又はナノ構造５５を形成する。エピタキシャル構造は上記交互の半導体材料、例えば第１半導体材料及び第２半導体材料を含むことができる。エピタキシャル成長エピタキシャル構造のいくつかの実施例において、エピタキシャル成長の材料は成長中にインサイチュでドープされてもよく、これは前及び／又は後の注入を除去することができ、インサイチュと注入ドープを一緒に使用することができる。
また、説明の目的のみのために、第１半導体層５１（及び得られた第１ナノ構造５２）及び第２半導体層５３（及び得られた第２ナノ構造５４）は本明細書で示されかつｐ型領域５０Ｐ及びｎ型領域５０Ｎに同じ材料を含むと説明される。このように、いくつかの実施例において、第１半導体層５１及び第２半導体層５３のうちの一つ又は二つは異なる材料であってもよく、又は異なる順序でｐ型領域５０Ｐ及びｎ型領域５０Ｎに形成されてもよい。
また図４において、フィン６６、ナノ構造５５及び／又はＳＴＩ領域６８に適切なウェル（単独に示されない）を形成することができる。異なるウェル型を有する実施例において、フォトレジスト又は他のマスク（単独に図示せず）を使用してｎ型領域５０Ｎ及びｐ型領域５０Ｐのための異なる注入ステップを実現することができる。例えば、ｎ型領域５０Ｎ及びｐ型領域５０Ｐ内のフィン６６及びＳＴＩ領域６８の上方にフォトレジストを形成することができる。このフォトレジストをパターニングしてｐ型領域５０Ｐを露出させる。スピンコート技術を用いてフォトレジストを形成することができ、かつ許容可能なフォトリソグラフィ技術を用いてパターン化を行うことができる。フォトレジストがパターン化されると、ｐ型領域５０Ｐにｎ型不純物の注入を行い、かつフォトレジストをマスクとして用いてｎ型不純物がｎ型領域５０Ｎに注入されることを実質的に防止することができる。ｎ型不純物は該領域に注入されたリン、ヒ素、アンチモン等であってもよく、その濃度は約１０１３原子／ｃｍ３～約１０１４原子／ｃｍ３の範囲内にある。注入した後、例えば許容可能なアッシングプロセスによりフォトレジストを除去する。
ｐ型領域５０Ｐを注入した後又は前に、ｐ型領域５０Ｐ及びｎ型領域５０Ｎ内のフィン６６、ナノ構造５５及びＳＴＩ領域６８の上方にフォトレジスト又は他のマスク（単独に図示せず）を形成する。このフォトレジストをパターニングしてｎ型領域５０Ｎを露出させる。スピンコート技術を用いてフォトレジストを形成することができ、かつ許容可能なフォトリソグラフィ技術を用いてパターン化を行うことができる。フォトレジストがパターン化されると、ｎ型領域５０Ｎにｎ型不純物の注入を実行することができ、かつフォトレジストをマスクとして用いてｐ型不純物がｐ型領域５０Ｐに注入されることを実質的に防止することができる。ｐ型不純物は該領域に注入されたホウ素、フッ化ホウ素、インジウム等であってもよく、その濃度は約１０１３原子／ｃｍ３～約１０１４原子／ｃｍ３の範囲内にある。注入した後、例えば許容可能なアッシングプロセスによりフォトレジストを除去することができる。
ｎ型領域５０Ｎ及びｐ型領域５０Ｐを注入した後、アニールを実行して注入ダメージを修復し、かつ注入されたｐ型及び／又はｎ型不純物を活性化することができる。いくつかの実施例において、エピタキシャルフィンの成長材料は成長中にインサイチュでドープされてもよく、これは注入を除去することができ、インサイチュと注入ドープを一緒に使用することができる。
図５において、フィン６６及び／又はナノ構造５５に擬似誘電体層７０を形成する。擬似誘電体層７０は例えば酸化シリコン、窒化シリコン、それらの組み合わせ等であってもよく、かつ許容可能な技術に基づいて堆積するか又は熱成長することができる。ダミー誘電体層７０の上方にダミーゲート層７２が形成され、かつダミーゲート層７２の上方にマスク層７４が形成される。ダミーゲート層７２はダミー誘電体層７０の上方に堆積することができ、次に例えばＣＭＰにより平坦化される。マスク層７４は、ダミーゲート層７２上に成膜することができる。ダミーゲート層７２は導電性又は非導電性材料であってもよく、かつ非晶質シリコン、多結晶シリコン（ｐｏｌｙｓｉｌｉｃｏｎ）、多結晶シリコンゲルマニウム（ｐｏｌｙ－ＳｉＧｅ）、金属窒化物、金属シリサイド、金属酸化物及び金属で構成されたグループから選択することができる。ダミーゲート層７２は、物理的気相成長法（ＰＶＤ法）、ＣＶＤ法、スパッタ法、または、選択された材料を堆積するための他の手法により堆積することができる。ダミーゲート層７２は、分離領域のエッチングからのエッチング選択比が高い他の材料で形成されていてもよい。マスク層７４は、例えば、窒化シリコンまたは酸窒化シリコンなどからなる。この例では、ｎ型領域５０Ｎ及びｐ型領域５０Ｐに単一のダミーゲート層７２及び単一のマスク層７４を形成する。注意すべきことは、説明の目的のみのために、擬似誘電体層７０はフィン６６及びナノ構造５５のみを覆うように示される。いくつかの実施例において、ダミー誘電体層７０を堆積してダミー誘電体層７０がＳＴＩ領域６８を覆うことにより、ダミー誘電体層７０がダミーゲート層７２とＳＴＩ領域６８との間に延在する。
図６Ａ乃至図３７Ｃは、実施例デバイスの製造における各付加工程を示している。図６Ａ－図３７Ｃは、ｎ型領域５０Ｎまたはｐ型領域５０Ｐ内の構成要素を示している。図６Ａ～図６Ｃにおいて、許容可能なフォトリソグラフィ及びエッチング技術を用いてマスク層７４をパターン化して（図５参照）マスク７８を形成することができる。次にマスク７８のパターンをダミーゲート層７２及びダミー誘電体層７０に転写することにより、それぞれダミーゲート７６及びダミーゲート誘電体７１を形成することができる。ダミーゲート７６は、フィン６６のチャネル領域を覆っている。マスク７８のパターンは、ダミーゲート７６と隣接するダミーゲート７６とを物理的に分離するために用いられてもよい。ダミーゲート７６の長手方向は、フィン６６の長手方向と略直交していてもよい。
図７Ａ～図７Ｃにおいて、図６Ａ～図６Ｃに示す構造の上方に第１スペーサ層８０及び第２スペーサ層８２を形成する。続いて、第１スペーサ層８０及び第２スペーサ層８２をパターニングして、セルフアラインのソース／ドレイン領域を形成するためのスペーサとして機能させる。図７Ａ～図７Ｃにおいて、第１スペーサ層８０はＳＴＩ領域６８の上面と、フィン６６、ナノ構造５５及びマスク７８の上面及び側壁と、ダミーゲート７６及びダミーゲート誘電体７１の側壁とに形成される。第２スペーサ層８２は、第１スペーサ層８０上に堆積されている。第１スペーサ層８０は熱酸化などの技術を用いて酸化シリコン、窒化シリコン、酸窒化シリコンなどで形成されてもよく、又はＣＶＤ、ＡＬＤなどで堆積されてもよい。第２スペーサ層８２は第１スペーサ層８０の材料と異なるエッチングレートを有する材料で形成されてもよく、例えば酸化シリコン、窒化シリコン、酸窒化シリコン等であり、かつＣＶＤ、ＡＬＤ等により堆積することができる。
第１スペーサ層８０を形成した後かつ第２スペーサ層８２を形成する前に、低濃度ドープ用のソース／ドレイン（ＬＤＤ）領域（単独に図示せず）の注入を実行することができる。異なるデバイスタイプを有する実施例において、上記図４で説明した注入と同様に、ｎ型領域５０Ｎの上方にフォトレジストなどのマスクを形成することができ、同時にｐ型領域５０Ｐを露出させ、かつｐ型領域５０Ｐにおいて適切なタイプ（例えば、ｐ型）の不純物を露出したフィン６６及びナノ構造５５に注入することができる。その後、マスクを除去してもよいその後、ｎ型領域５０Ｎを露出させると同時にｐ型領域５０Ｐの上方にフォトレジストなどのマスクを形成することができ、かつｎ型領域５０Ｎにおいて適切なタイプ（例えば、ｎ型）の不純物を露出されたフィン６６及びナノ構造５５に注入することができる。その後、マスクを除去してもよいｎ型不純物は前に述べた任意のｎ型不純物であってもよく、かつｐ型不純物は前に述べた任意のｐ型不純物であってもよい。低濃度のソース／ドレイン領域の不純物濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３－１×１０１９ａｔｏｍｓ／ｃｍ３程度とすることができる。アニールは、注入ダメージを修復し、注入された不純物を活性化するために用いる
図８Ａ～図８Ｃにおいて、第１スペーサ層８０及び第２スペーサ層８２をエッチングして第１スペーサ層８１及び第２スペーサ層８３を形成する。以下により詳細に説明するように、第１スペーサ層８１及び第２スペーサ層８３は後続に形成されたソースドレイン領域を自己整合し、かつ後続の処理期間にフィン６６及び／又はナノ構造５５の側壁を保護するために用いられる。等方性エッチングプロセス（例えば、ウェットエッチングプロセス）、異方性エッチングプロセス（例えば、ドライエッチングプロセス）などの適切なエッチングプロセスを用いて第１スペーサ層８０及び第２スペーサ層８２をエッチングすることができる。いくつかの実施例において、第２スペーサ層８２の材料は第１スペーサ層８０の材料と異なるエッチング速度を有することにより、第１スペーサ層８０は第２スペーサ層８２をパターン化する時にエッチング停止層として使用することができ、かつ第２スペーサ層８２は第１スペーサ層８０をパターン化する時にマスクとして使用することができる。例えば、異方性エッチングプロセスを用いて第２スペーサ層８２をエッチングすることができ、ここで、第１スペーサ層８０はエッチング停止層として用いられ、ここで、第２スペーサ層８２の残りの部分は第２スペーサ層８３を形成し、図８Ｂに示すとおりである。その後、第２スペーサ層８３は第１スペーサ層８０の露出部分をエッチングすると同時にマスクとして用いられ、それにより図８Ｂ及び図８Ｃに示すような第１スペーサ層８１を形成する。
図８Ｂに示すように、第１スペーサ層８１及び第２スペーサ層８３はフィン６６及び／又はナノ構造５５の側壁に配置される。図８Ｃに示すように、いくつかの実施例において、マスク７８、ダミーゲート７６及びダミーゲート誘電体７１に隣接する第１スペーサ層８０の上方から第２スペーサ層８２を除去し、かつ第１スペーサ層８１をマスク７８、ダミーゲート７６及びダミーゲート誘電体６０の側壁に配置することができる。他の実施例において、第２スペーサ層８２の一部はマスク７８、ダミーゲート７６及びダミーゲート誘電体７１に隣接して第１スペーサ層８０の上方に残すことができる。
注意すべきことは、以上の開示はスペーサ及びＬＤＤ領域を形成するプロセスを全体的に説明することである。その他の手順や順序が用いられてもよい。例えば、より少ない又は付加的なスペーサを使用することができ、異なるステップ順序（例えば、第２スペーサ層８２を堆積する前に第１スペーサ層８１をパターン化することができる）を使用することができ、付加的なスペーサ等を形成し除去することができる。また、異なる構造及びステップを使用してｎ型及びｐ型デバイスを形成することができる。
図９Ａ～図９Ｃにおいて、いくつかの実施例によれば、フィン６６、ナノ構造５５及び基板５０に第１溝８６及び第２溝８７を形成する。その後に第１溝８６内にエピソース／ドレイン領域を形成し、かつその後に第２溝８７内に第１エピタキシャル材料及びエピソース／ドレイン領域を形成する。第１溝８６及び第２溝８７は第１ナノ構造５２及び第２ナノ構造５４を貫通し、かつ基板５０に延伸することができる。いくつかの実施例において、ＳＴＩ領域５８の頂面は第１溝８６の底面と同一平面にあることができる。いくつかの実施例において、フィン６６をエッチングすることにより、第１溝８６の底面がＳＴＩ領域６８等の頂面の下方に配置される。第２の溝８７の底面は、第１の溝８６の底面及びＳＴＩ領域６８の上面よりも下方に配置されていてもよい。ＲＩＥ、ＮＢＥ等の異方性エッチングプロセスを用いて、フィン６６、ナノ構造５５及び基板５０をエッチングすることにより、第１の溝８６及び第２の溝８７を形成することができる。第１溝８６及び第２溝８７を形成するためのエッチングプロセスの間に、第１スペーサ層８１、第２スペーサ層８３及びマスク７８はフィン６６、ナノ構造５５及び基板５０の部分をマスキングする。単一のエッチングプロセス又は複数のエッチングプロセスを用いてナノ構造５５及び／又はフィン６６の各層をエッチングすることができる。第１溝８６及び第２溝８７が所望の深さに達した後、タイミングエッチングプロセスを使用してエッチングを停止することができる。第２の溝８７は、第１の溝８６をエッチングする工程と同様の工程と、第１の溝８６をエッチングする前または後の追加のエッチング工程とによってエッチングすることができる。いくつかの実施例において、第２溝８７のための付加的なエッチングプロセスを実行すると同時に、第１溝８６に対応する領域をマスクすることができる。
図１０Ａ～図１０Ｃにおいて、第１溝８６及び第２溝８７により露出された第１半導体材料（例えば、第１ナノ構造５２）で形成された多層積層部品６４の層の側壁の一部をエッチングすることにより、側壁溝８８を形成する。図１０Ｃにおいて隣接する側壁溝８８の第１ナノ構造５２の側壁を直線状に示すが、側壁は凹状又は凸状であってもよい。サイドウォールのエッチングには、ウェットエッチング等の等方性エッチング法を用いることができる。第１ナノ構造５２が例えばＳｉＧｅを含みかつ第２ナノ構造５４が例えばＳｉ又はＳｉＣを含む実施例において、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化アンモニウム（ＮＨ４ＯＨ）等のドライエッチングプロセスを用いて第１ナノ構造５２の側壁をエッチングすることができる。
図１１Ａ～図１１Ｄにおいて、第１内側スペーサ９０は側壁溝８８内に形成される。第１の内部スペーサ９０は、図１０（ａ）－図１０（ｃ）に示す構造体上に、別途図示しない内部スペーサ層を成膜することにより形成することができる。第１の内部スペーサ９０は、後に形成されるソース／ドレイン領域とゲート構造との間の分離部材として機能する。以下により詳細に説明するように、第１溝８６及び第２溝８７内にソース／ドレイン領域及びエピタキシャル材料を形成し、第１ナノ構造５２を対応するゲート構造に置き換える。
内側スペーサ層は、ＣＶＤ、ＡＬＤ等のコンフォーマル成膜法により成膜することができる。内部スペーサ層は窒化ケイ素又は酸窒化ケイ素などの材料を含むことができるが、任意の適切な材料を利用することができ、例えばｋ値が約３．５より小さい低誘電率（ｌｏｗ－ｋ）材料である。そして、内側スペーサ層を異方的にエッチングして第１内側スペーサ９０を形成してもよい。第１内部スペーサ９０の外側壁は第２ナノ構造５４の側壁と同一平面にあるように示されるが、第１内部スペーサ９０の外側壁は第２ナノ構造５４の側壁を超えるか又は該側壁から凹むように延伸することができる。
また、図１１Ｃにおいて第１内側スペーサ９０の外側壁は直線であるが、第１内側スペーサ９０の外側壁は凹状又は凸状であってもよい。例として、図１１Ｄは以下の実施例を示し、該実施例において第１ナノ構造５２の側壁が凹み、第１内部スペーサ９０の外側壁が凹み、かつ第１内部スペーサ９０が第２ナノ構造５４の側壁から凹む。また、ＲＩＥ、ＮＢＥ等の異方性エッチング処理により、内部スペーサ層をエッチングしてもよい。第１内部スペーサ９０は後続のエッチングプロセス（例えばゲート構造を形成するためのエッチングプロセス）の後続に形成されたソース／ドレイン領域（例えば、以下に図１２Ａ～図１２Ｅに関して説明されたエピソース／ドレイン領域９２）への損傷を防止するために用いられる。
図１２Ａ～図１２Ｅにおいて、第２溝８７内に第１エピタキシャル材料９１を形成し、かつ第１溝８６及び第２溝８７内にエピソース／ドレイン領域９２を形成する。いくつかの実施例において、第１エピタキシャル材料９１は犠牲材料であってもよく、該犠牲材料を除去して裏面貫通孔（例えば以下に図２６Ａ～図２６Ｄを参照して説明する裏面貫通孔１３０）を形成する。第１エピタキシャル材料９１を成長させることにより、第１エピタキシャル材料９１の上面が第１溝８６の底面と同一平面にある（図１１Ａ～図１１Ｄに示すとおりである）。しかしながら、いくつかの実施例において、第１エピタキシャル材料９１の頂面は第１溝８６の底面の上方又は下方に配置されてもよい。第２の溝８７には、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、気相成長（ＰＰＥ）、分子線成長（ＭＢＥ）等のプロセスを用いて、第１のエピタキシャル材料９１をエピタキシャル成長させることができる。第１エピタキシャル材料９１は任意の許容可能な材料を含むことができ、例えばシリコンゲルマニウムなどである。第１エピタキシャル材料９１はエピソース／ドレイン領域９２、基板５０及び誘電体層（例えば、図２４Ａ～図２４Ｃに関して後述するＳＴＩ領域６８及び第２誘電体層１２５）に対して高いエッチング選択性を有する材料で形成されてもよい。このように、第１エピタキシャル材料９１を除去しかつそれを裏側貫通孔に置き換えることができ、エピソース／ドレイン領域９２及び誘電体層を顕著に除去しない。
次に、第１溝８６内でかつ第２溝８７内の第１エピタキシャル材料９１の上方にエピソース／ドレイン領域９２を形成する。いくつかの実施例において、エピソース／ドレイン領域９２は第２ナノ構造５４に応力を印加することができ、それにより性能を向上させる。図１２Ｃに示すように、第１溝８６及び第２溝８７内にエピソース／ドレイン領域９２を形成することにより、各ダミーゲート７６はエピソース／ドレイン領域９２の対応する隣接する対の間に配置される。いくつかの実施例において、第１スペーサ８１はエピソース／ドレイン領域９２とダミーゲート７６を分離するために用いられ、かつ第１内部スペーサ９０はエピソース／ドレイン領域９２とナノ構造５５を適切な横方向距離に分離するために用いられ、それによりエピソース／ドレイン領域９２は得られたナノＦＥＴの後続に形成されたゲートと短絡しない。
ｎ型領域５０Ｎ（例えば、ＮＭＯＳ領域）におけるエピソース／ドレイン領域９２はｐ型領域５０Ｐ（例えば、ＰＭＯＳ領域）をマスクすることにより形成することができる。次に、ｎ型領域５０Ｎ内の第１溝８６及び第２溝８７内にエピタキシャルソース／ドレイン領域９２をエピタキシャル成長させる。また、エピソース／ドレイン領域９２は、ｎ型ナノＦＥＴに適した任意の材料を含んでいてもよい。例えば、第２ナノ構造５４がシリコンであれば、エピソース／ドレイン領域９２は第２ナノ構造５４に引張歪みを印加する材料を含むことができ、例えばシリコン、炭化ケイ素、リンドープ炭化ケイ素、リン化ケイ素等である。エピソース／ドレイン領域９２はナノ構造５５の対応する上面から突起した表面を有することができ、かつ小さい平面を有することができる。
ｐ型領域５０Ｐ（例えば、ＰＭＯＳ領域）におけるエピソース／ドレイン領域９２はｎ型領域５０Ｎ（例えば、ＮＭＯＳ領域）をマスクすることにより形成することができる。次に、ｐ型領域５０Ｐ内の第１溝８６及び第２溝８７内にエピタキシャルソース／ドレイン領域９２をエピタキシャル成長させる。また、エピソース／ドレイン領域９２には、ｐ型ナノＦＥＴに適した任意の材料を用いることができる。例えば、第１ナノ構造５２がシリコンゲルマニウムであれば、エピソース／ドレイン領域９２は第１ナノ構造５２に圧縮歪みを印加する材料、例えばシリコンゲルマニウム、ホウ素ドープシリコンゲルマニウム、ゲルマニウム、ゲルマニウムスズ等を含むことができる。エピソース／ドレイン領域９２はさらに多層スタック５６の対応する表面から突出した表面を有することができ、かつ小さい平面を有することができる。
先に述べた低濃度のソース／ドレイン領域を形成するためのプロセスと同様に、ソース／ドレイン領域９２、第１ナノ構造５２、第２ナノ構造５４及び／又は基板５０にドーパントを注入してソース／ドレイン領域を形成し、その後にアニールを行うことができる。ソース／ドレイン領域の不純物濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３程度－１×１０２１ａｔｏｍｓ／ｃｍ３程度とすることができる。ソース／ドレイン領域に用いられるｎ型及び／又はｐ型不純物は、上述したいずれの不純物であってもよい。いくつかの実施例において、成長中にエピタキシャルソース／ドレイン領域９２をインサイチュでドープすることができる。
ｎ型領域５０Ｎ及びｐ型領域５０Ｐにエピタキシャルソース／ドレイン領域９２を形成するためのエピタキシャルプロセスのため、エピタキシャルソース／ドレイン領域９２の上面はナノ構造５５の側壁を超えて横方向に外向きに広がる小さな平面を有する。いくつかの実施例において、エピプロセスが完了した後、隣接するエピソース／ドレイン領域９２は分離を保持し、図１２Ｂに示すとおりである。いくつかの実施例において、ファセットにより同一ナノＦＥＴの隣接するエピソース／ドレイン領域９２が合併され、図１２Ｄに示すとおりである。図１２Ｂ及び図１２Ｄに示す実施例において、第１スペーサ層８１はＳＴＩ領域６８の上面に形成することができ、それによりエピタキシャル成長を阻止する。いくつかの他の実施例において、第１スペーサ層８１はナノ構造５５の側壁の部分を覆うことができ、それによりエピタキシャル成長をさらに阻止する。いくつかの他の実施例において、第１スペーサ層８１を形成するためのスペーサのエッチングを調整することにより、スペーサ材料を除去してエピタキシャル成長領域がＳＴＩ領域５８の表面まで延伸することを可能にする。
また、エピタキシャルウエハ／ドレイン領域９２は、一又は複数の半導体材料層を有していてもよい。例えば、エピソース／ドレイン領域９２は第１半導体材料層９２Ａ、第２半導体材料層９２Ｂ及び第３半導体材料層９２Ｃを含むことができる。また、エピソース・ドレイン領域９２には、任意の数の半導体材料層を用いることができる。第１半導体材料層９２Ａ、第２半導体材料層９２Ｂ及び第３半導体材料層９２Ｃは、それぞれ異なる半導体材料で形成され、異なるドーパント濃度でドープされていてもよい。いくつかの実施例において、第１半導体材料層９２Ａは第２半導体材料層９２Ｂより小さくかつ第３半導体材料層９２Ｃより大きいドーパント濃度を有することができる。エピソース／ドレイン領域９２が三つの半導体材料層を含む実施例において、第１半導体材料層９２Ａを堆積することができ、第１半導体材料層９２Ａの上方に第２半導体材料層９２Ｂを堆積することができ、かつ第２半導体材料層９２Ｂの上方に第３半導体材料層９２Ｃを堆積することができる。
図１２Ｅは以下の実施例を示し、該実施例において第１ナノ構造５２の側壁が凹状であり、第１内部スペーサ９０の外側壁が凹状であり、かつ第１内部スペーサ９０が第２ナノ構造５４の側壁から凹状である。図１２Ｅに示すように、エピソース／ドレイン領域９２は第１内部スペーサ９０と接触しかつ第２ナノ構造５４の側壁を延伸して通過するように形成することができる。
図１３Ａ～図１３Ｃにおいて、第１層の間の誘電体（ＩＬＤ）９６は図１２Ａ～図１２Ｃに示す構造の上方に堆積される。第１ＩＬＤ９６は誘電体材料で形成されてもよく、かつＣＶＤ、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）又はＦＣＶＤなどの任意の適切な方法で堆積されてもよい。誘電体材料は、リンシリケートガラス（ＰＳＧ）、ボロンシリケートガラス（ＢＳＧ）、ボロンドープリンシリケートガラス（ＢＰＳＧ）、ノンドープシリケートガラス（ＵＳＧ）などである。その他、任意の工程で形成された絶縁性材料を用いてもよい。いくつかの実施例において、接触エッチング停止層（ＣＥＳＬ）９４は第１ＩＬＤ９６とエピソース／ドレイン領域９２、マスク７８と第１スペーサ層８１との間に配置される。ＣＥＳＬ９４はエッチングレートが上記第１ＩＬＤ９６の材料のエッチングレートと異なる誘電体材料を含むことができ、例えば窒化ケイ素、酸化ケイ素、酸窒化ケイ素等である。
図１４Ａ～図１４Ｃにおいて、ＣＭＰのような平坦化プロセスを実行して第１ＩＬＤ９６の頂面をダミーゲート７６又はマスク７８の頂面と同一平面にすることができる。平坦化プロセスはさらにダミーゲート７６上のマスク７８、及び第１スペーサ層８１のマスク７８に沿った側壁の一部を除去することができる。平坦化プロセスの後、ダミーゲート７６、第１スペーサ層８１及び第１ＩＬＤ９６の頂面はプロセス変化内に同一平面にある。したがって、ダミーゲート７６の上面は第１ＩＬＤ９６により露出される。いくつかの実施例において、マスク７８を保留することができ、この場合に平坦化プロセスは第１ＩＬＤ９６の頂面をマスク７８及び第１スペーサ層８１の頂面と面一にする。
図１５Ａ～図１５Ｃにおいて、一つ又は複数のエッチングステップにおいてダミーゲート７６及びマスク７８（存在すれば）を除去し、それにより第３溝９８を形成する。第３の溝９８内のダミーゲート絶縁膜６０の部分も除去される。いくつかの実施例において、異方性ドライエッチングプロセスによりダミーゲート７６及びダミーゲート誘電体６０を除去する。例えば、エッチングプロセスは反応ガスを使用するドライエッチングプロセスを含むことができ、該反応ガスは第１ＩＬＤ９６又は第１スペーサ層８１より速い速度でダミーゲート７６を選択的にエッチングする。第３溝９８のそれぞれはナノ構造５５の部分を露出及び／又は被覆し、これらの部分はその後に完成したナノＦＥＴにおいてチャネル領域として用いられる。チャネル領域として機能するナノ構造５５の一部は、互いに隣接するソース・ドレイン領域９２の間に配置されている。除去中に、ダミーゲート７６をエッチングする時に、ダミーゲート誘電体６０はエッチングストップ層として使用することができる。そして、ダミーゲート７６を除去した後に、ダミーゲート絶縁膜６０を除去してもよい。
図１６Ａ～図１６Ｃにおいて、第１ナノ構造５２を除去して第３溝９８を延伸する。第１ナノ構造５２の材料に対して選択性を有するエッチャントを用いてウェットエッチングなどの等方性エッチングプロセスを実行することにより第１ナノ構造５２を除去することができ、第２ナノ構造５４、基板５０、ＳＴＩ領域５８は第１ナノ構造５２に比べて相対的にエッチングされないことを保持する。第１ナノ構造５２が例えばＳｉＧｅを含みかつ第２ナノ構造５４Ａ～５４Ｃが例えばＳｉ又はＳｉＣを含む実施例において、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化アンモニウム（ＮＨ４ＯＨ）を用いて第１ナノ構造５２を除去することができる。
図１７Ａ～図１７Ｃにおいて、ゲート誘電体層１００及びゲート電極１０２を形成してゲートを取り替えるために用いられる。ゲート誘電体層１００は、第３の溝９８内にコンフォーマルに堆積される。ゲート誘電体層１００は基板５０の上面及び側壁と第２ナノ構造５４の上面、側壁及び底面に形成することができる。ゲート誘電体層１００は、第１のＩＬＤ９６、ＣＥＳＬ９４、第１のスペーサ層８１及びＳＴＩ領域６８の上面、並びに、第１のスペーサ層８１及び第１の内部スペーサ９０の側壁にも堆積され得る。
いくつかの実施例によれば、ゲート誘電体層１００は一つ又は複数の誘電体層を含み、例えば酸化物、金属酸化物等又はそれらの組み合わせである。例えば、いくつかの実施例において、ゲート誘電体は酸化シリコン層及び酸化シリコン層の上方の金属酸化物層を含むことができる。いくつかの実施例において、ゲート誘電体層１００は高ｋ誘電体材料を含み、かつこれらの実施例において、ゲート誘電体層１００は約７．０より大きいｋ値を有することができ、かつハフニウム、アルミニウム、ジルコニウム、ランタン、マンガン、バリウム、チタン、鉛及びそれらの組み合わせの金属酸化物又はケイ酸塩を含むことができる。ゲート誘電体層１００の構造は、ｎ型領域５０Ｎとｐ型領域５０Ｐとで同一であっても異なっていてもよい。ゲート誘電体層１００の形成方法としては、分子線蒸着（ＭＢＤ）、ＡＬＤ、ＰＥＣＶＤ等が挙げられる。
ゲート電極１０２はそれぞれゲート誘電体層１００の上方に堆積され、かつ第３溝９８の残りの部分を充填する。ゲート電極１０２は金属を含有する材料を含むことができ、例えば窒化チタン、酸化チタン、窒化タンタル、炭化タンタル、コバルト、ルテニウム、アルミニウム、タングステン、それらの組み合わせ又はそれらの多層である。例えば、図１７Ａ及び図１７Ｃに単層ゲート電極１０２を示すが、ゲート電極１０２は任意の数のパッド層、説明された仕事関数調整層及び充填材料を含むことができる。ゲート電極１０２を構成する層の任意の組み合わせは隣接する第２ナノ構造５４の間及び第２ナノ構造５４Ａと基板５０との間のｎ型領域５０Ｎ内にあり、かつ隣接する第１ナノ構造５２の間のｐ型領域５０Ｐ内に堆積することができる。
ｎ型領域５０Ｎ及びｐ型領域５０Ｐ内のゲート誘電体層１００の形成を同時に行うことができ、それにより各領域内のゲート誘電体層１００が同じ材料で形成され、かつゲート電極１０２の形成を同時に行うことができ、それにより各領域内のゲート電極１０２が同じ材料で形成される。いくつかの実施例において、各領域におけるゲート誘電体層１００は異なるプロセスにより形成されてもよく、それによりゲート誘電体層１００は異なる材料及び／又は異なる数量を有する層であってもよく、及び／又は各領域におけるゲート電極１０２は異なるプロセスにより形成されてもよく、それによりゲート電極１０２は異なる材料及び／又は異なる数量を有する層であってもよい。異なるプロセスを使用する場合、様々なマスクステップを使用して適切な領域をマスクしかつ露出させることができる。
第３溝９８を充填した後、ＣＭＰなどの平坦化プロセスを実行してゲート誘電体層１００の過剰部分及びゲート電極１０２の材料を除去することができ、これらの過剰部分は第１ＩＬＤ９６の頂面の上方にある。これにより、ゲート電極１０２及びゲート誘電体層１００の材料の残部が、ナノＦＥＴの置換ゲート構造を形成する。ゲート電極１０２及びゲート誘電体層１００を総称して「ゲート構造」と呼ぶ場合がある。
図１８Ａ～図１８Ｃにおいて、ゲート構造（ゲート誘電体層１００及び対応する上のゲート電極１０２を含む）が凹んで、溝がゲート構造の上方と第１スペーサ層８１の対向部分との間に直接形成される。一層又は複数層の誘電体材料（例えば窒化ケイ素、酸窒化ケイ素等）を含むゲートマスク１０４を溝に充填し、次に平坦化プロセスを行って誘電体材料の第１ＩＬＤ９６の上方に延在する過剰部分を除去する。後に形成されるゲートコンタクト（例えば、図２０Ａ－図２０Ｃを参照して後述するゲートコンタクト１１４）は、ゲートマスク１０４を貫通して、凹んだゲート電極１０２の上面に接触する。
図１８Ａ～図１８Ｃにさらに示すように、第２ＩＬＤ１０６は第１ＩＬＤ９６の上方及びゲートマスク１０４の上方に堆積される。いくつかの実施例において、第２ＩＬＤ１０６はＦＣＶＤにより形成された流動性膜である。いくつかの実施例において、第２ＩＬＤ１０６はＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧなどの誘電体材料で形成され、かつＣＶＤ、ＰＥＣＶＤなどの任意の適切な方法で堆積することができる。
図１９Ａ～図１９Ｃにおいて、第２ＩＬＤ１０６、第１ＩＬＤ９６、ＣＥＳＬ９４及びゲートマスク１０４をエッチングして第４溝１０８を形成し、該第４溝はエピソース／ドレイン領域９２及び／又はゲート構造を露出する。第４の溝１０８は、ＲＩＥ、ＮＢＥ等の異方性エッチングプロセスを用いてエッチングすることにより形成することができる。いくつかの実施例において、第１エッチングプロセスを使用して第２ＩＬＤ１０６及び第１ＩＬＤ９６を貫通して第４溝１０８をエッチングすることができる。しかしながら、第２エッチングプロセスを使用してゲートマスク１０４を貫通して該第４溝をエッチングすることができる。かつその後に第３エッチングプロセスを使用してＣＥＳＬ９４を貫通して該第４溝をエッチングすることができる。第２ＩＬＤ１０６の上方にフォトレジストのようなマスクを形成しかつ該マスクをパターン化することにより、第１エッチングプロセス及び第２エッチングプロセスから第２ＩＬＤ１０６の部分をマスキングすることができる。いくつかの実施例において、エッチングプロセスはオーバーエッチングする可能性があり、したがって、第４溝１０８はエピソース／ドレイン領域９２及び／又はゲート構造内に延伸し、かつ第４溝１０８の底部はエピソース／ドレイン領域９２及び／又はゲート構造と面一（例えば、基板５０と同じレベルにあるか又はそれから同じ距離を有する）又はそれより低い（例えば、基板５０により近い）。図１９Ｃは第４溝１０８が同じ断面でエピソース／ドレイン領域９２及びゲート構造を露出することを示すが、各実施例において、エピソース／ドレイン領域９２及びゲート構造は異なる断面で露出することができ、それにより後続に形成されたコンタクトを短絡させるリスクを低減する。
第４の溝１０８を形成した後に、エピソース／ドレイン領域９２の上方に第１のシリサイド領域１１０を形成する。いくつかの実施例において、まず下のエピソース／ドレイン領域９２の半導体材料（例えば、シリコン、シリコンゲルマニウム、ゲルマニウム）と反応可能な金属（単独に図示せず）を堆積することによりエピソース／ドレイン領域９２の露出部分の上方にシリサイド又はゲルマニウム化物領域１１０（例えばニッケル、コバルト、チタン、タンタル、白金、タングステン、他の貴金属、他の高融点金属、希土類金属又はその合金）を形成し、次に熱アニールプロセスを実行することにより第１シリサイド領域１１０を形成する。その後、堆積した金属の未反応部分を、例えばエッチングにより除去する。第１シリサイド領域１１０をシリサイド領域と呼ぶが、第１シリサイド領域１１０はゲルマニウム化合物領域又はシリコンゲルマニウム化合物領域（例えば、シリサイド及びゲルマニウム化合物を含む領域）であってもよい。実施例において、第１シリサイド領域１１０はＴｉＳｉを含みかつ約２ｎｍ及び約１０ｎｍの範囲の厚さを有する。
図２０Ａ～図２０Ｃにおいて、ソース／ドレインコンタクト１１２及びゲートコンタクト１１４（コンタクトプラグとも呼ばれる）は第４溝１０８内に形成される。ソース／ドレインコンタクト１１２及びゲートコンタクト１１４はそれぞれ一つの層又は複数の層を含むことができ、例えばバリア層、拡散層及び充填材料である。例えば、いくつかの実施例において、ソース／ドレインコンタクト１１２及びゲートコンタクト１１４はそれぞれバリア層及び導電性材料を含み、かつそれぞれ以下の導電性部材（例えば、ゲート電極１０２及び／又は第１電極シリサイド領域１１０）に電気的に結合される。ゲートコンタクト１１４はゲート電極１０２に電気的に結合され、かつソース／ドレインコンタクト１１２は第１シリサイド領域１１０に電気的に結合される。バリア層は、チタン、窒化チタン、タンタル、窒化タンタルなどを含むことができる。導電材は、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等であってもよい。ＣＭＰ等の平坦化処理を行うことにより、第２のＩＬＤ１０６の表面から過剰な材料を除去することができる。また、エピソース／ドレイン領域９２、第２ナノ構造５４及びゲート構造（ゲート誘電体層１００及びゲート電極１０２を含む）を、トランジスタ構造１０９と総称する場合がある。トランジスタ構造１０９の前側上方に第１相互接続構造（例えば図２１Ａ～図２１Ｃに関して後述する前側相互接続構造１２０）を形成することができ、かつトランジスタ構造１０９の背面側上方に第２相互接続構造（例えば図３６Ａ～図３６Ｃに関して後述する裏側相互接続構造１６４）を形成することができる。トランジスタ構造１０９はナノＦＥＴを含むと説明したが、他の実施例は異なるタイプのトランジスタを含むトランジスタ構造１０９（例えば、平面ＦＥＴ、ＦｉｎＦＥＴ、薄膜トランジスタ（ＴＦＴ）等）を含むことができる。
図２０Ａ～図２０Ｃはエピソース／ドレイン領域９２内のそれぞれに延伸するソース／ドレインコンタクト１１２を示すが、エピソース／ドレイン領域９２内のあるエピソース／ドレイン領域からソース／ドレインコンタクト１１２を省略することができる。例えば、以下により詳細に説明するように、次に一つ又は複数のエピソース／ドレイン領域９２の裏側により導電性部材（例えば、裏側貫通孔又は電源レール）を付着することができる。これらの特定のエピソース／ドレイン領域９２に対して、ソース／ドレインコンタクト１１２は省略されてもよいか又は任意の上の導電線（例えば以下に図２１Ａ～図２１Ｃを参照して説明された第１導電部材１２２）に電気的に接続されなくてもよい。
図２０Ｄはいくつかの実施例に係る装置の図１の断面Ｃ－Ｃ’に沿う断面図を示す。図２０Ｄの実施例は図２０Ａ～図２０Ｃに関して説明した実施例と類似することができ、ここで同じ参照数字は同じプロセスを使用して形成された同じ素子を示す。しかしながら、図２０Ｄにおいて、ソース／ドレインコンタクト１１２は複合構造を有することができ、かつそれぞれ第１ＩＬＤ９６における第１コンタクト１１２Ａ及び第２ＩＬＤ１０６における第２コンタクト１１２Ｂを含むことができる。いくつかの実施例において、第２ＩＬＤ１０６を堆積する前に第１ＩＬＤ９６に第１接触部材１１２Ａを形成することができる。第１コンタクト１１２Ａは、第１ＩＬＤ９６の上面から凹んでいてもよい。第１接触部材１１２Ａが凹んだ後、絶縁マスク１１７を堆積して第１接触部材１１２Ａを覆うことができる。第１コンタクト１１２Ａはタングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、それらの組み合わせ等を含むことができ、かつ約１ｎｍ～約５０ｎｍの範囲の厚さ（例えば、対向する側壁の間に測定される）を有することができる。絶縁マスク１１７は、酸化シリコン（ＳｉＯ）、ハフニウムシリサイド（ＨｆＳｉ）、シリコンオキシカーバイド（ＳｉＯＣ）、酸化アルミニウム（ＡｌＯ）、ジルコニウムシリサイド（ＺｒＳｉ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ）、酸化チタン（ＴｉＯ）、酸化ジルコニウムアルミニウム（ＺｒＡｌＯ）、酸化亜鉛（ＺｎＯ）、酸化タンタル（ＴａＯ）、酸化ランタン（ＬａＯ）、酸化イットリウム（ＹＯ）、炭窒化タンタル（ＴａＣＮ）、窒化シリコン（ＳｉＮ）、炭酸窒化シリコン（ＳｉＯＣＮ）、シリコン（Ｓｉ）、窒化ジルコニウム（ＺｒＮ）、炭窒化シリコン（ＳｉＣＮ）またはこれらの組み合わせなどを含むことができる。いくつかの実施例において、絶縁マスク１１７の材料はゲートマスク１０４の材料と異なってもよく、それにより絶縁マスク１１７とゲートマスク１０４を互いに選択的にエッチングすることができる。このような方式で、第２接触部材１１２Ｂとゲート接触部材１１４は互いに独立して形成することができる。
次に、第２ＩＬＤ１０６は絶縁マスク１１７及び第１接触部材１１２Ａの上方に堆積され、上述したとおりである。第２ＩＬＤ１０６を堆積した後、第２接触部材１１２Ｂを形成することができ、それは第２ＩＬＤ１０６及び絶縁マスク１１７を貫通しかつ第１接触部材１１２Ａに電気的に結合される。また、第２コンタクト１１２Ｂは、第１コンタクト１１２Ａ内に部分的に延在し、第１コンタクト１１２Ａ内に埋め込まれていてもよい。第２接触部材１１２Ｂはタングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、それらの組み合わせ等を含むことができ、かつ約１ｎｍ～約５０ｎｍの範囲の厚さ（例えば、対向する側壁の間に測定される）を有することができる。第２接触部材１１２Ｂの厚さは第１接触部材１１２Ａの厚さと同じであるか又は異なってもよく、かつ第２接触部材１１２Ｂの材料は第１接触部材１１２Ａの材料と同じであるか又は異なってもよい。したがって、第１接触部材１１２Ａ及び第２接触部材１１２Ｂを含む複合ソース／ドレインコンタクト１１２を形成することができる。説明を容易にするために、図２０Ａ～図２０Ｃの実施例について以下の処理ステップを説明する。しかしながら、理解すべきことは、それらは同様に図２０Ｄの実施例に適用される。いくつかの実施例において、ソース／ドレインコンタクト１１２の他の配置も可能である。
図２１Ａ－図３７Ｃは、トランジスタ構造１０９上に前側相互接続構造及び裏側相互接続構造を形成する中間工程を示している。前側相互接続構造及び裏側相互接続構造は、基板５０上に形成されたナノＦＥＴと電気的に接続された導電性部材を含んでいてもよい。図２１Ａ～図３７Ｃにおいて、“Ａ”の尾部の図で図１Ａの線Ａ－Ａ’に沿った断面図を示し、“Ｂ”の尾部の図で図１Ａの線Ｂ－Ｂ’に沿った断面図を示し、かつ“Ｃ”の尾部の図で図１Ａの線Ｃ－Ｃ’に沿った断面図を示す。図２１Ａ－図３７Ｃで説明した処理工程は、ｎ型領域５０Ｎ及びｐ型領域５０Ｐに適用することができる。前記のように、裏側導電部材（例えば、裏側貫通孔又は電源レール）を一つ又は複数のエピソース／ドレイン領域９２に接続することができる。このように、エピソース／ドレイン領域９２からソース／ドレインコンタクト１１２を選択的に省略することができる。
図２１Ａ～図２１Ｃにおいて、前側相互接続構造１２０は第２ＩＬＤ１０６に形成される。前側相互接続構造１２０は前側相互接続構造と呼ばれてもよく、それはトランジスタ構造１０９の前側（例えば、トランジスタ構造の基板５０に対向する上面のトランジスタ構造１０９を形成する一側）に形成されるためである。
前側相互接続構造１２０は、１つ又は複数の積層された第１誘電体層１２４に形成された１層又は複数層の第１導電部材１２２を有していてもよい。積層された第１誘電体層１２４のそれぞれは誘電体材料を含むことができ、例えば低ｋ誘電体材料、超低ｋ（ＥＬＫ）誘電体材料などである。第１誘電体層１２４は、ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤ等の適宜のプロセスを用いて成膜することができる。
第１導電部材１２２は、導電性配線と、導電性配線層を接続する導電性貫通孔と、を含むことができる。導電性貫通孔は第１誘電体層１２４内の対応する第１誘電体層を延伸して貫通することにより、導電線の層間に垂直接続を提供することができる。第１導電部材１２２は、ダマシン法、デュアルダマシン法等の任意の工程により形成することができる。
いくつかの実施例において、インサートプロセスを用いて第１導電部材１２２を形成することができ、ここでフォトリソグラフィとエッチング技術の組み合わせを利用して対応する第１誘電体層１２４をパターン化して第１導電部材１２２の所望のパターンに対応する溝を形成する。選択可能な拡散バリア層及び／又は選択可能な接着層を堆積することができ、次に導電性材料で溝を充填することができる。バリア層に用いられる適切な材料はチタン、窒化チタン、酸化チタン、タンタル、窒化タンタル、酸化チタン、それらの組み合わせ等を含み、かつ導電性材料の適切な材料は銅、銀、金、タングステン、アルミニウム、それらの組み合わせ等を含む。実施例において、銅又は銅合金のシード層を堆積しかつ電気メッキにより溝を充填することにより第１導電部材１２２を形成することができる。化学機械平坦化（ＣＭＰ）プロセス等は対応する第１誘電体層１２４の表面から過剰な導電材料を除去し、かつ第１誘電体層１２４及び第１導電部材１２２の表面を平坦化して後続の処理に用いることができる。
図２１Ａ－図２１Ｃは、前側相互接続構造１２０における五層の第１導電部材１２２及び第１誘電体層１２４を示している。しかしながら、理解すべきことは、前側相互接続構造１２０は任意の数の第１誘電体層１２４内に配置された任意の数の第１導電部材１２２を含むことができる。前側相互接続構造１２０は、ゲートコンタクト１１４とソースドレインコンタクト１１２とを電気的に接続して機能回路を形成してもよい。いくつかの実施例において、前側相互接続構造１２０で形成された機能回路は論理回路、メモリ回路、画像センサ回路などを含むことができる。
図２２Ａ～図２２Ｃにおいて、キャリア基板１８０は第１接合層１８２Ａ及び第２接合層１８２Ｂ（接合層１８２と総称する）により前側相互接続構造１２０の頂面に接合される。キャリア基板１８０はガラスキャリア基板、セラミックキャリア基板、ウェハ（例えば、シリコンウェハ）などであってもよい。キャリア基板１８０は、後の処理工程において、完成したデバイスに構造支持を設けてもよい。
各実施例において、誘電体から誘電体への接合などの適切な技術を用いて担体基板１８０を前側相互接続構造１２０に接合することができる。誘電体／誘電体接合は、前側相互接続構造１２０上に第１接合層１８２Ａを積層することを含んでもよい。いくつかの実施例において、第１接合層１８２ＡはＣＶＤ、ＡＬＤ、ＰＶＤなどにより堆積された酸化シリコン（例えば、高密度プラズマ（ＨＤＰ）酸化物など）を含む。第２接合層１８２Ｂは、例えばＣＶＤ法、ＡＬＤ法、ＰＶＤ法、熱酸化法などを用いて接合する前に、担体基板１８０の表面に形成された酸化物層であってもよい。第１接合層１８２Ａ及び第２接合層１８２Ｂには、他の適切な材料を用いることができる。
誘電体接合工程は、第１接合層１８２Ａ及び第２接合層１８２Ｂの一方又は双方に表面処理を施す工程をさらに含んでいてもよい。表面処理は、プラズマ処理を含んでもよい。プラズマ処理は、真空雰囲気中で行うことができる。プラズマ処理の後、表面処理はさらに一つ又は複数の接合層１８２に印加可能な洗浄プロセス（例えば、脱イオン水等で洗浄する）を含むことができる。次に、担体基板１８０と前側相互接続構造１２０を位置合わせし、かつ両者を互いに押し付けて担体基板１８０と前側相互接続構造１２０との予備接合を開始する。予備接合は室温（例えば、約２１℃と約２５℃との間）で行うことができる。予備接合の後、例えば前側相互接続構造１２０及びキャリア基板１８０を約１７０℃の温度に加熱することによりアニールプロセスを適用することができる。
また図２２Ａ～図２２Ｃにおいて、担体基板１８０を前側相互接続構造１２０に接合した後、素子を反転することができ、それによりトランジスタ構造１０９の背面を上向きにする。トランジスタ構造体１０９の裏側とは、トランジスタ構造体１０９の表側とは反対側であってもよい。
図２３Ａ～図２３Ｃにおいて、薄化プロセスを基板５０の裏側に適用することができる。薄化プロセスは平坦化プロセス（例えば、機械研磨、ＣＭＰなど）、エッチバックプロセス、それらの組み合わせなどを含むことができる。薄化工程では、第１エピタキシャル材料９１の前側相互接続構造１２０とは反対側の面を露出させることができる。また、薄化プロセスの後、基板５０の一部をゲート構造（例えば、ゲート電極１０２及びゲート誘電体層１００）及びナノ構造５５の上方に残すことができる。図２３Ａ～図２３Ｃに示すように、薄化プロセスの後に、基板５０の裏側、第１エピタキシャル材料９１の裏側、ＳＴＩ領域６８の裏側及びフィン６６の裏側は互いに同一平面にあることができる。
図２４Ａ～図２４Ｃにおいて、フィン６６及び基板５０の残りの部分を除去し、かつこれらの部分を第２誘電体層１２５に置き換える。例えば等方性エッチングプロセス（例えば、ウェットエッチングプロセス）、異方性エッチングプロセス（例えば、ドライエッチングプロセス）などの適切なエッチングプロセスを用いてフィン６６及び基板５０をエッチングすることができる。エッチングプロセスはフィン６６及び基板５０の材料に対して選択性を有する（例えば、ＳＴＩ領域６８、ゲート誘電体層１００、エピソース／ドレイン領域９２及び第１エピタキシャル材料９１の材料より速い速度でフィン６６及び基板５０の材料をエッチングする）プロセスであってもよい。フィン６６及び基板５０をエッチングした後、ＳＴＩ領域６８、ゲート誘電体層１００、エピソース／ドレイン領域９２及び第１エピタキシャル材料９１の表面を露出させることができる。
次に第２誘電体層１２５をトランジスタ構造１０９の裏側の溝に堆積し、該溝はフィン６６及び基板５０を除去することにより形成される。また、ＳＴＩ領域６８、ゲート誘電体層１００及びエピソース／ドレイン領域９２上に第２誘電体層１２５を堆積させてもよい。第２誘電体層１２５は、ＳＴＩ領域６８、ゲート誘電体層１００、エピソース／ドレイン領域９２及び第１エピタキシャル材料９１の表面に物理的に接触し得る。第２誘電体層１２５は、図１８Ａ－図１８Ｃに関連して上述した第２ＩＬＤ１０６と基本的に同様である。例えば、第２誘電体層１２５は類似の材料で形成されてもよく、かつ類似のプロセスを第２ＩＬＤ１０６として用いて形成される。図２４Ａ～図２４Ｃに示すように、ＣＭＰプロセス等を使用して第２誘電体層１２５の材料を除去することにより、第２誘電体層１２５の上面がＳＴＩ領域６８及び第１エピタキシャル材料９１の上面と同一平面にある。
図２５Ａ～図２５Ｃにおいて、第１エピタキシャル材料９１を除去して第５溝１２８を形成し、かつ第５溝１２８内に第２シリサイド領域１２９を形成する。適切なエッチングプロセスにより第１エピタキシャル材料９１を除去することができ、該エッチングプロセスは等方性エッチングプロセスであってもよく、例えばウェットエッチングプロセスである。このエッチング処理により、第１エピタキシャル材料９１の材料に対するエッチング選択性を高めることができる。このように、第１エピタキシャル材料９１を除去することができ、第２誘電体層１２５、ＳＴＩ領域６８又はエピソース／ドレイン領域９２の材料を顕著に除去しない。第５の溝１２８は、ＳＴＩ領域６８の側壁、エピソース／ドレイン領域９２の裏面、及び第２誘電体層１２５の側壁を露出させることができる。
そして、エピソース・ドレイン領域９２の裏面側の第５の溝１２８に第２のシリサイド領域１２９を形成することができる。第２シリサイド領域１２９は、図１９Ａ－図１９Ｃを用いて説明した第１シリサイド領域１１０と同様でよい。例えば、第２シリサイド領域１２９は類似の材料で形成されてもよく、かつ類似のプロセスを第１シリサイド領域１１０として形成する。
図２６Ａ～図２６Ｃにおいて、第５溝１２８内に裏側貫通孔１３０が形成される。裏側貫通孔１３０は第２誘電体層１２５及びＳＴＩ領域６８をえ延伸して貫通することができ、かつ第２シリサイド領域１２９を介してエピソース／ドレイン領域９２に電気的に結合することができる。バックサイドビア１３０は、図２０Ａ－図２０Ｃに関して上述したソース／ドレインコンタクト１１２と同様であってよい。例えば、裏側貫通孔１３０は類似の材料で形成されてもよく、かつ類似のプロセスをソース／ドレインコンタクト１１２として形成する。バックサイドビア１３０は、例えば、コバルト（Ｃｏ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタンシリサイド（ＴｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、銅（Ｃｕ）、窒化タンタル（ＴａＮ）、ニッケル（Ｎｉ）、窒化チタンシリコン（ＴｉＳｉＮ）等を含むことができる。
図２６Ｄはいくつかの実施例に係る装置の図１の断面Ｃ－Ｃ’に沿う断面図を示す。図２６Ｄの実施例は図２６Ａ～図２６Ｃに関連して説明された実施例と類似することができ、ここで同じ参照数字は同じプロセスを使用して形成された同じ素子を示す。しかしながら、図２６Ｄにおいて、裏側貫通孔１３０が電気的に接続されたエピソース／ドレイン領域９２Ｘの高さは裏側貫通孔１３０が電気的に接続されていないエピソース／ドレイン領域９２Ｙの高さよりも小さい。いくつかの実施例において、エピソース／ドレイン領域９２Ｘは第５溝１２８の形成期間にエッチバックされてもよく、図２５Ａ～図２５Ｃに関して説明したとおりである。このように、裏側貫通孔１３０が電気的に接続されたエピソース／ドレイン領域９２Ｘの高さは裏側貫通孔１３０が電気的に接続されていないエピソース／ドレイン領域９２Ｙの高さより小さい。そして、このようにして、エピソース／ドレイン領域９２Ａ上に、第２シリサイド領域１２９及びバックサイドビア１３０を形成することができる。
図２７Ａ～図２７Ｃにおいて、第２誘電体層１２５、ＳＴＩ領域６８及び裏側貫通孔１３０の上方に第３誘電体層１３２を形成し、かつ第３誘電体層１３２の上方にフォトレジスト１３４を形成しかつそれをパターン化する。第３誘電体層１３２は誘電体材料又は絶縁材料を含むことができ、例えば窒化ケイ素（ＳｉＮ）、炭化酸化ケイ素（ＳｉＯＣ）、酸化アルミニウム（ＡｌＯｘ）、その組み合わせ又は多層等である。第３誘電体層１３２は、ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤ等の適宜のプロセスを用いて成膜することができる。第３誘電体層１３２の厚さは、１０ｎｍ－２５ｎｍ程度とすることができる。適切なプロセス（例えばスピンコーティングプロセス）を使用してフォトレジスト１３４を堆積し、かつ適切なフォトリソグラフィ技術を使用して該フォトレジストをパターン化することができる。フォトレジスト１３４をパターン化して第６溝１３６を形成することができ、該第６溝は第３誘電体層１３２の頂面の一部を露出させる。
図２８Ａ～図２８Ｃにおいて、例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等又はそれらの組み合わせ等の許容可能なエッチングプロセスを使用してフォトレジスト１３４のパターンを第３誘電体層１３２に転写する。エッチングは異方性であってもよい。したがって、第６溝１３６を第３誘電体層１３２に移す。また図２８Ａ～図２８Ｃにおいて、例えばウェットエッチングプロセス、ドライエッチングプロセス、平坦化プロセス、その組み合わせ等の許容可能なプロセスによりフォトレジスト１３４を除去することができる。
図２９Ａ～図２９Ｃにおいて、第６溝１３６及び第３誘電体層１３２の上方に導電層１４０及び充填材料１４２を堆積して導電線１４３を形成する。導電層１４０は、シード層、密着層、バリア拡散層、これらの組み合わせ、または複数の層などであってもよい。導電層１４０は任意選択的であってもよく、かついくつかの実施例において省略されてもよい。導電層１４０は材料を含むことができ、例えばコバルト（Ｃｏ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタンシリサイド（ＴｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、銅（Ｃｕ）、窒化タンタル（ＴａＮ）、ニッケル（Ｎｉ）、窒化チタンシリコン（ＴｉＳｉＮ）、それらの組み合わせ等である。導電層１４０の厚さは、０．５ｎｍ－１０ｎｍ程度とすることができる。導電層１４０は、例えば、ＣＶＤ法、ＡＬＤ法、ＰＶＤ法などを用いて形成することができる。充填材料１４２は材料を含むことができ、例えばコバルト（Ｃｏ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタンシリサイド（ＴｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、銅（Ｃｕ）、窒化タンタル（ＴａＮ）、ニッケル（Ｎｉ）、窒化チタンシリコン（ＴｉＳｉＮ）、それらの組み合わせ等である。充填材１４２の厚さは、０．５ｎｍ－１０ｎｍ程度とすることができる。充填材１４２は、例えばＣＶＤ、ＡＬＤ、ＰＶＤ等を用いて形成することができる。平坦化プロセス（例えば、ＣＭＰ、研磨、エッチバックなど）を実行して導電層１４０及び充填材料１４２の過剰部分を除去することができ、例えば導電層１４０及び充填材料１４２の第３誘電体層１３２の上方部分に形成される。このように、導電層１４０及び充填材料１４２の頂面は第３誘電体層１３２の頂面と同一平面にあることができる。
いくつかの実施例において、導電線１４３は電源レールであり、これらの電源レールはエピソース／ドレイン領域９２を基準電圧、電源電圧等に電気的に接続する導電線である。電源レールを半導体ダイの前側ではなく得られた半導体ダイの裏側に配置することにより、利点を実現することができる。例えば、ナノＦＥＴのゲート密度及び／又は前側相互接続構造１２０の相互接続密度を増加させることができる。また、半導体ダイの裏側により広い電源レールを収容することができ、それにより抵抗を低減しかつナノＦＥＴへの電力伝送の効率を向上させる。例えば、導電線１４３の幅は前側相互接続構造１２０の第１段導電線（例えば、導電部材１２２）の幅の少なくとも二倍であってもよい。また、以下により詳細に説明するように、空気スペーサは導電線１４３における隣接する導電線との間に導電線１４３と同じ層に形成することができる。空気スペーサは導電線１４３を互いに隔離することができ、それにより結合容量を減少させる。また、改善された分離はより高いデバイス速度を使用することを可能にし、それによりデバイス性能を向上させる。
図３０Ａ～図３０Ｃにおいて、第３誘電体層１３２に対してエッチバックプロセスを実行する。エッチバックプロセスは第３誘電体層１３２の材料に対して高いエッチング選択性を有することにより、第３誘電体層１３２をエッチングして導電線１４３の状況を顕著に除去しない。エッチバック工程は異方性ドライエッチング工程であってもよい。いくつかの実施例において、エッチバックプロセスは例えばＣ４Ｆ６などのエッチング剤を含むことができ、該エッチング剤は水素（Ｈ２）、酸素（Ｏ２）、その組み合わせなどと混合することができる。エッチング液の流量は、５－２００ｓｃｃｍ程度とすることができる。約１ｍＴｏｒｒ～約１００ｍＴｏｒｒの圧力でチャンバ内にエッチバックプロセスを実行することができ、約５秒～約６０秒持続し、バイアス電圧が約２００Ｖ～約１、０００Ｖでありかつプラズマパワーが約５０Ｗ～約２５０Ｗである。いくつかの実施例において、第３誘電体層１３２の部分はエッチバックプロセスの後に保留することができる。例えば、エッチバックプロセスの後、第３誘電体層１３２は約０．５ｎｍ～約５ｎｍの範囲の厚さＴ１を有することができる。いくつかの実施例において、エッチバックプロセスは第３誘電体層１３２を完全に除去することができ、かつＳＴＩ領域６８及び第２誘電体層１２５の表面を露出させることができる。
図３１Ａ～図３１Ｃにおいて、図３０Ａ～図３０Ｃの構造の上方に第４誘電体層１４４を形成する。第４誘電体層１４４は第３誘電体層１３２の裏側、導電層１４０の側壁及び裏側、及び充填材１４２の裏側に堆積することができる。第４誘電体層１４４は誘電体材料を含むことができ、例えば炭化ケイ素（ＳｉＣ）、酸化ランタン（ＬａＯ）、酸化アルミニウム（ＡｌＯ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ）、窒化ケイ素（ＳｉＮ）、ケイ素（Ｓｉ）、酸化亜鉛（ＺｎＯ）、窒化ジルコニウム（ＺｒＮ）、酸化アルミニウムジルコニウム（ＺｒＡｌＯ）、酸化チタン（ＴｉＯ）、酸化タンタル（ＴａＯ）、酸化イットリウム（ＹＯ）、炭窒化タンタル（ＴａＣＮ）、ケイ化ジルコニウム（ＺｒＳｉ）、炭酸窒化ケイ素（ＳｉＯＣＮ）、炭酸化ケイ素（ＳｉＯＣ）、炭窒化ケイ素（ＳｉＣＮ）、ケイ化ハフニウム（ＨｆＳｉ）、酸化ランタン（ＬａＯ）、酸化ケイ素（ＳｉＯ）、それらの組み合わせ又は多層等である。第４誘電体層１４４は、ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤ等の適宜のプロセスを用いて成膜することができる。第４誘電体層１４４の厚さは、０．５ｎｍ－６ｎｍ程度とすることができる。
図３２Ａ～図３２Ｃにおいて、第４誘電体層１４４をエッチングして第３スペーサ１４６を形成する。異方性エッチングプロセス（例えば、ドライエッチングプロセス）などの適切なエッチングプロセスを用いて第４誘電体層１４４をエッチングすることができる。エッチングプロセスは第４誘電体層１４４の材料に対して高いエッチング選択性を有することにより、第４誘電体層１４４をエッチングして導電線１４３の材料を顕著に除去しない場合である。また、エッチングプロセスはタイミングエッチングプロセスであってもよく、かつ第３誘電体層１３２の材料を露出するまで実行されてもよい。図３２Ｂ及び図３２Ｃに示すように、第３スペーサ１４６は導電線１４３の側壁に配置される。いくつかの実施例において、エッチングプロセスは例えばＣ４Ｆ６などのエッチング剤を含むことができ、該エッチング剤は水素（Ｈ２）、酸素（Ｏ２）、その組み合わせなどと混合することができる。エッチング液の流量は、５－２００ｓｃｃｍ程度とすることができる。約１ｍＴｏｒｒ～約１００ｍＴｏｒｒの圧力でチャンバ内にエッチバックプロセスを実行することができ、約５秒～約６０秒持続し、バイアス電圧が約２００Ｖ～約１、０００Ｖでありかつプラズマパワーが約５０Ｗ～約２５０Ｗである。エッチングプロセスの後、第３スペーサ１４６は約０．５ｎｍ～約６ｎｍの範囲の厚さを有することができる。
図３３Ａ～図３３Ｃにおいて、第３誘電体層１３２を除去して導電線１４３及び第３スペーサ１４６に隣接する第７溝１４８を形成する。第３誘電体層１３２は、等方性エッチング等の適宜のエッチング処理により除去することができる。エッチングプロセスは第３誘電体層１３２の材料に対して高いエッチング選択性を有することにより、第３誘電体層１３２をエッチングして導電線１４３、第３スペーサ１４６、ＳＴＩ領域６８又は第２誘電体層１２５の材料を顕著に除去しない。いくつかの実施例において、エッチングプロセスは等方性ドライエッチングプロセスであってもよい。いくつかの実施例において、エッチングプロセスはエッチング剤を含むことができ、例えば三フッ化窒素（ＮＦ３）であり、該エッチング剤は水素（Ｈ２）、臭化水素（ＨＢｒ）、その組み合わせ等と混合することができる。エッチング液の流量は、５－２００ｓｃｃｍ程度とすることができる。約１ｍＴｏｒｒ～約１００ｍＴｏｒｒの圧力でチャンバ内にエッチングプロセスを実行することができ、約５秒～約１８０秒持続し、プラズマパワーは約５０Ｗ～約２５０Ｗである。
いくつかの実施例によれば、図３３Ｂはゲート電極１０２の縦方向軸線に平行な断面図で第７溝１４８の例示的な寸法を示す。エッチングプロセスの後、第７溝１４８は隣接する導電線１４３上の第３スペーサ１４６の間に範囲が約０．５ｎｍ～約６ｎｍの幅Ｗ１を有することができる。導電線１４３は第７溝１４８に隣接する高さＨ１を有することができ、その範囲は約１ｎｍ～約２０ｎｍにあり、第３スペーサの裏側は導電線１４３の裏側と同一平面にある。第７溝１４８のアスペクト比（例えば、高さＨ１と幅Ｗ１との比率）は約１～約３の範囲にあることができる。所定の大きさを有する第７溝１４８を形成することにより第７溝１４８を密封して空気スペーサを形成することができる。また、所定の寸法を有する第７溝１４８を形成することは第７溝１４８がゲート電極１０２の縦方向軸線に垂直な断面図（すなわち、図３３Ｃに示す断面において）において導電線１４３及び第３スペーサ１４６に隣接する幅Ｗ１より大きい長さを有することを可能にすることができ、例えば範囲が約５ｎｍ～約１５ｎｍの長さである。導電線１４３を含む層中及び隣接する導電線１４３の間に空気スペーサを形成して導電線１４３の分離を改善し、これは結合容量を減少させかつ装置の速度を増加させることを可能にする。
図３４Ａ～図３４Ｃにおいて、第５誘電体層１５４は導電線１４３及び第３スペーサ１４６の上方に形成されかつ第７溝１４８の上部に延在する。第５誘電体層１５４は第７溝１４８を密封することができ、それにより第３スペーサ１４６及び導電線１４３に隣接して空気スペーサ１５６（エアギャップとも呼ばれる）を形成する。いくつかの実施例において、第５誘電体層１５４は封止材料と呼ばれてもよい。第５誘電体層１５４は誘電体材料を含むことができ、例えば炭化ケイ素（ＳｉＣ）、酸化ランタン（ＬａＯ）、酸化アルミニウム（ＡｌＯ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ）、窒化ケイ素（ＳｉＮ）、ケイ素（Ｓｉ）、酸化亜鉛（ＺｎＯ）、窒化ジルコニウム（ＺｒＮ）、酸化アルミニウムジルコニウム（ＺｒＡｌＯ）、酸化チタン（ＴｉＯ）、酸化タンタル（ＴａＯ）、酸化イットリウム（ＹＯ）、炭窒化タンタル（ＴａＣＮ）、ケイ化ジルコニウム（ＺｒＳｉ）、炭酸窒化ケイ素（ＳｉＯＣＮ）、炭酸化ケイ素（ＳｉＯＣ）、炭窒化ケイ素（ＳｉＣＮ）、ケイ化ハフニウム（ＨｆＳｉ）、酸化ランタン（ＬａＯ）、酸化ケイ素（ＳｉＯ）、それらの組み合わせ又は多層等である。第５誘電体層１５４は、ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤ等の適宜のプロセスを用いて成膜することができる。第５誘電体層１５４の厚さＴ２は、導電性配線１４３及び第３スペーサ１４６上において、５ｎｍ－１０ｎｍ程度とすることができる。第３スペーサ１４６及び導電性ワイヤ１４３の上面よりも下側のエアスペーサ１５６上に延在する第５誘電体層の一部は、厚さＴ３が約０．５ｎｍ－約５ｎｍの範囲であってもよい。
図３４Ｂ及び図３４Ｃに示すように、第５誘電体層１５４は第７溝１４８（図３３Ｂ及び図３３Ｃに示すとおりである）に部分的に延伸して空気スペーサ１５６を形成することができる。その後に第５誘電体層１５４を平坦化した（図３５Ａ～図３５Ｃを参照する）後に、第７溝１４８内に部分的に延伸する第５誘電体層１５４を形成して第５誘電体層１５４の材料を提供して空気スペーサ１５６を密封する。第７溝１５２に上記サイズが形成されることにより第５誘電体層１５４が第７溝１４８内に部分的に延伸することを可能にし、第７溝１４８を充填しない。所定の範囲より低いアスペクト比で第７溝１４８を形成することは第５誘電体層１５４の十分な材料が第７溝１４８内に延伸することを許可しない可能性があり、後続の平坦化プロセスの後に、空気スペーサ１５６が第５誘電体層１５４により密封されない。他方では、所定の範囲より大きいアスペクト比を有する第７溝１４８を形成することは第５誘電体層１５４の材料が第７溝１４８を充填して空気スペーサ１５６を形成しないことを可能にする。いくつかの実施例において、第５誘電体層１５４のための材料に基づいて第７溝１４８のアスペクト比を選択することができる。
空気スペーサ１５６はガスを含むことができ、例えば第５誘電体層１５４の堆積期間に使用されるガス又は空気スペーサ１５６内に拡散可能な任意の他のガスである。空気スペーサ１５６は低誘電率（例えば、ｋ値）を有することができ、例えば１に近い誘電率である。空気スペーサ１５６は導電線１４３と同じ層に配置されてもよく、かつ隣接する導電線１４３の間に配置されてもよい。図３４Ｂ及び図３４Ｃに示すように、ＳＴＩ領域６８及び第２誘電体層１２５は空気スペーサ１５６の第１水平境界を限定することができる。第３スペーサ１４６及び導電線１４３は空気スペーサ１５６の側境界を限定することができる。第３スペーサ１４６は空気スペーサ１５６の第２水平境界を限定することができる。かつ第５誘電体層１５４は空気スペーサ１５６の第３水平境界を限定することができる。図３４Ｂに示すように、基準断面Ｂ－Ｂ’において導電線１４３及び第３スペーサ１４６の二つの側壁に沿って空気スペーサ１５６を形成することができ、かつ図３４Ｃに示すように、基準断面Ｃ－Ｃ’において導電線１４３及び第３スペーサ１４６の第３側壁に沿って空気スペーサ１５６を形成することができる。このように、空気スペーサ１５６は導電線１４３及び第３スペーサ１４６の少なくとも三つの側壁に沿って延伸することができる。いくつかの実施例において、空気スペーサ１５６はさらに第３側壁に対向する断面Ｃ－Ｃ’において導電線１４３及び第３スペーサ１４６の第４側壁に沿って延伸することができる。図３４Ｂ及び図３４Ｃに示すように、ＳＴＩ領域６８及び第２誘電体層１２５の裏側に平行な方向に、空気スペーサ１５６は導電線１４３内の隣接する導電線と導電線１４３内の隣接する導電線の側壁に形成された第３スペーサ１４６との間に延在することができる。図３４Ｂ及び図３４Ｃは開放側を有するいくつかの空気スペーサ１５６を示す。しかしながら、空気スペーサは付加的な導電線１４３及び付加的な第３スペーサ１４６（単独に図示せず）まで延伸することができ、それにより各空気スペーサ１５６の側境界は導電線１４３及び第３スペーサ１４６の側壁により限定される。
いくつかの実施例によれば、図３４Ｂはゲート電極１０２の縦方向軸線に平行な断面図で空気スペーサ１５６の例示的な寸法を示す。エアスペーサ１５６は、隣り合う導電線１４３上の第３スペーサ１４６の間の幅Ｗ１が０．５ｎｍ－６ｎｍ程度であってもよい。エアスペーサ１５６の高さＨ２は、６ｎｍ－１５ｎｍ程度とすることができる。エアスペーサ１５６のアスペクト比（例えば、高さＨ２と幅Ｗ１との比率）は約１～約２の範囲にあることができる。空気スペーサ１５６のサイズは第７溝１４８のサイズに依存することができ、かつ空気スペーサ１５６が第５誘電体層１５４により密封され、空気スペーサ１５６を充填しないように選択することができる。また、第５誘電体層１５４は第７溝１５２内の十分な距離まで延伸することができ、それにより空気スペーサ１５６は後続の処理の後に密封を保持する。所定の寸法を有する空気スペーサ１５６を形成することは空気スペーサ１５６がゲート電極１０２の縦方向軸線に垂直な断面図（すなわち、図３４Ｃに示す断面において）において導電線１４３及び第３スペーサ１４６に隣接する幅Ｗ１より大きい長さを有することを可能にすることができ、例えば範囲が約５ｎｍ～約１５ｎｍの長さである。空気スペーサ１５６は低誘電率を有するため、空気スペーサ１５６は導電線１４３の分離を改善し、それにより結合容量を減少させる。また、改善された分離はより高いデバイス速度を使用することを可能にし、それによりデバイス性能を向上させる。
図３５Ａ～図３５Ｃにおいて、第５誘電体層１５４に対して平坦化プロセスを実行する。平坦化処理は、ＣＭＰ、研磨、エッチバックなどの処理であってもよい。いくつかの実施例において、平坦化プロセスは第５誘電体層１５４の部分を除去することにより、第５誘電体層１５４の頂面が第３スペーサ１４６及び導電線１４３の頂面と同一平面にある。平坦化プロセスの後、第５誘電体層１５４は空気スペーサ１５６の上方に範囲が約０．５ｎｍ～約５ｎｍの高さＨ３を有することができる。
図３６Ａ～図３６Ｃにおいて、裏側相互接続構造１６４の残りの部分は第５誘電体層１５４、第３スペーサ１４６及び導電線１４３の上方に形成される。裏側相互接続構造１６４は裏側相互接続構造と呼ばれてもよく、それはトランジスタ構造１０９の裏側（例えば、トランジスタ構造１０９のトランジスタ構造１０９の前側と対向する一側）に形成されるためである。裏側相互接続構造１６４は、導電線１４３と、エアスペーサ１５６と、第３スペーサ１４６とを含みうる。
裏側相互接続構造１６４の残りの部分は材料を含むことができ、かつ図２１Ａ～図２１Ｃに関して上述した前側相互接続構造１２０に使用されるプロセスと同じ又は類似するプロセスを使用して形成することができる。特に、裏側相互接続構造１６４は第九誘電体層１６０内に形成された第２導電部材１６２の積層を含むことができる。第２導電部材１６２は配線（例えば、後続に形成された接触パッドと外部接続部材との間に用いられる配線）を含むことができる。第２導電部材１６２をさらにパターン化して一つ又は複数の埋め込み型受動部品を含むことができ、例えば抵抗器、コンデンサ、インダクタなどである。埋め込み型受動部品は導電線１４３（例えば、電源レール）と一体に集積することができ、それによりナノＦＥＴの裏側に回路（例えば、電源回路）を提供する。
図３７Ａ～図３７Ｃにおいて、不動態化層１６６、ＵＢＭ１６８及び外部接続部品１７０は裏側相互接続構造１６４の上方に形成される。パッシベーション層１６６は、ＰＢＯ、ポリイミド、ＢＣＢなどのポリマーを含んでもよい。好ましくは、不動態化層１６６は非有機誘電体材料を含むことができ、例えば酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素などである。パッシベーション層１６６は、例えばＣＶＤ、ＰＶＤ、ＡＬＤ等により成膜することができる。
パッシベーション層１６６を貫通して裏側相互接続構造１６４における第２導電部材１６２までＵＢＭ１６８を形成し、かつＵＢＭ１６８に外部接続部材１７０を形成する。ＵＢＭ１６８は、めっき法等により形成された銅、ニッケル、金等の層を含んでいてもよい。外部接続部材１７０（例えば、半田ボール）はＵＢＭ１６８に形成される。外部接続部１７０を形成する工程は、ＵＢＭ１６８の露出部分に半田ボールを配置し、半田ボールをリフローさせる工程を含むことができる。いくつかの実施例において、外部接続部材１７０を形成することは電気めっきステップを実行して最上部の第２導電性部材１６２の上方に半田領域を形成し、次に半田領域を還流させることを含む。ＵＢＭ１６８及び外部接続部品１７０は他の電気部品への入力／出力接続を提供するために用いられ、前記他の電気部品は例えば他の部品ダイ、再配線構造、プリント回路基板（ＰＣＢ）、マザーボード等である。ＵＢＭ１６８及び外部接続部品１７０は裏側入力／出力パッドと呼ばれてもよく、それは上記ナノＦＥＴに信号、電源電圧及び／又は接地接続を提供することができる。
実施例は利点を実現することができる。例えば、裏側相互接続構造１６４に空気スペーサ１５６を含むことにより導電線１４３を隔離し、結合容量を減少させかつより高い装置速度を使用することを可能にし、該空気スペーサ１５６は導電線１４３及び第３スペーサ１４６の側壁から隣接する導電線１４３及び第３スペーサ１４６の側壁まで延びる。これにより、デバイス性能が向上する。
実施例によれば、デバイスは、第１トランジスタ構造と、前記第１トランジスタ構造の前側にある前側相互接続構造と、前記第１トランジスタ構造の裏側にある裏側相互接続構造と、を含み、前記裏側相互接続構造は、前記第１トランジスタ構造の前記裏側にある第１誘電体層と、前記第１誘電体層を延伸して貫通し、前記第１トランジスタ構造の第１ソース／ドレイン領域に電気的に結合される第１貫通孔と、前記第１貫通孔に電気的に結合される第１導電線と、前記第１導電線に隣接する空気スペーサと、を含み、前記第１導電線は、前記空気スペーサの第１側境界を画定する。実施例において、前記第１導電線は電源線又は電気接地線である。実施例において、前記デバイスは、さらに、前記第１誘電体層を延伸して貫通し、前記第１トランジスタ構造の第２ソース／ドレイン領域に電気的に結合される第２貫通孔と、前記第２貫通孔に電気的に結合され、前記空気スペーサの前記空気スペーサの前記第１側境界と対向する第２側境界を画定する第２導電線と、含む。実施例において、前記デバイスは、さらに、前記第１導電線に接触する第１スペーサと、前記第２導電線に接触する第２スペーサと、を含み、ここで前記第１スペーサは前記空気スペーサの第３側境界を画定し、かつ前記第２スペーサは前記空気スペーサの前記第３側境界に対向する第４側境界を画定する。実施例において、前記空気スペーサの高さと前記空気スペーサの前記第１スペーサと前記第２スペーサとの間における幅とのアスペクト比は１～２である。実施例において、前記第１誘電体層は前記空気スペーサの第１水平境界を画定する。実施例において、前記デバイスはさらに、前記第１導電線に隣接する第２誘電体層を含み、前記第２誘電体層は前記空気スペーサの第２水平境界を画定し、ここで前記第２誘電体層の水平面は前記第１導電線の水平面と同一平面にある。
別の実施例によれば、デバイスは、トランジスタ構造と、前記トランジスタ構造の前側にある前側相互接続構造と、前記トランジスタ構造の裏側にある裏側相互接続構造と、を含み、前記裏側相互接続構造は、第１裏側貫通孔を介して前記トランジスタ構造の第１ソース／ドレイン領域に電気的に結合される第１導電線と、前記第１導電線の側面に接触する第１誘電体スペーサと、前記第１誘電体スペーサに隣接するエアギャップと、含み、ここで前記第１誘電体スペーサの側面は、前記エアギャップの第１境界を画定し、かつ前記第１導電線の側面は、前記エアギャップの第２境界を画定する。実施例において、前記第１誘電体スペーサの水平面は前記エアギャップの前記第１境界及び前記第２境界に垂直な第３境界を画定する。実施例において、前記デバイスはさらに、前記第１誘電体スペーサの側面に接触する第１誘電体層を含み、ここで前記第１誘電体層の水平面は前記エアギャップの前記第１境界及び前記第２境界に垂直な第４境界を画定する。実施例において、前記第１導電線の水平面、前記第１誘電体スペーサの水平面及び前記第１誘電体層の水平面は互いに面一である。実施例において、前記第１境界及び前記第２境界の組み合わせ高さと前記第４境界の幅とのアスペクト比は１～２である。実施例において、前記第１導電線は電源線又は電気接地線である。実施例において、断面図において、前記エアギャップは前記第１誘電体スペーサの三つ以上の側面及び前記第１導電線の三つ以上の側面に沿って延在する。
別の実施例によれば、方法は、第１基板に第１トランジスタを形成することと、第１エピタキシャル材料を露出させ、ここで前記第１エピタキシャル材料を露出させることは前記第１基板の裏側を薄くすることを含むことと、前記第１エピタキシャル材料を第１裏側貫通孔に置き換え、前記第１裏側貫通孔は前記第１トランジスタの第１ソース／ドレイン領域に電気的に結合されることと、前記第１裏側貫通孔の上方に第１誘電体層を形成することと、前記第１裏側貫通孔の上方の前記第１誘電体層に第１導電線を形成し、前記第１導電線は前記第１裏側貫通孔に電気的に結合されることと、前記第１誘電体層の上方に前記第１導電線に隣接する第１スペーサを形成することと、前記第１誘電体層を除去して前記第１導電線の側壁を露出させる第１溝を形成することと、前記第１溝を密封して空気スペーサを形成することと、を含む。実施例において、前記第１スペーサを形成することは、前記第１誘電体層及び前記第１導電線の上方に第２誘電体層を堆積することと、前記第２誘電体層をエッチングして前記第１スペーサを形成することと、を含む。実施例において、前記方法はさらに、前記第１導電線を形成した後及び前記第１スペーサを形成する前に前記第１誘電体層をエッチバックすることを含む。実施例において、前記第１導電線の高さと前記第１スペーサに隣接する前記空気スペーサの幅との比率は１～３である。実施例において、前記第１溝を封止することは、前記第１スペーサ、前記第１導電線及び前記第１溝の上方に封止材料を堆積することと、前記封止材料、前記第１スペーサ及び前記第１導電線を平坦化することと、を含む。実施例において、前記第１エピタキシャル材料を露出させることは、さらに第２エピタキシャル材料を露出させることを含み、ここで前記方法はさらに、前記第２エピタキシャル材料を第２裏側貫通孔に置き換え、前記第２裏側貫通孔は前記第１トランジスタの第２ソース／ドレイン領域に電気的に結合されることと、前記第２裏側貫通孔の上方に第２導電線を形成し、前記第２導電線は前記第２裏側貫通孔に電気的に結合され、ここで前記第１誘電体層を除去して前記第１溝を形成して前記第２導電線の側壁を露出させることと、含む。
前述の内容はいくつかの実施例の特徴を概説することにより、当業者は本発明の各態様をよりよく理解することができる。当業者であれば理解されるように、それらは本発明を他のプロセス及び構造を設計するか又は修正する基礎として用いることにより、本明細書に紹介された実施例と同じ目的及び／又は同じ利点を実現することができる。当業者であれば、このような同等構造は本発明の精神及び範囲から逸脱せず、かつ本発明の精神及び範囲から逸脱しない場合に、それらはここで様々な変更、置換及び変更を行うことができると認識すべきである。

Claims (10)

  1. 第１トランジスタ構造と、
    前記第１トランジスタ構造の前側にある前側相互接続構造と、
    前記第１トランジスタ構造の裏側にある裏側相互接続構造と、を含み、
    前記裏側相互接続構造は、
    前記第１トランジスタ構造の前記裏側にある第１誘電体層と、
    前記第１誘電体層を延伸して貫通し、前記第１トランジスタ構造の第１ソース／ドレイン領域に電気的に結合される第１貫通孔と、
    前記第１貫通孔に電気的に結合される第１導電線と、
    前記第１導電線に隣接する空気スペーサと、を含み、
    前記第１導電線は、前記空気スペーサの第１側境界を画定する半導体デバイス。
  2. 前記第１導電線は電源線又は電気接地線である請求項１に記載の半導体デバイス。
  3. 前記第１誘電体層を延伸して貫通し、前記第１トランジスタ構造の第２ソース／ドレイン領域に電気的に結合される第２貫通孔と、
    前記第２貫通孔に電気的に結合され、前記空気スペーサの前記空気スペーサの前記第１側境界と対向する第２側境界を画定する第２導電線と、さらに含む請求項１に記載の半導体デバイス。
  4. 前記第１導電線に接触する第１スペーサと、
    前記第２導電線に接触する第２スペーサと、をさらに含み、ここで前記第１スペーサは前記空気スペーサの第３側境界を画定し、かつ前記第２スペーサは前記空気スペーサの前記第３側境界に対向する第４側境界を画定する請求項３に記載の半導体デバイス。
  5. 前記空気スペーサの高さと前記空気スペーサの前記第１スペーサと前記第２スペーサとの間における幅とのアスペクト比は１～２である請求項４に記載の半導体デバイス。
  6. 前記第１誘電体層は前記空気スペーサの第１水平境界を画定する請求項１に記載の半導体デバイス。
  7. 前記第１導電線に隣接する第２誘電体層をさらに含み、前記第２誘電体層は前記空気スペーサの第２水平境界を画定し、ここで前記第２誘電体層の水平面は前記第１導電線の水平面と同一平面にある請求項６に記載の半導体デバイス。
  8. トランジスタ構造と、
    前記トランジスタ構造の前側にある前側相互接続構造と、
    前記トランジスタ構造の裏側にある裏側相互接続構造と、を含み、
    前記裏側相互接続構造は、
    第１裏側貫通孔を介して前記トランジスタ構造の第１ソース／ドレイン領域に電気的に結合される第１導電線と、
    前記第１導電線の側面に接触する第１誘電体スペーサと、
    前記第１誘電体スペーサに隣接するエアギャップと、含み、
    ここで前記第１誘電体スペーサの側面は、前記エアギャップの第１境界を画定し、かつ前記第１導電線の側面は、前記エアギャップの第２境界を画定する半導体デバイス。
  9. 前記第１誘電体スペーサの水平面は前記エアギャップの前記第１境界及び前記第２境界に垂直な第３境界を画定する請求項８に記載の半導体デバイス。
  10. 第１基板に第１トランジスタを形成することと、
    第１エピタキシャル材料を露出させ、ここで前記第１エピタキシャル材料を露出させることは前記第１基板の裏側を薄くすることを含むことと、
    前記第１エピタキシャル材料を第１裏側貫通孔に置き換え、前記第１裏側貫通孔は前記第１トランジスタの第１ソース／ドレイン領域に電気的に結合されることと、
    前記第１裏側貫通孔の上方に第１誘電体層を形成することと、
    前記第１裏側貫通孔の上方の前記第１誘電体層に第１導電線を形成し、前記第１導電線は前記第１裏側貫通孔に電気的に結合されることと、
    前記第１誘電体層の上方に前記第１導電線に隣接する第１スペーサを形成することと、
    前記第１誘電体層を除去して前記第１導電線の側壁を露出させる第１溝を形成することと、
    前記第１溝を密封して空気スペーサを形成することと、を含む半導体デバイスを形成する方法。
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