CN105826246A - 用于铜结构化的中间层及其形成方法 - Google Patents

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Abstract

本公开的实施方式涉及用于铜结构化的中间层及其形成方法。一种在半导体衬底之上形成金属化层的方法包括：在层级间电介质层之上沉积扩散阻挡衬垫的毯式层，以及在扩散阻挡衬垫之上沉积中间层的毯式层。包含铜的功率金属层的毯式层沉积在中间层之上。中间层包括主要元素和铜的固溶体。中间层具有与功率金属层不同的蚀刻选择性。在沉积功率金属层之后，对功率金属层、中间层和扩散阻挡衬垫进行结构化。

Description

用于铜结构化的中间层及其形成方法
技术领域
本发明总体涉及铜金属化，并且在特定实施例中，涉及用于铜结构化的中间层及其形成方法。
背景技术
半导体器件被用在各种各样的电子和其他应用中。半导体器件除其他以外包括通过在半导体晶片之上沉积一个或多个类型的材料薄膜并且将材料薄膜图案化以形成集成电路而形成在半导体上的集成电路或分立器件。
在在半导体衬底内制作了各种器件之后，这些器件可以通过金属互连而互连。金属互连形成在器件区之上并且形成在称作金属化层级(metallizationlevel)的多个层和层级中。金属互连在传统工艺中由铝制成。
技术缩放(technologyscaling)要求积极地减小较低金属化层级中的金属互连的厚度。减小了的厚度导致这些金属线的增加的电阻。作为结果，较低的金属化层级已用具有较低电阻的铜替换。然而，常规器件中的最上金属化层级由铝制成。这归因于将铜集成到要求厚金属线的最上金属化层级内的复杂性。
发明内容
根据本发明的实施例，一种在半导体衬底之上形成金属化层的方法包括：在层级间电介质层之上沉积扩散阻挡衬垫的毯式层，以及在扩散阻挡衬垫之上沉积中间层的毯式层。包含铜的功率金属层的毯式层沉积在中间层之上。中间层包括主要元素和铜的固溶体。中间层具有与功率金属层不同的蚀刻选择性。在沉积功率金属层之后，对功率金属层、中间层和扩散阻挡衬垫进行结构化。
根据本发明的另一实施例，一种在半导体衬底之上形成金属化层的方法包括：提供包括层堆叠的晶片，层堆叠包括扩散阻挡衬垫、包含铝的中间层和包含铜的金属层。使用湿法化学蚀刻，通过对金属层、中间层和扩散阻挡衬垫进行蚀刻而形成金属线。
根据本发明的另一实施例，一种在半导体衬底之上形成金属化层的方法包括：形成包括扩散阻挡衬垫、中间层和包含铜的功率金属层的层堆叠。通过连续地使用相同湿法化学蚀刻工艺对功率金属层和中间层进行蚀刻而形成金属线。湿法化学蚀刻在中间层和功率金属层之间是选择性的。扩散阻挡层是对来自功率金属层的铜原子的扩散阻挡层。
附图说明
为了更完整地理解本发明及其优点，现在对结合附图进行的以下描述做出参考，其中：
图1图示出根据本发明的实施例的半导体器件的截面图；
图2A至图2G图示出根据本发明的实施例的在处理的各个阶段中的半导体器件的截面图；
图3A和图3B图示出根据本发明的实施例的在处理的各个阶段中的半导体器件的截面图；以及
图4A至图4D图示出根据本发明的实施例的在晶片层级处理的各个阶段中的半导体器件的截面图。
具体实施方式
将相对于具体背景下的、即铜电化学沉积之后的金属堆叠的蚀刻中的各种实施例对本发明进行描述。然而，本发明也可以应用于当厚的金属层或其他材料层必须在不伤害到相邻结构的情况下被去除时的其他实例。类似地，本发明的实施例可以应用于诸如用于形成将片上系统器件中的相邻电路连接的重分布线的晶片层级工艺等的其他工艺。
通过连续缩小集成电路芯片的物理尺寸，获得了性能增强、能量高效、生产成本上的降低等。虽然芯片高效地执行，但热能的耗散仍然是个挑战。对此的主要原因是芯片的单位面积电流上的巨大增加。
在常规器件中，最上金属线由铝制成。因此，诸如铜等的金属开始用在功率金属(电流密度最高所在的最上金属层)中。然而，存在有与形成厚的结构化的铜相关联的主要问题。这是因为与铝不一样，铜不能使用等离子体蚀刻技术进行蚀刻。该复杂性被放大，因为对于最上金属线所需的厚金属线必须用例如大于大约5μm的厚金属线来制作。
铜结构化中所使用的各种技术具有许多挑战。例如，厚铜线可以沉积在结构化的(经图案化的)抗蚀剂线之间。然而，这要求用于铜沉积和随后的光致抗蚀剂层的剥离的很长时间。特别地，形成厚铜线要求较厚抗蚀剂层的沉积，因为抗蚀剂层必须比铜线厚。随后，在形成铜线之后，这些厚光致抗蚀剂层必须在不损害相邻露出的铜线和种子层的情况下被剥离没有残余。此外，形成平面表面是有问题的，因为铜沉积速率取决于光致抗蚀剂中的孔的大小而变化，导致变化的厚度的铜线的形成。
诸如反应离子蚀刻等的传统各向异性蚀刻方法可以用于蚀刻铜。因此，备选地，铜必须被沉积并接着使用湿法化学蚀刻技术而被结构化。然而，没有用于铜蚀刻的良好的各向异性湿法蚀刻化学物质。结果，湿法蚀刻取决于抗蚀剂层(蚀刻掩模)中的开口而以不均匀的速率竖直地和横向地去除铜。例如，使用常规铜蚀刻化学物质进行的厚铜层(～3μm至10μm)的湿法化学蚀刻可以形成高的横向底切(横向上的铜的蚀刻)、蚀刻缺口(mousebite)(归因于不均匀的横向蚀刻的粗糙侧壁)和其他影响，这增加了线粗糙度并使得难以创建小结构。
蚀刻缺口的根本原因还不是很清楚。为避免这些问题，在扩散阻挡层与铜之间使用诸如钽、氮化钽、钛等的不同蚀刻停止材料。然而，所有这些蚀刻停止都遭受某些缺点。在各种实施例中，本发明通过使用包括铝的层作为在铜阻挡层与厚铜之间的蚀刻停止克服了这些和其他限制。
在一个图示实施例中，本公开教导了功率金属(铜)与阻挡层(例如，包括钛钨)之间的中间层的使用，以使得能够使用湿法化学蚀刻实现功率金属的结构化。常规地，由铜制成的功率金属如果被直接接触金属阻挡层沉积则不能被很好地结构化。另外，存在有金属阻挡层与功率金属之间的粘合的严重问题。本公开的发明人已发现，湿法化学蚀刻导致功率金属的高的欠蚀刻以及不同质或不规则的蚀刻轮廓。本公开的发明人已发现，该不期望的结果可以在当引入中间层时被消除。中间层的存在显著地改进了使用湿法化学蚀刻被结构化之后的功率金属的蚀刻轮廓。包括铜的功率金属与包括TiW的阻挡层之间的包括铝的附加中间层导致功率金属的同质蚀刻和在蚀刻之上的控制，由此产生的结果是湿法化学蚀刻之后的功率金属的均匀轮廓。
图1图示出根据本发明的实施例的半导体芯片的截面图。
半导体芯片10(未按比例示出)包含布置在其内部的有源电路。有源电路可以形成在衬底110中和/或之上并且包括有源器件区105且包括必要的晶体管、电阻器、电容器、电感器或用来形成集成电路的其他部件。例如，包括晶体管(例如，CMOS晶体管)的有源区域可以通过隔离区、例如浅沟槽隔离彼此分开。在各种实施例中，半导体芯片10可以形成在硅衬底110上。备选地，在其他实施例中，半导体芯片10可以已经形成在碳化硅(SiC)上。在一个实施例中，半导体芯片10可以至少部分地已经形成在氮化镓(GaN)上。例如，半导体芯片10可以是形成在位于硅上的GaN上的横向晶体管。在另一实施例中，半导体芯片10可以是形成在位于体GaN衬底上的GaN上的竖直晶体管。在备选实施例中，衬底110可以包括在诸如SOI等的绝缘体衬底上的半导体以及诸如GaAS、InP、InSb、SbInP及其他等的化合物半导体。
衬底110可以包括包含异质或同质层的外延层。衬底110的一些示例是体单晶硅衬底(或者生长于其上或以其他方式形成于其中的层)、(100)硅晶片上的(110)硅层、绝缘体上硅(SOI)晶片的层或者绝缘体上锗(GeOI)晶片的层。在其他实施例中，诸如硅锗、锗、砷化镓、砷化铟、铟砷化镓、锑化铟或其他等的其他半导体可以被用作衬底110。
接下来，金属化层布置于有源器件区105之上以使有源器件电接触和互连。金属化层和有源器件区105一起形成完整的功能性集成电路。换言之，芯片10的电功能可以由互连的有源电路执行。在逻辑器件中，金属化可以包括许多(例如九个或更多)铜或者备选地其他金属的层。在诸如DRAW等的存储器器件中，金属层级的数量可以较少并且可以是铝。
图1中的图示示出了两个金属化的金属层级，其包括接触层CA、第一金属层级M1、第一过孔层级V1、第二金属层级M2、第二过孔层级V2和第三金属层级M3。参见图1，第一绝缘层131布置在衬底110之上。在一个或多个实施例中，第一绝缘层131可以包括蚀刻停止层。
第一绝缘层131包括诸如使用正硅酸乙酯(TEOS)或氟化的TEOS(FTEOS)等沉积的SiO2，但是在各种实施例中可以作为示例包括在层级间电介质(ILD)层的半导体制造中典型使用的绝缘材料，诸如经过掺杂的玻璃(BPSG、PSG、BSG)、有机硅酸盐玻璃(OSG)、掺杂碳的氧化物(CDO)、氟硅玻璃(FSG)、旋涂玻璃(SOG)或例如具有大约4或更小的介电常数的低k绝缘材料、或者诸如氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)或碳氮化硅(SiCN)等的例如具有大约4或更高的介电常数的电介质扩散阻挡层或蚀刻停止层、或者它们的组合或多个层，但是备选地，绝缘材料层131可以包括其他材料。第一绝缘层131也可以作为示例包括致密SiCOH或者具有大约3或更低的k值的多孔电介质。第一绝缘层131也可以包括具有例如大约2.3或更低的k值的超低k(ULK)材料。第一绝缘层131可以包括例如大约500nm或更小的厚度，但是备选地，第一绝缘层131可以包括其他尺寸。
多个接触塞形成在第一绝缘层131内以耦合至衬底110的包括有源器件105的各个区域。多个接触塞111可以作为示例被耦合至衬底110的被硅化区。
第一金属层级被耦合至多个接触塞111并且形成在第二绝缘层131内。第二绝缘层132可以包括层级间电介质层并且可以例如如上所述地被合适地选择用于第一绝缘层131。
多个金属线形成在第二绝缘层132内以形成第一金属层级M1。金属线可以包括多个层、例如第一金属衬垫141、第二金属衬垫142，并且填充有填充金属143。
随后的层可以使用双大马士革工艺形成，但是在各种实施例中也可以使用大马士革工艺。例如，具有金属层级和过孔层级的各层级包括具有上面的导电线和较低的导电过孔的双层级开口。上面的导电线可以是诸如沟槽等的开口(但也可是孔)，并且可以填充有金属。导电过孔可以是诸如孔(但也可以是沟槽)等的开口并且也可以填充有金属。
第一过孔层级V1和第二金属层级M2可以作为包括第三金属衬垫151、第四金属衬垫152并且具有第二填充金属153的单个结构被形成在第三绝缘层133内。
类似地，第二过孔层级V2和第三金属层级M3可以作为包括第五金属衬垫161、第六金属衬垫162并且具有第三填充金属163的单个结构被形成第四绝缘层134内。
多个导电焊盘173A、173B和173C形成在第四绝缘层134之上。多个导电焊盘173A、173B和173C可以被嵌入绝缘层内。导电衬垫186可以形成在多个导电焊盘173A、173B和173C之上，并且可以包括凸块下金属化层(underbumpmetallizationlayer)186。在各种实施例中，多个导电焊盘173A、173B和173C也可以包括第一金属阻挡衬垫171和种子层172。
在一个或多个实施例中，凸块下金属化层186可以包括蚀刻停止层、粘合层、焊料金属阻挡层和焊料金属层中的一个或多个。例如，蚀刻停止层可以包括诸如钨、钛和钛钨等的导电材料。类似地，如果存在的话的粘合层可以包括钛层。焊料金属阻挡层可以被配置成防止焊料金属扩散到导电焊盘173A、173B和173C内，并且在一些实施例中也可作为焊料可润湿的层。在一些实施例中，焊料金属阻挡层可以包括镍和钒、例如NiV合金层。在其他实施例中，焊料金属阻挡层可以包括包含纯镍层的其他组合物。
焊料金属层可以被配置为形成附着有另一材料的焊料。焊料金属层可在一个实施例中包括银。在其他实施例中，焊料金属层可以包括诸如铜、Pb-Sn及其他等的其他焊料材料。因此，在导电焊盘173A、173B和173C之上的焊料金属层的顶表面可以提供用于与另一衬底形成焊料接点的表面。
在一个或多个实施例中，多个导电焊盘173A、173B和173C可以包括可包含微量杂质的纯金属以及金属的另一材料的合金。
图2A至图2G图示出根据本发明的实施例的在处理的不同阶段中的半导体器件的截面图。
参见图2A，器件区105形成在半导体衬底110之上。器件区105可以在各种实施例中包括晶体管、二极管和其他有源或无源器件。对器件区105做出触点，其可以包括形成硅化物区。接下来，器件经历的后端制程制造，其中，对半导体本体做出触点并使用金属线和过孔进行互连。
如图2A所图示出的，第一金属层级M1和第一过孔层级V1形成在衬底110之上。第一绝缘层131被沉积在衬底110之上。在各种实施例中，第一金属层级M1和第一过孔层级V1可以是并非最低金属层级和过孔层级的金属层级。其他金属层级可以被布置在例如第一金属层级M1与衬底110之间。
在各种实施例中，第一金属层级M1和第一过孔层级V1可以使用大马士革或双大马士革工艺而形成。此外在备选实施例中，第一金属层级M1和第一过孔层级V1可以使用填充工艺和/或硅化物工艺而形成。
第二绝缘材料层132接着形成在蚀刻停止衬垫121之上，该蚀刻停止衬垫也是防止金属扩散到电介质材料内的扩散阻挡层。蚀刻停止衬垫121被沉积在半导体本体110之上。例如，氮化物膜(例如，氮化硅)被沉积。在各种实施例中，这样的层也可以用来为金属线加帽并且可以包括电介质材料，诸如氮化硅(SiN)、碳化硅(SiC)、碳氮化硅(SiCN)或其他合适的电介质阻挡层或者它们的组合。在各种实施例中，蚀刻停止衬垫121可以包括诸如二氧化硅、氮化硅、氮氧化硅及其他的氧化物、氮化物或氮氧化物。在备选实施例中，蚀刻停止衬垫121可以包括掺杂硼的层，包括BPSG、氮化硼、硼氮化硅、碳氮化硅、硅锗、锗、诸如无定形碳等的基于碳的层。在进一步的实施例中，蚀刻停止衬垫121可以包括碳化硅，该碳化硅包括含有C-H、Si-H、Si-CH3、Si-(CH2)n和Si-C的各种组合的SiC:H。
第二绝缘材料层132作为示例包括包含层间电介质(ILD)材料的绝缘材料，诸如SiO2、正硅酸乙酯(TEOS)、氟化的TEOS(FTEOS)、经过掺杂的玻璃(BPSG、PSG、BSG)、有机硅酸盐玻璃(OSG)、氟硅玻璃(FSG)、旋涂玻璃(SOG)、SiN、SiON或例如具有大约4或更小的介电常数的低k绝缘材料或者它们的组合或多个层，但是备选地，第二绝缘材料层132可以包括其他材料。第二绝缘材料层132也可以作为示例包括致密SiCOH或具有大约3或更低的k值的多孔介质。第二绝缘材料层132也可以例如包括具有大约2.3或更低的k值的超低k(ULK)材料。第二绝缘材料层132可以例如包括大约500nm或更小的厚度，但是备选地，第二绝缘材料层132可以包括其他尺寸。
用于金属线的开口和用于第二金属化层的过孔形成在第二绝缘材料层132中。例如，第二绝缘材料层132接着使用诸如反应离子蚀刻等的标准蚀刻技术被向下蚀刻到蚀刻停止衬垫121。
在各种实施例中，形成在开口中的金属线包括导电材料和外部导电衬垫以使随后的热处理期间的导电材料的外扩散最小化。导电材料包括铜，但是在一些实施例中可以包括铝、钨、银、金或其他导电材料。外部导电衬垫包括诸如氮化钛、钛、钽、氮化钽、氮化钨、钨碳氮(WCN)、钌或其他合适的导电氮化物或氧化物等的扩散阻挡金属。
第一导电衬垫141和第二导电衬垫142可以在用导电填充材料143填充开口之前被沉积。第一导电衬垫151是保形的，并且可以作为示例包括一个或多个层的Ta、TaN、WN、WSi、TiN、Ru和它们的组合。可以用于第一导电衬垫151的材料的进一步的示例包括硅氮化钽、钨、钛钨或类似物。
第一导电衬垫141可以典型地用作用于防止金属扩散到下层的半导体材料或第一绝缘层131内的阻挡层。第一导电衬垫141可以例如使用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)工艺被沉积。
第二导电材料衬垫142接着类似地使用例如CVD、PVD或ALD工艺被沉积在第一导电材料衬垫141之上。第二导电材料衬垫142可以是用于随后的铜的电镀的例如包括铜的种子层。
在各种实施例中，第一和第二导电衬垫141、142使用保形沉积工艺被沉积，从而沿着第二绝缘层132中的开口的内壁留下保形衬垫或扩散阻挡层。在一个实施例中，第一导电衬垫141包括通过物理气相沉积(PVD)沉积的氮化钽。备选地，第一导电衬垫141可以包括可例如使用CVD、PVD工艺或化学镀被保形地沉积的氮化钛、氮化钨、难熔金属或其他阻挡层。第一导电衬垫141可以包括例如包括阻挡层和保形种子层的双层的材料，其可以包括铜、铝、其他金属或它们的组合。
第二导电材料衬垫142可以包括金属材料。第二导电材料衬垫142可以例如包括纯金属或合金。可以理解的是任何纯金属可已包括一些量的微量杂质。合金可以包括至少两个金属元素。合金可以包括金属元素和非金属元素。第二导电材料衬垫142可以包括元素Cu(铜)、Al(铝)、Au(金)、Ag(银)和W(钨)中的一个或多个。材料的示例包括纯铜、铜合金、纯铝、铝合金、纯金、金合金、纯银、银合金、纯钨和钨合金。第二导电材料衬垫142可以通过物理气相沉积或溅射工艺形成。
导电填充材料143被沉积在第一和第二导电衬垫141、142之上。导电填充材料在各种实施例中包括导电材料。导电填充材料可以包括金属材料。导电填充材料可以包括纯金属或合金。导电填充材料可以在一个实施例中包括钨，但是在其他实施例中也可以使用铜、铝、Al-Cu-Si、其他金属和它们的组合。在各种实施例中，导电填充材料143可以包括元素Cu(铜)、Al(铝)、Au(金)、Ag(银)和W(钨)中的一个或多个。材料的示例包括纯铜、铜合金、纯铝、铝合金、纯金、金合金、纯银、银合金、纯钨和钨合金。导电填充材料143可以通过电镀(或电沉积)工艺形成。如果导电填充材料143包括钨，则优选地、包括CVD氮化钛和掺杂硅的钨的双层种子层可以被用作第一和第二导电衬垫141、142。在其他实施例中，开口被填充有铜。
导电填充材料的多余部分例如使用形成金属线的化学机械抛光(CMP)工艺被从第二绝缘层132的顶表面中去除。CMP工艺也可以将布置在第二绝缘层132的顶表面之上的任何露出的第一和第二导电衬垫141、142去除。
随后的金属层由此与在第三绝缘层133和第四绝缘层134中形成金属线和过孔类似地形成。
图2B图示出根据本发明的实施例的在形成最上金属化层之后的制作期间的半导体器件的截面图。
接下来，最上金属化层在各种实施例中被如下面进一步描述地那样制造出。最上金属化层中的金属线充当用于外部触点例如以耦合至电路板的焊区焊盘。因为通过几个外部触点接触的大量晶体管或器件，所以通过最上层级金属线的电流比较低层级的金属线大。结果，最上金属化层中的金属线比较低金属化层级中的金属线厚。归因于制作厚金属线的复杂性，常规器件的最上层级使用铝线来制作。
毯式阻挡层171的毯式层被沉积，随后是粘合促进层172、种子层173和铜层174的层。这些层被沉积为毯式层，即全局地在晶片或衬底110的整个主表面之上。在各种实施例中，毯式阻挡层171是针对来自铜层173的铜原子的扩散阻挡层。毯式阻挡层171可以作为示例包括钛、钨、TiW、TaN/T及其他。
在各种实施例中，粘合促进层172包括铝层。在一个实施例中，粘合促进层172包括纯铝层。在其他实施例中，粘合促进层172包括铝的合金。在一个或多个示例实施例中，铝层是包括铝、硅和铜的铝硅铜层。例如，铝层在一个实施例中包括按原子百分率计至少50％的铝，并且在各种实施例中包括按原子百分率计大约95％至98％的铝。在各种实施例中，铝层包括按原子百分率计在1％至3％之间的硅，和按原子百分率计0.1％至1％的铜。在一个实施例中，铝层包括按原子百分率计2％的硅，和按原子百分率计0.5％的铜。
在各种实施例中，粘合促进层172被选择为对于上层的种子层173和铜层174的选择性蚀刻停止。换言之，粘合促进层172在蚀刻铜层174时未被蚀刻(或者被以相对于铜层174的较低速率蚀刻)。另外，粘合促进层172提供了对于上层的种子层173和铜层174以及下层的阻挡层171的良好的粘合。在一个或多个实施例中，粘合促进层172提供了低欧姆电阻。例如，粘合促进层172的电阻率小于10-5欧姆cm2。
在一个或多个实施例中，形成具有铜的固溶体的任何元素可以用作粘合促进层172。例如，在一个示例中，可以选择形成具有铜且具有毯式阻挡层171的材料的金属间材料的元素。例如，在另一示例中，可以选择形成具有铜且具有毯式阻挡层171的材料的合金的元素。在一个实施例中，粘合促进层172是主要元素和铜的固溶体。主要元素的示例包括铝、钨、钛、镍、锰、钼、钽和包括非晶硅和多晶硅的硅。
在各种实施例中，毯式阻挡层171在厚度上是大约100nm至大约500nm，而粘合促进层172在厚度上是大约5nm至大约200nm。
毯式阻挡层172、粘合促进层172和种子层173在一个实施例中可以通过溅射沉积形成。
在其他实施例中，诸如化学气相沉积等的其他沉积技术可以用来形成种子层173。种子层173在一个或多个实施例中包括铜层。种子层173在各种实施例中具有大约20nm至大约300nm的厚度，并且在一个实施例中具有大约50nm至大约150nm的厚度。
在一个或多个实施例中，铜层174使用电化学沉积工艺进行沉积。在备选实施例中，可以使用包括化学镀、溅射及其他等的其他沉积技术。
在一个或多个实施例中，在粘合促进层172的形成期间原子铝、铜和硅的溅射以及在种子层173的形成期间铜原子的溅射的温度被控制以防止在蚀刻停止层与功率金属层之间的界面处的金属间相的形成。在进一步的实施例中，原子铝、铜和硅的溅射及铜原子的溅射的温度是在25℃至500℃之间，并且在一个实施例中是200℃至大约400℃。
电化学沉积之后的铜层174的厚度在一个或多个实施例中是大约2μm至大约15μm，并且在一个实施例中是大约5μm。电化学沉积之后的铜层174的厚度在一个实施例中是大约10μm至大约50μm。
图2C图示出根据本发明的实施例的在形成抗蚀剂层之后的制作期间的半导体器件的截面图。
光致抗蚀剂层180形成在铜层174之上。在一个实施例中，光致抗蚀剂层180是负性抗蚀剂，但是在其他实施例中也可以使用正性抗蚀剂。光致抗蚀剂层180被使用光刻掩模曝光并且被显影以便形成经图案化的抗蚀剂。经图案化的抗蚀剂使铜层174的一些区域曝光，用于通过覆盖铜层174的剩余区域而形成金属线。光致抗蚀剂层180在各种实施例中具有大约5μm至大约50μm的厚度，并且在一个实施例中是大约5μm至大约25μm。
图2D图示出根据本发明的实施例的在形成结构化的抗蚀剂层之后的制作期间的半导体器件的截面图。
光致抗蚀剂层180如图2D中图示出地被结构化。在各种实施例中，在光致抗蚀剂层180的显影之后，可以执行附加的等离子体处理以改进被显影的光致抗蚀剂层180的轮廓。例如，等离子体处理可以将可能在显影之后形成的抗蚀剂根部去除。
图2E图示出根据本发明的实施例的在将铜层蚀刻之后的制作期间的半导体器件的截面图。
如图2E中图示出的，使用结构化的抗蚀剂层180，铜层174被结构化以形成诸如金属线或焊盘173A、173B等的图案。在各种实施例中，铜层174、种子层173和粘合促进层172同时使用湿法化学蚀刻工艺被结构化。
在抗蚀剂层180下方的铜层174的横向底切根据湿法化学蚀刻的化学物质以及铜层174和下层的粘合促进层172的选择性而变化。
在各种实施例中，粘合促进层172被选择为使铜层174的底切最小化并且还减小整体衬底110的应力(例如，如通过衬底110的弯曲测量的)。在没有粘合促进层172的情况下，铜层172的图案化导致节距(在相邻的金属特征之间的距离)上的很大变化。例如，在将10μm厚的铜层174结构化时，在多个临界尺寸(CD)(例如5μm和15μm)处的特征以不同速率蚀刻。在最小CD处，湿法蚀刻化学物质可以在铜层174在较大CD处被蚀刻之前到达粘合促进层172的表面。
在不存在粘合促进层172时，一旦湿法蚀刻化学物质使阻挡层171的表面露出或到达该表面，蚀刻就会更有力地横向进行。粘合促进层172的存在降低了铜层174的有力的横向蚀刻。在一个实施例中，粘合促进层172可以降低蚀刻速率或者甚至使铜层174的横向蚀刻延缓。在各种实施例中，粘合促进层172具有与铜层174不同的选择性，例如，粘合促进层172蚀刻比铜层174慢至少50％，并且在铜层174的蚀刻速率的0.01倍至0.5倍之间。
在各种实施例中，包括铝和铜的粘合促进层172使用湿法化学蚀刻工艺进行蚀刻。在一个或多个实施例中，包括铝和铜的粘合促进层172使用包括像HF混合物一样的其他蚀刻化学物质的湿法化学蚀刻工艺进行蚀刻。在各种实施例中，磷酸是湿法蚀刻化学物质中的主要成分。硝酸和乙酸被添加以改善高粘度的磷酸的粘度。高粘度液体因为与通过喷射工具的喷嘴喷射液体相关联的难度而不是优选的。减少乙酸会增加蚀刻速率。但作为用于铜蚀刻的氧化成分的硝酸的量对反应的速度具有最大影响。然而，太多硝酸、太多乙酸和太多水对蚀刻工艺期间抗蚀剂层180的粘合具有坏影响。相应地，湿法蚀刻化学物质是种折衷并且包括磷酸、硝酸和乙酸。作为说明，在蚀刻混合物中，磷酸可以在50％至60％之间，硝酸可以在0.1％至0.2％之间，乙酸可以在约30％至40％之间，该混合物可以用水进一步稀释。
在各种实施例中，磷酸、硝酸和乙酸的混合物可以用来蚀刻铜层174而氢氟酸可以用来仅蚀刻中间层172，该中间层在一个实施例中可以是AlSiCu。
对于为什么包括铝和铜的粘合促进层172在铜蚀刻期间很好地工作(降低了的横向各项同性蚀刻)的机制的根本原因这时并不是很清楚。在一个实施例中，粘合促进层172形成了防止横向底切的在被蚀刻的铜层174的侧壁上的保护性耐蚀刻涂层。在另一实施例中，粘合促进层172将增加了不均匀蚀刻速率的在被蚀刻的铜层174的侧壁上的杂质去除，由此使线边缘粗糙度上的变化最小化。
虽然不限于任何特定物理机制，但发明人推测在粘合促进层172和铜层174的沉积期间，铝原子与铜原子发生反应以便形成固溶体。铝原子可以优先分凝至铜晶粒的晶界，限制了当随后被暴露于湿法蚀刻化学物质时的铜层174的有力蚀刻。例如，在一些实施例中，竖直蚀刻的速率也可以因为粘合促进层172的原子的掺入而随着蚀刻朝向铜层174的底侧进行被减小。这导致蚀刻工艺的改进的控制，从而致使被蚀刻的功率金属的均匀轮廓。
然而，在不存在粘合促进层172时，铜层174被以如图2F所示增加形成圆角的状态进行蚀刻。这样的圆角特征可以导致工艺参数失效并导致产率损失。
图2G图示出根据本发明的实施例的在对粘合促进层蚀刻之后的制作期间的半导体器件的截面图。
如图2G所图示，任何剩余的粘合促进层172通过继续蚀刻工艺被去除。随后的处理如传统半导体处理中那样进行。例如，凸块下金属化层可以形成在铜层174之上并且可以形成钝化层。
图3A和图3B图示出根据本发明的实施例的在处理的各个阶段中的半导体器件的截面图。
在备选实施例中，本发明的实施例可以被应用于半导体器件的任何金属层级的任何结构化。为了说明，图3A示出在通过湿法化学蚀刻工艺结构化之前的半导体器件的任意金属层级。
图3A图示出如先前实施例中所描述的毯式阻挡层171、粘合促进层172、种子层173和铜层174。抗蚀剂层180已经被结构化以形成多个不同大小的开口，例如第一开口302、第二开口304和第三开口306。
使用本发明的实施例，下层的铜层174、种子层173、粘合促进层172通过可在一个示例中是铝层的合适的粘合促进层172而在没有显著横向蚀刻或抗蚀剂剥离的情况下被蚀刻，由此被蚀刻的功率金属的轮廓和临界尺寸的宽度被保持在准许的限制内。例如，在具有至少2x的节距上的变化的区域(例如，节距x处的第一区和具有节距2x的第二区)之间的铜层174的临界尺寸上的变化小于10％，并且在一个实施例中在1％至10％之间。
该申请的发明人发现了铜的蚀刻显著地且不期望地受到下层的中间层的材料以及厚度的影响。
图4A至图4D图示出根据本发明的实施例的在晶片层级处理的各个阶段中的半导体器件的截面图。
本发明的实施例可以使用嵌入式晶片层级处理(WLP)组装工艺来应用。在WLP工艺中，在完成半导体处理之后，将半导体衬底减薄并切片成个体半导体芯片。将这些半导体芯片封装在包封材料内并且形成重构的晶片。在重构的晶片中，包封材料500支撑诸如第一芯片510和第二芯片520(图4A)等的多个半导体芯片。
重构的晶片可以被处理以形成诸如一个或多个电介质层550中的金属线540(图4B)等的重分布线。参见图4C，阻挡层171的毯式层堆叠、包括铝、铜和硅的粘合促进层172、种子层173及铜层174形成于重分布线540之上。经图案化的180形成于毯式阻挡层堆叠之上。参见图4D，毯式层堆叠使用如各种实施例中所描述的湿法蚀刻工艺进行蚀刻。
虽然已经参照说明性实施例描述了该发明，但该描述不意在以限制的意义来解释。说明性实施例的各种变型和组合以及发明的其他实施例对于本领域技术人员在参照描述时是显而易见的。作为说明，图1至图4中描述的实施例可以在各种实施例中彼此组合。因此意在所附权利要求涵盖任何这样的变型或实施例。

Claims (21)

1.一种在半导体衬底之上形成金属化层的方法，所述方法包括：
在层级间电介质层之上沉积扩散阻挡衬垫的毯式层；
在所述扩散阻挡衬垫之上沉积中间层的毯式层；
在所述中间层之上沉积包含铜的功率金属层的毯式层，其中所述中间层包括主要元素和铜的固溶体，其中所述中间层具有与所述功率金属层不同的蚀刻选择性；以及
在沉积所述功率金属层之后，对所述功率金属层、所述中间层和所述扩散阻挡衬垫进行结构化。
2.根据权利要求1所述的方法，其中所述主要元素包括铝、钨、钛、镍、锰、钼、钽和硅中的一个或多个。
3.根据权利要求1所述的方法，其中对所述功率金属层、所述中间层和所述扩散阻挡衬垫进行结构化包括：
在所述功率金属层之上形成蚀刻掩模；以及
使用湿法蚀刻化学物质对所述功率金属层和所述中间层进行蚀刻。
4.根据权利要求3所述的方法，其中所述功率金属层使用包括磷酸、硝酸、乙酸的混合物进行蚀刻，并且其中所述中间层使用氢氟酸进行蚀刻。
5.根据权利要求4所述的方法，其中所述磷酸是所述湿法蚀刻化学物质中的主要成分。
6.一种在半导体衬底之上形成金属化层的方法，所述方法包括：
提供包括层堆叠的晶片，所述层堆叠包括扩散阻挡衬垫、包含铝的中间层和包含铜的金属层；以及
使用湿法化学蚀刻，通过对所述金属层、所述中间层和所述扩散阻挡衬垫进行蚀刻而形成金属线。
7.根据权利要求6所述的方法，其中所述湿法化学蚀刻的化学物质包括磷酸、硝酸、乙酸和氢氟酸中的一个或多个，其中所述金属层使用包括磷酸、硝酸、乙酸的混合物进行蚀刻，并且其中所述中间层使用氢氟酸进行蚀刻。
8.根据权利要求7所述的方法，其中所述磷酸是所述湿法化学蚀刻的所述化学物质中的主要成分。
9.根据权利要求6所述的方法，其中所述金属层至少三百纳米厚。
10.根据权利要求6所述的方法，其中所述中间层是包括铝和铜的铝层。
11.根据权利要求10所述的方法，其中所述铝层包括按原子百分率计至少50％的铝。
12.根据权利要求6所述的方法，其中所述中间层包括铝、钨、钛、镍、锰、钼、钽和硅中的一个或多个。
13.根据权利要求6所述的方法，其中所述中间层是包括铝、硅和铜的铝硅铜层。
14.根据权利要求13所述的方法，其中所述铝硅铜层包括按原子百分率计至少50％的铝。
15.根据权利要求13所述的方法，其中所述铝硅铜层包括按原子百分率计在1％至3％之间的硅，并且其中所述铝硅铜层包括按原子百分率计0.1％至1％的铜。
16.根据权利要求6所述的方法，其中所述中间层进一步包括具有铜和所述扩散阻挡衬垫的材料的合金。
17.根据权利要求6所述的方法，其中所述扩散阻挡衬垫包括钛、氮化钛、钽、氮化钽、钨及其组合。
18.一种在半导体衬底之上形成金属化层的方法，所述方法包括：
形成包括扩散阻挡衬垫、中间层和包含铜的功率金属层的层堆叠；以及
通过连续地使用湿法化学蚀刻工艺对所述功率金属层和所述中间层进行蚀刻而形成金属线，其中所述湿法化学蚀刻在所述中间层和所述功率金属层之间是选择性的，并且其中所述扩散阻挡层是对来自所述功率金属层的铜原子的扩散阻挡层。
19.根据权利要求18所述的方法，其中形成所述层堆叠包括：
溅射铝、铜和硅的原子以形成所述中间层，随后溅射铜原子以形成所述功率金属层。
20.根据权利要求19所述的方法，其中所述铝、铜和硅的原子的所述溅射和所述铜原子的所述溅射的温度在200℃至大约400℃之间。
21.根据权利要求18所述的方法，其中所述湿法化学蚀刻工艺的所述化学物质包括磷酸、硝酸、乙酸和氢氟酸中的一个或多个，其中所述功率金属层使用包括磷酸、硝酸、乙酸的混合物进行蚀刻，并且其中所述中间层使用氢氟酸进行蚀刻。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112053951A (zh) * 2019-06-06 2020-12-08 美光科技公司 用于集成电路制造的方法
CN113629012A (zh) * 2020-07-23 2021-11-09 台湾积体电路制造股份有限公司 形成半导体器件的方法
CN113870699A (zh) * 2021-09-09 2021-12-31 惠科股份有限公司 显示面板及其测试端子

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10115688B2 (en) * 2015-05-29 2018-10-30 Infineon Technologies Ag Solder metallization stack and methods of formation thereof
US10461026B2 (en) * 2016-06-30 2019-10-29 International Business Machines Corporation Techniques to improve reliability in Cu interconnects using Cu intermetallics
DE102017112780A1 (de) * 2017-06-09 2018-12-13 Infineon Technologies Ag Verfahren zum Strukturieren einer Leistungsmetallisierungsschicht, Elektronikbauelement und Verfahren zum Verarbeiten eines Elektronikbauelements
US10886231B2 (en) * 2018-06-29 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming RDLS and structure formed thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030134496A1 (en) * 2002-01-12 2003-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making a wafer level chip scale package
US20070205520A1 (en) * 2006-03-02 2007-09-06 Megica Corporation Chip package and method for fabricating the same
CN101211798A (zh) * 2006-12-29 2008-07-02 台湾积体电路制造股份有限公司 焊料凸块结构及其制作方法
CN102403243A (zh) * 2010-09-14 2012-04-04 台湾积体电路制造股份有限公司 减少金属凸块结构下金属层底切现象的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4393096A (en) * 1981-11-16 1983-07-12 International Business Machines Corporation Aluminum-copper alloy evaporated films with low via resistance
US5597737A (en) 1995-11-03 1997-01-28 Motorola Inc. Method for testing and burning-in a semiconductor wafer
US6376375B1 (en) * 2000-01-13 2002-04-23 Delphi Technologies, Inc. Process for preventing the formation of a copper precipitate in a copper-containing metallization on a die
TW521406B (en) * 2002-01-07 2003-02-21 Advanced Semiconductor Eng Method for forming bump
TWI291210B (en) * 2002-09-10 2007-12-11 Advanced Semiconductor Eng Under-bump-metallurgy layer
JP2004304167A (ja) 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
US20050224977A1 (en) 2004-01-29 2005-10-13 Yusuke Yoshimura Wiring substrate and method using the same
TWI312169B (en) * 2005-05-25 2009-07-11 Megica Corporatio Chip structure and process for forming the same
US9425146B2 (en) 2010-09-28 2016-08-23 Infineon Technologies Ag Semiconductor structure and method for making same
US8835319B2 (en) * 2012-03-02 2014-09-16 Infineon Technologies Ag Protection layers for conductive pads and methods of formation thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030134496A1 (en) * 2002-01-12 2003-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making a wafer level chip scale package
US20070205520A1 (en) * 2006-03-02 2007-09-06 Megica Corporation Chip package and method for fabricating the same
CN101211798A (zh) * 2006-12-29 2008-07-02 台湾积体电路制造股份有限公司 焊料凸块结构及其制作方法
CN102403243A (zh) * 2010-09-14 2012-04-04 台湾积体电路制造股份有限公司 减少金属凸块结构下金属层底切现象的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112053951A (zh) * 2019-06-06 2020-12-08 美光科技公司 用于集成电路制造的方法
CN113629012A (zh) * 2020-07-23 2021-11-09 台湾积体电路制造股份有限公司 形成半导体器件的方法
CN113870699A (zh) * 2021-09-09 2021-12-31 惠科股份有限公司 显示面板及其测试端子

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US9773736B2 (en) 2017-09-26
CN105826246B (zh) 2019-06-14

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