KR20030017303A - 반도체 기억 소자, 반도체 기억 장치 및 그 제어 방법 - Google Patents

반도체 기억 소자, 반도체 기억 장치 및 그 제어 방법 Download PDF

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Abstract

고신뢰성이 요구되는 반도체 플래시 메모리에서는, 실리콘 기판을 직접 산화한 산화막을 통해 전자의 출납을 행해야 하므로, 사용하는 전압이 플러스와 마이너스에 걸친 대전압으로 된다. 이것에 대하여, 복수로 분산된 영역에 전하를 저장함으로써, 높은 신뢰성을 실현시킨다. 이 고신뢰성을 배경으로, 신뢰성이 높은, 실리콘 기판을 직접 열 산화하여 얻어지는 산화막뿐만 아니라, CVD로 퇴적한 산화막 등을 통해 전자의 이동을 가능하게 함으로써, 정보의 기입 시간 및 정보의 소거 시에 동일한 극성의 전위로 제어한다.

Description

반도체 기억 소자, 반도체 기억 장치 및 그 제어 방법{SEMICONDUCTOR MEMORY ELEMENT, SEMICONDUCTOR DEVICE AND CONTROL METHOD THEREOF}
본 발명은, 반도체 기억 소자 및 반도체 기억 장치에 관한 것이다.
최근, 프로그램 저장용, 혹은 데이터 저장용으로서, 반도체 불휘발 메모리인 플래시 메모리가 많은 기기에 도입되고 있다. 이 플래시 메모리의 과제로서 가격의 문제가 있다. 다른 미디어, 예를 들면 하드 디스크나 광 자기 디스크, DVD 등과 비교하여 용량당 가격이 수배이상 비싸므로, 저비용화가 요구되고 있었다. 저비용화를 꾀하기 위해서는, 칩 면적을 감소시키는 것이 가장 중요하다. 이것에 대하여, 종래에는 메모리 셀의 면적을 작게 하는 시도가 취해져 왔다. 이것은, 미세화에 의해 물리적으로 메모리 셀 사이즈 축소로 실현되어 왔다. 이 미세화에 따른 메모리 셀 사이즈 축소의 예로서, IEEE International Solid-State Circuit Conference 1996, p32-33, 1996년을 예로 들 수 있다. 혹은, 메모리 셀당 기억 정보를 2 비트로 하여, 1 비트당 메모리 셀 면적을 효과적으로 감소시키는, 소위 다치 기억 기술의 실용화 등도 이루어져 왔다. 다치 기억의 종래 기술예로서 T. Jung et al., IEEE International Solid-State Circuit Conference 1996, p32-33, 1996년을 예로 들 수 있다.
신뢰성 확보를 위해, 플래시 메모리에서는 막 두께 방향으로 스케일링을 행하는 것을 할 수 없다. 따라서, 사용 전압의 저전압화를 행할 수 없다. 또한 마찬가지로 신뢰성 확보를 위해, 전하의 누설이 발생하기 어려운 실리콘 기판을 직접 열 산화하여 작성하는 산화막을 통해 전자의 이동을 행해야하므로, 플러스와 마이너스의 대전압의 사용을 피할 수 없다. 이 때문에, 주변 회로, 특히 전원 부분의 면적이 증대하여, 결과적으로 메모리 셀의 면적의 점유율이 저하하고, 미세화해도 칩 면적을 축소할 수 없다고 하는 문제가 남는다. 메모리 셀 면적의 점유율 저하에 따른 비용 상승은 비교적 용량이 작은, 기기 내장용 플래시 혼재 논리 회로 등에서는 큰 문제가 된다.
본 발명의 목적은, 신뢰성을 확보하면서, 필요로 하는 전압의 종류가 적고, 또한 그 전압이 낮은 기억 소자 구조를 제공하는 것이다. 이 기억 소자를 이용함으로써, 반도체 기억 장치의 주변 회로의 구성을 단순화하여, 칩 면적을 축소하는것이 가능해진다. 즉, 저비용의 반도체 기억 장치를 실현하는 방법을 제공하는 것이 가능해진다.
도 1은 실시예1의 반도체 기억 소자의 단면 구조를 나타낸 도.
도 2는 실시예1의 반도체 기억 소자에 대응하는 회로도 상의 표기를 나타낸 도.
도 3은 실시예2의 반도체 기억 소자의 단면도.
도 4는 실시예2의 반도체 기억 소자의 대응하는 회로도 상의 표기를 나타낸 도.
도 5는 실시예3의 반도체 기억 장치의 등가 회로도.
도 6은 실시예4의 반도체 기억 장치의 등가 회로도.
도 7은 실시예4의 반도체 기억 장치의 레이아웃도.
도 8은 실시예5의 반도체 기억 장치의 단면 구조도.
도 9는 실시예5의 반도체 기억 장치의 등가 회로도.
도 10은 실시예6의 반도체 기억 장치의 등가 회로를 나타낸 도.
도 11은 실시예6의 반도체 기억 장치의 단면도.
도 12는 실시예7의 반도체 기억 장치의 등가 회로를 나타낸 도.
도 13은 실시예7의 반도체 기억 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
A1 : P형 실리콘 기판
A2 : n형의 웰 영역
A3 : p형의 웰 영역
A4 : n형의 소스 영역
A5 : 드레인 영역
A6 : 채널
A7 : 절연막
A8 : 실리콘 미소 결정립
A9 : 게이트 전극
본 발명은, 종래와 같이 메모리 셀 내의 단일 영역에 전하를 저장하는 것이 아니라, 복수로 분산된 영역에 전하를 저장함으로써, 높은 신뢰성을 실현시킨다. 이 고신뢰성을 배경으로, 신뢰성이 높은, 실리콘 기판을 직접 열 산화하여 얻은 산화막뿐만 아니라, CVD(Chemical Vapor Deposition)로 퇴적한 산화막 등을 통해 전자의 이동을 행함으로써, 동작 방식을 단순화하여, 반도체 기억 장치의 저비용화를 실현하는 것을 특징으로 한다.
자세히 설명하면, 본 발명의 대표적인 실시 형태에 따른 반도체 장치는,
소스 영역,
드레인 영역
을 구비하고,
상기 소스 영역과 드레인 영역은 반도체로 이루어지는 채널 영역에 의해 접속되며,
상기 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 게이트 전극 및,
상기 채널 영역 근방에 복수의 전하 축적 영역을 구비하고,
정보의 기입 시에 상기 게이트 전극에 인가되는 전위와, 정보의 소거 시에 상기 게이트 전극에 인가되는 전위가 동일한 극성을 갖는 것을 특징으로 하는 반도체 기억 소자를 주체로 구성된다.
본 발명의 다른 수단, 목적과 특징은, 이하의 실시 형태로부터 명백해질 것이다.
(실시예1)
이하에는, 본 발명이 구체적인 실시예에 따른 반도체 소자 및 반도체 장치를 설명한다.
도 1은, 본 실시예에 따른 기억 소자의 단면 구조를 나타낸다.
P형 실리콘 기판(A1)에, n형의 웰 영역(A2)이 설치되어 있고, 또한 그 중에 p형의 웰 영역(A3)이 설치되는 3중 웰 구조를 구비한다. p형 웰(A3) 내에 n형의 소스 영역(A4), 드레인 영역(A5)이 있고, 채널(A6) 상에 SiO2로 이루어지는 두께 6㎚의 절연막(A7)을 통해 전하 축적 영역이 되는 실리콘의 평균 직경 10㎚의 미소 결정립(A8)이 복수개 배열되어 있다. 채널과 전하 축적 영역의 전위를 제어하는 n형 다결정 실리콘의 게이트 전극(A9)이 설치되어 있고, 실리콘 미소 결정립(A8)과 게이트 전극(A9)사이에는 아래에서부터 순서대로 두께 3㎚의 SiO2, 두께 6㎚의 Si3N4, 두께 3㎚의 SiO2의 소위 ONO 구조의 절연막(Al0)으로 이루어진다. 실리콘 미소 결정립(A8)과 게이트 전극(A9)의 사이에는 ONO 구조가 아니고, 9㎚의 SiO2로 이루어지는 절연막으로 하는 것도 가능하다.
도 1에 대응한 회로도에서의 표현을 도 2에 나타낸다. 게이트 전극(A9), 소스(A4), 드레인(A5), 전하 기억 영역(A8)에 각각 대응하는 번호를 붙이고 있다.또한, 도 1에서는 3중 웰 구조를 명시했지만 다른 실시예에서는 도면의 번잡함을 피하기 위해 생략한다.
이어서 본 실시예의 제조 공정을 설명한다. 소자 분리 영역, 3중 웰 구조(A1), (A2), (A3) 형성 후, P 웰(A3) 상의 메모리 셀 형성 영역에 임계 전압 조정을 위한 B(붕소) 이온 주입을 행한다. 기판 표면을 산화하여 두께 6㎚의 SiO2막(A7)을 형성한 후, CVD(Chemical Vapor Deposition)에 의해 실리콘 미소 결정립을 형성한다. 시작(試作)에서는 평균 직경 10㎚, 5×1011개 ㎝-2의 밀도로 형성하였다. 실리콘 미소 결정립(A8) 상에, 아래에서부터 순서대로 두께 3㎚의 SiO2, 두께 6㎚의 Si3N4, 두께 3㎚의 SiO2의 ONO 구조 층간 절연막(Al0)을 형성한 후, 게이트 전극(A9) 형성을 위한 n형 다결정 실리콘을 퇴적하고, 다시 SiO2막을 퇴적한다. 레지스트를 마스크로 SiO2막, 다결정 실리콘막, ONO막, 실리콘 미소 결정립, SiO2막을 순차 에칭한다. 이 공정에서 게이트 전극(A9)이 형성된다. 게이트 전극(A9)을 마스크로, As(비소) 이온을 주입하고, 활성화 어닐링을 행함으로써 소스 영역(A4), 드레인(A5) 영역이 형성된다. 또한 층간막 퇴적, 평탄화를 행한 후, 컨택트 공정, 배선 공정을 행한다.
이어서 본 실시예의 동작을 설명한다.
우선 기입 동작을 설명한다. 여기서는 전하 축적 영역(A8)에 전하가 많이 주입된 상태를 정보 "1"에 대응시키고, 주입 전하가 보다 적은 상태를 정보 "0"에대응시키는 것으로 한다.
정보 "1"의 기입은, 소스 영역(A4)에 0V, 드레인 영역(A5)에 플러스의 전위(예를 들면, 5V로 함), 게이트 전극(A9)에 플러스의 전압 펄스(예를 들면, 5V로 함)를 제공함으로써, 채널 열 전자를 발생시켜, 전하 축적 영역(A8)에 전자를 주입함으로써 행한다. 소스 영역(A4) 및 드레인 영역(A5)에 0V를 인가하고, 게이트 전극(A9)에 플러스의 전위(예를 들면 18V)를 제공함으로써, 절연막(A7) 내를 터널시켜 전자를 전하 축적 영역에 주입하는 것도 가능하다. 이 경우에는, 열 전자를 이용한 전하의 주입보다도 대전압이 요구되기 때문에, 주변 회로의 구성이 복잡해지는 난점이 있다.
정보 "0"의 기입은 전하 축적 영역(A8)으로부터 게이트 전극(A9)으로 전자를 방전함으로써 행한다. 구체적으로는, 소스 영역(A4) 및 드레인 영역(A5)에 0V를 인가하고, 게이트 전극(A9)에 플러스의 전압 펄스(예를 들면 10V)를 인가함으로써, 전하 축적 영역으로부터, 절연막(Al0) 내를 터널시켜 게이트 전극(A9)으로 전자를 방전함으로써 행한다. 정보 "0"의 기입은 통상의 플래시 메모리와 마찬가지로, 게이트 전극에 마이너스의 전압 펄스(예를 들면, -1OV)를 인가하고, 전하 축적 영역으로부터, 절연막(A7)을 터널시켜 전자를 기판에 방전하는 것도 가능하다. 그러나, 이 경우, 마이너스의 전압 펄스를 이용해야만 하기 때문에, 주변 회로가 복잡해진다는 단점이 있다. 또, 본 실시예에서는 정보 "O"의 기입과 정보의 소거는 실질적으로 동일하다.
여러번의 정보의 재기입은 여러번의 전압 스트레스를 인가하는 것이다. 이전압 스트레스의 누적에 의해, SiO2로 이루어지는 절연막에 열화가 생겨, 저전계에서도 전자가 누설되기 쉬워진다. 그 열화의 정도는, 기판을 산화하여 작성하는 SiO2보다도 CVD로 형성되는 SiO2가 심하다. 따라서, 통상의 플래시 메모리에서는 안정적으로 전하를 축적하기 때문에, 정보의 재기입에는 기판을 산화하여 작성하는 SiO2로 이루어지는 절연막에만 전압 스트레스를 인가할 수 있다. 즉, 신뢰성을 확보하기 위해서는 전자의 이동은, 기판과 전하 축적 영역사이에 한정해야 한다.
이것에 대하여 본 실시예에서는, 전하 축적 영역이 복수의 실리콘 미소 결정립으로 이루어진다. 전압 스트레스에 의해 절연막이 열화하고, 저전계에서 누설이 생기게 된 후에도, 누설하는 것은 이 누설 패스 상에 존재하는 실리콘 미소 결정립에 축적되어 있는 전하뿐이다. 그 밖의 대부분의 실리콘 미소 결정립에서는 안정적으로 전하를 계속 유지하는 것이 가능하기 때문에, 소자 전체에서 양호한 전하 유지 특성을 갖게 된다. 따라서, 전압 스트레스에 약한 CVD로 형성된 SiO2에 전압 스트레스를 걸어도 본 실시예에서는 통상 플래시 메모리와 동일한 정도의 전하 유지 특성을 확보할 수 있다. 즉, 기판과 전하 축적 영역의 사이뿐만 아니라, 전하 축적 영역으로부터 게이트 전극의 사이에서도 전자의 이동은 가능하다.
이어서 판독 동작을 설명한다. 예를 들면 드레인 영역에 2V, 소스 영역에 0V를 인가하고, 게이트 전극(A9)에 2V의 판독 펄스를 가한다. 전하 축적 영역(A8) 에 주입된 전하량의 대소에 따라 임계 전압이 다르기 때문에, 정보 "O"이 기입된 경우의 드레인 전류가 정보 "1"이 기입된 경우의 드레인 전류보다도 크기 때문에,정보 "O"과 정보 "1"을 분별하여 판독할 수 있다. 판독은, 드레인 영역에 0V, 소스 영역에 2V, 게이트 전극에 2V로, 드레인 영역, 소스 영역의 전압 관계를 교체하여 행해도 상관없다.
본 실시예에서, 정보 "1", 정보 "O"의 기입, 및 판독에 사용되는 전압 관계를 표 1에 정리한다.
소스 전압 드레인 전압 게이트 전압
"1" 기입 0V 5V 5V
"0" 기입(정보 소거) 0V 0V 10V
판독 0V 2V 2V
통상의 플래시 메모리에서는 정보 "0"의 기입은 게이트 전극에 마이너스의 전위를 제공함으로써, 절연막(A7) 내를 터널시켜 전자를 기판에 방전하는 것이 행해진다. 전자를 기판에 방전하기 위해서는, 게이트에 제공되는 전위는 크고, 또한 정보 "1"의 기입에 사용되는 전위와 극성이 반대이기 때문에, 전원 발생 회로가 복잡하게 되어, 칩 사이즈의 증대, 나아가서는 비용의 증대를 초래한다.
본 실시예에서는 정보 "1", 정보 "O" 중 어느 하나의 기입 및 판독을 행해도, 동일한 극성의 같은 정도 크기의 전위를 제공하는 것만으로도 행할 수 있기 때문에, 전원 발생 회로가 단순해져, 주변 회로의 면적을 대폭 축소할 수 있게 된다.
(실시예2)
도 3은 본 발명에서의 제2 실시예에 따른 기억 소자의 단면 구조도를 나타낸다.
p형의 웰(A11)에 설치된 n형의 소스 영역(A12) 및 드레인 영역(A13)이 있으며, 채널(A14), (A15) 상에 두께 5㎚의 절연막(A16)을 통해 전하 축적 영역인 실리콘의 평균 직경 10㎚의 미소 결정립(A17)이 복수개 배열되어 있다. 채널의 일부(A15)와 실리콘 미소 결정립(A17)의 전위를 제어하는 n형 다결정 실리콘의 제1 게이트(A18)가 설치되어 있으며, 실리콘 미소 결정립(A17)과 제1 게이트 전극(A18)사이에는 아래에서부터 순서대로 두께 3㎚의 SiO2, 두께 6㎚의 Si3N4, 두께 3㎚의 SiO2의 소위 ONO 구조의 절연막(A19)으로 이루어진다. 또한, 채널 영역의 일부(A14)의 전위를 제어하는 제2 게이트(A20)가 있다.
도 3에 대응한 회로도에서의 표현을 도 4에 나타낸다. 제1 게이트(A18), 제2 게이트(A20), 소스 영역(A12), 드레인(A13), 실리콘 미소 결정립으로 이루어지는 전하 기억 영역(A17)에 각각 대응하는 번호를 붙이고 있다.
이어서 본 실시예의 동작을 설명한다. 본 실시예에서는 제2 게이트 전극(A20)을 보조 전극으로서 이용함으로써 전하 축적 영역(A17)으로의 열 전자 주입을 고효율로 행한다.
우선, 기입 동작을 설명한다. 기입하고 싶은 정보에 따라 드레인 영역(A13)에 인가하는 전압을 설정한다. 여기서는 전하를 많이 주입하는 조건을 정보 "1"에 대응시키고, 주입 전하가 보다 적은 상태를 정보 "0"에 대응시키는 것으로 한다. 정보 "1" 기입에서는 열 전자 발생에 충분한 전계를 발생할 수 있도록 드레인 전압을 설정한다(예를 들면 5V로 함). 소스 영역(A12)에는 0V를 인가한다. 제2 게이트 전극(A20)을 소정의 전압(예를 들면 2V)으로 설정한다. 제1 게이트 전극(A18)에 제2 게이트 전극(A20)보다도 높은 고전압(예를 들면 7V)의 기입 펄스를 인가한다. 이 때 제2게이트 전극(A20) 아래의 기판 표면(A14)의 저항은 제1 게이트 전극(A18) 아래의 기판 표면(A15)의 저항보다도 크다. 따라서 소스, 드레인간 전압은 대부분이 제2게이트 전극(A20) 아래 (A14)에 인가된다. 또한, 제2 게이트 전극(A20) 아래의 (A14)에서도 드레인(A13)에 가까운 쪽이 전위가 높아, 실효적인 게이트 전압이 낮아지기 때문에 고저항이 된다. 이 때문에 열 전자는 제2 게이트 전극(A20)아래 (A14)의 드레인(A13)에 가까운 단부에서 보다 많이 발생한다. 발생한 열 전자는 제1 게이트 전극(A18)에 의한 전계에 의해 전하 축적 영역(A17) 방향으로 가속되어, 주입이 일어난다. 주입 장소는 제1 게이트 전극(A18)아래에서 제2 게이트 전극(A20)에 가까운 장소(A21)에 집중한다. 이 때 소스, 드레인 사이를 흐르는 전류는, 제2 게이트 전극(A20)아래의 (A14)의 저항이 높기 때문에 보조 게이트를 갖지 않은 구조에 비해 작기 때문에, 고효율의 주입이 가능해져 전류가 적어도 상관없다. 따라서, 주변 회로, 특히 전원 발생 회로의 구조를 간단히 하는 것이 가능하다.
정보 "0"의 기입은, 제1 게이트 전극(A18)에 플러스의 전압을 인가하여, 고전계를 발생시키고, 전하 축적 영역(A17)에 축적되어 있던 전자를 제1 게이트 전극(A18)에 방전함으로써 행한다. 예를 들면, 제1 게이트 전극(A18)을 12V, 소스(A12), 드레인(A13), 제2 게이트 전극(A20)을 0V로 한다.
정보 "0"의 기입은, 제2 게이트 전극(A20)에 플러스의 전압을 인가하여, 고전계를 발생시키고, 전하 축적 영역(A17)에 축적되어 있던 전자를 제2 게이트 전극(A20)에 방전하는 것도 가능하다. 예를 들면, 제2 게이트 전극(A20)을 12V, 소스(A12), 드레인(A13), 제1 게이트 전극(A18)을 0V로 한다. 또, 본 실시예에서는, 정보 "0"의 기입과 정보의 소거는 실질적으로 동일하다.
이어서 판독 동작을 설명한다. 예를 들면 드레인 전압을 2V, 소스 전압을 0V, 제2 게이트 전극(A20)의 전압을 3.5V로 설정하고, 제1 게이트 전극(A18)에 2V 의 판독 펄스를 가한다. 전하 축적 영역(A17)에 주입된 전하량의 대소에 따라 임계 전압이 다르기 때문에, "0" 기억의 드레인 전류가 "1" 기억의 드레인 전류보다도 크기 때문에 판독을 행할 수 있다. 판독은, 드레인 영역에 0V, 소스 영역에 2V, 제1 게이트 전극에 2V, 제2 게이트 전극에 3.5V로, 소스 영역과 드레인 영역의 전압 관계를 바꾸어도 상관없다.
상술한 정보 "1" 기입, 정보 "O" 기입, 및 판독 시의 전압의 예를 표 2에 정리한다. 이들 동작에서는 각 단자에 제공되는 전위는 모두 0V, 혹은 극성이 같은 것으로 되어 있다.
소스 전압 드레인 전압 제1 게이트 전압 제2 게이트 전압 비고
"1" 기입 0V 5V 7V 2V ----
"0" 기입(정보 소거) 0V 0V 12V 0V A18로의 방전
0V 0V 0V 12V A20으로의 방전
판독 0V 2V 2V 3.5V ----
통상의 플래시 메모리에서는 정보 "0"의 기입은 게이트 전극에 마이너스의전위를 제공함으로써, 절연막 내를 터널시켜 전자를 기판에 방전하는 것이 행해진다. 전자를 기판에 방전하기 위해서는, 게이트에 제공하는 전위는 큰 것이 필요해지며, 또한 정보 "1"의 기입에 사용되는 전위와 극성이 반대이기 때문에, 전원 발생 회로가 복잡해져, 칩 사이즈의 증대, 나아가서는 비용의 증대를 초래한다.
본 실시예에서는, 정보 "1", 정보 "O" 중 어느 하나의 기입 및 판독을 행해도, 동일한 극성의 같은 정도의 크기의 전위를 제공하는 것만으로도 행할 수 있기 때문에, 전원 발생 회로가 단순해져, 주변 회로의 면적을 대폭 축소할 수 있게 된다.
(실시예3)
본 발명의 제3 실시예에 따른 기억 장치를 설명한다. 소자의 기본 구성은 실시예1과 마찬가지이며, 소자 단체(單體)의 동작도 마찬가지이지만, 소자의 접속 관계에 따라 동작 방법에 특징이 있다. 도 5에 본 실시예에 따른 기억 장치의 등가 회로도를 나타낸다. 설명의 편의상, 중앙에 배열된 메모리 셀에만 A70, A80 및 A81의 참조 부호를 붙임과 함께, 일점쇄선으로 둘러싸 표시하였다. 또한, 메모리 셀 A70에 대해서는 도 2에 나타낸 참조 부호를 각 구성 소자에 대응하여 소스 A4, 드레인 A5, 게이트 A9 및 전하 축적 영역 A8을 붙였다. A71 및 A76은 데이터선이고, 게이트 A9에 접속된다. A73 및 A74는 소스선이고, 소스 A4에 접속된다. A72 및 A75는 워드선이고, 게이트 A9에 접속된다. 실제로는 더 대규모의 메모리 셀 어레이를 구성하지만, 여기서는 설명을 위해 3×3의 소규모 메모리 셀 어레이를 나타낸다.
이어서 본 실시예의 구동 방법을 설명한다. 본 실시예에서는, 축적 전하량이 많은 상태를 정보 "1", 정보 "1"보다 축적 전하량이 적은 상태를 정보 "O"으로 한다. 우선 정보의 기입 동작을 설명한다. 셀(A70)에의 기입 동작에서는, 소스선(A73)을 0V로 하고, 데이터선(A71)의 전압을 기입하고 싶은 정보에 따라, 예를 들면 정보 "0"이면 0V, 정보 "1"이면 5V로 설정하고, 워드선(A72)에 전압 펄스(예를 들면 12V)를 제공한다. 데이터선 전압이 0V로 설정된 경우 열 전자가 대부분이 발생하지 않기 때문에, 전하 축적 영역으로의 전하 주입은 적고, 데이터선 전압이 5V로 설정된 경우 주입 전하량이 많다. 이 때 동일한 워드선(A72)으로 구동되는 다른 셀에 대해서는, 접속되어 있는 데이터선(A76) 전압을 기입하고 싶은 데이터에 따라, 예를 들면 정보 "0"이면 0V, 정보 "1"이면 5V로 설정하여 동시에 정보를 기입하는 것도 가능하다. 여기서 "O" 기입에서는 전하가 주입되지 않고, 따라서 기입을 행하지 않은 것과 동등하기 때문에, 동일한 워드선으로 구동되는 셀의 일부만 정보 기입을 행하는 것도 가능하다. 또한 다른 워드선에 대해서는 선택 메모리 셀에 접속되어 있는 워드선의 전압보다 낮은 전압(예를 들면 OV)으로 하면 기입은 행해지지 않는다.
정보의 소거 동작은 동일한 워드선(A72)으로 구동되는 셀(A80), (A70), (A81)에 대하여 일괄적으로 행한다. 구체적으로는, 워드선(A72)에 플러스의 전압 펄스(예를 들면 16V)를 인가하여 전하 축적 영역에 축적된 전하를 워드선으로 방전함으로써 정보의 소거를 행한다. 이 때, 소스선(A73), (A74), 데이터선(A71), (A76)은 0V로 해 둔다. 혹은, 소스선, 데이터선 어느 한쪽에 0V를 인가하고, 다른쪽을 개방으로 해도 동작에는 문제가 없다. 신뢰성의 관점에서 통상의 플래시 메모리에서는 실시를 피할 수 있는, 워드선에 대한 플러스 전압 인가로 정보 소거를 실현할 수 있는 이유는 실시예1과 동일하다.
또한, "1"이 기입되어 있는 메모리 셀에 대해서는 워드선(A72)에 플러스의 전압(예를 들면 16V)을 인가하여 소거를 행함으로써, 기입된 잉여 전하를 워드선(A72)에 방전하는 것이 가능한 것은 전술한 바와 같다. 소거 후에, 또한 워드선에 플러스의 전압을 계속 인가하면, 이번에는 기판측으로부터 전하 축적 노드로 전자의 주입이 시작되어, 기판측으로부터의 전하 축적 영역으로의 전하의 주입 속도와, 전하 축적 영역으로부터 워드선으로의 전하의 방전 속도가 평형에 달하여, 전하 축적 영역에 저장되는 전하량은 시간과 함께 변화하지 않게 된다. "O"이 기입되어 있는 메모리 셀에서도 마찬가지로 기판으로부터의 전하의 주입과 워드선으로의 전하의 방전이 평형하게 달하여, 전하 축적 영역에 저장되는 전하 수가 시간과 함께 일정해진다. 즉, "1"이 기입되어 있는 메모리 셀에 대해서도, "O"이 기입되어 있는 메모리 셀에 대해서도, 과잉 소거를 행하면, 메모리 셀에 축적되는 전하 수가 일정수에 수속한다. 이것은, 과잉 소거를 행하면, 각 메모리 셀의 특성이 자기 수속하는 것을 의미한다. 따라서, 통상의 플래시 메모리에 발생할 수 있는, 전하를 많이 방전시킴으로써 메모리 셀이 노말리 ON으로 되는 불량이 발생하지 않는다. 통상의 플래시 메모리에서는 신뢰성을 확보할 수 없기 때문에, 본 실시예에 나타낸 바와 같이, 기판으로부터 워드선까지 CVD로 형성된 SiO2의 층을 경유하는 형태로 전하를 흘려, 소거 특성을 자기 수속적으로 실현할 수 없다. 본 실시예와 같이, 전하를 분산한 복수의 전하 축적 영역에 저장하여, 신뢰성을 확보한 후, 비로서 기판으로부터 워드선까지 전하를 흘리는 동작이 가능해진다.
이어서 정보 판독을 메모리 셀(A70)을 예로 들어 설명한다. 정보를 판독하기 위해서는 소스선(A73)을 0V로 설정하고, 데이터선(A71)을 소스선(A73) 전압보다 높은 전압(예를 들면 3V)으로 프리차지한다. 이 후, 워드선(A72)에 플러스의 전압(예를 들면 2V)의 판독 펄스를 인가한다. 이 때 메모리 셀(A70)에 정보 "1"이 기입되어 있고, 임계 전압이 높은 경우에는 전류가 그다지 흐르지 않고, 데이터선(A71) 전위는 프리차지 전압으로부터 그다지 변동하지 않은데 비해, 정보 "O"이 기입되어 있고, 임계 전압이 낮은 경우에는, 큰 전류가 흘러 데이터선(A71) 전위는 프리차지 전압으로부터 크게 저하해 간다. 이 데이터선의 일단을 감지 증폭기에 접속하여, 그 전압 변동을 증폭시켜 정보를 판독한다.
(실시예4)
본 발명의 제4 실시예에 따른 기억 장치를 설명한다. 소자의 기본 구성은 실시예1과 마찬가지이며, 소자 단체의 동작도 마찬가지지만, 소자의 접속 관계에 특징이 있다.
도 6에 본 실시예에 따른 기억 장치의 등가 회로도를 나타낸다. 설명의 편의상, 중앙에 배열된 메모리 셀에만 All0의 참조 부호를 붙임과 함께, 일점 쇄선으로 둘러싸 나타내었다. 또한, 메모리 셀 Al10에 대해서는, 도 2에 나타낸 참조 부호를 각 구성 소자에 대응하여 소스 A4, 드레인 A5, 게이트 A9 및 전하 축적 영역A8을 붙였다. 실제로는 더 대규모의 메모리 셀 어레이를 구성하지만, 여기서는 설명을 위해 3×3의 소규모 메모리 셀 어레이를 나타낸다.
본 실시예에서는, 복수의 메모리 셀의 소스 영역, 드레인 영역을 함께 확산층으로 접속하고, 로컬 소스선(Al01) 및 로컬 데이터선(Al02), (Al08)을 형성한다. 로컬 소스선(A101)은 선택 트랜지스터(A106)를 통해 소스선(A104)에 접속되어 있다. 로컬 데이터선(Al02), (A108)은 선택 트랜지스터(Al05)를 통해 데이터선(A107)에 접속되어 있다. 실시예3과 비교하여, 선택 트랜지스터(A105), (A106)가 필요해지지만, 동일한 로컬 소스선(A101), 동일한 로컬 데이터선(Al02), (Al08)으로 구동되는 복수의 셀에 대하여 공통으로 설치하면 되므로, 셀 면적의 증가는 실질적으로 무시할 수 있다. 반대로, 확산층으로 각 메모리 셀을 접속하여, 데이터선 컨택트의 수를 저감시킬 수 있기 때문에, 메모리 셀 면적을 축소할 수 있으며, 메모리 용량이 큰 경우, 비용 저감에 큰 효과가 있다.
이어서 본 실시예의 구동 방법을 설명한다. 우선 기입 동작을 설명한다. 셀(Al10)에의 기입 동작에서는, 선택 트랜지스터(Al05), (Al06)의 게이트선(A121), (A122)에 구동 전압을 제공하고, 선택 트랜지스터(Al05), (A106)를 온시켜, 소스선(Al04)을 0V로 하고, 데이터선(Al07)의 전압을 기입하고 싶은 정보에 따라, 예를 들면 정보 "0"이면 0V, 정보 "1"이면 5V로 설정하고, 워드선(A109)에 고전압 펄스(예를 들면 12V)를 제공한다. 데이터선(A107) 전압이 0V로 설정된 경우 열 전자가 거의 발생하지 않기 때문에, 전하 축적 영역으로의 전하 주입은 적고, 데이터선 전압(A107)이 5V로 설정된 경우 주입 전하량이 많다. 이 때 동일한워드선(A109)으로 구동되는 다른 셀에 대해서도, 접속되어 있는 데이터선(Al07)의 전압을 기입하고 싶은 데이터에 따라 설정하면 동시에 정보가 기입된다. 여기서 "O" 기입에서는 전하가 주입되지 않고, 따라서 기입을 행하지 않은 것과 동등하기때문에, 동일한 워드선으로 구동되는 셀의 일부만 정보 기입을 행하는 것도 가능하다. 또한 다른 워드선에 대해서는 선택 메모리 셀에 접속되어 있는 워드선의 전압보다 낮은 전압(예를 들면 0V)으로 하면 기입은 행해지지 않는다. 또한, 메모리 셀(Al10)에 정보 "1"을 기입하는 경우, 데이터선(Al07)을 0V로 하고, 소스선(Al04)에 플러스 전압(예를 들면 5V)을 제공한 후에, 워드선(A109)에 플러스의 전압 펄스 (예를 들면 12V)를 인가해도 된다.
본 실시예의 경우도, 복수의 분산된 전하 축적 영역에 전하를 축적하므로, 높은 전하 유지 특성을 갖기 때문에, 실시예3과 마찬가지로, 축적된 전하를 워드선에 방전하는 것, 혹은 기판으로부터 전하 축적 영역을 통해 워드선까지 전하를 흘림으로써, 소거 특성의 자기 수속성이 실현된다.
이어서 정보 판독 동작을, 메모리 셀(Al10)로부터의 정보의 판독을 예로 들어 설명한다. 소스선(Al04)을 0V로 설정하고, 선택 트랜지스터(A106)의 게이트선(A122)에 구동 전압을 제공하여, 선택 트랜지스터(Al06)를 온시킨다. 한편, 선택 트랜지스터(Al05)의 게이트선(A121)에 구동 전압을 제공하여, 선택 트랜지스터 (A105)를 온시키고, 데이터선(Al07), 로컬 데이터선(Al08)을 플러스의 전압(예를 들면 3V)으로 프리차지한 후에 워드선(A109)에 플러스의 전압(예를 들면 2V)의 판독 펄스를 인가한다. 이 때, 정보를 판독하는 메모리 셀(A110)에 정보"1"이 기입되어 전하가 축적되고, 임계 전압이 높은 경우에는, 메모리 셀(A110)에는 전류가 그다지 흐르지 않아, 데이터선(A107) 전위는 프리차지 전압으로부터 그다지 변동되지 않는데 비해, 메모리 셀(Al10)에 정보 "0"이 기입되어 있고, 전하가 축적되어 있지 않은 경우에는, 임계 전압이 낮아, 메모리 셀(A110)에 큰 전류가 흘러, 데이터선(A107) 전위는 프리차지 전압으로부터 크게 저하해 간다. 데이터선(Al07)의 일단을 감지 증폭기에 접속하여, 그 전압 변동을 증폭하여 판독한다.
(실시예5)
본 발명의 제5 실시예에 따른 기억 장치를 설명한다. 소자의 기본 구성은 실시예2와 마찬가지이며, 소자 단체의 동작도 마찬가지지만, 소자의 접속 관계에 의해 단면 구조나 제작 방법에 특징이 있다.
본 실시예에서의 기억 장치의 레이아웃을 도 7에 나타낸다. 실제로는 더 대규모의 메모리 셀 어레이를 구성하지만, 여기서는 설명을 위해 3×3의 소규모 메모리 셀 어레이를 나타낸다. P형 실리콘 기판에 설치된 소자 분리 영역(A30)이 있다. 이 소자 분리 영역(A30)에 수직으로, 도 3로 설명한 제2 게이트(A20)에 대응하는, 폴리실리콘으로 이루어지는 제2 워드선(A31)이 있으며, 이 제2 워드선에 평행하게, 도 3에서 설명한 제1 게이트(A18)에 대응하는, 폴리실리콘으로 이루어지는 제1 워드선(A32)과 텅스텐으로 이루어지는 소스선(A33)이 있다. 도면에 도시한 바와 같이, 제1 워드선(A32), 제2 워드선(A31), 소스선(A33), 제2 워드선(A31) 및 제1 워드선(A32)을 조(組)로 한 배열이 반복된 구성이다. 인접하는 배열의 조의단부의 제1 워드선(A32)은 상호 인접하고 있다. 인접하고 있는 제1 워드선사이에, 소자 분리 영역이 아닌 곳에 데이터선 컨택트(A34)가 있다. 이 데이터선 컨택트(A34) 위를 통과하여, 소자 분리 영역(A30)과 평행하게 텅스텐으로 이루어지는 데이터선(A35)이 있다.
도 7 중 A-A' 단면을 도 8에 나타낸다. P형 실리콘 기판에 설치된 n형의 소스 영역(A36)과 드레인 영역(A37)이 있으며, 이 소스 영역(A36)과 드레인 영역(A37)을 접속하는 채널(A38) 위에 두께 7㎚의 절연막(A39)이 있다. 이 절연막(A39) 위에 다결정 실리콘으로 이루어지는 제2 워드선(A31)이 설치되어 있다. 또한, 절연막(A39) 위에는 전하 축적 영역이 되는 평균 직경이 10㎚의 실리콘 미소 결정립(A41)이 복수개 배열되어 있다. 제2 워드선(A31) 위에는 전하 축적 영역 및 그 아래의 채널의 전위를 제어하기 위한 n형 폴리실리콘의 제1 워드선(A32)이 설치되어 있다. 이 제1 워드선(A32)과 전하 축적 영역인 실리콘 미소 결정립(A41)사이에는, 아래로부터 순서대로 두께 3㎚의 SiO2, 두께 6㎚의 Si3N4, 두께 4㎚의 SiO2의 소위 ONO 구조의 절연막(A43)이 있다. 또한, 소스 영역(A36) 위에는 텅스텐으로 형성되는 소스선(A33)이 형성되어 있다. 드레인 영역(A37) 위에는, 텅스텐으로 이루어지는 플러그(데이터선 컨택트(A34))가 형성되고, 데이터선(A35)에 접속되어 있다.
본 실시예의 제조 공정에 대하여 설명한다. 소자 분리 영역(A30), 3중 웰 구조 형성 후, P 웰 상에 임계 전압 조정을 위한 B(붕소) 이온 주입을 행한다. 기판 표면을 산화하여 게이트 산화막(A46)을 형성한 후, 제2 워드선(A31) 형성을 위해, 다결정 실리콘막 SiO2막을 퇴적한다. 레지스트를 마스크로 하여 순차적으로 SiO2막, 다결정 실리콘막을 에칭한다. 이 공정에서 제2 워드선(A31)이 형성된다. 이 제2 워드선(A31)을 마스크로 하여 불순물 주입을 행하여, 제1 워드선(A32) 아래의 불순물 농도를 조정한다. 세정 후, 기판 표면을 산화하여, 두께 6㎚의 터널 산화막(A39)을 형성한 후, CVD에 의해 실리콘 미소 결정(A41)을 형성한다. 시작(試作)에 있어서는, 평균 직경 8㎚, 3×1011개 ㎝-2의 밀도로 작성하였다. 이어서, 아래로부터 순서대로 두께 3㎚의 SiO2막, 두께 5㎚의 Si3N4막, 두께 3㎚의 SiO2막으로 이루어지는 ONO 절연막을 퇴적한다. 그 후, 제1 워드선(A32) 형성을 위해 다결정 실리콘막, SiO2막을 퇴적한다. 레지스트를 마스크로 하여 순차적으로 SiO2막, 다결정 실리콘막을 에칭한 후, Si3N4막, SiO2막을 퇴적하여, 평탄화를 행한다. 평탄화시킨 후, 다시 SiO2막을 퇴적한다. 여기서, 레지스트에 소스선(A33), 데이터선 컨택트(A34) 패턴을 전사하여, 이 레지스트를 마스크로 하여, SiO2막을 에칭한다. 데이터선 컨택트(A34), 소스선(A33)의 레지스트 패턴에 약간의 어긋남이 있어도, 기초막이 Si3N4이므로, 자기 정합적으로 정확하게 드레인 영역, 소스 영역이 개구된다. 또한, 기초막의 Si3N4를 에칭함으로써, 기판의 드레인 영역(A37), 소스 영역(A36)이 개구된다. 여기서, 컨택트의 신뢰성을 확보하기 위해, P(인) 이온을 주입하여, 열처리를 행하고, 활성화한다. 이 후, SiO2막을 퇴적시켜, 에치백을 함으로써, 데이터선 컨택트 사이의 쇼트를 막는다. 이 후 텅스텐을 퇴적하여, 평탄화를 행한다. 평탄화 후, SiO2막, 텅스텐막, SiO2막을 퇴적한다. 데이터선(A35)의 패턴을 레지스트에 전사하고, SiO2막, 텅스텐막, SiO2막을 에칭하여, 데이터선(A35)을 형성한다. 이 후에, 층간막으로서 SiO2막을 퇴적한다. 이하 동일한 공정을 반복하여, 배선 공정을 행한다. 이 공정에서는 제2 워드선(A31)의 상면 및 측면에 실리콘 미소 결정(A41)이 남지만, 메모리 셀의 기능에는 지장이 없기 때문에, 이것을 제거할 필요는 없다.
통상의 플래시 메모리에서는, 부유 게이트의 가공이 종료된 후, 부유 게이트를 구성하는 폴리실리콘의 표면을 약하게 산화한다. 이 산화 프로세스에 의해 부유 게이트의 절연성이 향상하기 때문에, 전하 유지 특성을 향상시킬 수 있다. 그러나 한편으로, 주변 회로의 게이트 산화막, 혹은 고속 논리 회로가 혼재되어 있으면, 이 논리 회로의 게이트 산화막의 막 두께를 증대시킨다. 이에 따라, 트랜지스터의 전류가 감소하기 때문에, 동작 지연을 초래한다. 그러나, 본 실시예에서는 전하 축적 노드가 복수의 미소 실리콘 결정(A41)으로부터 형성되기 때문에, 전하 유지 특성이 높다. 따라서, 이 부유 게이트의 산화 프로세스에 대응하는 프로세스를 채용할 필요가 없으며, 고속 논리 회로와의 혼재에 적합하다.
도 9에 본 실시예에서의 기억 장치의 메모리 셀의 접속 관계를 회로도로 나타낸다. 실제로는 더 대규모의 메모리 셀 어레이를 구성하지만, 여기서는 설명을위해 3×3의 소규모 메모리 셀 어레이를 나타낸다. 또한, 설명의 편의상, 중앙 열의 3개의 메모리 셀 A50, A60 및 A61은 일점쇄선으로 둘러싸 나타낸다. 또한, 메모리 셀 A50의 각 구성 요소에는 도 4에 나타낸 대응하는 참조 부호를 붙였다.
도 9를 이용하여, 본 실시예의 동작을 설명한다. 우선 기입 동작을 설명한다.
정보의 기입을, 메모리 셀(A50)을 예로 들어 설명한다. 여기서는, 이 메모리 셀(A50)을 선택 셀, 그 외의 메모리 셀을 비선택 셀이라고 한다. 선택 셀(A50)에 대한 정보의 기입은, 데이터선(A51)에 플러스의 전압 펄스(예를 들면, 6V), 제1 워드선(A52)에 플러스의 전압 펄스(예를 들면, 8V), 그리고 제2 워드선(A53)에 플러스의 전압 펄스(예를 들면, 2V)를 인가한다. 이 때, 소스선(A54)은 0V로 해둔다. 이러한 전압 관계를 이용함으로써, 통상의 드레인단에서 발생하는 열 전자를 이용한 기입과는 달리, 소스측에서 열 전자를 발생시키는 것이 가능해진다. 비선택 셀에 접속되어 있는 소스선(A55), 비선택 셀에 접속되어 있는 제1 워드선(A 56), 비선택 셀에 접속되어 있는 데이터선(A57)에는 0V를 인가해 둔다. 비선택 셀에 접속되어 있는 제2 워드선(A58)에는, 선택 셀에 접속되어 있는 제2 워드선(A53)보다도 작은 플러스의 전압(예를 들면, 0.5V)을 인가해 둠으로써, 비선택 셀에 대한 정보의 기입을 억지할 수 있다.
정보의 소거는, 한개의 제1 워드선에 접속된 메모리 셀에 대하여, 일괄적으로 행한다. 이하 제1 워드선(A52)에 접속된 메모리 셀(A50), (A60) 및 (A61)을 예로 들어 설명한다. 여기서는, 제1 워드선(A52)에 접속된 메모리 셀을 선택 셀, 그외의 메모리 셀을 비선택 셀이라고 한다. 제1 워드선(A52)에 플러스의 전압 펄스(예를 들면, 12V), 그리고, 제2 워드선(A53)에 플러스의 전압 펄스(예를 들면, 5V)을 인가한다. 이 때, 소스선(A54)은 0V로 해 둔다. 이에 따라, 전하 축적 노드에 저장된 전하는 제1 워드선(A52)으로 방전된다. 제2 워드선과 제1 워드선의 전압 관계를 역전시켜, 전하 축적의 노드에 축적된 전하를 제2 워드선으로 방전하는 것도 가능하다. 혹은, 전압 관계를 조정하여, 전하 축적 노드에 축적된 전하를, 제1 워드선, 제2 워드선의 양방으로 방전하는 것도 물론 가능하다. 비선택 셀에 접속되어 있는 소스선(A55), 비선택에 접속되어 있는 제1 워드선(A56), 비선택 메모리 셀에 접속되어 있는 데이터선(A57), 비선택 메모리 셀에 접속되어 있는 제2 워드선(A58)에는 0V를 인가해 둔다.
여기서, 제1 워드선, 제2 워드선에 축적 전하를 방전했지만, 물론 통상의 플래시 메모리와 마찬가지로, 제1 워드선, 제2 워드선에 0V 또는 마이너스의 전압을 인가하여, 기판에 전하를 방전함으로써 정보의 소거를 행해도 상관없다.
정보의 판독을, 메모리 셀(A50)을 예로 들어 설명한다. 여기서는, 이 메모리 셀(A50)을 선택 셀, 그 외의 메모리 셀을 비선택 셀이라고 한다. 선택 메모리 셀(A50)에 대한 정보의 판독은 선택 메모리 셀(A50)에 접속되어 있는 데이터선(A51)에 플러스의 전압(예를 들면 2V로 함)으로 프리차지한다. 이 때 선택 메모리 셀(A50)에 접속되어 있는 소스선(A54)은 0V로 해 둔다. 선택 메모리 셀(A50)에 접속되어 있는 제1 워드선(A52)에 플러스의 전압 펄스(예를 들면 2V), 선택 메모리 셀(A50)에 접속되어 있는 제2 워드선(A53)에 플러스의 전압 펄스(예를들면 2V)를 인가하여, 선택 메모리 셀(A50)에 접속되는 데이터선(A51)의 전압 변화를 감지 증폭기로 증폭시킨다. 선택 메모리 셀(A50)의 전하 축적 영역에 주입된 전하량의 대소에 따라, 선택 메모리 셀(A50)의 임계 전압은 다르다. 따라서, 정보 "0" 이 기입되어 있는 경우에는, 메모리 셀의 임계 전압이 낮게 되어 있으며, 선택 메모리 셀에 전류가 흐르기 때문에, 데이터선(A51) 전압이 시간과 함께 저하한다. 정보 "1"이 기입되어 있는 경우에는, 메모리 셀의 임계 전압이 높아지기 때문에, 선택 메모리 셀에 흐르는 전류가 적기 때문에, 데이터선(A51) 전압은 시간이 지나도 거의 변화하지 않는다. 이 차를 이용하여 판독을 행할 수 있다.
본 실시예에서는, 정보의 기입, 소거, 판독 모두에 0V 혹은 극성이 같은 전압을 이용한다. 또한, 제2 게이트를 이용하고, 소스 사이드 주입을 이용하여 고효율로 정보를 기입하기 때문에, 통상의 열 전자 주입 기입에 비해 전원 회로에 대한 부담이 적다. 따라서, 주변 회로, 특히 전원 회로가 간단하게 된다. 이것은, 내장용 등, 비교적 메모리 용량이 작고, 메모리 셀 면적에 비해 주변 회로의 면적을 무시할 수 없는 경우에는, 소자 면적 저감에 큰 효과가 있어, 대폭적인 저비용화가 가능해진다.
(실시예6)
본 발명의 제6 실시예에 따른 기억 장치의 등가 회로를 도 10에 나타낸다. 소자의 기본 구성은 실시예2와 마찬가지이고, 소자 단체의 동작도 마찬가지지만, 소자의 접속 관계에 의해 단면 구조에 차이가 있고, 또한 구동 방법에 특징이 있다. 또한, 본 실시예에 따른 기억 장치의 단면 구조를 도 11에 나타낸다.
도 10에 나타내는 등가 회로는 실시예1의 소자에 의한 기억 장치의 등가 회로도를 나타내는 도 6에 대응하는 것이다. 설명의 편의상, 중앙단에 배열된 메모리 셀에만 A160, A161의 참조 부호를 붙임과 함께, 일점쇄선으로 둘러싸 나타내었다. 또한, 메모리 셀 A160에 대해서는, 도 4에 나타낸 참조 부호를 각 구성 소자에 대응하여 소스 A12, 드레인 A13, 제1 게이트 A18, 제2 게이트 A20 및 미소 결정립 A17을 붙였다. 실제로는 더 대규모의 메모리 셀 어레이를 구성하지만, 여기서는 설명을 위해 3×3의 소규모 메모리 셀 어레이를 나타낸다.
본 실시예에서는, 복수의 메모리 셀의 소스 영역, 드레인 영역을 함께 확산층으로 접속하고, 로컬 소스선(A168) 및 로컬 데이터선(A165)을 형성한다. 로컬 소스선(A168)은 선택 트랜지스터(A162)를 통해 소스선(A163)에 접속되어 있다. 로컬 데이터선(A165)은 선택 트랜지스터(A169)를 통해 데이터선(A164)에 접속되어 있다. 실시예4와 마찬가지로, 선택 트랜지스터(A162), (A169)가 필요해지지만, 동일한 로컬 소스선(A168), 동일한 로컬 데이터선(A165)으로 구동되는 복수의 셀에 대하여 공통으로 설치되면 되기 때문에, 셀 면적의 증가는 실질적으로 무시할 수 있다. 반대로, 확산층으로 각 메모리 셀을 접속하므로, 데이터선 컨택트의 수를 저감시킬 수 있기 때문에, 메모리 셀 면적을 축소할 수 있으며, 메모리 용량이 큰 경우, 비용 저감에 큰 효과가 있다.
기입 동작에 대하여, 도 10에서의 메모리 셀(A160)에 정보를 기입하는 것을 예로 설명한다. 우선, 선택 트랜지스터(A169), (A162)를 온으로 하고, 소스선(A163)을 0V로 한다. 데이터선(A164), 로컬 데이터선(A165)의 전압을 기입하고 싶은 정보에 따라, 예를 들면 정보 "0"이면 0V, 정보 "1"이면 5V로 설정한다. 제2 워드선(A166)에 플러스의 전압 펄스(예를 들면 2V), 제1 워드선(A167)에 플러스 전압 펄스(예를 들면 8V)를 제공한다. 데이터선(A164) 전압이 0V로 설정된 경우, 열 전자가 거의 발생하지 않기 때문에, 전하 축적 영역으로의 전하 주입은 적고, 데이터선(A164) 전압이 5V로 설정된 경우, 열 전자가 고효율로 발생하여, 전하 축적 영역에 전하가 주입된다. 이 때, 동일한 제1 워드선(A167)으로 구동되는 다른 셀, 예를 들면 A161에 대해서도 접속되어 있는 데이터선(A170) 전압을 기입하는 데이터에 따라 설정하면 동시에 정보가 기입된다.
정보의 소거는, 제1 워드선에 접속되어 있는 복수의 메모리 셀에 대하여 일괄적으로 행한다. 제1 워드선에 플러스의 전압(예를 들면 15V)을 인가하고, 제2 워드선에 제1 워드선에 제공하는 전압보다도 낮거나, 0V 혹은 플러스의 전압(예를 들면, 0.5V)을 인가하여, 전하 축적 영역에 축적된 전하를 방전한다. 소거를 제2 워드선에 접속되어 있는 복수의 메모리 셀에 대하여 일괄적으로 행해도 된다. 이 경우, 제2 워드선에 플러스의 전압(예를 들면 15V)을 인가하고, 제1 워드선에 제2 워드선에 인가되는 것보다도 낮거나, 0V 혹은 플러스의 전압(예를 들면 0.5V)을 인가하여, 제2 워드선에 전하를 방전한다.
도 11에 있어서, 제1 게이트 전극(Al50)은 그대로이며, 도 7에서의 워드선 A35와 마찬가지로, 제1 워드선(A167)을 형성한다. 마찬가지로, 제2 게이트 전극(A151), (A156) 및 (A157)은 제2 워드선(A166)을 형성하는 것이며, 제1 게이트 전극(A150)에 수직 방향으로 배선시킨다. 또한, 하나의 메모리 셀의 드레인 영역은 인접하는 메모리 셀의 소스 영역을 겸한다. 예를 들면, 메모리 셀(A152)의 드레인 영역(A153)은 인접하는 메모리 셀(A154)의 소스 영역을 겸하고 있다. 마찬가지로, 메모리 셀(A152)의 소스 영역(A155)이 좌측에 인접하는 메모리 셀의 드레인 영역을 겸한다. 마찬가지로 좌측에 인접하는 메모리 셀에는 소스 영역겸 드레인 영역이 형성되며, 가장 우측단의 메모리 셀(A154)에 대해서는 드레인 영역(A158)이 형성된다. 가장 좌측단의 메모리 셀에 대해서는 소스 영역이 형성된다. 소스 영역겸 드레인 영역(A153) 및 (A155) 및 양단의 드레인 영역 및 소스 영역은 각각 확산층 배선으로 접속되어, 제2 워드선(A151)에 병행한 방향으로 배치된다. 통상 이와 같이 소스, 드레인 영역이 복수의 셀에 공유되어, 복수의 메모리 셀의 소스, 드레인이 병렬 접속되는 구성에서는 복수의 메모리 셀의 드레인 영역과 인접 소자의 소스 영역은 소자 분리 영역에 의해 물리적으로 절연될 필요가 있다. 그러나, 본 실시예에서는 메모리 셀 분리는 제2 워드선(A151), (A156) 및 (A157)의 전위를 제어함으로써, 인접하는 메모리 셀끼리 전기적으로 분리하는 것이 달성된다. 물리적 분리를 행하지 않고 소자 분리 영역을 필요로 하지 않기 때문에, 메모리 셀의 면적을 작게 하는 것이 가능하며, 저비용화에 큰 효과가 있다.
본 실시예의 제조 공정도 전하 축적 영역이 되는 실리콘 미소 결정 형성을 위한 공정까지는 실시예5와 마찬가지이며, 제2 워드선(A151), (A156) 및 (A157)의 상면 및 측면에 실리콘 미소 결정이 남지만, 본 실시예에서도 메모리 셀의 기능에는 지장이 없으므로, 이것을 제거할 필요는 없다.
본 실시예의 동작에서는 동일한 워드선으로 구동되는 셀에 대하여 하나 간격으로 기입, 판독을 행한다고 하는 특징이 있다. 예를 들면 셀(A152)에 대하여 기입이나 판독 동작을 행하는 경우, 인접 셀의 제2 워드선(A156), (A157)을 저전압으로 하고, 제2 워드선 아래의 실리콘 표면을 고저항으로 함으로써 동일한 제1 워드선에 의해 구동되는 소자 사이의 쇼트를 막는다.
(실시예7)
본 발명의 제7 실시예에 대하여 설명한다. 도 12는 어레이 구조의 등가 회로도를 나타낸다. 실제로는 더 대규모의 어레이를 구성하지만, 여기서는 설명을 위해 3×3의 소규모 셀 어레이를 나타낸다. 설명의 편의상 중앙부의 메모리 셀(A202)을 일점쇄선으로 둘러싸 나타낸다. 도 13는, 도 12에 일점쇄선으로 둘러싸 나타내는 메모리 셀(A202)과 도면의 세로 방향에 인접하는 메모리 셀 부분의 이점 쇄선으로 나타내는 타원 영역의 워드선에 수직 방향에서의 단면도이다. 도 13에서 참조 부호(A17)로 나타내는 것은 도 3에서의 전하 축적 영역인 실리콘의 미소 결정립이다. 지금까지의 실시예와는 달리, 본 실시예는 기억 소자가 직렬로 접속되어 있는 것에 특징이 있다. 직렬 접속 구조로 함으로써 저항이 높아지지만, 셀 면적이 작아진다는 특징이 있다.
본 실시예에서의 정보의 기입에 대하여 설명한다. 제1 워드선(A201)으로 구동되는 메모리 셀(A202)에 대한 정보 기입에서는, 선택 트랜지스터(A203)를 온으로 하여, 데이터선(A204)을 기입하고 싶은 정보에 따라 예를 들면 정보 "0"이면 0V, 정보 "1"이면 5V로 설정한다. 이 때, 선택 트랜지스터(A205)는 온으로 해 두고, 소스선(A206)은 0V로 한다. 또한 기입을 행하는 메모리 셀(A202)의 제1워드선(A201) 및 그 셀의 제2 워드선(A207)이외의 제1 워드선(A208), 제2 워드선(A209)은 소정의 고전위로 설정(예를 들면 모두 5V)으로 하여 제2 워드선 아래, 제1 워드선 아래의 채널 부분을 저저항 상태로 한다. 기입을 행하는 메모리 셀의 제2 워드선(A207)은 다른 제2 워드선(A209)보다도 저전위로(예를 들면 2V) 설정하여, 그 아래의 기판 표면을 비교적 고저항으로 한다. 기입을 행하는 메모리 셀(A202)의 제1 워드선(A201) 전위를 다른 제1 워드선 전위보다 고전위(예를 들면 12V)로 하면, 데이터선(A204)이 고전압(예를 들면 5V)으로 설정되는 경우에는, 제2 워드선(A207)과 제1 워드선(A201)사이의 기판 표면에서 열 전자가 발생하여, 근방의 전하 축적 영역(A210)에 주입된다. 데이터선(A204) 전위가 고전위로 설정되어 있는 경우에 대하여, 데이터선(A204) 전위가 저전압으로 설정되는 경우, 열 전자는 거의 발생하지 않고, 전하는 거의 주입되지 않는다. 기입을 행하는 메모리 셀(A202)의 제1 워드선(A201)의 전위와 이것에 인접하는 메모리 셀의 제2 워드선(A 209)의 전위의 관계를, 기입을 행하는 메모리 셀(A202)의 제1 워드선(A201)의 전위와 제2 워드선(A207)의 전위의 관계와 동일하게 하면, 제2 워드선(A209)과 제1 워드선(A201)사이의 기판 표면에서 열 전자가 발생하여, 근방의 전하 축적 영역(A211)으로 주입된다.
정보의 소거는, 실시예3으로부터 6까지와 마찬가지로, 제1 워드선 단위로 행한다. 제1 워드선(A201)에 플러스의 전압(예를 들면 15V)을 인가하여, 복수의 전하 축적 영역에 축적된 전하를 제1 워드선(A201)으로 방전한다. 이 때, 제2 워드선(A207)은 제1 워드선에 인가되는 것보다도 낮은 전압(예를 들면 0V)으로 설정해둔다. 혹은, 제2 워드선(A207)에 플러스의 전압(예를 들면 15V)을 인가하고, 제1 워드선(A201)에 이 제2 워드선(A207)에 인가되는 전압보다도 낮은 전압(예를 들면 0V)을 인가함으로써, 제2 워드선(A207)에 전하를 방전함으로써, 소거를 행해도 상관없다. 본 실시예의 경우도, 복수의 분산된 전하 축적 영역에 전하를 축적함으로써, 높은 전하 유지 특성을 갖기 때문에, 실시예3, 4와 마찬가지로, 축적된 전하를 제1 워드선 혹은 제2 워드선으로 방전하는 것, 혹은 기판으로부터 전하 축적 영역을 통해 제1 워드선 혹은 제2 워드선까지 전하를 흘림에 따른 소거 특성의 자기 수속성이 실현된다.
판독 동작에서는, 선택 트랜지스터(A203)를 온으로 하고, 데이터선(A204)을 플러스의 전위(예를 들면 2V)로 프리차지한다. 또한, 선택 트랜지스터(A205)를 온으로 하고, 소스선(A206)은 0V로 설정한다. 판독하는 메모리 셀(A202)을 구동하는 제1 워드선(A201) 이외의 제1 워드선(A208), 제2 워드선(A209)을 소정의 고전위로 설정(예를 들면 전부 5V)하고, 또한 해당 제1 워드선(A201)에 소정의 판독 전압(예를 들면 3V)을 제공한다. 이 때, 정보를 판독하는 메모리 셀에 전하가 축적되어 있고, 임계 전압이 높은 경우, 전류가 그다지 흐르지 않고, 데이터선(A204) 전위는 프리차지 전압으로부터 그다지 변동하지 않는데 비해, 정보를 판독하고 싶은 메모리 셀에 전하가 축적되어 있지 않은 경우에는 임계 전압이 낮아, 큰 전류가 흘러, 글로벌 데이터선(A204) 전위는 프리차지 전압으로부터 크게 저하된다. 이 데이터선(A204)의 일단을 감지 증폭기에 접속하여, 이 전압 변동을 증폭시켜 판독한다.
본 발명에 따르면, 신뢰성을 확보하면서, 필요로 하는 전압의 종류가 적고, 또한 그 전압이 낮은 기억 소자 구조를 제공하는 것이 가능하다. 이 기억 소자를 이용함으로써, 반도체 기억 장치의 주변 회로의 구성을 단순화하여, 칩 면적을 축소할 수 있으며, 저비용의 반도체 기억 장치를 실현할 수 있다.

Claims (10)

  1. 소스 영역,
    드레인 영역 - 상기 소스 영역과 드레인 영역은 반도체로 이루어지는 채널 영역에 의해 접속됨 -,
    상기 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 게이트 전극, 및
    상기 채널 영역 근방의 복수의 전하 축적 영역을 구비하며,
    정보의 기입 시에 상기 게이트 전극에 인가되는 전위와, 정보의 소거 시에 상기 게이트 전극에 인가되는 전위가 동일한 극성을 갖는 것을 특징으로 하는 반도체 기억 소자.
  2. 반도체로 이루어지는 채널 영역,
    상기 채널 영역 근방의 복수의 전하 축적 영역,
    상기 채널 영역의 일부인 제1 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 제1 게이트 전극, 및
    상기 채널 영역의 일부이며, 제1 채널 영역과는 다른 제2 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 제2게이트 전극을 구비하며,
    정보의 기입 시에 상기 제1 게이트 전극에 인가되는 전위와, 정보의 소거 시에 상기 제1 게이트 전극에 인가되는 전위가 동일한 극성을 갖는 것을 특징으로 하는 반도체 기억 소자.
  3. 반도체로 이루어지는 채널 영역,
    상기 채널 영역 근방의 복수의 전하 축적 영역,
    상기 채널 영역의 일부인 제1 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 제1 게이트 전극, 및
    상기 채널 영역의 일부이며, 제1 채널 영역과는 다른 제2 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 제2 게이트 전극을 구비하며,
    정보의 기입 시에 상기 제1 게이트 전극에 인가되는 전위와, 정보의 소거 시에 상기 제2 게이트 전극에 인가되는 전위가 동일한 극성을 갖는 것을 특징으로 하는 반도체 기억 소자.
  4. 소스 영역,
    드레인 영역 - 상기 소스 영역과 드레인 영역은 반도체로 이루어지는 채널 영역에 의해 접속됨 -,
    상기 채널 영역 근방의 복수의 전하 축적 영역,
    상기 채널 영역의 일부인 제1 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 제1 게이트 전극, 및
    상기 채널 영역의 일부이며, 제1 채널 영역과는 다른 제2 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 제2 게이트 전극을 구비하고,
    정보의 기입 시에 상기 제1 게이트 전극에 인가되는 전위와, 정보의 소거 시에 상기 제1 게이트 전극에 인가되는 전위가 동일한 극성을 갖는 것을 특징으로 하는 반도체 기억 소자.
  5. 소스 영역,
    드레인 영역 - 상기 소스 영역과 드레인 영역은 반도체로 이루어지는 채널 영역에 의해 접속됨 -,
    상기 채널 영역 근방의 복수의 전하 축적 영역,
    상기 채널 영역의 일부인 제1 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 제1 게이트 전극, 및
    상기 채널 영역의 일부이며, 제1 채널 영역과는 다른 제2 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 제2 게이트 전극을 구비하고,
    정보의 기입 시에 상기 제1 게이트 전극에 인가되는 전위와, 정보의 소거 시에 상기 제2 게이트 전극에 인가되는 전위가 동일한 극성을 갖는 것을 특징으로 하는 반도체 기억 소자.
  6. 소스 영역,
    드레인 영역 - 상기 소스 영역과 드레인 영역은 반도체로 이루어지는 채널 영역에 의해 접속됨 -,
    상기 채널 영역 근방의 복수의 전하 축적 영역,
    상기 채널 영역의 일부인 제1 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 제1 게이트 전극 및,
    상기 채널 영역의 일부이며, 제1 채널 영역과는 다른 제2 채널 영역의 전위를 제어하는 금속 또는 반도체로 이루어지는 제2 게이트 전극을 구비하는 반도체 기억 소자를 복수개 배열하고,
    데이터선과 제1 워드선과 제2 워드선으로 구동되는 메모리 셀 어레이를 포함하며,
    복수의 반도체 기억 소자의 드레인 영역이 동일한 데이터선에 접속되며,
    상기 드레인 영역이 동일한 데이터선에 접속된 복수의 반도체 기억 소자의 제2 게이트 전극이 상호 다른 제2 워드선에 접속되고,
    상기 드레인 영역이 동일한 데이터선에 접속된 복수의 반도체 기억 소자의 제1 게이트 전극이 상호 다른 제1 워드선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 기재된 반도체 기억 소자를 복수개 배열한 데이터선과 워드선으로 구동되는 메모리 셀 어레이를 포함하며,
    복수의 반도체 기억 소자의 드레인 영역이 동일한 데이터선에 접속되고,
    상기 드레인 영역이 동일한 데이터선에 접속된 복수의 반도체 기억 소자의 게이트 전극이 상호 다른 워드선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 기재된 반도체 기억 소자를 복수개 배열하고,
    제1 반도체 기억 소자와 제2 반도체 기억 소자의 채널 전류가 직렬로 흐르도록 접속되는 것을 특징으로 하는 반도체 기억 장치.
  9. 제4 또는 제5항에 기재된 반도체 기억 소자를 복수개 배열한 데이터선과 제1 워드선으로 구동되는 메모리 셀 어레이를 포함하며,
    복수의 반도체 기억 소자의 드레인 영역이 동일한 데이터선에 접속되고,
    상기 드레인 영역이 동일한 데이터선에 접속된 복수의 반도체 기억 소자의 제2 게이트 전극이 상호 접속되며,
    상기 드레인 영역이 동일한 데이터선에 접속된 복수의 반도체 기억 소자의 제1 게이트 전극이 상호 다른 제1 워드선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  10. 제4항 또는 제5항에 기재된 반도체 기억 소자를 복수개 배열한 데이터선과 제1 워드선으로 구동되는 메모리 셀 어레이를 포함하며,
    복수의 반도체 기억 소자의 드레인 영역이 동일한 데이터선에 접속되고,
    상기 드레인 영역이 동일한 데이터선에 접속된 복수의 반도체 기억 소자의 제2 게이트 전극이 상호 다른 제2 워드선에 접속되며,
    상기 드레인 영역이 동일한 데이터선에 접속된 복수의 반도체 기억 소자의 제1 게이트 전극이 상호 다른 제1 워드선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
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