CN1407625A - 半导体存储元件、半导体装置及其制造方法 - Google Patents
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Abstract
提供半导体存储元件、半导体装置。在要求高可靠性的半导体快速存储器中，由于必须通过将硅基板直接氧化了的氧化膜进行电子的进出，使用的电压从正到负成为大电压。与此不同，通过将电荷蓄积在多个分散的区域，能实现高可靠性。以该高可靠性为背景，不仅通过可靠性高的、将硅基板直接作成热氧化膜获得的氧化膜、而且通过用CVD法淀积的氧化膜等，能使电子移动，信息写入时及信息删除时用同一极性的电位进行控制。
Description
技术领域
本发明涉及半导体存储元件及半导体装置。
背景技术
近年来，作为半导体非易失存储器的快速存储器被用于许多机器中，作为程序存储用或数据存储用。作为该快速存储器的课题，存在价格上的问题。与其他媒体相比、例如与硬盘、光磁盘、DVD等相比，电容之类的价格高出数倍以上，要求低成本化。为了谋求低成本化，减少芯片面积是最有效的方法。但是，迄今为止采取的是减少存储单元的面积的方法。这能通过微细化、物理性地缩小存储单元的尺寸来实现。作为通过该微细化进行的存储单元尺寸缩小的例子，可举出IEEE InternationalSolid-State Circuit Conference 1996，p32-33，1996年。或者，有使每个存储单元中存储的信息为2位，有效地减少每一位的存储单元面积的所谓的多值存储技术的实用化等。作为多值存储的现有技术例，能举出T.Jung et al.，IEEE International Solid-State CircuitConference 1996，p32-33，1996年。
发明概述
为了确保可靠性，在快速存储器中，不能沿膜的厚度方向按比例进行换算。因此，不能使工作电压低压化。另外同样为了确保可靠性，如果电子不能通过对难以引起电荷的移动的硅基板直接进行热氧化作成的氧化膜进行移动，则不可避免地要使用大的正负电压。因此，外围电路、特别是电源部分的面积增大，结果，存储单元面积的占有率下降，存在即使微细化也不能缩小芯片面积的问题。存储单元面积的占有率下降引起的成本上升在容量比较小的面向机器组装用的快速混合逻辑电路等中成为大问题。
本发明的目的在于提供一种既能确保可靠性、必要的电压的种类少、而且其电压低的存储元件结构。由于具有该存储元件，能使半导体存储装置的外围电路结构简单化，能缩小芯片面积。即，能提供一种实现低成本的半导体存储装置的方法。
本发明不是象以往那样，将电荷蓄积在存储单元中的单一的区域中，而是将电荷蓄积在多个分散的区域中，实现高可靠性。特征在于，以该高可靠性为背景，使电子不仅通过可靠性高的使硅基板成为直接热氧化膜获得的氧化膜、而且通过用CVD法淀积的氧化膜等进行移动，使工作方式简单化，实现半导体存储装置的低成本化。
详细地说，本发明的具有代表性的实施形态的半导体装置以下述的半导体存储元件作为主体构成，该半导体存储元件的特征在于：
有源极区、和漏极区，
上述源极区和漏极区通过由半导体构成的沟道区连接，
有由控制上述沟道区的电位的金属或半导体构成的栅极，
在上述沟道区附近有多个电荷蓄积区，
写入信息时加在上述栅极上的电位、和删除信息时加在上述栅极上的电位具有相同的极性。
从以下的实施形态能知道本发明的另外的方法、目的和特征。
附图的简单说明
图1表示实施例1的半导体存储元件的剖面结构。
图2是对应于实施例1的半导体存储元件的电路开头的标记。
图3是实施例2的半导体存储元件的剖面图。
图4是对应于实施例2的半导体存储元件的电路开头的标记。
图5是实施例3的半导体存储装置的等效电路图。
图6是实施例4的半导体存储装置的等效电路图。
图7是实施例4的半导体存储装置的布置图。
图8是实施例5的半导体存储装置的剖面结构图。
图9是实施例5的半导体存储装置的等效电路图。
图10表示实施例6的半导体存储装置的等效电路。
图11是实施例6的半导体存储装置的剖面图。
图12是实施例7的半导体存储装置的等效电路。
图13是实施例7的半导体存储装置的剖面图。
实施发明的具体方式
(实施例1)
以下，说明本发明的具体的实施例的半导体元件及半导体装置。
图1示出了本实施例的存储元件的剖面结构。
在P型硅基板(A1)上设有n型阱区(A2)，且其中具有设有p型阱区(A3)的三重阱结构。在p型阱区(A3)内有n型源极区(A4)、漏极区(A5)，在沟道(A6)上通过由SiO2构成的厚度为6nm的绝缘膜(A7)排列着多个成为电荷蓄积区的平均直径为10nm的微小的硅晶粒(A8)。设有沟道和控制电荷蓄积区的电位的n型多晶硅的栅极(A9)，在微小硅晶粒(A8)和栅极(A9)之间从下开始依次由厚3nm的SiO2、厚6nm的Si3N4、厚3nm的SiO2所谓的ONO结构的绝缘膜(A10)构成。微小的硅晶粒(A8)和栅极(A9)之间也可以不是ONO结构，而是由9nm的SiO2构成的绝缘膜。
图2中示出了对应于图1的电路图的情况。在栅极(A9)、源极(A4)、漏极(A5)、电荷存储区(A8)上带有各自对应的编号。另外，在图1中明确地示出了三重阱结构，但在其他实施例中为了避免图的繁杂而省略。
下面，说明本实施例的制造工序。形成了元件分离区、三重阱结构(A1)、(A2)、(A3)后，将调整阈值电压用的B(硼)离子打入P阱(A3)上的存储单元形成区中。使基板表面氧化，形成厚6nm的SiO2膜(A7)后，采用CVD法形成微小硅晶粒。在试制过程中以5×1011个cm-2的密度形成了平均直径为10nm的硅晶粒。在微小的硅晶粒(A8)上从下开始依次形成厚3nm的SiO2、厚6nm的Si3N4、厚3nm的SiO2的ONO结构层间绝缘膜(A10)后，淀积形成栅极(A9)用的n型多晶硅，再淀积SiO2膜。将抗蚀剂作成掩模依次刻蚀SiO2膜、多晶硅膜、ONO膜、微小硅晶粒、SiO2膜。在该工序中形成栅极(A9)。将栅极(A9)作为掩模，打入As(砷)离子，进行激活退火，形成源极区(A4)、漏极区(A5)。再进行层间膜的淀积、平坦化后，进行接触工序、布线工序。
下面，说明本实施例的工作。
首先说明写入工作。这里，使电荷大量地注入电荷蓄积区(A8)的状态对应于信息“1”，使注入电荷少的状态对应于信息“0”。
通过将0V供给源极区(A4)、将正电位(例如5V)供给漏极区(A5)、将正电压脉冲(例如5V)供给栅极(A9)，发生沟道热电子，将电子注入电荷蓄积区(A8)。通过将0V加在源极区(A4)及漏极区(A5)上，将正电位(例如18V)供给栅极(A9)，使绝缘膜(A7)中形成隧道，能将电子注入电荷蓄积区。在此情况下，由于要求比利用热电子的电荷注入大的电压，所以有外围电路的结构变得复杂的难点。
通过将电子从电荷蓄积区(A8)引导到栅极(A9)中，进行信息“0”的写入。具体地说，通过将0V加在源极区(A4)及漏极区(A5)上，将正电压脉冲(例如10V)加在栅极(A9)上，使绝缘膜(A10)中形成隧道，将电子从电荷蓄积区引导到栅极(A9)中。信息“0”的写入与通常的快速存储器相同，将负电压脉冲(例如-10V)加在栅极上，使绝缘膜(A7)成为隧道，能将电子从电荷蓄积区引导到基板中。可是，在此情况下，由于必须利用负电压脉冲，所以有外围电路变得复杂的缺点。另外，在本实施例中，信息“0”的写入与信息的删除实际上相同。
多次信息的改写是多次施加电压应力的过程。通过累积该电压应力，引起由SiO2构成的绝缘膜劣化，在低电场作用下电子也容易泄漏。用CVD法形成的SiO2的劣化程度比使基板氧化作成的SiO2的劣化程度厉害。因此，在通常的快速存储器中，为了稳定地蓄积电压改写信息时只能对使基板氧化作成的SiO2构成的绝缘膜施加电压应力。即，为了确保可靠性，电子的移动必须限定在基板和电荷蓄积区之间。
与此不同，在本实施例中，电荷蓄积区由多个微小硅晶粒构成。即使利用电压应力使绝缘膜劣化，在低电场作用下产生泄漏后，只是在该泄漏通路上存在的微小硅晶粒中蓄积的电荷进行泄漏。在其他大部分微小硅晶粒中能稳定地保持电荷，所以作为元件总体具有良好的电荷保持特性。因此，在本实施例中，即使将电压应力加在用电压应力弱的CDV法形成的SiO2上，也能确保与通常的快速存储器相同程度的电荷保持特性。即，不仅在基板和电荷蓄积区之间，而且在从电荷蓄积区到栅极之间，电子也能移动。
下面，说明读出工作。例如将2V的读出脉冲加在漏极区上，将0V的读出脉冲加在源极区上，将2V的读出脉冲加在栅极(A9)上。随着注入到电荷蓄积区(A8)中的电荷量多少的不同，阈值电压也不同，所以写入信息“0”时的漏极电流比写入信息“1”时的漏极电流大，因此能分开读信息“0”和信息“1”。切换漏极区、源极区的电压关系，以便使漏极区上为0V，源极区上为2V，栅极上为2V，进行读出即可。在本实施例中，将信息“1”、信息“0”的写入及读出时使用的电压关系汇总在表1中。
表1
| 源极电压 | 漏极电压 | 栅极电压 | |
| 写入“1” | 0V | 5V | 5V |
| 写入“0”(删除信息) | 0V | 0V | 10V |
| 读出 | 0V | 2V | 2V |
在通常的快速存储器中，通过将负电位供给栅极，使绝缘膜(A7)中形成隧道，将电子引导到基板中，进行信息“0”的写入。为了将电子引导到基板中，需要增大供给栅极的电位，或者与写入信息“1”时使用的电位极性相反，所以电源发生电路变得复杂，导致芯片尺寸增大，成本增加。
在本实施例中，信息“1”、信息“0”不管是写入还是读出，只供给极性相同的、大小程度相同的电位就能进行写入或读出，所以电源发生电路变得简单，能大幅度地缩小外围电路的面积。
(实施例2)
图3表示本发明的第二实施例中的存储元件的剖面结构图。
有设置在p型阱区(A11)上的n型源极区(A12)及漏极区(A13)，在沟道(A14)、(A15)上通过厚5nm的绝缘膜(A16)，排列着多个作为电荷蓄积区的平均直径为10nm的微小的硅晶粒(A17)。设有沟道的一部分(A15)和微小硅晶粒(A17)的电位的n型多晶硅的第一栅极(A18)，在微小硅晶粒(A17)和第一栅极(A18)之间从下开始依次由厚3nm的SiO2、厚6nm的Si3N4、厚3nm的SiO2所谓的ONO结构的绝缘膜(A19)构成。另外，有控制沟道区的一部分(A14)的电位的第二栅极(A20)。
图4中示出了对应于图3的电路图的情况。在第一栅极(A18)、第二栅极(A20)、源极区(A12)、漏极区(A13)、由微小硅晶粒构成的电荷存储区(A17)上带有各自对应的编号。
其次说明本实施例的工作。在本实施例中将第二栅极(A20)作为辅助电极用，高效地向电荷蓄积区(A17)注入热电子。
首先，说明写入工作。根据欲写入的信息设定加在漏极区(A13)上的电压。这里使注入电荷多的条件对应于信息“1”，使注入电荷较少的状态对应于信息“0”。写入信息“1”时设定栅压(例如5V)，以便产生足够大的电场来发生热电子。将0V加在源极区(A12)上。将第二栅极(A20)设定为规定的电压(例如2V)。将比第二栅极(A20)高的高电压(例如7V)的写入脉冲加在第一栅极(A18)上。这时第二栅极(A20)下面的基板表面(A14)的电阻比第一栅极(A18)下面的基板表面(A15)的电阻大。因此源-漏间的电压几乎全加在第二栅极(A20)下面的(A14)上。另外，在第二栅极(A20)下面的(A14)上由于接近漏极(A13)一侧的电位高，有效的栅压低，所以呈高电阻状态。因此多半在第二栅极(A20)下面的(A14)的漏极(A13)附近的端部发生热电子。所发生的热电子在第一栅极(A18)产生的电场中向电荷蓄积区(A17)方向加速，引起注入。注入场所集中在第一栅极(A18)下面的第二栅极(A20)附近的场所(A21)中。这时由于第二栅极(A20)下面的(A14)的电阻高，所以与不具有辅助栅极的结构相比，流过源-漏间的电流小，所以能高效率地注入，电流小也可以。因此，能使外围电路、特别是电源发生电路的结构简单。
通过将正电压加在第一栅极(A18)上，发生高电场，将蓄积在电荷蓄积区(A17)中的电子引导到第一栅极(A18)中，进行信息“0”的写入。例如，使第一栅极(A18)为12V，使源极(A12)、漏极(A13)、第二栅极(A20)为0V。
即使正电压加在第二栅极(A20)上，发生高电场，将蓄积在电荷蓄积区(A17)中的电子引导到第二栅极(A20)中，也能进行信息“0”的写入。例如，使第二栅极(A20)为12V，使源极(A12)、漏极(A13)、第一栅极(A18)为0V。另外，在本实施例中，信息“0”的写入与信息的删除实际上相同。
其次说明读出工作。例如设定栅极电压为2V、源极电压为0V、第二栅极(A20)的电压为3.5V，将2V的读出脉冲加在第一栅极(A18)上。由于随着注入电荷蓄积区(A17)中的电荷量的大小不同，阈值电压也不同，所以存储“0”的漏极电流比存储“1”的漏极电流大，所以进行读出。读出时，使漏极区为0V、源极区为2V、第一栅极为2V、第二栅极为3.5V，替换源极区和漏极区的电压关系即可。
将上述的信息“1”的写入、信息“0”的写入、以及读出时的电压例汇总在表2中。在这些工作中供给各端子的电位全部为0V或极性相同。
表2
| 源极电压 | 漏极电压 | 第一栅极电压 | 第二栅极电压 | 备注 | |
| 写入“1” | 0V | 5V | 7V | 2V | …… |
| 写入“0”(删除信息) | 0V | 0V | 12V | 0V | 引导到A18 |
| 0V | 0V | 0V | 12V | 引导到A20 | |
| 读出 | 0V | 2V | 2V | 3.5V | …… |
在通常的快速存储器中，将负电位供给栅极，使绝缘膜中形成隧道，将电子引导到基板中，进行信息“0”的写入。为了将电子引导到基板中，需要增大供给栅极的电位，或者与写入信息“1”时使用的电位极性相反，所以电源发生电路变得复杂，导致芯片尺寸增大，成本增加。
在本实施例中，信息“1”、信息“0”不管是写入还是读出，只供给极性相同的、大小程度相同的电位就能进行写入或读出，所以电源发生电路变得简单，能大幅度地缩小外围电路的面积。
(实施例3)
说明本发明的第三实施例的存储装置。元件的基本结构与实施例1相同，元件单体的工作也相同，其特征在于元件的连接关系，工作方法。图5中示出了本实施例的存储装置的等效电路图。为了说明的方便，只在中央排列的存储单元上附加参照符号A70、A80及A81，同时用点划线包围起来。另外，关于存储单元A70，使图2所示的参照符号对应于各构成元件，标以源极A4、漏极A5、栅极A9及电荷蓄积区A8。A71及A76是数据线，连接在栅极A9上。A73及A74是源极线，连接在源极A4上。A72及A75是字线，连接在栅极A9上。实际上构成规模最大的存储单元阵列，但这里为了说明的方便，示出了3×3的规模小的存储单元阵列。
其次说明本实施例的驱动方法。在本实施例中，将蓄积电荷量多的状态作为信息“1”，将蓄积电荷量比信息“1”少的状态作为信息“0”。首先说明信息的写入工作。在对单元(A70)的写入工作中，使源极线(A73)为0V，根据欲写入的信息设定数据线(A71)的电压，例如如果是信息“0”，设定为0V，如果是信息“1”，设定为5V，将电压脉冲(例如12V)供给字线(A72)。在数据线电压设定成0V的情况下，几乎不发生热电子，所以向电荷蓄积区注入的电荷少，在数据线电压设定成5V的情况下，注入的电荷多。这时关于用同一字线(A72)驱动的另一单元，根据欲写入的数据设定连接的数据线(A76)的电压，例如如果是信息“0”，设定为0V，如果是信息“1”，设定为5V，能同时写入信息。这里写入“0”时，不注入电荷，因此与不进行写入等同，所以能只对用同一字线驱动的单元的一部分进行信息写入。另外关于另一字线，如果是比连接在选择的存储单元上的字线的电压低的电压(例如0V)，则不能进行写入。
用同一字线驱动的单元(A80)、(A70)、(A81)的信息的删除工作一并进行。具体地说，通过将正电压脉冲(例如16V)加在字线(A72)上，将蓄积在电荷蓄积区中的电荷引导到字线中，进行信息的删除。这时，使源极线(A73)、(A74)、数据线(A71)、(A76)为0V。或者，即使将0V加在源极线、数据线中的某一者上，将另一者断开，工作也没问题。从可靠性的观点看，能避免用通常的快速存储器实施。通过对字线施加正电压能实现信息删除的理由与实施例1相同。
另外，关于写入“1”的存储单元，通过将正电压(例如16V)加在字线(A72)上，进行删除，能将写入的剩余电荷引导到字线(A72)中，这与上述相同。删除后，如果再将正电压加在字线上，则此次开始从基板一侧向电荷蓄积结点注入电子，从基板一侧向电荷蓄积区进行的电荷注入速度和从电荷蓄积区向字线进行的电荷的引导速度达到平衡，蓄积在电荷蓄积区中的电荷量不随时间变化。在写入“0”的存储单元也一样，来自基板的电荷的注入和电荷向字线的引导达到平衡，蓄积在电荷蓄积区中的电荷数随着时间的推移而保持一定。即，不管是对写入“1”的存储单元、还是对写入“0”的存储单元进行过剩删除，蓄积在存储单元中的电荷数都收敛为一定的数。这意味着如果进行过剩删除，则各存储单元的特性自行收敛。因此，不会引起在通常的快速存储器中所引起的那种由于过度地引导电荷而导致存储单元不能正常导通的不良现象。在通常的快速存储器中，由于不能确保可靠性，所以如在本实施例中所示，电荷从基板到字线流经用CVD法形成的SiO2层，不能使删除特性与自行收敛一致。如本实施例所示，将电荷蓄积在分散的多个电荷蓄积区中，确保可靠性，最初就能进行使电流从基板流到字线这样的工作。
其次以存储单元(A70)为例说明信息的读出。为了读出信息，将源极线(A73)设定为0V，将数据线(A71)预充电到比源极线(A73)的电压高的电压(例如3V)。此后，将正电压(例如2V)的读出脉冲加在字线(A72)上。这时信息“1”被写入存储单元(A70)中，在阈值电压高的情况下，一点电流也没有，数据线(A71)的电位仍保持阈值电压不变，与此不同，在阈值电压低的情况下，写入信息“0”时流过大电流，数据线(A71)的电位从预充电电压下降很多。将该数据线的一端连接在读出放大器上，增大该电压变化的幅度，读出信息。
(实施例4)
说明本发明的第四实施例的存储装置。元件的基本结构与实施例1相同，元件单体的工作也相同，其特征在于元件的连接关系。图6中示出了本实施例的存储装置的等效电路图。为了说明的方便，只在中央排列的存储单元上附加参照符号A110，同时用点划线包围起来。另外，关于存储单元A110，使图2所示的参照符号对应于各构成元件，标以源极A4、漏极A5、栅极A9及电荷蓄积区A8。实际上构成规模最大的存储单元阵列，但这里为了说明的方便，示出了3×3的规模小的存储单元阵列。
在本实施例中，多个存储单元的源极区、漏极区都用扩散层连接，形成局部源极线(A101)及局部数据线(A102)、(A108)。局部源极线(A101)通过选择晶体管(A106)连接在源极线(A104)上。局部数据线(A102)、(A108)通过选择晶体管(A105)连接在数据线(A107)上。与实施例3相比，虽然需要选择晶体管(A105)、(A106)，但对于用同一局部源极线(A101)、同一局部数据线(A102)、(A108)驱动的多个单元可以共同设计，所以实际上能忽视单元面积的增加。反之，用扩散层连接各存储单元，能减少数据线接触数，所以能缩小存储单元面积，在存储器容量大的情况下，具有降低成本的良好效果。
其次，说明本实施例的驱动方法。首先说明写入工作。在对单元(A110)的写入工作中，将驱动电压供给选择晶体管(A105)、(A106)的栅极线(A121)、(A122)，使选择晶体管(A105)、(A106)导通，使源极线(A104)为0V，根据欲写入的信息设定数据线(A107)的电压，例如如果是信息“0”，设定为0V，如果是信息“1”，设定为5V，将高电压脉冲(例如12V)供给字线(A109)。在数据线(A107)的电压设定成0V的情况下，几乎不发生热电子，所以向电荷蓄积区注入的电荷少，在数据线(A107)的电压设定成5V的情况下，注入的电荷多。这时关于用同一字线(A109)驱动的另一单元，如果根据欲写入的数据设定连接的数据线(A107)的电压，则能同时写入信息。这里写入“0”时，不注入电荷，因此与不进行写入等同，所以能只对用同一字线驱动的单元的一部分进行信息写入。另外关于另一字线，如果是比连接在选择的存储单元上的字线的电压低的电压(例如0V)，则不能进行写入。另外，在将信息“1”写入存储单元(A110)的情况下，使数据线(A107)为0V，将正电压(例如5V)供给源极线(A104)后，即使将正电压脉冲(例如12V)加在字线(A109)上也没关系。
在本实施例的情况下，也与实施例3相同，由于将电荷蓄积在多个分散的电荷蓄积区中，具有较高的电荷保持特性，所以将蓄积的电荷引导到字线中，使电荷从基板通过电荷蓄积区流到字线中，能实现删除特性的自行收敛性。
其次以从存储单元(A110)读出信息为例，说明信息读出工作。将源极线(A104)设定为0V，将驱动电压供给选择晶体管(A106)的栅极线(A122)，使选择晶体管(A106)导通。另一方面，将驱动电压供给选择晶体管(A105)的栅极线(A121)，使选择晶体管(A105)导通，将数据线(A107)、局部数据线(A108)预充电到正电压(例如3V)后，将正电压(例如2V)的读出脉冲加在字线(A109)上。这时，在读出信息的存储单元(A110)中写入信息“1”，蓄积电荷，在阈值电压高的情况下，存储单元(A110)中一点电流也没有，数据线(A107)的电位仍保持阈值电压不变，与此不同，在存储单元(A110)中写入信息“0”，不蓄积电荷的情况下，阈值电压低，大电流流过存储单元(A110)，数据线(A107)的电位从预充电电压下降很多。将该数据线(A107)的一端连接在读出放大器上，增大该电压变化的幅度，进行读出。
(实施例5)
说明本发明的第五实施例的存储装置。元件的基本结构与实施例1相同，元件单体的工作也相同，但特征在于元件的连接关系，剖面结构和制作方法。
图7中示出了本实施例的存储装置的布置。实际上构成规模最大的存储单元阵列，但这里为了说明的方便，示出了3×3的规模小的存储单元阵列。有设置在P型硅基板上的元件分离区(A30)。有垂直于该元件分离区(A30)、对应于用图3说明的第二栅极(A20)的由多晶硅构成的第二字线(A31)，有平行于该第二字线、对应于用图3说明的第一栅极(A18)的由多晶硅构成的第一字线(A32)、以及由钨构成的源极线(A33)。如图所示，反复构成将第一字线(A32)、第二字线(A31)、源极线(A33)、第二字线(A31)、以及第一字线(A32)作为一组的排列。相邻配置的组的端部的第一字线(A32)彼此相邻。在相邻的第一字线之间、且在不是元件分离区的地方有数据线接点(A34)。有从该数据线接点(A34)上通过、与元件分离区(A30)平行、由钨构成的数据线(A35)。
图8中示出了图7中的A-A’剖面。有设置在P型硅基板上的n型源极区(A36)和漏极区(A37)，在连接该源极区(A36)和漏极区(A37)的沟道(A38)上有厚7nm的绝缘膜(A39)。在该绝缘膜(A39)上设有由多晶硅构成的第二字线(A31)。另外，在绝缘膜(A39)上排列着多个成为电荷蓄积区的平均直径为10nm的微小硅晶粒(A41)。在第二字线(A31)上设有电荷蓄积区及控制它下面的沟道的电位用的n型多晶硅的第一字线(A32)。在该第一字线(A32)和作为电荷蓄积区的微小硅晶粒(A41)之间从下面开始依次有厚3nm的SiO2、厚6nm的Si3N4、厚4nm的SiO2所谓的ONO结构的绝缘膜(A43)。另外，在源极区(A36)上形成由钨形成的源极线(A33)。在漏极区(A37)上形成由钨构成的塞(数据线接点(A34))，连接在数据线(A35)上。
说明本实施例的制造工序。形成了元件分离区(A30)、三重阱结构后，将调整阈值电压用的B(硼)离子打入P阱上。使基板表面氧化，形成栅极氧化膜后，为了形成第二字线(A31)，淀积多晶硅膜SiO2膜。将抗蚀剂作成掩模依次刻蚀SiO2膜、多晶硅膜。在该工序中形成第二字线(A31)。将该第二字线(A31)作为掩模打入不纯物，调整第一字线(A32)下面的不纯物浓度。清洗后，使基板表面氧化，形成厚6nm的隧道氧化膜(A39)后，采用CVD法形成微小硅晶粒(A41)。在试制过程中以3×1011个cm-2的密度形成了平均直径为8nm的硅晶粒。其次，从下开始依次淀积由厚3nm的SiO2膜、厚5nm的Si3N4膜、厚3nm的SiO2膜构成的ONO绝缘膜。此后，淀积形成第一字线(A32)用的多晶硅膜、SiO2膜。利用抗蚀剂掩模，依次对SiO2膜、多晶硅膜刻蚀后，淀积Si3N4膜、SiO2膜，进行平坦化。平坦化后，再次淀积SiO2膜。这时，在抗蚀剂上复制源极线(A33)、数据线接点(A34)的图形，将该抗蚀剂作为掩模，对SiO2膜进行刻蚀。数据线接点(A34)、源极线(A33)在抗蚀剂图形上即使多少有些偏移，但由于基底是Si3N4，所以能自行调整地在漏极区、源极区上准确地形成开口。另外，通过对基底的Si3N4进行刻蚀，基板上的漏极区(A37)、源极区(A36)形成开口。这里，为了确保接点的可靠性，注入P(磷)离子，进行热处理，进行激活。此后，淀积SiO2膜，通过深刻蚀，防止数据线接点之间短路。此后淀积钨，进行平坦化。平坦化后，淀积SiO2膜、钨膜、SiO2膜。将数据线(A35)的图形复制在抗蚀剂上，对SiO2膜、钨膜、SiO2膜进行刻蚀，形成数据线(A35)。此后，淀积SiO2膜作为层间膜。反复进行以下同样的工序，进行布线工序。在该工序中虽然微小硅晶粒(A41)残留在第二字线(A31)的上表面及侧面上，但对存储单元的功能没有影响，所以没有必要将其除去。
在通常的快速存储器中，浮动栅极的加工结束后，对构成浮动栅极的多晶硅的表面进行弱氧化。通过该氧化过程提高浮动栅极的绝缘性，能提高电荷保持特性。可是其另一方面，如果外围电路的栅极氧化膜或快速逻辑电路混合安装，则会增大该逻辑电路的栅极氧化膜的厚度。因此，由于晶体管的电流减少，导致工作延迟。可是，在本实施例中，由于用多个微小硅晶粒(A41)形成电荷蓄积结点，所以电荷保持特性高。因此，不需要采用与该浮动栅极的氧化过程对应的过程，适合与高速逻辑电路的混合安装。
在图9中用电路图示出了本实施例的存储装置的存储单元的连接关系。实际上构成规模最大的存储单元阵列，但这里为了说明的方便，示出了3×3的规模小的存储单元阵列。另外，为了说明的方便，用点划线包围起来示出了中央的3列存储单元A50、A60及A61。另外，在存储单元A50的各结构要素上标以图4所示的对应的参照符号。
用图9说明本实施例的工作。首先说明写入工作。
以存储单元(A50)为例，说明信息的写入。这里，将该存储单元(A50)称为选择单元，将除此以外的存储单元称为非选择单元。对选择单元(A50)的信息写入时，将正电压脉冲(例如6V)加在数据线(A51)上，将正电压脉冲(例如8V)加在第一字线(A52)上，然后，将正电压脉冲(例如2V)加在第二字线(A53)上。这时，源极线(A54)为0V。由于采用这样的电压关系，所以与利用在通常的漏极端发生的热电子的写入不同，能在源极端发生热电子。将0V加在与非选择单元连接的源极线(A55)、与非选择单元连接的第一字线(A56)、与非选择单元连接的数据线(A57)上。通过将比连接在选择单元上的第二字线(A53)小的正电压(例如0.5V)加在非选择单元上连接的第二字线(A58)上，能抑制对非选择单元的信息写入。
对连接在一条第一字线上的存储单元一并进行信息的删除。以下以连接在第一字线(A52)上的存储单元(A50)、(A60)及(A61)为例进行说明。这里，将连接在第一字线(A52)上的存储单元称为选择单元，将除此以外的存储单元称为非选择单元。将正电压脉冲(例如12V)加在第一字线(A52)上，然后，将正电压脉冲(例如5V)加在第二字线(A53)上。这时，源极线(A54)为0V。因此，蓄积在电荷蓄积结点中的电荷被引导到第一字线(A52)中。使第二字线和第一字线的电压关系反相，能将蓄积在电荷蓄积结点中的电荷引导到第二字线中。或者，调整电压关系，当然能将蓄积在电荷蓄积结点中的电荷引导到第一字线、第二字线两者中。将0V加在非选择单元上连接的源极线(A55)、非选择单元上连接的第一字线(A56)、非选择存储单元上连接的数据线(A57)、非选择存储单元上连接的第二字线(A58)上。
这里，虽然将第一字线、第二字线中的蓄积电荷引出，但当然与通常的快速存储器一样，也能将0V或负电压加在第一字线、第二字线上，通过将电荷引导到基板上，进行信息的删除。
以存储单元(A50)为例说明信息的读出。这里，将该存储单元(A50)称为选择单元，将除此以外的存储单元称为非选择单元。对选择存储单元(A50)进行信息读出时，将连接在选择存储单元(A50)上的数据线(A51)预充电到正电压(例如2V)。这时连接在选择存储单元(A50)上的源极线(A54)为0V。将正电压脉冲(例如2V)加在选择存储单元(A50)上连接的第一字线(A52)上，将正电压脉冲(例如2V)加在选择存储单元(A50)上连接的第二字线(A53)上，用读出放大器增加连接在选择存储单元(A50)上的数据线(A51)的电压变化幅度。选择存储单元(A50)的阈值电压的大小随着注入到选择存储单元(A50)的电荷蓄积区中的电荷量的多少而不同。因此，在写入信息“0”的情况下，存储单元的阈值电压降低，电流流过选择存储单元，所以数据线(A51)的电压随时间的推移而下降。在写入信息“1”的情况下，存储单元的阈值电压升高，所以流过选择存储单元的电流小，所以数据线(A51)的电压几乎不随时间变化。利用该差进行读出。
在本实施例中，数据的写入、删除、读出全部利用0V或极性一致的电压。另外，由于用第二栅极，采用源极侧注入方法，高效率地写入信息，所以与通常的热电子注入进行的写入相比，电源电路的负担小。因此，外围电路、特别是电源电路变得简单。这在用于安装等存储容量较小、与存储单元面积相比外围电路的面积不能忽视的情况下，对于减少元件面积具有很大的效果，能大幅度地降低成本。
(实施例6)
图10中示出了本发明的第六实施例的存储装置的等效电路。元件的基本结构与实施例2相同，元件单体的工作也相同，其特征在于元件的连接关系，剖面结构不同，驱动方法也不同。另外，图11中示出了本实施例的存储装置的剖面结构。
图10中所示的等效电路与表示实施例1的元件构成的存储装置的等效电路图的图6相对应。为了说明的方便，只在中央段排列的存储单元上附加参照符号A160、A161，同时用点划线包围起来。另外，关于存储单元A160，使图4所示的参照符号对应于各构成元件，标以源极A12、漏极A13、第一栅极A18、第二栅极A20及微小晶粒A17。实际上构成规模最大的存储单元阵列，但这里为了说明的方便，示出了3×3的规模小的存储单元阵列。
在本实施例中，多个存储单元的源极区、漏极区都用扩散层连接，形成局部源极线(A168)及局部数据线(A165)。局部源极线(A168)通过选择晶体管(A162)连接在源极线(A163)上。局部数据线(A165)通过选择晶体管(A1169)连接在数据线(A164)上。与实施例4相同，虽然需要选择晶体管(A162)、(A169)，但对于用同一局部源极线(A168)、同一局部数据线(A165)驱动的多个单元可以共同设计，所以实际上能忽视单元面积的增加。反之，用扩散层连接各存储单元，能减少数据线接触数，所以能缩小存储单元面积，在存储器容量大的情况下，具有降低成本的良好效果。
以将信息写入图10中的存储单元(A160)为例，说明写入工作。首先，使选择晶体管(A169)、(A162)导通，使源极线(A163)为0V，根据欲写入的信息设定数据线(A164)、局部数据线(A165)的电压，例如如果是信息“0”，设定为0V，如果是信息“1”，设定为5V，将正电压脉冲(例如2V)供给第二字线(A166)，将正电压脉冲(例如8V)供给第一字线(A167)。在数据线(A164)的电压设定成0V的情况下，几乎不发生热电子，所以向电荷蓄积区注入的电荷少，在数据线(A164)的电压设定成5V的情况下，高效率地发生热电子，电荷被注入到电荷蓄积区中。这时关于用同一字线(A167)驱动的另一单元、例如A161，如果根据写入的数据设定连接的数据线(A170)的电压，则能同时写入信息。
对连接在第一字线上的多个存储单元一并进行信息的删除。将正电压(例如15V)加在第一字线上，将比供给第一字线的电压低的0V或正电压(例如0.5V)加在第二字线上，将蓄积在电荷蓄积区中的电荷引出。也可以对连接在第二字线上的多个存储单元一并进行删除。在此情况下，将正电压(例如15V)加在第二字线上，将比加在第二字线上低的0V或正电压(例如0.5V)加在第一字线上，将第二字线中的电荷引出。
在图11中，第一栅极(A150)照样与图7中的字线A35相同，形成第一字线(A167)。同样，第二栅极(A151)、(A156)及(A157)用来形成第二字线(A166)，沿着垂直于第一栅极(A150)的方向布线。另外，一个存储单元的漏极区兼作相邻的存储单元的源极区。例如，存储单元(A152)的漏极区(A153)兼作相邻的存储单元(A154)的源极区。同样，存储单元(A152)的源极区(A155)兼作左侧相邻的存储单元的漏极区。同样在左侧相邻的存储单元中形成兼作源极区的漏极区，对最右端的存储单元(A154)形成漏极区(A158)。对最左端的存储单元形成源极区。用扩散层布线分别连接兼作源极区的漏极区(A153)及(A155)、以及两端的漏极区及源极区，其走向与第二字线(A151)并行。通常在多个单元中这样共有源极区、漏极区，多个存储单元的源极、漏极并联连接构成，多个存储单元的漏极区和相邻元件的源极区是元件分离区，需要进行物理性的绝缘。可是，在本实施例中，通过控制第二字线(A151)、(A156)及(A157)的电位，使相邻的存储单元之间电气分离，达到存储单元的分离的目的。由于不进行物理性的分离，不需要元件分离区，所以所以能减少存储单元的面积，对于低成本化具有很大效果。
本实施例的制造工序直到成为电荷蓄积区的微小硅晶粒形成用的工序为止，与实施例5相同，虽然微小硅晶粒残留在第二字线(A151)、(A156)及(A157)的上表面及侧面上，但在本实施例中也对存储单元的功能没有影响，所以没有必要将其除去。
在本实施例的工作中，特征在于：对于用同一字线驱动的单元每隔一个进行写入、读出。例如在对单元(A152)进行写入或读出工作时，使相邻单元的第二字线(A156)及(A157)呈低电压，使第二字线下面的硅表面呈高电阻，防止用同一条第二字线驱动的元件之间短路。
(实施例7)
说明本发明的第七实施例。图12示出了层结构的等效电路图。实际上构成规模最大的层，但这里为了说明的方便，示出了3×3的规模小的单元层。为了说明的方便，用点划线将中央部分的存储单元(A202)包围起来示出。图13是图12中用点划线包围起来表示的存储单元(A202)和沿图的纵向相邻的存储单元部分用双点划线表示的椭圆区域的垂直于字线方向的剖面图。在图13中用参照符号(A17)表示的是图3中的作为电荷蓄积区的微小硅晶粒。与到此为止的实施例不同，本实施例的特征在于：存储元件串联连接。特征还在于：由于串联连接结构使得电阻增大，但单元面积变小。
说明本实施例的信息写入。对利用第一字线(A201)驱动的存储单元(A202)进行信息写入时，使选择晶体管(A203)导通，根据欲写入的信息设定数据线(A204)的电压，例如如果是信息“0”，设定为0V，如果是信息“1”，设定为5V。这时，选择晶体管(A205)导通，源极线(A206)为0V。另外进行写入的存储单元(A202)的第一字线(A201)及该单元的第二字线(A207)以外的第一字线(A208)、第二字线(A209)设定成规定的高电位(例如全部5V)，使第二字线及第一字线下面的沟道部分呈低电阻状态。进行写入的存储单元的第二字线(A207)设定为比其他第二字线(A209)低的电位(例如2V)，使其下面的基板表面呈比较高的电阻。假设使进行写入的存储单元(A202)的第一字线(A201)的电位比其他第一字线电位高(例如12V)，则在数据线(A204)被设定为高电压(例如5V)的情况下，在第二字线(A207)和第一字线(A201)之间的基板表面上发生热电子，注入到附近的电荷蓄积区(A210)中。与数据线(A204)的电位被设定为高电压的情况不同，在数据线(A204)的电位被设定为低电压的情况下，几乎不发生热电子，几乎不注入电荷。如果使进行写入的存储单元(A202)的第一字线(A201)的电位和与其相邻的存储单元的第二字线(A209)的电位关系与进行写入的存储单元(A202)的第一字线(A201)的电位和第二字线(A207)的电位关系相同，则在第二字线(A209)和第一字线(A201)之间的基板表面上发生热电子，注入到附近的电荷蓄积区(A211)中。
信息的删除与实施例3至6相同，在第一字线单元中进行。将正电压(例如15V)加在第一字线(A201)上，将蓄积在多个电荷蓄积区中的电荷引导到第一字线(A201)中。这时，第二字线(A207)设定得比加在第一字线上的电压低(例如0V)。或者，将正电压(例如15V)加在第二字线(A207)上，将比加在该第二字线(A207)上的电压低的电压(例如0V)加在第一字线上，将电荷从第二字线(A207)引出，进行删除也没关系。在本实施例的情况下，将电荷蓄积在多个分散的电荷蓄积区中，具有高的电荷保持特性，所以与实施例3、4相同，将蓄积的电荷引导到第一字线、或第二字线中，或者使电荷从基板通过电荷蓄积区流到第一字线、或第二字线中，能实现删除特性的自行收敛性。
在读出工作中，使选择晶体管(A203)导通，将数据线(A204)预充电到正电压(例如2V)。另外，使选择晶体管(A205)导通，源极线(A206)设定为0V。将驱动读出的存储单元(A202)的第一字线(A201)以外的第一字线(A208)、第二字线(A209)设定为规定的高电位(例如全部为5V)，再将规定的读出电压(例如3V)供给该第一字线(A201)。这时，电荷被蓄积在读出信息的存储单元中，在阈值电压高的情况下，几乎没有电流，数据线(A204)的电位几乎与预充电电压没有差异，与此不同，在电荷不被蓄积在欲读出信息的存储单元中的情况下，阈值电压低，流过大电流，全部数据线(A204)的电位从预充电电压下降很多。将该数据线(A204)的一端连接在读出放大器上，将该电压变化放大后读出。
如果采用本发明，则能提供一种既能确保可靠性，所需要的电压的种类也少，而且其电压低的存储元件结构。由于具有该存储元件，所以能简化半导体存储装置的外围电路的结构，缩小芯片面积，实现低成本的半导体存储装置。
Claims (10)
1.一种半导体存储元件，其特征在于：
有源极区、漏极区，
上述源极区和漏极区通过由半导体构成的沟道区连接，
有由控制上述沟道区的电位的金属或半导体构成的栅极，
在上述沟道区附近有多个电荷蓄积区，
写入信息时加在上述栅极上的电位、和删除信息时加在上述栅极上的电位具有相同的极性。
2.一种半导体存储元件，其特征在于：
有由半导体构成的沟道区，
在上述沟道区附近有多个电荷蓄积区，
有控制作为上述沟道区的一部分的第一沟道区的电位的由金属或半导体构成的第一栅极，
有控制作为上述沟道区的一部分、与第一沟道区不同的第二沟道区的电位的由金属或半导体构成的第二栅极，
写入信息时加在上述第一栅极上的电位、和删除信息时加在上述第一栅极上的电位具有相同的极性。
3.一种半导体存储元件，其特征在于：
有由半导体构成的沟道区，
在上述沟道区附近有多个电荷蓄积区，
有控制作为上述沟道区的一部分的第一沟道区的电位的由金属或半导体构成的第一栅极，
有控制作为上述沟道区的一部分、与第一沟道区不同的第二沟道区的电位的由金属或半导体构成的第二栅极，
写入信息时加在上述第一栅极上的电位、和删除信息时加在上述第二栅极上的电位具有相同的极性。
4.一种半导体存储元件，其特征在于：
有源极区、漏极区，
上述源极区和漏极区通过由半导体构成的沟道区连接，
在上述沟道区附近有多个电荷蓄积区，
有控制作为上述沟道区的一部分的第一沟道区的电位的由金属或半导体构成的第一栅极，
有控制作为上述沟道区的一部分、与第一沟道区不同的第二沟道区的电位的由金属或半导体构成的第二栅极，
写入信息时加在上述第一栅极上的电位、和删除信息时加在上述第一栅极上的电位具有相同的极性。
5.一种半导体存储元件，其特征在于：
有源极区、漏极区，
上述源极区和漏极区通过由半导体构成的沟道区连接，
在上述沟道区附近有多个电荷蓄积区，
有控制作为上述沟道区的一部分的第一沟道区的电位的由金属或半导体构成的第一栅极，
有控制作为上述沟道区的一部分、与第一沟道区不同的第二沟道区的电位的由金属或半导体构成的第二栅极，
写入信息时加在上述第一栅极上的电位、和删除信息时加在上述第二栅极上的电位具有相同的极性。
6.一种半导体存储装置，其特征在于：
排列多个半导体存储元件，该半导体存储元件
有源极区、漏极区，
上述源极区和漏极区通过由半导体构成的沟道区连接，
在上述沟道区附近有多个电荷蓄积区，
有控制作为上述沟道区的一部分的第一沟道区的电位的由金属或半导体构成的第一栅极，
有控制作为上述沟道区的一部分、与第一沟道区不同的第二沟道区的电位的由金属或半导体构成的第二栅极，而且
在用数据线、第一字线和第二字线驱动的存储单元阵列中，
多个半导体存储元件的漏极区连接在同一数据线上，
上述漏极区连接在同一数据线上连接的多个半导体存储元件的第二栅极互不相同的第二字线上，
上述漏极区连接在同一数据线上连接的多个半导体存储元件的第一栅极互不相同的第一字线上。
7.一种半导体存储装置，其特征在于：
在排列了多个权利要求1所述的半导体存储元件的用数据线和字线驱动的存储单元阵列中，
多个半导体存储元件的漏极区连接在同一数据线上，
上述漏极区连接在同一数据线上连接的多个半导体存储元件的栅极互不相同的字线上。
8.一种半导体存储装置，其特征在于：
排列多个权利要求1至3中任一项所述的半导体存储元件，
连接得使第一半导体存储元件和第二半导体存储元件的沟道电流串联流过。
9.一种半导体存储装置，其特征在于：
在排列了多个权利要求4或5中任一项所述的半导体存储元件的用数据线和第一字线驱动的存储单元阵列中，
多个半导体存储元件的漏极区连接在同一数据线上，
上述漏极区与连接在同一数据线上的多个半导体存储元件的第二栅极互相连接，
上述漏极区连接在同一数据线上连接的多个半导体存储元件的第一栅极互不相同的第一字线上。
10.一种半导体存储装置，其特征在于：
在排列了多个权利要求4或5中任一项所述的半导体存储元件的用数据线和第一字线驱动的存储单元阵列中，
多个半导体存储元件的漏极区连接在同一数据线上，
上述漏极区连接在同一数据线上连接的多个半导体存储元件的第二栅极互不相同的第二字线上，
上述漏极区连接在同一数据线上连接的多个半导体存储元件的第一栅极互不相同的第一字线上。
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