TW584961B - Semiconductor memory element, semiconductor device and control method thereof - Google Patents

Semiconductor memory element, semiconductor device and control method thereof Download PDF

Info

Publication number
TW584961B
TW584961B TW091102407A TW91102407A TW584961B TW 584961 B TW584961 B TW 584961B TW 091102407 A TW091102407 A TW 091102407A TW 91102407 A TW91102407 A TW 91102407A TW 584961 B TW584961 B TW 584961B
Authority
TW
Taiwan
Prior art keywords
gate
channel region
semiconductor memory
semiconductor
region
Prior art date
Application number
TW091102407A
Other languages
English (en)
Inventor
Taro Osabe
Tomoyuki Ishii
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW584961B publication Critical patent/TW584961B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

A7 B7
584961 五、發明説明（ 發明背景 本發明係關於半導體記憶元件及半導體裝置。 近年來，半導艎非揮發性記憶體之快閃記憶體 引進使用於許多機器中’作為程式館存用或資料錯存用 用途。價格的問題為此快閃記憶體迫切需要解決之課題之 一，與其他媒體，例如硬碟、光碟、DVD (數位影音^ 碟）等相比，快閃記憶體單位容量之價格高出數倍以上， 因此’低價格化乃成為一般要求之重要課題。為謀求低價 格化’減少晶片面積最為有效。對此，以往一直有人從事 縮小記憶早元面積之研究’該研究係利用微細化技術，以 物理的方法實現縮小記憶單元尺寸之目的。此種利用微細 化技術縮小記憶單元尺寸之例子，有IEEE (美國電氣與電 子工程師學會）1996年出版之國際固態電路會誌 Internation Solid-State Circiut Conferencel996，p32-33所載之資料。或者也有人實際使用所謂多值記憶技術， 將記憶於每一記憶元件之資訊設為2位元，以實效地減少 每1位元之記憶單元面積。多值記憶之以往技術例，有T. Jung et al.，IEEE International Solid-State Circiut Conferencel996，p32-33所載之資料。 發明概述 為確保可靠性，在快閃記憶體中，不能在薄膜厚度方向 施行比例描繪，因此，不能達成使用電麈之低電壓化。 又’同樣為確保可靠性，必須使電子經由直接將難以引起 電荷漏泄之矽基板熱氧化所製成之氧化膜移動，故不能避 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
584961 A7 _____B7 五、發明説明（6 ) 有周邊電路構成變得更複雜之難處。 資訊“〇”之寫入係利用由電荷蓄積區域A8引導至問極 A9之方式進行。具體而言，係利用將〇乂施加至源極區域 A4及汲極區域A5，將正電位脈衝（例如1〇v)施加至閘極 A9，使電子由電荷蓄積區域穿過絕緣膜A1〇中而引導至閘 極A9之方式。資m “0”之寫入與通常之快閃記憶體同 樣，也可將負的電壓脈衝（例如一 1〇v)施加至間極，並 由電荷蓄積區域使電子穿過絕緣膜A7而引導至基板。但此 情形必須利用負的電壓脈衝’故有周邊電路更為複雜之缺 點。又，在本實施例中，資訊“〇，，之寫入與資訊之消除 實質上相同。 •多-人之資訊之改寫係指施加多次之電壓應力之意。此電 壓應力之累積會使Si〇2所形成之絕緣膜性能轉差，在低電 場下也容易引起電子之漏泄。性能轉差之程度，在CVD所 形成之SiCh之情形要比將基板氧化所形成之si〇2之情形激 烈。因此，在通常之快閃記憶體中，為安定地蓄積電荷， 在資訊改寫時，只能對將基板氧化所形成之si〇 2膜施加電 壓應力。即為確保可靠性，電子之移動必須限定於基板與 電荷蓄積區域之間。 對此’在本實施例中，電荷蓄積區域係由多數矽微小結 晶粒所形成，電壓應力之累積導致絕緣膜性能轉差，在低 電場下51起電子之漏泄之後，其所漏泄的也僅係存在於此 漏泄通路上之矽微小結晶粒所蓄積之電荷而已，其他大部 分之石夕微小結晶粒都能持續安定地保持電荷，就整個元件 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 x 297公釐） 584961 A7 B7 五、發明説明（7 ) 而言，具有良好之電荷保持特性。因此，即使將電壓應力 施加至抗電壓應力性較弱之CVD所形成之Si02，在本實施 例中，也可確保與通常之快閃記憶體相同程度之電荷保持 特性。即不僅在基板與電荷蓄積區域之間，連電荷蓄積區 域至閘極之間，電子也可通暢地移動。 其次說明讀出動作。例如將2V施加至汲極區域，將0V 施加至源極區域，將2 V之讀出脈衝施加至閘極A9。臨限 值電壓因植入於電荷蓄積區域A8之電荷量大小而異，資訊 “0”寫入時之汲極電流大於資訊“1”寫入時之汲極電 流，故可分別讀出資訊“0”與資訊“Γ 。讀出動作也可 將施加至汲極區域與源極區域之相關電壓替代為將0V施加 至汲極區域，將2V施加至源極區域，將2V施加至閘極。 在本實施例中，資訊“1” 、資訊“0”之寫入及讀出所 使用之相關電壓可歸納成如表1所示。 表1
源極電壓 汲極電壓 閘極電壓 “Γ寫入 0V 5V 5V “0，，寫入 (資訊消 除） 0V 0V 10V 讀出 0V 2V 2V 在通常之快閃記憶體中，資訊“0”之寫入係利用將負 的電位施加至閘極，使電子穿過絕緣膜A7中而引導至基板 之方式進行。為了將電子引導至基板，施加至閘極之電位 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
線 584961 A7 B7 五、發明説明（8 ) 必須較大，且其極性與資訊“1”之寫入所使用之電位相 反，因此，電源產生電路較複雜，且會導致晶片尺寸之增 大，甚至於成本的增加。 在本實施例中，資訊“1” 、資訊“0”之任何寫入及讀 出均只需施加同極性之同程度大小之電位即可，故電源產 生電路較單純，可大幅縮小周邊電路面積。 (實施例2) 圖3係表示本發明之實施例2之記憶元件之剖面構造圖。 記憶元件具有設在p型阱All上之η型源極區域A12及汲 極區域Α13，在通道Α14、Α15上經由厚5 nm之絕緣膜 A16排列著多數構成電荷蓄積區域之平均粒徑10 nm之矽 微小結晶粒A1 7，並設有控制通道之一部分A1 5與矽微小 結晶粒A17之電位之η型多晶矽之第一閘極A1 8，矽微小結 晶粒Α17與第一閘極Α18係利用由下而上依序為厚3 nm之 Si02、厚6 nm之Si3N4、厚3 nm之Si02之所謂ΟΝΟ構造之 絕緣膜Α19所構成。另外，有控制通道區域之一部分Α14 之電位之第二閘極Α20。 對應於圖3之電路圖之表現情形如圖4所示。在此圖中附 上分別對應於第一閘極Α18、第二閘極Α20、源極Α12、 汲極Α13、由矽微小結晶粒所構成之電荷記憶區域Α17。 其次說明本實施例之動作。在本實施例中，係使用第二 閘極Α20作為輔助電極，以便高效率地將熱電子植入電荷 記憶區域Α17中。 首先，說明寫入動作。依照希望寫入之資訊設定施加至 •11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
k 584961 A7 ____B7 五、發明説明（9 ) 汲極區域A1 3之電壓。在此，使植入較多之電荷之條件對 應於資訊“ 1 ” ，使植入電荷較少之狀態對應於資訊 。寫入資訊“1”時，先設定汲極電壓（例如為 5V )，以便可形成產生熱電子之充分的電場，並將〇v施 加至源極區域A12，將第二閘極A20設定於既定之電壓 (例如為2V)，將高於第二閘極A20之電壓（例如為7V) 之寫入脈衝施加至第一閘極A18，此時，第二閘極A20下 之基板表面A14之電阻大於第一閘極A18下之基板表面 A1 5之電阻，因此，源極、汲極間電壓幾乎大部分被施加 至第一閘極A20下之基板表面A14。又，在第二閘極A20 下之基板表面A14 ’接近於 >及極A13側的電位較高，實效 的閘極電壓變低，故呈現高電阻。故在第二閘極A20下之 基板表面A14接近於汲極A13之端產生熱電子之量更多。 產生之熱電子在第一閘極A18形成之電場向電荷蓄積區域 A17方向被加速而產生植入作用。植入處集中於第一閘極 A18下方接近於第二閘極A20之處A21。此時，流過源 極、汲極間之電流因第二閘極A20下之基板表面A14之電 阻較高，故其電流比不設輔助電極之構造的情形為小，因 此，只要有少的電流，即可施行高效率之植入動作，從而 可簡化周邊電路，尤其可簡化電源產生電路之構造。 資訊“0”之寫入係利用將正電壓施加至第一閘極A18使 其產生高電場，藉以將電荷蓄積區域A17所蓄積之電子引 導至第一閘極A18之方式進行。相關電壓之設定例如：將 第一閘極八18設定為12乂，將源極八12、汲極六丨3、第二閘 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 584961 A7 B7 五、發明説明（10 ) 極A20設定為0V。 資訊“0”之寫入也可採用將正電壓施加至第二閘極A20 使其產生高電場，藉以將電荷蓄積區域A17所蓄積之電子 引導至第二閘極A20之方式。此時，相關電壓之設定例 如：將第二閘極A20設定為12V，將源極A12、汲極A13、 第一閘極A18設定為0V。又，在本實施例中，資訊“0” 之寫入與資訊之消除實質上相同。 其次，說明讀出動作。例如將汲極電壓設為2V，將源極 電壓設為0V，將第二閘極A20電壓設為3.5V，將2V之讀 出脈衝施加至第一閘極A18。臨限值電壓因植入於電荷蓄 積區域A17之電荷量大小而異，記憶·“0”之汲極電流大於 記憶“ 1 ”之汲極電流，故可施行讀出動作。讀出動作也 可將施加至汲極區域與源極區域之相關電壓替代為將0V施 加至汲極區域，將2V施加至源極區域，將2V施加至第一 閘極，將3.5V施加至第二閘極。 上述資訊“1”寫入、資訊“0”寫入及讀出時之電壓例 可歸納成表2。在此等動作中，施加至各端子之電位全部 為0或極性相等之電位。 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
584961 A7 B7 五、發明説明（n )
表2 源極電壓 汲極電壓 第一閘極 電壓 第二閘極 電壓 備考 “Γ寫入 0V 5V 7V 2V “0，，寫入 (資訊消除） 0V 0V 12V 0V 引導至 A18 0V 0V 0V 12V 引導至 A20 讀出 0V 2V 2V 3.5V 在通常之快閃記憶體中，資訊“0”之寫入係利用將負 的電位施加至閘極，使電子穿過絕緣膜中而引導至基板之 方式進行。為了將電子引導至基板，施加至閘極之電位必 須較大，且其極性與資訊“ 1 ”之寫入所使用之電位相 反，因此，電源產生電路較複雜，且會導致晶片尺寸之增 大，甚至於成本的增加。 在本實施例中，資訊“Γ 、資訊“0”之任何寫入及讀 出均只需施加同極性之同程度大小之電位即可，故電源產 生電路較單純，可大幅縮小周邊面積。 (實施例3) 茲說明本發明之實施例3之記憶裝置。元件之基本構成 與實施例1相同，元件單獨之動作也相同，但因元件之連 接關係之不同而在動作方法上具有其特徵。圖5係表示本 實施例3之記憶裝置之等效電路圖。為便於說明起見，僅 對排列在中央之記憶單元附上A70、A80及A81之參照號 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
▲ 584961 A7 B7 五、發明説明（12 ) 碼，同時以一點短劃線圈起來表示。又，在記憶單元A70 之方面.，以圖2所示參照號碼對應於各構成要素之方式， 附上源極A4、汲極A5、閘極A9及電荷蓄積區域A8。A71 及A76為資料線，係被連接於閘極A9 ; A73及A74為源極 線，係被連接於源極A4 ; A72及A75為字線，係被連接於 閘極A9。實際上可構成更大規模之記憶單元陣列，但在此 為便於說明起見，僅顯示3x3之小規模之記憶單元陣列。 其次，說明本實施例之驅動方法。在本實施例中，將蓄 積電荷量較多之狀態設為資訊“1” ’將蓄積電荷量少於 資訊“Γ之狀態設為資訊。首先，說明資訊之寫入 動作。在將資訊寫入單元A70之動作中，將源極線A73設 定為0V，將資料線A71之電壓依照希望寫入之資訊設定在 適當值，例如在資訊“〇”時，設定為0V，資訊“1”時， 設定為5V，並將電壓脈衝（例如12V)施加至字線A72。 資料線電壓設定於〇v時，幾乎不產生熱電子’因此’電荷 植入電荷蓄積區域之量較少，資料線電壓設定於5V時’電 荷植入量較多。此時’在被同一字線A72所驅動之其他單 元方面，也可將所連接之資料線A76之電壓依照希望寫入 之資料設定在適當值，例如在資訊“0”時，設定為0V， 資訊“1”時，設定為5V，而可同時寫入資訊。在此’ “0，，寫入時，電荷不被植入，因此同等於不施行寫入動 作，故也可僅以同一字線所驅動之單元之一部分施行資訊 寫入動作。又，在其他字線方面，如果其電壓設定在比連 接於選擇之記憶單元之字線的電壓為低（例如〇ν)，則不 -15- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 584961 A7 B7 五、發明説明（13 ) 施行寫入動作。 資訊之消除動作係在同一字線A72所驅動之單元A80、 A70、A81整批地進行。具體而言，係將正的電壓脈衝 (例如16V)施加至字線A72，而將電荷蓄積區域所蓄積 之電荷引導至字線，以施行資訊之消除。此時，如事先將 源極線A73、A74、資料線A71、A76設定為0V或將0V施 加至源極線、資料線中任一方時，即使將另一方事先設為 開放狀態，在動作上也無問題，可實現以對字線施加正電 壓方式（此方式為通常之快閃記憶體基於可靠性之觀點而 一直避免實施者）施行資訊消除之理由與實施例1相同。 又，在已寫入“ 1 ”之記憶單元方面，利用將正的電壓 (例如16V)施加至字線A72，以施行資訊之消除時，可 將寫入後之剩餘電荷引導至字線A72的理由一如前面所 述。資訊消除後，再對字線繼續施加正的電壓時，則改由 基板側開始將電荷植入電荷蓄積節點，當電荷由基板側植 入電荷蓄積區域之速度、與電荷由電荷蓄積區域引導至字 線之速度達到平衡時，電荷蓄積區域所蓄積之電荷量即不 會隨時間而變化。已寫入“ 0 ”之記憶單元的情形也一 樣，電荷由基板側植入與電荷引導至字線達到平衡時，電 荷蓄積區域所蓄積之電荷量也會隨時間而保持一定。即， 不管對已寫入“Γ之記憶單元或對已寫入“0”之記憶單 元，只要施行過剩消除，記憶單元所蓄積之電荷數均可收 斂於一定之數。此現象表示各記憶單元之特性具有自我收 斂之意。因此，不會發生通常之快閃記憶體所可能引起之 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝
584961 A7 B7 五、發明説明（14 ) 不良現象，即不會發生引導的電荷過多導致記憶單元呈現 經常保持通電狀態之不良現象。通常之快閃記憶體因不能 確保可靠性，故無法如本實施例1般，以經由CVD形成之 8102層之形式，將電荷由基板通至字線，而自我收斂地具 備消除特性。如本實施例所述，本發明由於將電荷蓄積於 分散之多數電荷蓄積區域，在可靠性獲得確保之情況下， 才能施行將電荷由基板通至字線之動作。 其次，以記憶單元A70為例說明資訊讀出之情形。為讀 出資訊，將源極線A73設定於0V，將資料線A71之電壓預 充電至高於源極線A73之電壓之電壓（例如3V)，然後， 將正電壓（例如2V)之讀出脈衝施加至字線A72。此時， 資訊“Γ被寫入記憶單元A70，臨限值電壓高時，電流不 太會流通，資料線A71之電位不會由預充電電壓發生太大 之變動，相對地，資訊“0” 被寫入記憶單元A70，臨限 值電壓低時，會有大電流流通，資料線A71之電位會由預 充電電壓大幅下降。此資料線之一端連接於讀出放大器， 可將此電壓之變動放大，以讀出資訊。 (實施例4) 其次，說明本發明之實施例4之記憶裝置。元件之基本 構成與實施例1相同，元件單獨之動作也相同，但特徵在 於元件之連接關係上。圖6係表示本實施例之記憶裝置之 等效電路圖。為便於說明起見，僅對排列在中央之記憶單 元附上A110之參照號碼，同時以一點短劃線圈起來表示。 又，在記憶單元All 0之方面，以圖2所示參照號碼對應於 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
584961 A7 B7 五、發明説明（15 各構成要素之方式，附上源極A4、汲極A5、閘極A9及電 荷蓄積區域A8。實際上可構成更大規模之記憶單元陣列， 但在此為便於說明起見，僅顯示3x3之小規模之記憶單元 陣列。 在本實施例中，多數記憶元件之源極區域、汲極區域共 同被擴散層所連接而形成局部源極線A10 1及局部資料線 A102、A108。局部源極線A101經由選擇電晶體A106連 接至源極線A104。局部資料線A102、A108經由選擇電晶 體A105而連接至資料線A107。與實施例3相比，雖需要選 擇電晶體A1 05、A106，但因只要對同一局部源極線 A101、同一局部資料線A102、A108所驅動之多數記憶單 元共通設置即可，記憶單元面積之增加實質上可加以忽 略。反之，因利用擴散層連接各記憶單元，可降低資料線 接觸點之數，故可縮小記憶單元之面積，記憶容量大時， 對成本之降低大為有效。
其次，說明本實施例之驅動方法。首先，說明寫入動 作。在對記憶單元A110之寫入動作中，將驅動電壓施加至 選擇電晶體A105、A106之閘極線A121、A122，使選擇 電晶體A105、A106通電，將源極線A104設定為0V，將 資料線A107之電壓依照希望寫入之資訊設定在適當值，例 如在資訊“ 0 ”時，設定為0V，資訊“ 1 ”時，設定為 5V，並將高電壓脈衝（例如12V)施加至字線A109。資 料線A107電壓設定於0V時，幾乎不產生熱電子，因此， 電荷植入電荷蓄積區域之量較少，資料線電壓設定於5V -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
584961 A7 __B7_ 五、發明説明（16 ) 時，電荷植入量較多。此時，在被同一字線Al〇9所驅動之 其他+元方面’也只要將所連接之資料線A107之電壓依照 希望寫入之資料加以設定，即可同時寫入資訊。在此， 寫入時，電荷不被植入，因此同等於不施行寫入動 作，故也可僅以同一字線所驅動之單元之一部分施行資訊 寫入動作。又，在其他字線方面，如果其電壓設定在比連 接於選擇之記憶單元之字線的電壓為低（例如〇V)，則不 施行寫入動作。又，要將資訊“1”寫入記憶單元AU〇 時，將資料線A107設定為0V，將正電壓（例如5V)施加 至源極線A104後，施加正的電壓脈衝（例如12v)至字線 A109也無妨。 本實施例之情形，由於將電荷蓄積於多數分散之電荷蓄 積區域，並具有高的電荷保持特性，故也與實施例3同 樣’可利用將所蓄積之電荷引導至字線、及由基板將電荷 經電荷蓄積區域通至字線，來實現消除特性之自我收敛 性。 其次，以讀出來自記憶單元A110之資訊為例，說明資訊 之讀出動作。將源極線A104設定於〇V，將驅動電壓施加 至選擇電晶體A106之閘極線A122 ’使選擇電晶鱧A1〇6通 電。另-方面，將驅動電壓施加至選擇電晶體A1〇5之閘極 線Am，使選擇電晶體八105通電，將資料線ai〇7、局部 資料線A108之電壓預充電至正電壓（例如3v)，然後， 將正電壓（例如2V)之讀出脈衝施加至字線A1〇9。此 時，資訊丫被寫入要讀出資訊之記憶單元An〇而電荷 -19-
584961 A7 B7 五、發明説明（17 ) 被蓄積，臨限值電壓高時，電流不太會流通至記憶單元 A1 10，資料線A107之電位不會由預充電電壓發生太大之 變動；相對地，資訊“0” 被寫入記憶單元A110而電荷未 被蓄積時，臨限值電壓低，會有大電流流至記憶單元 A110，資料線A107之電位會由預充電電壓大幅下降。資 料線A107之一端連接於讀出放大器，可將此電壓之變動放 大，以讀出資訊。 (實施例5) 其次，說明本發明之實施例5之記憶裝置。元件之基本 構成與實施例2相同，元件單獨之動作也相同，但因元件 之連接關係而使其剖面構造及製造方法具有其特徵性。 圖7係表示本實施例之記憶裝置之配置配線圖。實際上 可構成更大規模之記憶單元陣列，但在此為便於說明起 見，僅以3x3之小規模之記憶單元陣列加以顯示。記憶單 元陣列具有設於P型矽基板之元件分離區域A30。垂直於此 元件分離區域A30設有對應於圖3所說明之第二閘極A20而 由多晶矽形成之第二字線A31，平行於此第二字線A31設 有對應於圖3所說明之第一閘極A18而由多晶矽形成之第一 字線A32與鎢所形成之源極線A33。如圖所示，記憶單元 陣列係呈現將第一字線八32、第二字線八31、源極線八3 3 及第一字線A32以成組方式反覆排列所構成。鄰接之排列 組之端部之第一字線A32互相鄰接，鄰接之第一字線間非 元件分離區域之處設有資料線接觸點A34，通過此資料線 接觸點A34上面且與元件分離區域A30成平行地設有由鎢 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
584961 A7 B7 五、發明説明（19 ) 上依序堆積厚3 nm之Si〇2膜、厚5 nm之Si3N4膜、厚3 nm 之3丨02膜構成之ΟΝΟ構造絕緣膜，其後，為形成第一字線 Α32 ’堆積多結晶碎、Si〇2膜。以抗姓劑為光罩，依次姓 刻Si02膜、多結晶矽膜後，堆積Si3N4膜、Si02膜，並施 行平坦化處理，平坦化處理後，再度堆積Si02膜。在此， 將源極線A33、資料線接觸點A34圖型轉印在抗蝕劑上， 以抗蝕劑為光罩，蝕刻Si02膜。資料線接觸點A34、源極 線A33之抗蝕劑圖型即使多少有點移位，也因底層為Si3N4 膜，故可自我整合地在汲極區域、源極區域形成正確的開 口。然後再蝕刻底層之Si3N4而形成基板之汲極區域A37、 源極區域A36之開口。此時，為確保接觸點之可靠性，植 入P (鱗）離子，施行熱處理使其活性化。然後，堆積 3102膜，再施行回蝕，以防止資料線接觸點間之短路。其 後，堆積鎢膜並施行平坦化處理，平坦化處理之後，堆積 Si02膜、鎢膜、3(02膜，將資料線A35之圖型轉印在抗蝕 劑上，蝕刻Si02膜、鎢膜、Si02膜而形成資料線A35。然 後，堆積Si02膜，以作為層間膜。以下反覆施行同樣的工 序後，再施行配線工序。在此工序中，第二字線A31之上 面及側面雖會留下矽微小結晶粒A41，但對記憶單元之機 能不會造成妨礙，不必予以除去。 在通常之快閃記憶體中，浮游閘極之加工完畢後，對構 成浮游閘極之多晶矽表面施以弱氧化處理，利用此氧化工 序，可提高浮游閘極之絕緣性及電荷保持特性。但另一方 面，如果快閃記憶體中同時搭載有周邊電路之閘極氧化膜 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝
584961 A7 ______ B7 _____ 五、發明説明（20 ) 或高速邏輯電路’則會使此邏輯電路之間極氧化膜之膜厚 增大，因而會減少電晶體之電流，導致動作的延遲。然而 在本實施例中’由於電荷蓄積節點係由多數碎微小結晶粒 A41所形成，電荷保持特性較高，不必採施行對應於此浮 游閘極之氧化工序的工序，故適合於與高速邏輯電路同時 搭載之情形使用。 圖9係表示本實施例之記憶裝置之記憶單元之連接關係 之電路圖。實際上可構成更大規模之記憶單元陣列，但在 此僅以3χ3之小規模之記憶單元陣列加以顯示’以供說 明。又，為便於說明起見，將中央行之三個記憶單元 Α50、Α60及Α61用一點短劃線圍起來顯示，且在記憶單 元Α50之各構成要素中附上對應於圖4所示之參照號碼。 茲利用圖9說明本實施例之動作。首先，說明寫入動 作。 以s己憶早元Α50為例說明資訊之寫入情形。此時，將此 記憶單元Α50稱為選擇單元，將其他記憶單元稱為非選擇 單元°對應於選擇單元Α50之資訊之寫入情形為：將正電 塵脈衝（例如6V)施加至資料線Α51，將正電壓脈衝（例 如8V)施加至第一字線α52，將正電壓脈衝（例如2V)施 加至第二字線Α53。此時，事先將源極線Α54設定於0V， 利用此中電壓關係，可在源極側產生熱電子，此情形與利 用在通常之没極端產生熱電子之寫入方式不同。對於連接 於非選擇單元之源極線Α55、連接於非選擇單元之第一字 線Α56、連接於非選擇單元之資料線α57，事先施加〇ν。 -23- 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇χ 297公釐） 五、發明説明（ 21 A7 B7 對於連接於非選择單一 連接於選擇單元之第70之第二字線A58，則事先施加小於 藉以抑制資料對非選=HAS3之正電壓（例如0 5V) ’ 資訊之消除動作早：之寫入。 批地進行1下^ 條第-字賴連接之記憶單元整 & M ^ ^ 運接於第一字線A52之A50、A60及A61 =Γ此，將連接於第-字線跋記憶單元 稱马選擇單兀，將其 壓脈衝（例如12ν) 早元稱為賴擇單元。將正電 (例如5V)施加至m至第—字線Α52，將正電壓脈衝 Α54設定於0V，藉二：予，。此時’事先將源極線 線Α52。❹1 將電何蓄積節點之電荷引導至第-字 ^ 。^…、也可將第二字 轉，而將電荷蓄積節點之雷： 電壓關係反 ==蓄積節點之電荷引導至第-字線與第2 選棵罩-接於非選擇單元之雜線A55、連接於非 之第-字線A56、迷接於非選擇 = A57及連接於非選擇 平I貧料線 0V。 释早兀之第二字線A58，則事先施加 2此’係將蓄積之電荷引導至第一字線與第二字線，冬 :、字::2〇=閃記憶趙同樣地，利用對第-字線“ 將電荷引導至基板之方式，來施 其次，以記憶單元A50為例說明資訊讀出之情形 此，將此記憶單元A50稱為選擇單元，將其他記憶單元稱 為非選擇單元4選擇記憶單元A5G||出資訊時將連接 -24 - 584961 A7 B7 五、發明説明（22 ) 於選擇記憶單元A50之資料線A51預充電至正電壓（例如 2V)，此時事先將連接於選擇記憶單元A50之源極線A54 設定於0V。將正電壓脈衝（例如2V)施加至連接於選擇 記憶單元A50之第一字線A52，將正電壓脈衝（例如2V) 施加至連接於選擇記憶單元A50之第二字線A53，利用讀 出放大器放大連接於選擇記憶單元A50之資料線A51之電 壓變化。選擇記憶單元A50之臨限值電壓因植入選擇記憶 單元A50之電荷蓄積區域之電荷量的大小而異，因此，寫 入資訊“0”時，記憶單元之臨限值電壓會變低，電流會 流至選擇記憶單元，故資料線A51之電壓會隨時間而降 低。寫入資訊“ 1 ”時，記憶單元之臨限值電壓會變高， 流至選擇記憶單元之電流會變少，故不管經過多久，資料 線A51之電壓也幾乎不會改變。因此可利用此差異施行讀 出動作。 在本實施例中，資訊之寫入、消除、讀出全部利用0V或 極性一致之電壓，然後再用第二閘極，採源極侧之植入方 式，施行高效率之資訊寫入，故與通常利用熱電子植入之 寫入情形相比，對電源電路之負擔較少，因此，可簡化周 邊電路，尤其是簡化電源電路。此對於適合於使用在組裝 用途等記憶容量小而比記憶單元更不能忽略周邊電路面積 之情形而言，在降低元件面積上具有大的效果，並可大幅 降低成本。 (實施例6) 圖10係表示本發明之實施例6之記憶裝置之等效電路 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
584961 A7 B7 五、發明説明（23 ) 圖。元件之基本構成與實施例2相同，元件單獨之動作也 相同，但因元件之連接關係而使其剖面構造及驅動方法具 有其特徵性。又，圖11係表示本實施例之記憶裝置之剖面 構造圖。 圖10所示之等效電路與實施例1之元件所構成之記憶裝 置之等效電路圖之圖6相對應。為便於說明起見，僅對排 列在中央行之記憶單元附上A160、A161之參照號碼，同 時以一點短劃線圍起來表示。又，在記憶單元A160之方 面，以圖4所示參照號碼對應於各構成要素之方式，附上 源極A12、汲極A13、第一閘極A18、第二閘極A20及微小 結晶粒A17。實際上可構成更大規模之記憶單元陣列，但 在此為便於說明起見，僅顯示3x3之小規模之記憶單元陣 列。 在本實施例中，多數記憶元件之源極區域、汲極區域共 同被擴散層所連接而形成局部源極線A1.68及局部資料線 A165。局部源極線A168經由選擇電晶體A162連接至源極 線A163。局部資料線A165經由選擇電晶體A169而連接至 資料線A164。與實施例四同樣，雖需要選擇電晶體 A162、A169，但因只要對同一局部源極線A168、同一局 部資料線A165所驅動之多數記憶單元共通設置即可，記憶 單元面積之增加實質上可加以忽略。反之，因利用擴散層 連接各記憶單元，可降低資料線接觸點之數，故可縮小記 憶單元之面積，記憶容量大時，對成本之降低大為有效。 在寫入動作方面，圖10以將資訊寫入記憶單元A160為例 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
584961 A7 _ B7 五、發明説明（24 ) 加以說明。首先，使選擇電晶體A1 69、A1 62通電，將源 極線A163設定為〇v，將資料線A164、局部資料線A165 之電壓依照希望寫入之資訊設定在適當值，例如在資訊 “0”時，設定為0V，資訊“1”時，設定為5V，並將正 電壓脈衝（例如2V )施加至第二字線A166，將正電壓脈 衝（例如8V)施加至第一字線A167。資料線A164電壓設 定於0V時，幾乎不產生熱電子，因此，電荷植入電荷蓄積 區域之量較少，資料線A164電壓設定於5V時，可高效率 地產生熱電子而將電何植入於電荷畜積區域。此時，在被 同一第一字線A167所驅動之其他單元方面，例如A161方 面，也只要將所連接之資料線A170之電壓依照要寫入之資 料加以設定，即可同時寫入資訊。 資訊之消除動作係在第一字線所連接之多數記憶單元整 批地進行。將正電壓（例如15V)施加至第一字線，並將 低於施加至第一字線之電壓之0V或正電.壓（例如〇.5V) 施加至第二字線，以便將蓄積於電荷蓄積區域之電荷引導 出來。消除動作也可對第二字線所連接之多數記憶單元整 批地進行。此時，將正電壓（例如15V)施加至第二字 線，並將低於施加至第二字線之電壓之0V或正電壓（例如 0.5V)施加至第一字線，以便將電荷引導至第二字線。 在圖11中，第一閘極A150保持不變，並與圖7之字線 A35同樣地形成第一字線A167，同樣情形，第二閘極 A151、A156及A157形成第二字線A166，係沿著垂直於 第一閘極A150方向配線。又，一個記憶單元之汲極區域兼 -27- 本故張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) " '
裝 訂
584961 A7 B7 五、發明説明（25 ) 用作為鄰接之記憶單元之源極區域。例如記憶單元A1 52之 汲極區域A153兼作為鄰接之記憶單元A154之記憶單元 A152之源極區域。同樣情形，記憶單元A1 52之源極區域 A1 55兼用作為左側鄰接之記憶單元之汲極區域。同樣情 形，在左側鄰接之記憶單元形成有兼源極區域之汲極區 域，最右端之記憶單元A154形成有汲極區域A158，最左 端之記憶單元形成有源極區域。源極區域兼汲極區域A153 及A155、及兩端之汲極區域及源極區域分別被擴散層之配 線所連接，其走向與第二字線A151平行。通常，源極區 域、汲極區域係以此種方式被多數記憶單元所共用，在多 數記憶單元之源極、汲極被並聯連接之構成中，多數記憶 單元之汲極區域與鄰接元件之源極區域有必要以元件分離 區域保持物理的絕緣。但在本實施例中，記憶單元之分離 可利用控制第二字線A151、A156及A157之電位的方式， 達成使鄰接之記憶單元彼此保持電的分離。因不必施行物 理的分離，不需要元件分離區域，故可縮小記憶單元之面 積，對成本之降低大為有效。 在本實施例之製造工序中，形成作為電荷蓄積區域之矽 微小結晶粒之工序以前也與實施例5同樣，在第二字線 A151、A156及A157之上面及侧面雖會留下矽微小結晶 粒，但在本實施例中，對記憶單元之機能也不會造成妨 礙，不必予以除去。 在本實施例之動作中，所具有之特徵在於對同一字線所 驅動之記憶單元以隔著一個之方式施行寫入、讀出動作。 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
k 584961 A7 ____ B7_ 五、發明説明（26 ) 例如對記憶單元A152施行寫入或讀出動作時，係採用將鄰 接之第二字線A156、A157設定為低電壓，使第二字線下 之矽表面呈現高電阻之方式，來防止同一第一字線所驅動 之元件間發生短路。 (實施例7) 茲說明有關本發明之實施例7如下^圖12係表示記憶單 元陣列構造之等效電路圖。實際上可構成更大規模之記憶 單元陣列，但在此僅顯示3x3之小規模之記憶單元陣列， 以供說明。為便於說明起見，將中央部之記憶單元A202以 一點短劃線圍起來顯示。圖13則係圖12中一點短劃線所示 記憶單元A202與在圖之縱方向鄰接之記憶單元部分以二點 短劃線所示之橢圓區域在垂直於字線之方向之剖面圖。圖 13中，參照號碼A17係表示圖3中構成電荷蓄積區域之矽 微小結晶粒。與前面之實施例不同，本實施例之特徵在於 記憶元件係呈現串聯連接。採用串聯連接之構造時，電阻 雖會升高，但卻有可縮小單元面積之特徵。 首先，說明本實施例之資訊之寫入情形。要將資訊寫入 第一字線A201所驅動之記憶單元A202時，使選擇電晶體 A203通電，並將資料線A204之電壓依照希望寫入之資訊 設定在適當值，例如在資訊“0”時，設定為0V，資訊 “1”時，設定為5V，此時，事先使選擇電晶體A205通 電，將源極線A206設定於0V，再將施行寫入之記憶單元 A202之第一字線A201及該單元之第二字線A207以外之第 一字線A208、第二字線A209設定於既定之高電位（例如 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 584961 A7 B7 五、發明説明（27 ) 全部為5V)，使第二字線下、第一字線下之通道部分處於 低電阻狀態。將施行寫入之記憶單元A202之第二字線 A207設定於比其他第二字線A209更低之電位（例如 2V)，並將其下之基板表面設定於較高電阻。如將施行寫 入之記憶單元A202之第一字線A201之電位設定於比其他 第一字線更高之電位（例如12V)，則在資料線A204設定 於高電壓（例如5V)時，第二字線A207與第一字線A201 間之基板表面會產生熱電子而將電荷植入附近之電荷蓄積 區域A210。與資料線A204電位設定於高電位之情形相 反，將資料線A204電位設定於低電位時，幾乎不會產生熱 電子而不會植入電荷。如果使施行寫入之記憶單元A202之 第一字線Α201之電位與其鄰接之記憶單元之第二字線 Α209之電位之關係相同於施行寫入之記憶單元Α2〇2之第 一字線Α201之電位與第二字線Α207之電位之關係，則在 第二字線Α209與第一字線Α201間之基板表面會產生熱電 子而將電荷植入附近之電荷蓄積區域Α211。 資訊之消除與實施例3至6同樣，係在第一字線之單位進 行。將正電壓（例如15V)施加至第一字線Α201，並將多 數電荷蓄積區域所蓄積之電荷引導至第一字線Α201。此 時，事先將第二字線Α207之電歷設定於比施加至第一字線 更低之電壓（例如〇V)，或將正電壓（例如15V)施加至 第二字線Α207，並將比施加至此第二字線Α207之電壓更 低之電壓（例如0V)施加至第一字線Α201，以便將電荷 引導至第二字線Α207，藉以施行消除動作也無妨。本實施 -30 - 本紙張尺度適用中國國家操準(CNS) Α4規格(210 X 297公釐)
裝 訂
584961 A7 B7 五、發明説明（28 ) 例之情形，也因將電荷蓄積於多數分散之電荷蓄積區域， 並具有高的電荷保持特性，故與實施例3、4同樣，可利用 將所蓄積之電荷引導至第一字線或第二字線、或由基板將 電荷經電荷蓄積區域通至第一字線或第二字線，藉以實現 消除特性之自我收斂性。 在讀出動作中，使選擇電晶體A203通電，將資料線 A204預充電至正電位（例如2V)，且使選擇電晶體A205 通電，將源極線A206設定於0V，將驅動讀出之記憶單元 A202之第一字線A201以外之第一字線A208、第二字線 A209設定於既定之高電位（例如全部為5V)，再將既定 之讀出電壓（例如3V)施加至該第.一字線A201。此時， 讀出資訊之記憶單元有電荷蓄積，臨限值電壓較高時，電 流不太流通，資料線A204之電位不會由預充電電壓發生太 大的變動，相對地，希望讀出資訊之記憶單元無電荷蓄積 時，臨限值電壓較低，有大的電流流通，.全部資料線A2〇4 之電位會由預充電電壓大幅下降。此資料線A2〇4之一端連 接於讀出放大器，可將此電壓之變動放大，以讀出資訊。 本發明可一面確保可靠性，一面提供所需之電壓種類少 而電壓低之記憶元件構造。使用此記憶元件，可使半導鱧 記憶元件之周邊電路之構成單純化，並縮小晶片面積，同 時實現低成本之半導體記憶裝置。 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ 297公釐) 裝 訂
k

Claims (1)

  1. 量 584961 第〇911〇24〇7號專利申請案 g 中文申請專利範圍替換本(92年10月)C8 08 六、申請專利範圍 1. 一種半導體記憶元件，其特徵在於包含：源極區域與 汲極區域； 上述源極區域與汲極區域，係被半導體所形成之通道 區域所連接者； 閘極，其係控制上述通道區域之電位，且由金屬或半 導體所形成；及 多數電荷蓄積區域，其係設於上述通道區域附近者； 且資訊寫入時施加至上述閘極之電位、與 資訊消除時施加至上述閘極之電位具有同極性。 2. 一種半導體記憶元件，其特徵在於包含：通道區域， 其係由半導體所形成者； 多數電荷蓄積區域，其係設於上述通道區域附近者； 第一閘極，其係控制上述通道區域一部分之第一通道 區域電位，且由金屬或半導體所形成； 第二閘極，其係控制上述通道區域一部分中異於第一 通道區域之第二通道區域之電位，且由金屬或半導體 所形成； 且資訊寫入時施加至上述第一閘極之電位、與 資訊消除時施加至上述第一閘極之電位具有同極性。 3. 一種半導體記憶元件，其特徵在於包含：通道區域， 其係由半導體所形成者； 多數電荷蓄積區域，其係設於上述通道區域附近者； 第一閘極，其係控制上述通道區域一部分之第一通道 區域之電位，且由金屬或半導體所形成； 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 584961 A8 B8 C8 D8 修正補充 々、申請專利範圍 第二閘極，其係控制上述通道區域一部分中異於第一 通道區域之第二通道區域之電位者，且由金屬或半導 體所形成； 且資訊寫入時施加至上述第一閘極之電位、與 資訊消除時施加至上述第二閘極之電位具有同極性。 4. 一種半導體記憶元件，其特徵在於包含：源極區域與 汲極區域； 上述源極區域與汲極區域係被半導體所形成之通道區 域所連接者； 多數電荷蓄積區域，其係設於上述通道區域附近者； 第一閘極，其係控制上述通道區域一部分之第一通道 區域之電位，且由金屬或半導體所形成； 第二閘極，其係控制上述通道區域一部分中異於第一 通道區域之第二通道區域之電位，且由金屬或半導體 所形成； 且資訊寫入時施加至上述第一閘極之電位、與 資訊消除時施加至上述第一閘極之電位具有同極性 者β 5. —種半導體記憶元件，其特徵在於包含：源極區域與 汲極區域； 上述源極區域與汲極區域，其係被半導體所形成之通 道區域所連接者； 多數電荷蓄積區域，其係設於上述通道區域附近者； 第一閘極，其係控制上述通道區域一部分之第一通道 -2- 本紙張尺度適用中國國家揉準(CNS) Α4規格(210 X 297公釐） 量 584961 A8 B8 C8 D8 六、申請專利範圍 區域之電位，且由金屬或半導體所形成； 第二閘極，其係控制上述通道區域一部分中異於第一 通道區域之第二通道區域之電位，且由金屬或半導體 所形成； 且資訊寫入時施加至上述第一閘極之電位、與 資訊消除時施加至上述第二閘極之電位具有同極性。 6. —種半導體記憶裝置，其特徵在於包含記憶單元陣 列，其係被資料線、第一字線與第二字線所驅動，且 係排列多數個半導體記憶元件而成，上述半導體記憶 元件包含：源極區域與汲極區域， 上述源極區域與汲極區域係被半導體所形成之通道區 域所連接者； 多數電荷蓄積區域，其係設於上述通道區域附近者； 第一閘極，其係控制上述通道區域一部分之第一通道 區域之電位，且由金屬或半導體所形成； 第二閘極，其係控制上述通道區域一部分中異於第一 通道區域之第二通道區域之電位，且由金屬或半導體所 形成； 在上述記憶單元陣列中， 多數半導體記憶元件之汲極區域連接於同一資料線， 上述汲極區域連接於同一資料線之多數半導體記憶元 件之第二閘極連接於互異之第二字線， 上述汲極區域連接於同一資料線之多數半導體記憶元 件之第一閘極連接於互異之第一字線。 -3- 本紙張尺度適用中國國家揉準(CNS) A4規格(210 X 297公釐) 584961 %年/〇月厶曰 補充 A8 B8 C8 D8 六、申請專利範圍 7. 一種半導體記憶裝置，其包含記憶單元陣列，其係排 列多數個如申請專利範圍第1項之半導體記憶元件而 成，並被資料線與字線所驅動， 且多數半導體記憶元件之汲極區域連接於同一資料 線， ' 上述汲極區域連接於同一資料線之多數半導體記憶元 件之閘極連接於互異之字線者。 8. 一種半導體記憶裝置，其係排列多數個如申請專利範 圍第1至3項中任一項之半導體記憶元件而成， 且連接成可使第一半導體記憶元件與第二半導體記憶 元件之通道電流保持_聯流通者。 9. 一種半導體記憶裝置，其中包含記憶單元陣列，其係 排列多數個如申請專利範圍第4或5項之半導體記憶元 件而成，並被資料線與第一字線所驅動， 且多數半導體記憶元件之汲極區域連接於同一資料 線， 上述汲極區域連接於同一資料線之多數半導體記憶元 件之第二閘極互相連接， 上述汲極區域連接於同一資料線之多數半導體記憶元 件之第一閘極連接於互異之第一字線者。 10. —種半導體記憶裝置，其包含記憶單元陣列，其係排 列多數個如申請專利範圍第4或5項之半導體記憶元件 而成，並被資料線與第一字線所驅動， 且多數半導體記憶元件之汲極區域連接於同一資料 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 584961 A8 B8 C8 D8
    補充 六、申請專利範圍 線， 上述汲極區域連接於同一資料線之多數半導體記憶元 件之第二閘極連接於互異之第二字線， 上述汲極區域連接於同一資料線之多數半導體記憶元 件之第一閘極連接於互異之第一字線者。 -5- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐）
TW091102407A 2001-08-24 2002-02-08 Semiconductor memory element, semiconductor device and control method thereof TW584961B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001253887A JP2003068891A (ja) 2001-08-24 2001-08-24 半導体記憶素子、半導体装置及びその制御方法

Publications (1)

Publication Number Publication Date
TW584961B true TW584961B (en) 2004-04-21

Family

ID=19082136

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091102407A TW584961B (en) 2001-08-24 2002-02-08 Semiconductor memory element, semiconductor device and control method thereof

Country Status (5)

Country Link
US (2) US6815763B2 (zh)
JP (1) JP2003068891A (zh)
KR (1) KR100840448B1 (zh)
CN (1) CN1317766C (zh)
TW (1) TW584961B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7022571B2 (en) * 2003-05-01 2006-04-04 United Microelectronics Corp. Quantum structure and forming method of the same
JP2004349341A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶素子、半導体装置およびそれらの製造方法、携帯電子機器並びにｉｃカード
KR100707169B1 (ko) * 2003-12-12 2007-04-13 삼성전자주식회사 메모리 소자 및 그 제조 방법
JPWO2006095890A1 (ja) * 2005-03-07 2008-08-21 日本電気株式会社 半導体装置およびその製造方法
US7411836B2 (en) * 2005-10-11 2008-08-12 Macronix International Co., Ltd. Method of operating non-volatile memory
JP5250182B2 (ja) * 2005-10-28 2013-07-31 シャープ株式会社 不揮発性メモリ装置およびその駆動方法
US7335563B2 (en) 2005-11-09 2008-02-26 International Business Machines Corporation Rotated field effect transistors and method of manufacture
US7414889B2 (en) * 2006-05-23 2008-08-19 Macronix International Co., Ltd. Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
JP4176785B2 (ja) * 2006-06-02 2008-11-05 株式会社東芝 スイッチング素子、半導体装置及びそれらの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
JP3727449B2 (ja) * 1997-09-30 2005-12-14 シャープ株式会社 半導体ナノ結晶の製造方法
EP0926260A3 (en) * 1997-12-12 2001-04-11 Matsushita Electric Industrial Co., Ltd. Using antibody - antigen interaction for formation of a patterened metal film
JP3854731B2 (ja) * 1998-03-30 2006-12-06 シャープ株式会社 微細構造の製造方法
JP2001024075A (ja) * 1999-07-13 2001-01-26 Sony Corp 不揮発性半導体記憶装置及びその書き込み方法
TW480554B (en) * 1999-07-22 2002-03-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6388293B1 (en) * 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US6255166B1 (en) * 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
US6172905B1 (en) * 2000-02-01 2001-01-09 Motorola, Inc. Method of operating a semiconductor device
US6586785B2 (en) * 2000-06-29 2003-07-01 California Institute Of Technology Aerosol silicon nanoparticles for use in semiconductor device fabrication
US6400610B1 (en) * 2000-07-05 2002-06-04 Motorola, Inc. Memory device including isolated storage elements that utilize hole conduction and method therefor

Also Published As

Publication number Publication date
US7045853B2 (en) 2006-05-16
CN1317766C (zh) 2007-05-23
US6815763B2 (en) 2004-11-09
KR100840448B1 (ko) 2008-06-20
CN1407625A (zh) 2003-04-02
JP2003068891A (ja) 2003-03-07
KR20030017303A (ko) 2003-03-03
US20030094647A1 (en) 2003-05-22
US20050056884A1 (en) 2005-03-17

Similar Documents

Publication Publication Date Title
JP5827450B2 (ja) 不揮発性メモリにおけるビットライン電圧の調整
US7009881B2 (en) Semiconductor memory device
JPH05258583A (ja) 不揮発性記憶装置の制御方法
JPH09162314A (ja) 不揮発性半導体記憶装置および記憶方法
TW200532925A (en) Multi-state memory cell with asymmetric charge trapping
JPS61184797A (ja) フローティング・ゲート・メモリ・セルをプログラムする方法
TWI713038B (zh) 半導體記憶裝置
TW201721646A (zh) 用於非揮發性記憶體的非對稱傳輸型場效電晶體
JPH0936264A (ja) 半導体装置および不揮発性半導体メモリ
JP2009267185A (ja) 不揮発性半導体記憶装置
JP2020038746A (ja) 半導体記憶装置
TW584961B (en) Semiconductor memory element, semiconductor device and control method thereof
TW201933363A (zh) 利用位元線路和選擇閘極電壓調節進行程式干擾的抑制
JP2005505874A (ja) 消去後自動プログラム妨害（ａｐｄｅ）プロセスにおける効率を改善したフラッシュメモリ装置
KR100818239B1 (ko) 기계적인 스위치를 이용한 비휘발성 메모리 셀 및 그동작방법
US8144514B2 (en) One-transistor floating-body DRAM cell device with non-volatile function
JP2008118040A (ja) 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法
TWI772063B (zh) 半導體記憶裝置
US7684251B2 (en) Non-volatile semiconductor memory device and its writing method
JPH0512889A (ja) 不揮発性半導体記憶装置
US6147907A (en) Biasing scheme to reduce stress on non-selected cells during read
JPH0352269A (ja) 紫外線消去型半導体不揮発性メモリ
JP2885413B2 (ja) 不揮発性半導体メモリ装置
JP2648099B2 (ja) 不揮発性半導体メモリ装置およびそのデータ消去方法
JP2625298B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees