JPS61184797A - フローティング・ゲート・メモリ・セルをプログラムする方法 - Google Patents
フローティング・ゲート・メモリ・セルをプログラムする方法Info
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- JPS61184797A JPS61184797A JP60178468A JP17846885A JPS61184797A JP S61184797 A JPS61184797 A JP S61184797A JP 60178468 A JP60178468 A JP 60178468A JP 17846885 A JP17846885 A JP 17846885A JP S61184797 A JPS61184797 A JP S61184797A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置、更に具体的に云えば、電気的に
消去し得るプログラム可能な読出専用メモＩＪ （ＥＥ
ＦＲＯＭ）装置をプログラムする方法に関する。
消去し得るプログラム可能な読出専用メモＩＪ （ＥＥ
ＦＲＯＭ）装置をプログラムする方法に関する。
従来の技術及び問題点
制御されていない又は正しく制御されていないプログラ
ミング電圧（Ｖｐｐ ）パルスは、トンネル酸化物に過
度の負担をかけることにより、ＥＥＦＲＯＭの信頼性を
低下させることがある。最初は急速に上昇し、その後は
徐々に最大値に近づく波形を発生するＲＣ時定数回路を
使うことにより、最大ｖｐｐを制限すると共にｖｐｐの
増加率を変えることが提案されている。この方法は、Ｉ
ＥｇＥジャーナル・オデ・ソリッド・ステート・サーキ
ツツ誌１９８３年１０月号、第５６２頁乃至第５６８頁
所載のオドー他の論文に記載されている。
ミング電圧（Ｖｐｐ ）パルスは、トンネル酸化物に過
度の負担をかけることにより、ＥＥＦＲＯＭの信頼性を
低下させることがある。最初は急速に上昇し、その後は
徐々に最大値に近づく波形を発生するＲＣ時定数回路を
使うことにより、最大ｖｐｐを制限すると共にｖｐｐの
増加率を変えることが提案されている。この方法は、Ｉ
ＥｇＥジャーナル・オデ・ソリッド・ステート・サーキ
ツツ誌１９８３年１０月号、第５６２頁乃至第５６８頁
所載のオドー他の論文に記載されている。
オドー他の論文には、ＲＣ時定数に従って時間と共に減
少する勾配を持つｖｐｐ電圧を発生するＲｅ回路を用い
ることにより、ＥｇＦＲＯＭセルをプログラミングする
為に使われる高圧を調整する回路が記載されている。こ
れは、最適のパルス形にはならず、単に近似にすぎない
。最大電界Ｅ及びプログラム・パルスの傾斜速度を別々
罠制御することは出来ない。更に、Ｖｐｐパルスを強制
的にＲＣ曲線に追従させる為に使われるフィードバック
は、わざとプロセスに無関係にしである。この為、製造
時に比較電圧を調節する為に、多重ゾローデ試験部で（
し＝デ等を用いて）調整することが必要である。
少する勾配を持つｖｐｐ電圧を発生するＲｅ回路を用い
ることにより、ＥｇＦＲＯＭセルをプログラミングする
為に使われる高圧を調整する回路が記載されている。こ
れは、最適のパルス形にはならず、単に近似にすぎない
。最大電界Ｅ及びプログラム・パルスの傾斜速度を別々
罠制御することは出来ない。更に、Ｖｐｐパルスを強制
的にＲＣ曲線に追従させる為に使われるフィードバック
は、わざとプロセスに無関係にしである。この為、製造
時に比較電圧を調節する為に、多重ゾローデ試験部で（
し＝デ等を用いて）調整することが必要である。
この発明の主な目的は、ＥＥＰＲＯＭをプログラムする
改良された方法を提供することである。別の目的は、ト
ンネル発生区域に於ける酸化物に過度の負担が加わるの
を避けながらも、最適のプログラミング速度を発生し、
且つ電源電圧、閾値電圧、温度等の変化を考慮に入れる
様に制御した形で、ＥＥＦＲＯＭのプログラミングに使
われるｖｐｐ電圧を制御する方法を提供することである
。
改良された方法を提供することである。別の目的は、ト
ンネル発生区域に於ける酸化物に過度の負担が加わるの
を避けながらも、最適のプログラミング速度を発生し、
且つ電源電圧、閾値電圧、温度等の変化を考慮に入れる
様に制御した形で、ＥＥＦＲＯＭのプログラミングに使
われるｖｐｐ電圧を制御する方法を提供することである
。
この発明の１実施例では、フローティング・ゲートを持
つ電気的に消去し得るプログラム可能な読出専用メモリ
・セルが７０−ティング・ゲートと基板の間の薄い酸化
物区域にわたって高い電圧を加えること罠より、プログ
ラムされ又は消去される。この高い電圧によってトンネ
ル現象が起る。
つ電気的に消去し得るプログラム可能な読出専用メモリ
・セルが７０−ティング・ゲートと基板の間の薄い酸化
物区域にわたって高い電圧を加えること罠より、プログ
ラムされ又は消去される。この高い電圧によってトンネ
ル現象が起る。
薄い酸化物を過大な負担から保護する為、最大電界がプ
ログラミング電圧ｖｐｐの複傾斜波形によって制御され
る。この複傾斜電圧Ｖｐ１）の勾配及びブレーク点の値
は、閾値電圧、電源電圧等のプロセス上の変動に応答す
るフィードバック装置によって選択される。
ログラミング電圧ｖｐｐの複傾斜波形によって制御され
る。この複傾斜電圧Ｖｐ１）の勾配及びブレーク点の値
は、閾値電圧、電源電圧等のプロセス上の変動に応答す
るフィードバック装置によって選択される。
この発明に特有と考えられる新規な特徴は特許請求の範
囲に記載しであるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から最
もよく理解されよう。
囲に記載しであるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から最
もよく理解されよう。
実施例
第１図、第２図及び第３Ａ図乃至第３Ｅ図に＆亀この発
明の複傾斜プログラミング方法を利用することが出来る
電気的に消去し得るプログラム可能な読出専用メモ！Ｊ
（ＥＥＦＲＯＭ）・セルが示されている。このセルは
、片側にある読取トランジスタ１１と直列に接続される
フローティング・ゲート・メモリ・トランジスタ１０と
、反対側にある書込みトランジスタ１３と直列に接続さ
れる書込み／消去装置１２（実際にはトンネル・ダイオ
ード）とで構成されている。勿論、このセルは同じ様な
セルの行及び列から或るアレーの一部分であり、このア
レーは、１ブロツクあたり１２８×３２個のセル、即ち
１２８行及び３２列を持つ８ブロツクとして区切られた
３２に個のセルを持っていて、バイト幅の出力を発生す
る。各セルが金属の読取線１４及び金属の書込み線１５
を持って。
明の複傾斜プログラミング方法を利用することが出来る
電気的に消去し得るプログラム可能な読出専用メモ！Ｊ
（ＥＥＦＲＯＭ）・セルが示されている。このセルは
、片側にある読取トランジスタ１１と直列に接続される
フローティング・ゲート・メモリ・トランジスタ１０と
、反対側にある書込みトランジスタ１３と直列に接続さ
れる書込み／消去装置１２（実際にはトンネル・ダイオ
ード）とで構成されている。勿論、このセルは同じ様な
セルの行及び列から或るアレーの一部分であり、このア
レーは、１ブロツクあたり１２８×３２個のセル、即ち
１２８行及び３２列を持つ８ブロツクとして区切られた
３２に個のセルを持っていて、バイト幅の出力を発生す
る。各セルが金属の読取線１４及び金属の書込み線１５
を持って。
いる。これらの読取線及び書込み線が１列の中の全ての
セルに接続されている。センス線１６及び行線１７が、
第２レベルのポリシリコンで構成されていて、１行の中
の全てのセルに共通である。
セルに接続されている。センス線１６及び行線１７が、
第２レベルのポリシリコンで構成されていて、１行の中
の全てのセルに共通である。
フローティング・ゲート・セグメント１８が第ルベルの
ポリシリコンで構成されていて、メモリ・トランジスタ
１０に対するフローティング・ゲート１９と薄い酸化物
区域２１にできるトンネル・ダイオード１２の書込み／
消去電極２０とを含む。センス線１６がメモリ・トラン
ジスタ１０に対する制御ゲート２２及び装置１２の上側
制御極板２３を形成する。メモリ・トランジスタ１０は
Ｎ＋ドレイン領域２４を持つと共に、トランジスタ１１
のドレインと一体のＮ＋ソース領域２５を持っている。
ポリシリコンで構成されていて、メモリ・トランジスタ
１０に対するフローティング・ゲート１９と薄い酸化物
区域２１にできるトンネル・ダイオード１２の書込み／
消去電極２０とを含む。センス線１６がメモリ・トラン
ジスタ１０に対する制御ゲート２２及び装置１２の上側
制御極板２３を形成する。メモリ・トランジスタ１０は
Ｎ＋ドレイン領域２４を持つと共に、トランジスタ１１
のドレインと一体のＮ＋ソース領域２５を持っている。
ドレイン２４が金属シリコン間接点２６で読取線１４に
接続される。トランジスタ１１のＮ＋ソース領域２７及
びトランジスタ１３のＮ十ソース領域２８が共に金属シ
リコン間接点２９で金属の書込み線１５に接続されてい
る。ポリシリコンの行１１１７がＮチャンネル・エンノ
ーンスメント形トランジスタ１１．１３の夫々ゲート３
０．３１を形成する。トランジスタ１３のＮ＋ドレイン
領域３２がＮ−陰極領域３３に結合され、こ扛がトンネ
ル・ダイオード１２の陰極を形成している。
接続される。トランジスタ１１のＮ＋ソース領域２７及
びトランジスタ１３のＮ十ソース領域２８が共に金属シ
リコン間接点２９で金属の書込み線１５に接続されてい
る。ポリシリコンの行１１１７がＮチャンネル・エンノ
ーンスメント形トランジスタ１１．１３の夫々ゲート３
０．３１を形成する。トランジスタ１３のＮ＋ドレイン
領域３２がＮ−陰極領域３３に結合され、こ扛がトンネ
ル・ダイオード１２の陰極を形成している。
第３Ａ図乃至第３Ｅ図に見られる様に、メモリ・トラン
ジスタ１０はゲート酸化物層３４を持ち、これは厚さ約
１０ＯＡである装置１２の薄い酸化物区域２１に較べて
、一層厚子であり、大体５００Ａである。装置１２は、
トンネル・ダイオードとして動作する。その上側極板２
３及びＮ−領域３３の間の電圧が正又は負の約２０ｖの
レベルである時、電界が薄い酸化物区域に集中し、１０
０Ａの酸化物区域２１にできるこの電界は、高い電圧の
極性に応じて、領域３３から７０−ティング・ゲート２
０へ、又はフローティング−Ｐ−ト２０から領域３３へ
の電子のトンネル現象を起すのに十分な状態になる。極
板２０と基板の間の一層厚手の酸化物（約５０ＯＡ）で
は重大なトンネル現象が起こることはない。
ジスタ１０はゲート酸化物層３４を持ち、これは厚さ約
１０ＯＡである装置１２の薄い酸化物区域２１に較べて
、一層厚子であり、大体５００Ａである。装置１２は、
トンネル・ダイオードとして動作する。その上側極板２
３及びＮ−領域３３の間の電圧が正又は負の約２０ｖの
レベルである時、電界が薄い酸化物区域に集中し、１０
０Ａの酸化物区域２１にできるこの電界は、高い電圧の
極性に応じて、領域３３から７０−ティング・ゲート２
０へ、又はフローティング−Ｐ−ト２０から領域３３へ
の電子のトンネル現象を起すのに十分な状態になる。極
板２０と基板の間の一層厚手の酸化物（約５０ＯＡ）で
は重大なトンネル現象が起こることはない。
このセルがＰ形シリコン基板４０内に、又は０ＭＯ８装
置の一部分として、Ｐ形基板のＰ形井戸の中に形成され
る。熱成長させた厚いフィールド酸化物の層４１が基板
の面上のトランジスタ区域を取囲み、素子間分離を提供
する。普通、Ｐ十チャンネル・ストッパ領域（図示せず
）がフィールド酸化物４１の全ての区域の下に形成され
る。
置の一部分として、Ｐ形基板のＰ形井戸の中に形成され
る。熱成長させた厚いフィールド酸化物の層４１が基板
の面上のトランジスタ区域を取囲み、素子間分離を提供
する。普通、Ｐ十チャンネル・ストッパ領域（図示せず
）がフィールド酸化物４１の全ての区域の下に形成され
る。
第ルベルの多結晶シリコンのセグメント１８が酸化物コ
ーティング４２により、第２レベルのポリシリコン・ス
トリップ１６から絶縁されている。
ーティング４２により、第２レベルのポリシリコン・ス
トリップ１６から絶縁されている。
酸化物コーティング４２はデポジットしてもよいし熱成
長させてもよいし、或いはその両方を幾らかづつ行なっ
てもよい。金属の線１４．１５が、デポジットした厚い
酸化物又は燐珪酸塩うわぐ丁り層４４により、第２レベ
ルのポリシリコンの線１６．１７から構成される 装置１２が非常に薄いゲート酸化物区域２１を持つこと
を別にすると、第１図及び第３Ａ図乃至第３Ｅ図の装置
を作る方法は、ウオールに付与された米国特許第４，１
１２．５ ＣＩ ９号、マツケロイに付与された同第４
．１２２，５４４号又はラオに付与された同第４．３８
８，１２１号（何れもテキサス・インスツルメンツ社に
譲渡されている）に記載された２重レベル・ポリシリコ
ン・プロセスと非常によく似ている。これらは、この明
細書中で参考として用いる。
長させてもよいし、或いはその両方を幾らかづつ行なっ
てもよい。金属の線１４．１５が、デポジットした厚い
酸化物又は燐珪酸塩うわぐ丁り層４４により、第２レベ
ルのポリシリコンの線１６．１７から構成される 装置１２が非常に薄いゲート酸化物区域２１を持つこと
を別にすると、第１図及び第３Ａ図乃至第３Ｅ図の装置
を作る方法は、ウオールに付与された米国特許第４，１
１２．５ ＣＩ ９号、マツケロイに付与された同第４
．１２２，５４４号又はラオに付与された同第４．３８
８，１２１号（何れもテキサス・インスツルメンツ社に
譲渡されている）に記載された２重レベル・ポリシリコ
ン・プロセスと非常によく似ている。これらは、この明
細書中で参考として用いる。
厚いフィールド酸化物４１を成長させ且つ５００Ａの酸
化物３５が所定位置に出来た後に、トンネル・ダイオー
ド１２が形成される。写真製版のマスク工程が領域３３
を画定し、イオンの打込みを実施して、フォトレジスト
をマスクとして用いてこのＮ−領域を作る。その後、こ
のマスクを使ってＮ−打込み領域３３の上の酸化物３５
を除去する。この領域の上に非常に薄い酸化物区域２１
を成長させ、次に第ルベルのポリシリコンをデポジット
し、パターンを定めて、電極２０を残す。酸化物４２を
第ルベルのポリシリコンの上に成長させ、これによって
Ｎ−領域３３の上の露出部分の上の酸化物も厚手になる
。第２レベルのポリシリコンをデポジットしてパターン
を定め、次にＮ＋ソース／ドレインの打込みを行うこと
により、第２レベルのポリシリコンをセルフφアライメ
ントのマスクとして使って、領域２４．２５．２７．２
８．３２が作られる。
化物３５が所定位置に出来た後に、トンネル・ダイオー
ド１２が形成される。写真製版のマスク工程が領域３３
を画定し、イオンの打込みを実施して、フォトレジスト
をマスクとして用いてこのＮ−領域を作る。その後、こ
のマスクを使ってＮ−打込み領域３３の上の酸化物３５
を除去する。この領域の上に非常に薄い酸化物区域２１
を成長させ、次に第ルベルのポリシリコンをデポジット
し、パターンを定めて、電極２０を残す。酸化物４２を
第ルベルのポリシリコンの上に成長させ、これによって
Ｎ−領域３３の上の露出部分の上の酸化物も厚手になる
。第２レベルのポリシリコンをデポジットしてパターン
を定め、次にＮ＋ソース／ドレインの打込みを行うこと
により、第２レベルのポリシリコンをセルフφアライメ
ントのマスクとして使って、領域２４．２５．２７．２
８．３２が作られる。
読取、書込み及び消去の３つの状態について、第１図、
第２図及び第３Ａ図乃至第３Ｅ図のセルの動作を説明す
る。読取動作では、メモ１ｊ装置は直流＋５ｖの標準的
なＶｄａ を源のみを用いて動作する。書込み及び消去
動作では、約＋２０ｖの高い電圧レベル■ｐｐも用いら
れ、この電圧は、この発明に従って制御される。
第２図及び第３Ａ図乃至第３Ｅ図のセルの動作を説明す
る。読取動作では、メモ１ｊ装置は直流＋５ｖの標準的
なＶｄａ を源のみを用いて動作する。書込み及び消去
動作では、約＋２０ｖの高い電圧レベル■ｐｐも用いら
れ、この電圧は、この発明に従って制御される。
読取動作を開始するには、読取線１４をＶｄｄにプリチ
ャージし、書込み線１５をＶｓｓ （アース）に接続す
る。（１）この行が、行線１７が高レベルになってＶｄ
ｄになり、トランジスタ１１をターンオンすることによ
って選択される場合、及び（２）メモリ・トランジスタ
１０の７０−ティング・ゲート１９が放電状態にあって
、制御ゲート２２のＶｄｄ電圧がこのトランジスタのチ
ャンネル区域をターンオンすることが出来るような場合
にだけ、この読取線１４がトランジスタ１０．１１を介
して’Ｖｓｓに放電することが出来る。読取動作の間、
センス線１６は約＋２ｖに保たれる。これはフローティ
ング・テートのプリチャージレベル及びディスチャージ
レベルの大体中間の値である。センス・アンプ又はデー
タ出力パツファが、線１４がＶｄｄのプリチャージ壷レ
ベルにと父まるか或いはＶｓｓに向って放電しているか
を検出し、かくて出力データ・ビットを発生する。読取
の間、トンネル・ダイオード装置１２は何の作用もない
。この装置にかかる電圧は、トンネル作用が起る程高く
ない。
ャージし、書込み線１５をＶｓｓ （アース）に接続す
る。（１）この行が、行線１７が高レベルになってＶｄ
ｄになり、トランジスタ１１をターンオンすることによ
って選択される場合、及び（２）メモリ・トランジスタ
１０の７０−ティング・ゲート１９が放電状態にあって
、制御ゲート２２のＶｄｄ電圧がこのトランジスタのチ
ャンネル区域をターンオンすることが出来るような場合
にだけ、この読取線１４がトランジスタ１０．１１を介
して’Ｖｓｓに放電することが出来る。読取動作の間、
センス線１６は約＋２ｖに保たれる。これはフローティ
ング・テートのプリチャージレベル及びディスチャージ
レベルの大体中間の値である。センス・アンプ又はデー
タ出力パツファが、線１４がＶｄｄのプリチャージ壷レ
ベルにと父まるか或いはＶｓｓに向って放電しているか
を検出し、かくて出力データ・ビットを発生する。読取
の間、トンネル・ダイオード装置１２は何の作用もない
。この装置にかかる電圧は、トンネル作用が起る程高く
ない。
書込み動作では、センス線１６及び行線１７の両方にＶ
ｐｐ ［圧が印加される。この■ｐｐ電圧は、後で説明
する様に相異なる２種類の速度で上向きの傾斜で増加す
る。選ばれた書込み線１５がＶｓｓに結合され、この為
、ダイオード１２のＮ−ｒ陰極」領域３３はＶｓｓとな
る。トランジスタ１１及び１３は、その？−トにｖｐｐ
が印加されているので、電圧降下がゼロである。極板２
３とＮ−領域３３の間の薄い酸化物区域２１にわたって
高い電圧が存在し、この電界により、領域３３から上向
きに極板２３に向って電子が流れる向きのトンネル現象
が起こし、この為フローティング、 ／７” −）に電
荷が集まる。ゲートの充電は自己制限作用がある。負の
電荷が積成するにつれて、電界が弱まり、トンネル現象
が減少する。
ｐｐ ［圧が印加される。この■ｐｐ電圧は、後で説明
する様に相異なる２種類の速度で上向きの傾斜で増加す
る。選ばれた書込み線１５がＶｓｓに結合され、この為
、ダイオード１２のＮ−ｒ陰極」領域３３はＶｓｓとな
る。トランジスタ１１及び１３は、その？−トにｖｐｐ
が印加されているので、電圧降下がゼロである。極板２
３とＮ−領域３３の間の薄い酸化物区域２１にわたって
高い電圧が存在し、この電界により、領域３３から上向
きに極板２３に向って電子が流れる向きのトンネル現象
が起こし、この為フローティング、 ／７” −）に電
荷が集まる。ゲートの充電は自己制限作用がある。負の
電荷が積成するにつれて、電界が弱まり、トンネル現象
が減少する。
消去動作では、センス線１６及び書込み線１５の電圧が
逆転する他は、今述べた書込み動作の状態と同じである
。書込みでは、センス線１６がアースされ、書込み線１
５をｖｐｐレベルまで（後で説明する様な傾斜で）引き
上げる。薄い酸化物区域２１でトンネル現象が起るが、
この場合、電子がフローティング番ゲート１８から取去
られ、前に１が書込まれていたセルが消去される。
逆転する他は、今述べた書込み動作の状態と同じである
。書込みでは、センス線１６がアースされ、書込み線１
５をｖｐｐレベルまで（後で説明する様な傾斜で）引き
上げる。薄い酸化物区域２１でトンネル現象が起るが、
この場合、電子がフローティング番ゲート１８から取去
られ、前に１が書込まれていたセルが消去される。
この発明では、薔込み及び消去動作に使われるｖｐｐ電
圧が、第４図に示す様に、時間の関数として変更される
。電圧ｖｐｐは、３つの別異の部分５１．５２．５３を
持つパルス波形５０を有する。
圧が、第４図に示す様に、時間の関数として変更される
。電圧ｖｐｐは、３つの別異の部分５１．５２．５３を
持つパルス波形５０を有する。
１サイクルの最初の部分５１で、電圧ｖｐｐを点５４ま
で急速に上昇させる。点５４は、トンネル・ダイオ−Ｖ
の薄い酸化物２１を横切る電界を制限する様に選ばれる
。この電界が波形５５で示されており、ｖｐｐが急峻な
勾配を示す区域５１にある間、線の寄生静電容量が充電
されるにつれて、波形５５は、ｖｐｐと共に急速に上昇
することが判る。サイクルのこの部分に於けるｖｐｐの
典型的な傾斜率は約０．１ｖ／マイクロ秒である。この
例ではｖｐｐが約＋１６ｖに達すると、薄い酸化物２１
を横切る電界は、約９．５ＭＶ／ｃｒｒＬの許容し得る
Ｍｔ高レベルに達する。このレベルを越えると、装置の
寿命が短くなる。即ち、装置が耐えて、許容し得る仕様
の範囲内で依然として作用し得る書込み／消去サイクル
の数が減少する。従って、ｖｐｐパルス発生器が点５４
で傾斜率を約０．００５乃至０．（１１ｖ／マイクロ秒
、即ち１／１０又はそれ以下に急速に変える。部分５２
に於けるこの傾斜率は１曲線の５６として示した区域の
時間の間、薄い酸化物を横切る電界Ｅが維持される様に
選ばれ、この間、ｖｐｐの増加が、遮蔽効果によって薄
い酸化物区域に於て電圧を充電するトンネル作用によっ
て補償される。ｖｐｐ電圧が例えば＋２０Ｖの最大レベ
ルに達すると、再び勾配は変更され、パルスは部分５３
で平坦なま〜で続く。陰極３３に対するフローティング
・ゲート２０の電圧は第４図の曲線５７に従って変化す
る。この曲線は、ゼロから出発して、ｖｐｐが高レベル
に達するまでは平坦であり、その後ｖｐｐが傾斜部分５
２に移って電界Ｅが部分５６の最高に達する間、最大の
勾配で変化し、その後、Ｖｐｐの勾配がゼロになってＥ
が減少し始める時、平坦になる。フローティング・ゲー
トの電圧レベルの変化量が約−３，１ｖで平坦になるか
ら、■ｐｐパルスは約２又は３ミリ秒で終了してもよい
。
で急速に上昇させる。点５４は、トンネル・ダイオ−Ｖ
の薄い酸化物２１を横切る電界を制限する様に選ばれる
。この電界が波形５５で示されており、ｖｐｐが急峻な
勾配を示す区域５１にある間、線の寄生静電容量が充電
されるにつれて、波形５５は、ｖｐｐと共に急速に上昇
することが判る。サイクルのこの部分に於けるｖｐｐの
典型的な傾斜率は約０．１ｖ／マイクロ秒である。この
例ではｖｐｐが約＋１６ｖに達すると、薄い酸化物２１
を横切る電界は、約９．５ＭＶ／ｃｒｒＬの許容し得る
Ｍｔ高レベルに達する。このレベルを越えると、装置の
寿命が短くなる。即ち、装置が耐えて、許容し得る仕様
の範囲内で依然として作用し得る書込み／消去サイクル
の数が減少する。従って、ｖｐｐパルス発生器が点５４
で傾斜率を約０．００５乃至０．（１１ｖ／マイクロ秒
、即ち１／１０又はそれ以下に急速に変える。部分５２
に於けるこの傾斜率は１曲線の５６として示した区域の
時間の間、薄い酸化物を横切る電界Ｅが維持される様に
選ばれ、この間、ｖｐｐの増加が、遮蔽効果によって薄
い酸化物区域に於て電圧を充電するトンネル作用によっ
て補償される。ｖｐｐ電圧が例えば＋２０Ｖの最大レベ
ルに達すると、再び勾配は変更され、パルスは部分５３
で平坦なま〜で続く。陰極３３に対するフローティング
・ゲート２０の電圧は第４図の曲線５７に従って変化す
る。この曲線は、ゼロから出発して、ｖｐｐが高レベル
に達するまでは平坦であり、その後ｖｐｐが傾斜部分５
２に移って電界Ｅが部分５６の最高に達する間、最大の
勾配で変化し、その後、Ｖｐｐの勾配がゼロになってＥ
が減少し始める時、平坦になる。フローティング・ゲー
トの電圧レベルの変化量が約−３，１ｖで平坦になるか
ら、■ｐｐパルスは約２又は３ミリ秒で終了してもよい
。
Ｅが約９．５のレベルに達するまでは、薄い酸化物に何
の害も及ぼさないので、寄生静電容量を充電するのに必
要なトランジスタの規模の限界内で、部分５１に於ける
ｖｐｐの傾斜率は出来るだけ高いものが選ばれる。この
為、Ｖｐｐ電圧も急速に高くすることが出来、プログラ
ム時間が短くなる。部分５２の勾配は電界Ｅをその最大
値に保ち、それ以上高くしない様に選ぶ。こ〜での勾配
が低すぎると、プログラム時間が不必要に長くなるが、
高くしすぎると、装置の寿命が短くなる。プロセス及び
材料の制約である酸化物、接合等の種々の絶縁βを伏レ
ベル等から考えて、約＋２０ｖのＶｐｐの最大レベルを
選んだ。
の害も及ぼさないので、寄生静電容量を充電するのに必
要なトランジスタの規模の限界内で、部分５１に於ける
ｖｐｐの傾斜率は出来るだけ高いものが選ばれる。この
為、Ｖｐｐ電圧も急速に高くすることが出来、プログラ
ム時間が短くなる。部分５２の勾配は電界Ｅをその最大
値に保ち、それ以上高くしない様に選ぶ。こ〜での勾配
が低すぎると、プログラム時間が不必要に長くなるが、
高くしすぎると、装置の寿命が短くなる。プロセス及び
材料の制約である酸化物、接合等の種々の絶縁βを伏レ
ベル等から考えて、約＋２０ｖのＶｐｐの最大レベルを
選んだ。
所定のチップの中で使われるｖｐｐを制御する調整回路
が第５図に示されている。プロセスの変動の為、ブレー
ク点は特定の装置に合せて調整することが必要である。
が第５図に示されている。プロセスの変動の為、ブレー
ク点は特定の装置に合せて調整することが必要である。
この電圧調整回路は電圧増倍器６０を用いており、この
増倍器の入力６１にクロック・パルスが印加され、線６
２に電圧出力を発生する。この線が、ＥＦ；ＰＲＯＭの
標準的な構成に従って、デコーダを介してセンス線１６
、行線１７及び／又は書込み線１５に選択的に接続され
る。増倍器６０は標準的な構成を持つ２相キャパシタ／
ダイオ−ｒ回路網である。線６２の電圧ｖｐｐの出力が
、線６１から入る増倍器に対するパルス入力の数に直接
的な関係を持ち、勾配はパルス周波数の関数で示される
。マルチプレクサ６３が３種類の入力Ａ、Ｂ及びＣを選
択する。入力Ａは基板ポンプとして使われる形式のチッ
プ上の発振器６４から来るものであり、入力Ｂは割算器
６５から来る。この割算器で、クロックは例えば１：１
４で除して、勾配を第４図の部分５１の勾配から部分５
２の勾配に変える。入力Ｃはアースである。即ち、周波
数ゼロであり、この入力は曲線の部分５３で、増倍器の
出力がｖｐｐ線６２を最大電圧、例えば＋２０ｖまで充
電した時に使われる。マルチプレクサ回路が差分検出器
６７から第１の入力６６を受取る。差分検出器６７は基
準電圧Ｖｒｅｆ−１を発生する第１の分圧器の出力に対
する線６８上の検出電界電圧に応答する。分圧器６９は
内部のＶｄｄ電源との間に接続された直列接続のトラン
ジスタのストリングであり、この為、温度、プロセス上
の変動及びＶｄｄの変化に追従する。線６８の検出電界
電圧は検出器７０で発生される。この検出器は第１図乃
至第３図のセルと同じ様に構成された容量性分圧器であ
るが、ポリシリコン１からポリシリコン２への結合面積
がずっと小さい。ｖｐｐ電圧が、セルと同じ様にポリシ
リコン２に印加され、ポリシリコン１の電圧（フローテ
ィング・テートと同様）が、差分比較器６７によって基
準値Ｖｒｅｆ−１と比較される出力６８である。この検
出器はメモリ・セルと同じプロセスによって製造される
から、これは酸化物の厚さの様なプロセス変動に追従す
る。静電容量比が一層小さいことは、トンネル発生酸化
物に対する電界Ｅを一層小さくすることにより、電界検
出器７０内の薄い酸化物を保存する助けとなる。検出器
はことごとくの書込み／消去サイクルの開動作するので
、これは重要なことである。マルチプレクサ６３に対す
る他方の入カフ１は第２の差分比較器７２から来る。こ
の比較器も、Ｖｐｐの最大値の一定の比が得られる様に
定められた別の分圧器７３からの第２の基準電圧Ｖｒｅ
ｆ−ｚに対する線６８上の検出ｖｐｐに応答する。ｖｐ
ｐパルスを発生する１サイクルの初めにｖｐｐはＶｄｄ
レベルにあり、線６８の検出ｖｐｐは比較器６７．７２
の両方のトリップ点より低い。この為、マルチプレクサ
に対する入力６６及び７１により、全周波数のクロック
であるＡ入力がマルチプレクサに印加され、この為、ｖ
ｐｐ電圧はその最大の傾斜率で上向きの傾斜で増加する
。即ち波形の部分５１である。最初のトリップ点く達す
ると、比較器６７がマルチプレクサ６３に対する入力を
発生し、除算した入力Ｂが増倍器に結合される結果、部
分５２の一層低い傾斜速度になる。その後、２番目のト
リップ点に達すると、入カフ１がマルチプレクサに入力
Ｃを選択させ、増倍器にはパルスが結合されず、出力ｖ
ｐｐは部分５３で一定にとｇまる。この後ｖｐｐが所望
の最大値より下に減衰すると、比較器７２がそれを感知
し、入力Ｂからのパルスが再び印加されて、レベルを引
戻す。
増倍器の入力６１にクロック・パルスが印加され、線６
２に電圧出力を発生する。この線が、ＥＦ；ＰＲＯＭの
標準的な構成に従って、デコーダを介してセンス線１６
、行線１７及び／又は書込み線１５に選択的に接続され
る。増倍器６０は標準的な構成を持つ２相キャパシタ／
ダイオ−ｒ回路網である。線６２の電圧ｖｐｐの出力が
、線６１から入る増倍器に対するパルス入力の数に直接
的な関係を持ち、勾配はパルス周波数の関数で示される
。マルチプレクサ６３が３種類の入力Ａ、Ｂ及びＣを選
択する。入力Ａは基板ポンプとして使われる形式のチッ
プ上の発振器６４から来るものであり、入力Ｂは割算器
６５から来る。この割算器で、クロックは例えば１：１
４で除して、勾配を第４図の部分５１の勾配から部分５
２の勾配に変える。入力Ｃはアースである。即ち、周波
数ゼロであり、この入力は曲線の部分５３で、増倍器の
出力がｖｐｐ線６２を最大電圧、例えば＋２０ｖまで充
電した時に使われる。マルチプレクサ回路が差分検出器
６７から第１の入力６６を受取る。差分検出器６７は基
準電圧Ｖｒｅｆ−１を発生する第１の分圧器の出力に対
する線６８上の検出電界電圧に応答する。分圧器６９は
内部のＶｄｄ電源との間に接続された直列接続のトラン
ジスタのストリングであり、この為、温度、プロセス上
の変動及びＶｄｄの変化に追従する。線６８の検出電界
電圧は検出器７０で発生される。この検出器は第１図乃
至第３図のセルと同じ様に構成された容量性分圧器であ
るが、ポリシリコン１からポリシリコン２への結合面積
がずっと小さい。ｖｐｐ電圧が、セルと同じ様にポリシ
リコン２に印加され、ポリシリコン１の電圧（フローテ
ィング・テートと同様）が、差分比較器６７によって基
準値Ｖｒｅｆ−１と比較される出力６８である。この検
出器はメモリ・セルと同じプロセスによって製造される
から、これは酸化物の厚さの様なプロセス変動に追従す
る。静電容量比が一層小さいことは、トンネル発生酸化
物に対する電界Ｅを一層小さくすることにより、電界検
出器７０内の薄い酸化物を保存する助けとなる。検出器
はことごとくの書込み／消去サイクルの開動作するので
、これは重要なことである。マルチプレクサ６３に対す
る他方の入カフ１は第２の差分比較器７２から来る。こ
の比較器も、Ｖｐｐの最大値の一定の比が得られる様に
定められた別の分圧器７３からの第２の基準電圧Ｖｒｅ
ｆ−ｚに対する線６８上の検出ｖｐｐに応答する。ｖｐ
ｐパルスを発生する１サイクルの初めにｖｐｐはＶｄｄ
レベルにあり、線６８の検出ｖｐｐは比較器６７．７２
の両方のトリップ点より低い。この為、マルチプレクサ
に対する入力６６及び７１により、全周波数のクロック
であるＡ入力がマルチプレクサに印加され、この為、ｖ
ｐｐ電圧はその最大の傾斜率で上向きの傾斜で増加する
。即ち波形の部分５１である。最初のトリップ点く達す
ると、比較器６７がマルチプレクサ６３に対する入力を
発生し、除算した入力Ｂが増倍器に結合される結果、部
分５２の一層低い傾斜速度になる。その後、２番目のト
リップ点に達すると、入カフ１がマルチプレクサに入力
Ｃを選択させ、増倍器にはパルスが結合されず、出力ｖ
ｐｐは部分５３で一定にとｇまる。この後ｖｐｐが所望
の最大値より下に減衰すると、比較器７２がそれを感知
し、入力Ｂからのパルスが再び印加されて、レベルを引
戻す。
この発明を実施例について説明したが、この説明はこの
発明を制約するつもりはない。当業者には、以上の説明
から、この実施例の種々の変更並びにこの発明のその他
の実施例が容易に考えられよう。従って、特許請求の範
囲は、この発明の範囲内に含まれる全ての変更又は実施
例を包括するものであることを承知されたい。
発明を制約するつもりはない。当業者には、以上の説明
から、この実施例の種々の変更並びにこの発明のその他
の実施例が容易に考えられよう。従って、特許請求の範
囲は、この発明の範囲内に含まれる全ての変更又は実施
例を包括するものであることを承知されたい。
【図面の簡単な説明】
第１図はこの発明に従ってプログラムすることの出来る
ＥＥＦＲＯＭセルを持つ半導体集積回路の小さな一部分
を著しく拡大した平面図、第２図は第１図のセルの回路
図、第３Ａ図乃至第３Ｅ図は夫々第１図の線Ａ−Ａ、Ｅ
−Ｂ％Ｃ−Ｃ％Ｄ−Ｄ及びＥ−Ｅで切った第１図のセル
の側面断面図、第４図は第１図乃至第３図のセルをこの
発明に従ってプログラムする為のプログラム電圧、７０
−テイング＠デー）Ｉｆｆ圧及び電界を時間に対して示
すグラフ、第５図は電圧調整回路の回路図である。 主な符号の説明 ２０：フローティング・ゲート ２１：薄い酸化物区域 ３３：Ｎ−陰極
ＥＥＦＲＯＭセルを持つ半導体集積回路の小さな一部分
を著しく拡大した平面図、第２図は第１図のセルの回路
図、第３Ａ図乃至第３Ｅ図は夫々第１図の線Ａ−Ａ、Ｅ
−Ｂ％Ｃ−Ｃ％Ｄ−Ｄ及びＥ−Ｅで切った第１図のセル
の側面断面図、第４図は第１図乃至第３図のセルをこの
発明に従ってプログラムする為のプログラム電圧、７０
−テイング＠デー）Ｉｆｆ圧及び電界を時間に対して示
すグラフ、第５図は電圧調整回路の回路図である。 主な符号の説明 ２０：フローティング・ゲート ２１：薄い酸化物区域 ３３：Ｎ−陰極
Claims (19)
- （１）フローティング・ゲート及び別の電極の間に薄い
酸化物区域を持つ形式のフローティング・ゲート・メモ
リ・セルをプログラムする方法に於て、前記メモリ・セ
ルに電圧を印加して前記薄い酸化物区域を横切る電界を
発生し、前記電圧を時間の関数として第１の増加率で増
加し、前記電圧の増加率を前記第１の増加率より低い第
２の増加率に変え、その後前記電圧を所定の最大レベル
で一定に保つ工程を含む方法。 - （２）特許請求の範囲第１項に記載した方法に於て、前
記増加率を変える工程が、前記薄い酸化物区域を横切る
電界が最大値に到達したことに応答して行なわれる方法
。 - （３）特許請求の範囲第２項に記載した方法に於て、前
記第２の増加率が、前記薄い酸化物区域を横切る比較的
一定の電界を保つ様に選ばれる方法。 - （４）特許請求の範囲第３項に記載した方法に於て、前
記第２の増加率が前記第１の増加率の約１／１０よりも
小さい方法。 - （５）特許請求の範囲第４項に記載した方法に於て、前
記第１の増加率が前記メモリ・セルを含む装置の回路の
寄生静電容量によつて許される最大値である方法。 - （６）特許請求の範囲第２項に記載した方法に於て、前
記増加率を変える工程が、前記薄い酸化物区域の前後の
電圧を検出したことに応答して実施される方法。 - （７）特許請求の範囲第３項に記載した方法に於て、前
記所定の最大レベルが前記電圧の測定に基づいて選ばれ
る方法。 - （８）特許請求の範囲第２項に記載した方法に於て、前
記メモリ・セルが、半導体本体の面に形成されていて、
制御ゲート、フローティング・ゲート及びソース、ドレ
イン通路を持つメモリ・トランジスタを含んでおり、前
記フローティング・ゲートが前記メモリ区域から隔たる
プログラミング区域まで伸びており、前記薄い酸化物区
域が前記プログラミング区域内にある方法。 - （９）特許請求の範囲第８項に記載した方法に於て、前
記制御ゲートが前記プログラミング区域まで伸び、前記
電圧が前記制御ゲート及び前記電極の間に印加される方
法。 - （１０）特許請求の範囲第９項に記載した方法に於て、
前記電極が前記面内の領域である方法。 - （１１）電気的に消去し得るプログラム可能な半導体メ
モリ・セルに於て、半導体本体の面にある制御ゲート、
フローティング・ゲート及びソース・ドレイン通路と、
前記面にあつて、前記フローティング・ゲートと一体の
上側電極及び前記面内にある下側電極を含んでいて、前
記上側及び下側電極の間に薄い酸化物区域がある書込み
／消去手段と、前記薄い酸化物区域を横切つてプログラ
ミング・パルスを印加する手段とを有し、該パルスは第
１の傾斜期間に続く第２の傾斜期間を含み、前記薄い酸
化物区域を横切る電界に関係する時刻に第１の期間から
第２の期間に変更する電気的に消去し得るプログラム可
能な半導体メモリ・セル。 - （１２）特許請求の範囲第１１項に記載した電気的に消
去し得るプログラム可能な半導体メモリ・セルに於て、
前記第２の傾斜期間中の前記パルスの電圧が略直線的な
速度で増加する電気的に消去し得るプログラム可能な半
導体メモリ・セル。 - （１３）特許請求の範囲第１２項に記載した電気的に消
去し得るプログラム可能な半導体メモリ・セルに於て、
前記書込み／消去手段が、前記制御ゲートと一体であつ
て前記上側及び下側電極に重なる導電層を含んでいる電
気的に消去し得るプログラム可能な半導体メモリ・セル
。 - （１４）特許請求の範囲第１３項に記載した電気的に消
去し得るプログラム可能な半導体メモリ・セルに於て、
前記パルスが前記導電層及び前記下側電極の間に印加さ
れ、前記下側電極が前記半導体本体の或る領域である電
気的に消去し得るプログラム可能な半導体メモリ・セル
。 - （１５）特許請求の範囲第１４項に記載した電気的に消
去し得るプログラム可能な半導体メモリ・セルに於て、
前記フローティング・ゲートが前記薄い酸化物区域のト
ンネル現象によつて充電され又は放電する電気的に消去
し得るプログラム可能な半導体メモリ・セル。 - （１６）特許請求の範囲第１５項に記載した電気的に消
去し得るプログラム可能な半導体メモリ・セルに於て、
前記薄い酸化物区域の電界に応答する検出手段と、該検
出手段に応答して、前記第１の傾斜期間から前記第２の
傾斜期間への変更の時刻を制御する手段とを有する電気
的に消去し得るプログラム可能な半導体メモリ・セル。 - （１７）特許請求の範囲第１６項に記載した電気的に消
去し得るプログラム可能な半導体メモリ・セルに於て、
前記第２の傾斜期間中の前記パルスの電圧の変化率が前
記第１の傾斜期間中の前記パルスの変化率の約１／１０
以下である電気的に消去し得るプログラム可能な半導体
メモリ・セル。 - （１８）特許請求の範囲第１７項に記載した電気的に消
去し得るプログラム可能な半導体メモリ・セルに於て、
前記薄い酸化物区域の電界に応答して、前記第２の期間
の後、前記パルスの電圧の最大値を制限する手段を有す
る電気的に消去し得るプログラム可能な半導体メモリ・
セル。 - （１９）特許請求の範囲第１６項に記載した電気的に消
去し得るプログラム可能な半導体メモリ・セルに於て、
前記検出手段が、前記半導体本体上のトランジスタの温
度、供給電圧及びプロセス変動に応答する電気的に消去
し得るプログラム可能な半導体メモリ・セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US640721 | 1984-08-14 | ||
| US06/640,721 US4628487A (en) | 1984-08-14 | 1984-08-14 | Dual slope, feedback controlled, EEPROM programming |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184797A true JPS61184797A (ja) | 1986-08-18 |
| JPH0666475B2 JPH0666475B2 (ja) | 1994-08-24 |
Family
ID=24569449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17846885A Expired - Lifetime JPH0666475B2 (ja) | 1984-08-14 | 1985-08-13 | フローティング・ゲート・メモリ・セルをプログラムする方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4628487A (ja) |
| JP (1) | JPH0666475B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008130104A (ja) * | 2006-11-16 | 2008-06-05 | Toshiba Corp | 電源回路および半導体記憶装置 |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4695979A (en) * | 1985-09-09 | 1987-09-22 | Texas Instruments Incorporated | Modified four transistor EEPROM cell |
| US4742492A (en) * | 1985-09-27 | 1988-05-03 | Texas Instruments Incorporated | EEPROM memory cell having improved breakdown characteristics and driving circuitry therefor |
| US4769788A (en) * | 1986-09-22 | 1988-09-06 | Ncr Corporation | Shared line direct write nonvolatile memory cell array |
| JPH0772996B2 (ja) * | 1987-01-31 | 1995-08-02 | 株式会社東芝 | 不揮発性半導体メモリ |
| US4797856A (en) * | 1987-04-16 | 1989-01-10 | Intel Corporation | Self-limiting erase scheme for EEPROM |
| US4788663A (en) * | 1987-04-24 | 1988-11-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with a lightly-doped drain structure |
| US5014097A (en) * | 1987-12-24 | 1991-05-07 | Waferscale Integration, Inc. | On-chip high voltage generator and regulator in an integrated circuit |
| US4858185A (en) * | 1988-01-28 | 1989-08-15 | National Semiconductor Corporation | Zero power, electrically alterable, nonvolatile latch |
| US4845538A (en) * | 1988-02-05 | 1989-07-04 | Emanuel Hazani | E2 prom cell including isolated control diffusion |
| US5099297A (en) * | 1988-02-05 | 1992-03-24 | Emanuel Hazani | EEPROM cell structure and architecture with programming and erase terminals shared between several cells |
| US5101378A (en) * | 1988-06-15 | 1992-03-31 | Advanced Micro Devices, Inc. | Optimized electrically erasable cell for minimum read disturb and associated method of sensing |
| US5005155A (en) * | 1988-06-15 | 1991-04-02 | Advanced Micro Devices, Inc. | Optimized electrically erasable PLA cell for minimum read disturb |
| US5042009A (en) * | 1988-12-09 | 1991-08-20 | Waferscale Integration, Inc. | Method for programming a floating gate memory device |
| JPH0738274B2 (ja) * | 1988-12-22 | 1995-04-26 | 株式会社東芝 | 不揮発性半導体メモリシステム |
| US5045489A (en) * | 1989-06-30 | 1991-09-03 | Texas Instruments Incorporated | Method of making a high-speed 2-transistor cell for programmable/EEPROM devices with separate read and write transistors |
| US4961002A (en) * | 1989-07-13 | 1990-10-02 | Intel Corporation | Synapse cell employing dual gate transistor structure |
| US5177705A (en) * | 1989-09-05 | 1993-01-05 | Texas Instruments Incorporated | Programming of an electrically-erasable, electrically-programmable, read-only memory array |
| US5128895A (en) * | 1989-11-21 | 1992-07-07 | Intel Corporation | Method for programming a virtual ground EPROM cell including slow ramping of the column line voltage |
| US5027321A (en) * | 1989-11-21 | 1991-06-25 | Intel Corporation | Apparatus and method for improved reading/programming of virtual ground EPROM arrays |
| JPH0721790A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP3417630B2 (ja) * | 1993-12-17 | 2003-06-16 | 株式会社日立製作所 | 半導体集積回路装置とフラッシュメモリ及び不揮発性記憶装置 |
| WO1996001499A1 (en) * | 1994-07-05 | 1996-01-18 | Zycad Corporation | A general purpose, non-volatile reprogrammable switch |
| US6353554B1 (en) * | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US5581501A (en) * | 1995-08-17 | 1996-12-03 | Altera Corporation | Nonvolatile SRAM cells and cell arrays |
| FR2738386B1 (fr) * | 1995-09-05 | 1997-10-24 | Sgs Thomson Microelectronics | Procede et circuit de programmation et d'effacement d'une memoire |
| EP0778581B1 (en) * | 1995-12-07 | 2002-08-14 | Samsung Electronics Co., Ltd. | Nonvolatile memory device |
| US6005806A (en) | 1996-03-14 | 1999-12-21 | Altera Corporation | Nonvolatile configuration cells and cell arrays |
| EP0798741B1 (en) * | 1996-03-29 | 2003-11-12 | STMicroelectronics S.r.l. | Data sensing timing modulating circuit, particularly for non-volatile memories |
| US5949710A (en) * | 1996-04-10 | 1999-09-07 | Altera Corporation | Programmable interconnect junction |
| FR2748616B1 (fr) * | 1996-05-07 | 1998-06-12 | Sgs Thomson Microelectronics | Circuit de production d'une haute tension de programmation |
| US5703807A (en) * | 1996-07-19 | 1997-12-30 | Texas Instruments Incorporated | EEPROM with enhanced reliability by selectable VPP for write and erase |
| US5959891A (en) | 1996-08-16 | 1999-09-28 | Altera Corporation | Evaluation of memory cell characteristics |
| US6236597B1 (en) | 1996-09-16 | 2001-05-22 | Altera Corporation | Nonvolatile memory cell with multiple gate oxide thicknesses |
| US6018476A (en) * | 1996-09-16 | 2000-01-25 | Altera Corporation | Nonvolatile configuration cells and cell arrays |
| US5914904A (en) * | 1996-10-01 | 1999-06-22 | Altera Corporation | Compact electrically erasable memory cells and arrays |
| US5959892A (en) * | 1997-08-26 | 1999-09-28 | Macronix International Co., Ltd. | Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells |
| US5877984A (en) * | 1997-09-05 | 1999-03-02 | Information Storage Devices, Inc. | Method and apparatus for adjustment and control of an iterative method of recording analog signals with on chip selection of a voltage ramp amplitude |
| US6738289B2 (en) * | 2001-02-26 | 2004-05-18 | Sandisk Corporation | Non-volatile memory with improved programming and method therefor |
| EP1249842B1 (en) * | 2001-04-10 | 2009-08-26 | STMicroelectronics S.r.l. | Method for programming nonvolatile memory cells with program and verify algorithm using a staircase voltage with varying step amplitude |
| FR2842344A1 (fr) * | 2002-07-11 | 2004-01-16 | St Microelectronics Sa | Procede de commande d'une memoire electronique non volatile et dispositif associe |
| US8467245B2 (en) * | 2010-03-24 | 2013-06-18 | Ememory Technology Inc. | Non-volatile memory device with program current clamp and related method |
| US8369154B2 (en) | 2010-03-24 | 2013-02-05 | Ememory Technology Inc. | Channel hot electron injection programming method and related device |
| EP2498258B1 (en) * | 2011-03-11 | 2016-01-13 | eMemory Technology Inc. | Non-volatile memory device with program current clamp and related method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177142A (ja) * | 1974-12-27 | 1976-07-03 | Nippon Electric Co | Fukihatsuseihandotaikiokusochi |
| JPS5443633A (en) * | 1977-09-13 | 1979-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Memory erasing method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4434478A (en) * | 1981-11-27 | 1984-02-28 | International Business Machines Corporation | Programming floating gate devices |
-
1984
- 1984-08-14 US US06/640,721 patent/US4628487A/en not_active Expired - Lifetime
-
1985
- 1985-08-13 JP JP17846885A patent/JPH0666475B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177142A (ja) * | 1974-12-27 | 1976-07-03 | Nippon Electric Co | Fukihatsuseihandotaikiokusochi |
| JPS5443633A (en) * | 1977-09-13 | 1979-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Memory erasing method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008130104A (ja) * | 2006-11-16 | 2008-06-05 | Toshiba Corp | 電源回路および半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666475B2 (ja) | 1994-08-24 |
| US4628487A (en) | 1986-12-09 |
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