KR100777706B1 - 배선 및 그 제조 방법과 그 배선을 포함하는 박막트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

먼저, 질소를 주입하면서 은 또는 은 합금의 타겟을 스퍼터링하고 질화 은 또는 질화 은 합금의 제1 박막을 기판의 상부에 적층하고 다시 은 또는 은 합금을 스퍼터링하여 제2 도전막을 적층하고, 제1 및 제2 박막을 적층하고 패터닝하여 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 가로 방향의 게이트 배선을 형성한다. 다음, 게이트 절연막을 질화 규소를 적층하여 형성하고, 그 상부에 반도체층 및 저항 접촉층을 차례로 형성한다. 이어, 게이트 배선과 동일하게 게이트선과 교차하는 데이터선, 소스 전극, 드레인 전극 및 데이터 패드를 포함하는 데이터 배선을 형성한다. 이어, 질화 규소 또는 유기 물질을 적층하여 보호막을 형성하고 건식 식각으로 패터닝하여 드레인 전극, 게이트 패드 및 데이터 패드를 각각 드러내는 접촉 구멍을 형성한다. 이어 IZO 또는 ITO를 적층하고 패터닝하여 드레인 전극, 게이트 패드 및 데이터 패드와 각각 전기적으로 연결되는 화소 전극, 보조 게이트 패드 및 보조 데이터 패드를 형성한다.
질소, 은, 접착력, 비저항,

Description

배선 및 그 제조 방법과 그 배선을 포함하는 박막 트랜지스터 기판 및 그 제조 방법{A WIRING AND A METHOD FOR MANUFACTURING THE WIRING, AND A THIN FILM TRANSISTOR ARRAY PANEL INCLUDING THE WIRING AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 기판의 상부에 적층된 배선용 박막을 도시한 단면도이고,
도 2는 본 발명의 실험예 1에서 질소 기체의 변화에 따른 질화 은 합금 박막의 비저항을 측정한 그래프이고,
도 3은 본 발명의 실험예 2에서 질소 기체의 변화에 따른 질화 은 합금 박막의 반사도를 측정한 그래프이고,
도 4는 본 발명의 실험예 3에서 질소 기체의 변화에 따른 질화 은 합금 박막의 접착력을 측정한 그래프이고,
도 5는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 6은 도 5에 도시한 박막 트랜지스터 기판을 VI-VI 선을 따라 잘라 도시한 단면도이고,
도 7a, 8a, 9a 및 10a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박 막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 배치도이고,
도 7b는 도 7a에서 VIIb-VIIb' 선을 따라 절단한 단면도이고,
도 8b는 도 8a에서 VIIIb-VIIIb' 선을 따라 잘라 도시한 도면으로서 도 7b의 다음 단계를 도시한 단면도이고,
도 9b는 도 9a에서 IXb-IXb' 선을 따라 잘라 도시한 도면으로서 도 8b의 다음 단계를 도시한 단면도이고,
도 10b는 도 10a에서 Xb-Xb' 선을 따라 잘라 도시한 도면으로서 도 9b의 다음 단계를 도시한 단면도이고,
도 11은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 12 및 도 13은 도 11에 도시한 박막 트랜지스터 기판을 XII-XII' 선 및 XIII-XIII'선을 따라 잘라 도시한 단면도이고,
도 14a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 14b 및 14c는 각각 도 14a에서 XIVb-XIVb' 선 및 XIVc-XIVc' 선을 따라 잘라 도시한 단면도이며,
도 15a 및 15b는 각각 도 14a에서 XIVb-XIVb' 선 및 XIVc-XIVc' 선을 따라 잘라 도시한 단면도로서, 도 14b 및 도 14c 다음 단계에서의 단면도이고,
도 16a는 도 15a 및 15b 다음 단계에서의 박막 트랜지스터 기판의 배치도이 고,
도 16b 및 16c는 각각 도 16a에서 XVIb-XVIb' 선 및 XVIc-XVIc' 선을 따라 잘라 도시한 단면도이며,
도 17a, 18a, 19a와 도 17b, 18b, 19b는 각각 도 16a에서 XVIb-XVIb' 선 및 XVIc-XVIc' 선을 따라 잘라 도시한 단면도로서 도 16b 및 16c 다음 단계들을 공정 순서에 따라 도시한 것이고,
도 20a는 도 19a 및 도 19b의 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 20b 및 20c는 각각 도 20a에서 XXb-XXb' 선 및 XXc-XXc' 선을 따라 잘라 도시한 단면도이다.
본 발명은 배선 및 그 제조 방법과 그 배선을 포함하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치 또는 표시 장치의 배선은 신호가 전달되는 수단으로 사용되므로 신호 지연을 억제하는 것이 요구된다.
특히, 액정 표시 장치에 사용되는 박막 트랜지스터 기판에서는 대면적화와 고정세화에 따라 저저항 배선의 필요성이 중요시되고 있다. 현재, 신호 지연을 방지하기 위하여 표시 소자의 배선 물질로 저저항을 가지는 금속 물질, 특히 Al 또는 Al 합금과 같은 Al 계열의 금속 물질을 사용하는 것이 일반적이다.
그러나, Al 계열의 배선은 물리적 또는 화학적인 특성이 약하기 때문에 접촉부에서 다른 도전 물질과 연결되는 과정에서 부식이 발생하여 소자의 특성을 저하시키는 문제점을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 저저항을 가지는 동시에 우수한 접착력을 가지는 배선 및 그 제조 방법과 그 배선을 가지는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다.
이러한 문제점을 해결하기 위하여 본 발명에서는 은 또는 은 합금으로 이루어진 박막의 하부에 질화 은 또는 질화 은 합금으로 이루어진 박막을 형성한 다음, 어닐링을 실시한다.
본 발명에 따른 배선 및 그 제조 방법에서는 질화 은 또는 질화 은 합금으로 이루어진 제1 박막을 적층한 다음, 그 상부에 은 또는 은 합금으로 이루어진 제2 박막을 적층하고, 제1 및 제2 박막을 패터닝하여 배선을 형성한다.
여기서, 제1 박막을 어닐링하고, 제1 및 제2 박막은 동일한 챔버에서 실시하는 것이 바람직하다.
이러한 본 발명에 따른 배선 및 그 제조 방법은 박막 트랜지스터 어레이 기판의 제조 방법에 적용할 수 있다.
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법에서는, 기판 상부 에 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하고, 게이트 배선을 덮는 게이트 절연막을 적층한다. 이어, 게이트 절연막 상부에 도핑되지 않은 비정질 실리콘층의 반도체층을 형성하고, 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성한다. 이어, 반도체층을 덮는 보호막을 형성한 다음, 드레인 전극과 연결되는 화소 전극을 형성한다. 이때, 게이트 배선 또는 데이터 배선은 질화 은 또는 질화 은 합금으로 이루어진 제1 박막과 은 또는 은 합금으로 이루어진 제2 박막을 적층하고 패터닝하여 형성한다.
본 발명에 따른 박막 트랜지스터 어레이 기판에는, 절연 기판 상부에 게이트선, 게이트선에 연결되어 있는 게이트 전극을 포함하는 게이트 배선이 형성되어 있으며, 그 상부에 게이트 배선을 덮는 게이트 절연막이 형성되어 있다. 게이트 절연막 상부에는 반도체층이 형성되어 있으며, 데이터선, 데이터선과 연결되어 있으며 게이트 전극에 인접하는 소스 전극 및 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선이 형성되어 있다. 이때, 게이트 배선 또는 데이터 배선은 질화 은 또는 질화 은 합금의 제1 박막과 은 또는 은 합금의 제2 박막으로 이루어져 있다.
이때, 제1 박막의 두께는 50-500Å 범위인 것이 바람직하다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 배선 및 그 제조 방법과 그 배선을 포함하는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 도 1은 본 발명의 실시예에 따른 유리 또는 규소 기 판의 상부에 적층된 배선용 박막을 도시한 단면도이다.
반도체 장치, 특히 표시 장치의 배선은 가장 낮은 비저항을 가지는 은 또는 이를 포함하는 은 합금을 사용하는 것이 바람직하다. 하지만, 은 또는 은 합금은 유기 또는 실리콘 기판과 접착력이 약하게 때문에 은 합금으로 이루어진 배선을 형성하는 공정에서 박막의 들뜸 또는 벗겨짐 등의 불량을 유발할 수 있다. 본 발명에서는 이러한 문제점을 해결하고자 은 또는 은 합금의 타겟을 이용하여 배선용 박막(220)을 적층하는 공정 초기에 질소(N2) 기체를 주입하여 반응성 이온 스퍼터링 (reactive ion sputtering)을 통하여 질화 은(Ag nitride) 또는 질화 은 합금(Ag alloy nitride)으로 이루어진 접착용 박막(210)을 유리 또는 규소 기판(100)의 상부에 적층한 다음 동일한 증착 챔버 내에서 은 또는 은 합금의 타겟을 스퍼터링하여 배선용 박막(220)을 적층하고 배선용 박막(220)과 접착용 박막(210)을 함께 사진 식각 공정으로 패터닝하여 배선(200)을 형성한다. 본 발명의 실시예에 따른 박막(200)을 형성하기 위한 타겟이 은 합금인 경우에는 은(Ag)을 기본 물질로 하고, 원자 백분율 0.01∼20 atomic% 미만의 Pd, Cu, Mg, Al, Li, Pu, Np, Ce, Eu, Pr, Ca, La, Nb, Nd 또는 Sm 등의 합금용 도전 물질을 포함한다. 이때, 합금용 도전 물질을 하나 또는 둘 포함할 수 있어 은 합금은 2원계 또는 3원계 합금으로 이루어질 수 있다. 여기서, 기판(100)과 배선(200)의 접착력을 향상시키기 위해 배선용 박막(220)을 적층한 다음 어닐링 공정을 추가로 실시하는 것이 바람직하며 어닐링 공정은 250-500 ℃ 온도 범위에서 진공 또는 질소 또는 수소 분위기에서 30분-2시 간동안 실시하는 것이 바람직하다.
다음은 실험예를 통하여 질화 은 합금으로 이루어진 박막의 특성에 대하여 구체적으로 설명하기로 한다.
실험예 1
도 2는 본 발명의 실험예 1에서 질소 기체의 변화에 따른 질화 은 합금 박막의 비저항을 측정한 그래프이다. 세로축은 비저항(Resistivity, μΩ-㎝)이고 가로축은 질소의 함량(N2/(Ar+N2)이며, 도면에서 "As-dep"는 은 합금을 기판에 적층한 그대로 어닐링을 하지 않은 상태를 의미한다.
실험예 1에서는 질소 기체의 변화량에 따른 질화 은 합금 박막의 비저항을 측정하였다. 증착 챔버 내의 기저 압력을 1.0×10-6 Torr로 유지한 후 아르곤(Ar)과 질소(N2)의 유량을 조절하여 전체 기체의 혼합비를 변화시키면서 질화 은 합금(AgMg alloy nitride)으로 이루어진 박막을 2,000Å 정도의 두께로 적층하였다. 이때, 비저항은 질화 은 합금 박막을 적층한 후 어닐링을 실시하지 않았을 때 어닐링을 실시하였을 때로 분리하여 측정하였으며, 어닐링은 기저 압력 2.0×10-5 Torr 정도로 유지하였으며 300℃ 정도의 온도에서 30분 정도 실시하였다. 또한, 아르곤(Ar)과 질소(N2)의 혼합비를 19.5:0.5, 19:1, 18.5:1.5, 17:3으로 변화시키면서 질화 은 합금(AgMg alloy nitride)을 증착하였다.
도 2에서 보는 바와 같이, 질소의 함량이 증가함에 따라 은 합금(AgMg alloy nitride) 박막의 비저항이 증가하는 것으로 나타났으며, 이는 반응성 이온 스퍼터링 공정에서 반응 기체로 사용되는 질소의 함량이 증가함에 따라 은 합금(AgMg alloy nitride)에서 질소의 성분이 증가함을 알 수 있다. 또한, 어닐링을 실시한 결과 비저항은 약 2 (μΩ-cm) 정도 감소하였다.
실험예 2
도 3은 본 발명의 실험예 2에서 질소 기체의 변화에 따른 질화 은 합금 박막의 반사도를 측정한 그래프이다.
대부분의 실험 조건은 실험예 1과 동일하며, 실험예 2에서는 아르곤(Ar)과 질소(N2)의 혼합비를 19.5:0.5, 19:1, 18.5:1.5, 17:3, 15:5, 13:7, 10:10, 5:15, 1:19로 변화시키면서 질화 은 합금(AgMg alloy nitride)을 각각 증착하였다.
도 3에서 보는 바와 같이, 질소의 함량이 증가함에 따라 박막의 반사도는 감소하는 것으로 나타났으며, 어닐링을 실시하는 경우에는 반사도가 매우 크게 감소하는 것으로 나타났다. 여기서, 반사도의 감소는 질소의 함량을 증가시킴에 따라 질화 은 합금(AgMg alloy nitride) 박막에서 질소의 반응이 더욱 활발하게 일어나는 것으로 판단되며 열처리 후에 반사도가 더욱 감소하는 것은 열처리를 통하여 좀더 안정적인 반응이 이루어지는 것을 알 수 있다.
실험예 3
도 4는 본 발명의 실험예 3에서 질소 기체의 변화에 따른 질화 은 합금 박막의 접착력을 측정한 그래프이다.
대부분의 실험 조건은 실험예 2와 동일하며, 실험예 3에서는 질소의 함량을 0.5sccm에서 10sccm까지 아르곤(Ar)과 질소(N2)의 혼합비를 19.5:0.5, 19:1, 18.5:1.5, 17:3, 15:5, 13:7, 10:10으로 변화시키면서 질화 은 합금(AgMg alloy nitride)을 각각 증착하였다. 여기서 접착력은 스크래치 테스터로 긁어 접착력을 측정하였다.
도 4에서 보는 바와 같이. 질소와 아르곤 기체를 주입하면서 질화 은 합금(AgMg alloy nitride)의 박막을 적층하는 경우에는 접착력이 증가되지 않았으나 어닐링을 실시한 경우에는 접착력이 증가하는 것으로 나타났다. 어닐링을 실시한 경우에는 질소의 함량이 증가할수록 접착력이 증가하였으나 질소 기체의 함량이 10sccm이상인 경우에는 접착력이 다시 감소하는 것으로 나타났다. 따라서, 반응성 이온 스퍼터링을 이용하여 질화 은 합금(AgMg alloy nitride)의 박막을 형성할 때 어닐링 공정을 실시해야 질소가 은 합금이 활성화되어 질화 은 합금 박막이 접착력을 가지는 접착층으로 사용이 가능하다는 것을 알 수 있다.
이러한 본 발명의 실험예들을 통하여 질화 은 합금의 박막은 배선으로 사용하고자 하는 배선용 도전 물질을 적층하는 전에 질소 기체를 증착 챔버에 주입하여 형성하여 배선의 접착층으로 사용함으로써 별도의 공정이 추가되지 않고 은 또는 은 합금의 배선에 접착력을 향상시킬 수 있다.
다음은, 이러한 배선 및 그 제조 방법을 이용한 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 대하여 상세히 설명한다.
먼저, 도 5 및 도 6을 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.
도 5는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 6은 도 5에 도시한 박막 트랜지스터 기판을 VI-VI' 선을 따라 잘라 도시한 단면도이다.
절연 기판(10) 위에 질화 은 또는 2원계 또는 3원계의 질화 은 합금으로 이루어진 접착용 박막(201)과 저저항을 가지는 은 또는 2원계 또는 3원계의 은 합금으로 이루어진 배선용 박막(202)을 포함하는 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. 여기서, 게이트 배선(22. 24. 26)의 배선용 박막(202)이 다층막인 경우에는 다른 물질과 접촉 특성이 우수한 패드용 물질을 포함할 수 있으며, 2원계 또는 3원계의 은 합금인 경우에는 은(Ag)을 기본 물질로 하고, 원자 백분율 0.01∼20 atomic% 미만의 Pd, Cu, Mg, Al, Li, Pu, Np, Ce, Eu, Pr, Ca, La, Nb, Nd 또는 Sm 등의 합금용 도전 물질을 포함한다.
기판(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.
게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항 접촉층(55, 56)이 각각 형성되어 있다.
저항 접촉층(55, 56) 및 게이트 절연막(30) 위에는 질화 은 또는 2원계 또는 3원계의 질화 은 합금으로 이루어진 접착용 박막(601)과 저저항을 가지는 은 또는 2원계 또는 3원계의 은 합금으로 이루어진 배선용 박막(602)을 포함하는 데이터 배선(62, 65, 66, 68)이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽 저항 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. 또한, 데이터 배선은 유지 용량을 향상시키기 위해 게이트선(22)과 중첩되어 있는 유기 축전기용 도전체 패턴(64)을 포함할 수 있다.
여기서, 은 합금의 데이터 배선(62, 64, 65, 66, 68)은 은(Ag)을 기본 물질로 하고, 원자 백분율 0.01∼20 atomic% 미만의 Mg, Ca, Th, Zr, Co, Ni, Ti, V, Nb, Mo, Ta, W 또는 Cr 등의 합금용 도전 물질을 포함하며, 합금용 도전 물질을 하나 또는 둘 포함할 수 있어 은 합금은 2원계 또는 3원계 합금으로 이루어질 수 있다. 데이터 배선(62, 64, 65, 66, 68)의 배선용 박막(602)이 다층막인 경우에 다른 물질과 접촉 특성이 우수한 도전 물질을 포함할 수 있다.
데이터 배선(62, 64, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 질화 규소 또는 평탄화 특성이 우수한 유기 물질로 이루어진 보호막(70)이 형성되어 있다. 여기서, 보호막(70)은 질화 규소 또는 산화 규소로 이루어진 절연막을 포함할 수 있다.
보호막(70)에는 드레인 전극(66), 유기 축전기용 도전체 패턴(64) 및 데이터 패드(68)를 각각 드러내는 접촉 구멍(76, 72, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)이 형성되어 있다.
보호막(70) 상부에는 접촉 구멍(72, 76)을 통하여 유지 축전기용 도전체 패턴 및 드레인 전극(66)과 전기적으로 연결되어 있으며 화소에 위치하는 화소 전극(82)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트 패드(24) 및 데이터 패드(68)와 연결되어 있는 보조 게이트 패드(84) 및 보조 데이터 패드(88)가 형성되어 있다. 여기서, 화소 전극(82)과 보조 게이트 및 데이터 패드(86, 88)는 투명한 도전 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등으로 이루어져 있다.
여기서, 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(64)은 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다.
이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판은 가장 낮은 비저항을 가지는 은 또는 은 합금으로 이루어진 배선을 포함하고 있어, 신호의 지연을 최소화할 수 있으며, 이를 통하여 대면적 및 고해상도의 액정 표시 장치를 구현할 수 있다.
그러면, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 5 및 도 6과 도 7a 내지 도 10b를 참고로 하여 상세히 설명한다.
먼저, 도 7a 및 7b에 도시한 바와 같이, 스퍼터링 챔버 내에 질소와 아르곤을 주입하면서 은 또는 2원계 또는 3원계의 은 합금으로 이루어진 타겟을 스퍼터하여 질화 은 또는 질화 은 합금으로 이루어진 접착용 박막(201)을 50-500Å 정도의 두께로 증착한 다음, 그 상부에 은 또는 2원계 또는 3원계의 은 합금으로 이루어진 배선용 박막(202)을 차례로 적층하고 패터닝하여 게이트선(22), 게이트 전극(26) 및 게이트 패드(24)를 포함하는 가로 방향의 게이트 배선을 형성한다. 이어 200-300℃ 정도의 온도 범위에서 30분 동안 어닐링을 실시하여 접착용 박막(201)에 접착력을 부여하여 배선용 박막(202)과 기판(10) 사이의 접착력을 향상시킨다.
다음, 도 8a 및 도 8b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층(50)의 삼층막을 연속하여 적층하고 마스크를 이용한 패터닝 공정으로 반도체층(40)과 도핑된 비정질 규소층(50)을 패터닝하여 게이트 전극(24)과 마주하는 게이트 절연막 (30) 상부에 반도체층(40)과 저항 접촉층(50)을 형성한다.
다음, 도 9a 내지 도 9b에 도시한 바와 같이, 게이트 배선(22, 24, 26)을 형성할 때와 동일하게 질화 은 또는 질화 은 합금으로 이루어진 접착용 박막(601)과 은 또는 은 합금으로 이루어진 배선용 박막(602)은 합금의 도전막을 적층한 후, 마 스크를 이용한 사진 공정으로 패터닝하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)은 한쪽 끝에 연결되어 있는 데이터 패드(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66) 및 게이트선(22)과 중첩하는 유지 축전기용 도전체 패턴(64)을 포함하는 데이터 배선을 형성한다. 여기서, 타겟이 은 합금인 경우에는 은(Ag)을 기본 물질로 하고, 원자 백분율 0.01∼20 atomic% 미만의 Mg, Ca, Th, Zr, Co, Ni, Ti, V, Nb, Mo, Ta, W 또는 Cr 등의 합금용 도전 물질을 포함하며 합금용 도전 물질을 하나 또는 둘 포함하는 2원계 또는 3원계일 수 있다. 이어, 배선용 박막(602)과 반도체층(40) 사이의 접착력을 향상시키기 위해 데이터 배선(62, 64, 65, 66, 68)을 형성한 다음 200-500℃ 정도의 온도 범위에서 30분 동안 어닐링을 실시한다.
이어, 데이터 배선(62, 64, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다.
다음으로, 도 10a 및 10b에서 보는 바와 같이, 낮은 유전율을 가지며 평탄화 특성이 우수한 유기 물질 또는 질화 규소 등의 절연 물질을 적층하여 보호막(70)을 형성한다. 이어, 감광막 패턴을 이용한 사진 식각 공정으로 게이트 절연막(30)과 함께 건식 식각으로 패터닝하여, 게이트 패드(24), 드레인 전극(66), 유지 축전기 용 도전체 패턴(64) 및 데이터 패드(68)를 드러내는 접촉 구멍(74, 76, 72, 78)을 형성한다.
다음, 마지막으로 도 5 및 6에 도시한 바와 같이, ITO 또는 IZO막을 적층하고 마스크를 이용한 패터닝을 실시하여 접촉 구멍(76, 72)을 통하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)과 연결되는 화소 전극(82)과 접촉 구멍(74, 78)을 통하여 게이트 패드(24) 및 데이터 패드(68)와 각각 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 각각 형성한다.
이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 11 내지 도 13을 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다.
도 11은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 12 및 도 13은 각각 도 11에 도시한 박막 트랜지스터 기판을 XII-XII' 선 및 XIII-XIII' 선을 따라 잘라 도시한 단면도이다.
먼저, 절연 기판(10) 위에 제1 실시예와 동일하게 질화 은 또는 질화 은 합금으로 이루어진 접착용 박막(201)과 은 또는 은 합금으로 이루어진 배선용 박막(202)을 포함하는 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함 하는 게이트 배선이 형성되어 있다. 그리고, 게이트 배선은 기판(10) 상부에 게이트선(22)과 평행하며 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가받는 유지 전극(28)을 포함한다. 유지 전극(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.
게이트 배선(22, 24, 26, 28) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26, 28)을 덮고 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.
저항성 접촉층 패턴(55, 56, 58) 위에는 제1 실시예와 같이 질화 은 또는 질화 은 합금의 접착용 박막(601)과 은 또는 은 합금으로 이루어진 배선용 박막(602)을 포함하는 데이터 배선이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부를 포함하며, 또한 데이터선부(62, 68, 65) 와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)도 포함한다. 유지 전극(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다.
데이터 배선(62, 64, 65, 66, 68)은 알루미늄 또는 알루미늄 합금 또는 크롬 또는 몰리브덴 또는 몰리브덴 합금 또는 탄탈륨 또는 티타늄으로 이루어진 단일막을 포함할 수 있다.
접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다.
한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전 극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(62, 64, 65, 66, 68) 위에는 낮은 유전율을 가지며 평탄화 특성이 우수한 유기 물질 또는 질화 규소로 이루어진 보호막(70)이 형성되어 있다.
보호막(70)은 드레인 전극(66), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)을 드러내는 접촉구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)을 가지고 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO 또는 IZO 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. 한편, 게이트 패드(24) 및 데이터 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 패드(84) 및 보조 데이터 패드(88)가 형성되어 있으며, 이들은 패드(24, 68)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
그러면, 도 11 내지 도 13의 구조를 가지는 액정 표시 장치용 박막 트랜지스 터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 11 내지 도 13과 도 14a 내지 도 20c를 참조하여 설명하기로 한다.
먼저, 도 14a 내지 14c에 도시한 바와 같이, 제1 실시예와 동일하게 기판(10)의 상부에 질소를 주입하면서 은 또는 은 합금의 타겟을 반응성 이온 스퍼터링을 실시하여 질화 은 또는 질화 은 합금으로 이루어진 접착용 박막(201)을 형성한 다음, 연속하여 그 위에 은 또는 은 합금의 타겟을 스퍼터링하여 배선용 박막(202)을 적층하고 마스크를 이용한 사진 식각 공정으로 게이트선(22), 게이트 패드(24), 게이트 전극(26) 및 유지 전극(28)을 포함하는 게이트 배선을 형성한다.
다음, 도 15a 및 15b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착한다. 이어, 제1 실시예와 동일하게 질소를 이용한 반응성 이온 스퍼터링으로 질화 은 또는 질화 은 합금으로 이루어진 접착용 박막(601)을 50-500Å 정도의 두께로 형성한 다음, 연속하여 그 위에 은 또는 은 합금의 타겟을 스퍼터링하여 배선용 박막(602)을 1,500 Å 내지 3,000 Å의 두께로 증착하여 데이터 배선용 도전층(60)을 형성한 다음 그 위에 감광막(110)을 1 μm 내지 2 μm의 두께로 도포한다. 이때, 게이트 절연막(30)은 300℃ 이상의 온도 범위에서 5분 이상의 시간 동안 적층하는 것이 바람직하다.
그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여 도 16b 및 16c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분 에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.
이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.
먼저, 도 17a 및 17b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 17a 및 도 17b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(64)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다.
이어, 도 18a 및 28b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 18a 및 18b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 가리킨다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 19a 및 19b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 예를 들면, SF6과 O2의 혼합 기체를 사용하여 소스/드레인용 도전체 패턴(67)을 식각하는 것을 들 수 있다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 앞에서 언급한 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. 이때, 도 29b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
한편, 제1 실시예에서와 같이 데이터 배선(62, 64, 65, 66, 68)과 규소층(50) 사이의 접착력을 향상시키기 위해 250-500℃ 정도의 온도 범위에서 어닐링 공정을 실시한다. 이러한 공정은 데이터 배선용 도전체층(60)을 적층한 다음 바로 실시할 수 있으며, 데이터 배선(62, 64, 65, 66, 68)을 완성한 다음 실시할 수도 있다.
이와 같이 하여 데이터 배선(62, 64, 65, 66, 68)을 형성한 후, 도 20a 및 20b에 도시한 바와 같이 유기 절연 물질 또는 질화 규소 등을 증착하여 보호막(70)을 형성하고, 마스크를 이용하여 보호막(70)을 게이트 절연막(30)과 함께 식각하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(76, 74, 78, 72)을 형성한다.
마지막으로, 도 11 내지 도 13에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 IZO 또는 ITO를 증착하고 마스크를 사용하여 식각하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)과 연결된 화소 전극(82), 게이트 패드(24)와 연결된 보조 게이트 패드(84) 및 데이터 패드(68)와 연결된 보조 데이터 패드(88)를 형성한다.
이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)이 분리하여 제조 공정을 단순화할 수 있다.
이와 같이, 본 발명에서와 같이 배선용 도전 물질을 적층하기 전에 질소를 주입하면서 질화 은 또는 질화 은 합금의 박막을 형성함으로써 은 또는 은 합금의 배선용 도전막과 유리 또는 규소 기판 사이의 접착력을 향상시킬 수 있다. 이를 통하여 가장 낮은 비정항을 가지는 은 또는 은 합금을 배선으로 이용할 수 있어 신호의 지연을 최소화할 수 있으며, 대면적 및 고해상도의 액정 표시 장치를 구현할 수 있다.

Claims (11)

  1. 규소 또는 유리 기판 상부에 형성되어 있으며, 질화 은 또는 질화 은 합금으로 이루어진 제1 박막과 은 또는 은 합금으로 이루어진 제2 박막을 포함하는 배선.
  2. 질화 은 또는 질화 은 합금으로 이루어진 제1 박막을 적층하는 단계,
    상기 제1 박막의 상부에 은 또는 은 합금으로 이루어진 제2 박막을 적층하는 단계,
    상기 제1 및 제2 박막을 패터닝하여 배선을 형성하는 단계
    를 포함하는 배선의 제조 방법.
  3. 제2항에서,
    상기 제1 박막을 어닐링하는 단계를 더 포함하는 배선의 제조 방법.
  4. 제2항에서,
    상기 제1 및 제2 박막 형성 단계는 동일한 챔버에서 실시하는 배선의 제조 방법.
  5. 기판 상부에 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계,
    상기 기판 위에 게이트 배선을 덮는 게이트 절연막을 적층하는 단계,
    상기 게이트 절연막 상부에 도핑되지 않은 비정질 실리콘층의 반도체층을 형성하는 단계,
    데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계
    상기 반도체층을 덮는 보호막을 형성하는 단계,
    상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법에 있어서,
    상기 게이트 배선 또는 상기 데이터 배선은 질화 은 또는 질화 은 합금으로 이루어진 제1 박막과 은 또는 은 합금으로 이루어진 제2 박막을 적층하고 패터닝하여 형성하는 박막 트랜지스터 어레이 기판의 제조 방법.
  6. 제5항에서,
    상기 제1 박막을 어닐링하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  7. 제6항에서,
    상기 제1 및 제2 박막 형성 단계는 동일한 챔버에서 실시하는 박막 트랜지스터 어레이 기판의 제조 방법.
  8. 기판 위에 형성되어 있으며, 게이트선, 상기 게이트선에 연결되어 있는 게이트 전극을 포함하는 게이트 배선,
    상기 게이트 배선을 덮는 게이트 절연막,
    상기 게이트 절연막 상부에 형성되어 있는 반도체층,
    상기 게이트 절연막 또는 반도체층 상부에 형성되어 있으며, 데이터선, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선
    을 포함하는 액정 표시 장치용 박막 트랜지스터 어레이 기판으로서,
    상기 게이트 배선 또는 상기 데이터 배선은 질화 은 또는 질화 은 합금의 제1 박막과 은 또는 은 합금의 제2 박막으로 이루어진 박막 트랜지스터 어레이 기판.
  9. 제8항에서,
    상기 반도체층을 덮는 보호막을 더 포함하는 박막 트랜지스터 어레이 기판.
  10. 제9항에서,
    상기 보호막 상부에 형성되어 있으며, 투명한 도전 물질로 이루어진 화소 전극을 더 포함하는 박막 트랜지스터 어레이 기판.
  11. 제8항에서,
    상기 제1 박막의 두께는 50-500Å 범위인 박막 트랜지스터 어레이 기판.
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