JP2019009451A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019009451A
JP2019009451A JP2018150989A JP2018150989A JP2019009451A JP 2019009451 A JP2019009451 A JP 2019009451A JP 2018150989 A JP2018150989 A JP 2018150989A JP 2018150989 A JP2018150989 A JP 2018150989A JP 2019009451 A JP2019009451 A JP 2019009451A
Authority
JP
Japan
Prior art keywords
film
insulating film
conductive film
semiconductor
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018150989A
Other languages
English (en)
Other versions
JP6446591B1 (ja
Inventor
崇廣 笠原
Takahiro Kasahara
崇廣 笠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Application granted granted Critical
Publication of JP6446591B1 publication Critical patent/JP6446591B1/ja
Publication of JP2019009451A publication Critical patent/JP2019009451A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】半導体装置の製造工程に用いるマスク枚数及びフォトリソグラフィ工程を削減する。【解決手段】絶縁膜１０８の上方に、フォトリソグラフィ工程によりレジストマスク１１０を形成する。開口１１１ａ、１１１ｃ、１１１ｄは、絶縁膜１０８の半導体膜１０６ａまたは他の半導体膜と重なり、かつレジストマスク１１０と重ならない部分を除去することにより形成される。また開口１１１ｂは、絶縁膜１０４及び絶縁膜１０８の導伝膜１０２ａと重なり、かつ半導体膜１０６ａ、他の半導体膜及びレジストマスク１１０と重ならない部分を除去し形成する。次に絶縁膜１０８、半導体膜１０６ａ、他の半導体膜及び導電膜１０２ａの上方に導電膜を形成し、該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成する。次に、該レジストマスクを用いて導電膜の一部をエッチングして導電膜１１４ａ、１１４ｂ、１１４ｃを形成する。【選択図】図３

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
近年、ガラス基板等の絶縁性表面を有する基板上に形成された、厚さ数ｎｍから数百ｎｍ
程度の半導体薄膜により構成されるトランジスタが注目されている。トランジスタは、Ｉ
Ｃ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）および電気光学装置を始めとした電子デバ
イスに広く応用されている。また、トランジスタは、液晶表示装置および有機ＥＬ（Ｅｌ
ｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた発光装置に代表される、アクティブ
マトリクス型の表示装置および発光装置のスイッチング素子としても用いられている。
上記のようなアクティブマトリクス型の表示装置および発光装置の用途は拡大しており、
画面サイズの大面積化、高精細化および高開口率化の要求が高まっている。また、これら
の装置には高い信頼性が求められ、その生産方法には高い生産性および生産コストの削減
が求められている。
アクティブマトリクス型表示装置および発光装置に用いられるトランジスタの作製におい
て、フォトリソグラフィ工程数の削減は、コスト削減のために重要である。例えば第８世
代のフォトマスクは１枚当たり数千万円、第１０世代および第１１世代のフォトマスクに
至っては１枚当たり数億円にもなる。また、作製工程におけるフォトリソグラフィ工程数
が１つ増加するだけで、関連する工程を含め工程数が大幅に増加する。そのため、フォト
リソグラフィ工程数を削減するために、数多くの技術開発がなされている。
トランジスタの作製工程における、フォトリソグラフィ工程数を削減するための代表的な
手段として、多階調マスク（ハーフトーンマスクまたはグレートーンマスクとも呼ばれる
。）を用いた技術が広く知られている。多階調マスクを用いて作製工程を低減した例とし
ては、特許文献１乃至特許文献３が挙げられる。
特開２０１２−１７８５４５号公報 特開２０１１−１５５３０３号公報 特開２００９−１２４１２４号公報
本発明の一態様は、半導体装置の製造工程に用いるマスク枚数を削減することを目的の一
とする。また、フォトリソグラフィ工程を削減することを目的の一とする。また、半導体
装置の製造時間を短縮することを目的の一とする。また、半導体装置の製造コストを低減
することを目的の一とする。
本発明の一態様は、基板の上方に第１の導電膜を形成し、第１の導電膜の上方に第１の絶
縁膜を形成し、第１の絶縁膜の上方に半導体膜を形成し、半導体膜の少なくとも一部をエ
ッチングしてチャネル領域を含む半導体膜を形成し、チャネル領域を含む半導体膜の上方
に、第２の絶縁膜を形成し、第２の絶縁膜の上方に、マスクを形成し、第２の絶縁膜の、
チャネル領域を含む半導体膜と重なりかつマスクと重ならない第１の部分を除去すること
と同時に、第１の絶縁膜及び第２の絶縁膜の、マスクおよびチャネル領域を含む半導体膜
と重ならない第２の部分を除去する第１の工程を行い、第１の工程の後にマスクを除去し
、第２の絶縁膜の少なくとも一部の上方に、チャネル領域を含む半導体膜に電気的に接続
される第２の導電膜を形成することを含むことを特徴とする半導体装置の製造方法である
。
また、上記において、第１の工程の後、マスクを除去するより前に、マスクを後退させ第
２の絶縁膜の一部を露出させ、第２の絶縁膜の一部を除去することが好ましい。
また、本発明の別の一態様は、基板の上方に第１の導電膜を形成し、第１の導電膜の上方
に第１の絶縁膜を形成し、第１の絶縁膜の上方に半導体膜を形成し、半導体膜の少なくと
も一部をエッチングしてチャネル領域を含む半導体膜を形成し、チャネル領域を含む半導
体膜の上方に、第２の絶縁膜を形成し、第２の絶縁膜の上方に、第１の領域と、第１の領
域における厚さよりも小さな厚さを有する第２の領域と、を有するマスクを形成し、第１
の絶縁膜及び第２の絶縁膜のマスクと重ならない部分を除去する第１の工程を行い、第１
の工程の後、マスクを後退させることにより第２の領域のマスクを除去する第２の工程を
行い、第２の工程の後、第２の絶縁膜の第２の領域と重なる部分を除去する第３の工程を
行い、第３の工程の後、マスクを除去し、第２の絶縁膜の少なくとも一部の上方に、チャ
ネル領域を含む半導体膜と電気的に接続される第２の導電膜を形成することを含むことを
特徴とする半導体装置の製造方法である。
また、本発明の別の一態様は、基板の上方に第１の導電膜を形成し、第１の導電膜の上方
に第１の絶縁膜を形成し、第１の絶縁膜の上方に半導体膜を形成し、半導体膜の上方に、
第１の領域と、第１の領域における厚さよりも小さな厚さを有する第２の領域と、を有す
るマスクを形成し、第１の絶縁膜及び半導体膜のマスクと重ならない部分を除去して第１
の絶縁膜に開口を形成する第１の工程を行い、第１の工程の後、マスクを後退させること
により第２の領域のマスクを除去する第２の工程を行い、第２の工程の後、半導体膜の第
２の領域と重なる部分を除去してチャネル領域を含む半導体膜を形成する第３の工程を行
い、第３の工程の後、マスクを除去し、チャネル領域を含む半導体膜の上方に第２の絶縁
膜を形成し、第２の絶縁膜の少なくとも開口と重なる部分を除去し、第２の絶縁膜の少な
くとも一部の上方にチャネル領域を含む半導体膜と電気的に接続される第２の導電膜を形
成することを含むことを特徴とする半導体装置の製造方法である。
また、本発明の別の一態様は、基板上に第１の電極を形成し、第１の電極の上方に第１の
絶縁膜を形成し、第１の絶縁膜の上方に第２の絶縁膜を形成し、第２の絶縁膜の上方に第
１の導電膜を形成し、第１の導電膜の上方に、第１の領域と、第１の領域における厚さよ
りも小さな厚さを有する第２の領域と、を有するマスクを形成し、第１の絶縁膜、第２の
絶縁膜及び第１の導電膜の、マスクと重ならない部分を除去する第１の工程を行い、第１
の工程の後、マスクを後退させることにより第２の領域のマスクを除去する第２の工程を
行い、第２の工程の後、第１の導電膜の第２の領域と重なる部分を除去する第３の工程を
行い、第３の工程の後、マスクを除去し、第２の絶縁膜の少なくとも一部の上方に第３の
絶縁膜を形成し、第３の絶縁膜の少なくとも一部の上方に第１の電極と電気的に接続され
る第２の導電膜を形成することを含むことを特徴とする半導体装置の製造方法である。
また、上記において、第１の電極を形成する前に、基板の上方に半導体膜を形成する工程
を行い、半導体膜の上方に第４の絶縁膜を形成する工程を行い、第４の絶縁膜に第１の開
口を形成する工程を行う工程をさらに含んでいてもよい。また、上記において、第１の電
極は第４の絶縁膜に形成された第１の開口を経て前記半導体膜に電気的に接続してもよい
。また上記において、半導体膜は酸化物半導体を有していてもよい。また、第１の開口は
テーパー形状を有していてもよい。また、上記において、第１の工程により第２の絶縁膜
に形成された開口は、テーパー形状を有していてもよい。また、第１の工程により第１の
絶縁膜に形成された開口は、テーパー形状を有していてもよい。また、上記において第３
の絶縁膜は、側面にテーパー形状を有していてもよい。
また、本発明の別の一態様は、基板上に第１の電極を形成し、第１の電極の上方に第１の
絶縁膜を形成し、第１の絶縁膜の上方に第２の絶縁膜を形成し、第２の絶縁膜の上方に第
１の導電膜を形成し、第１の導電膜の上方に、第１の領域と、第１の領域における厚さよ
りも小さな厚さを有する第２の領域と、を有するマスクを形成し、第１の絶縁膜、第２の
絶縁膜及び第１の導電膜の、マスクと重ならない部分を除去する第１の工程を行い、第１
の工程の後、マスクを後退させることにより第２の領域のマスクを除去する第２の工程を
行い、第２の工程の後、第１の導電膜の第２の領域と重なる部分を除去する第３の工程を
行い、第３の工程の後、マスクを除去し、第２の絶縁膜の上面の少なくとも一部の上方と
、第１の工程により第２の絶縁膜に形成された開口における第２の絶縁膜の側面の少なく
とも一部の上方と、に第３の絶縁膜を形成し、第３の絶縁膜の少なくとも一部の上方に第
１の電極と電気的に接続される第２の導電膜を形成することを含むことを特徴とする半導
体装置の製造方法である。
また、本発明の別の一態様は、基板上に第１の電極を形成し、第１の電極の上方に第１の
絶縁膜を形成し、第１の絶縁膜の上方に第２の絶縁膜を形成し、第２の絶縁膜の上方に第
１の導電膜を形成し、第１の導電膜の上方に、第１の領域と、第１の領域における厚さよ
りも小さな厚さを有する第２の領域と、を有するマスクを形成し、第１の絶縁膜、第２の
絶縁膜及び第１の導電膜の、マスクと重ならない部分を除去する第１の工程を行い、第１
の工程の後、マスクを後退させることにより第２の領域のマスクを除去する第２の工程を
行い、第２の工程の後、第１の導電膜の第２の領域と重なる部分を除去する第３の工程を
行い、第３の工程の後、マスクを除去し、第２の絶縁膜の上面の少なくとも一部の上方と
、第１の工程により第２の絶縁膜に形成された開口における第２の絶縁膜の側面の上方と
、第１の電極の少なくとも一部の上方と、に第３の絶縁膜を形成し、第３の絶縁膜の少な
くとも一部の上方に第１の電極と電気的に接続される第２の導電膜を形成することを含む
ことを特徴とする半導体装置の製造方法である。
本発明の一態様により、半導体装置の製造工程に用いるマスク枚数を削減することができ
る。また、フォトリソグラフィ工程を削減することができる。また、半導体装置の製造時
間を短縮することができる。また、半導体装置の製造コストを低減することができる。
半導体装置を説明する上面図。 本発明の一態様である半導体装置の製造方法を説明する断面図。 本発明の一態様である半導体装置の製造方法を説明する断面図。 本発明の一態様である半導体装置の製造方法を説明する断面図。 本発明の一態様である半導体装置の製造方法を説明する断面図。 本発明の一態様である半導体装置の製造方法を説明する断面図。 本発明の一態様である半導体装置の製造方法を説明する断面図。 本発明の一態様である半導体装置の製造方法を説明する断面図。 本発明の一態様である半導体装置の製造方法を説明する断面図。 本発明の一態様である半導体装置の製造方法を説明する断面図。 本発明の一態様である半導体装置の製造方法を説明する断面図。 本発明の一態様である半導体装置の製造方法を説明する断面図。 液晶表示装置を説明する図。 電子機器を説明する図。 本発明の一態様である半導体装置の製造方法を説明する断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更しうることは当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符
号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを
同じくし、特に符号を付さない場合がある。
なお、本明細書等において第１、第２として付される序数詞は便宜上用いるものであり、
工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又
は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載され
ている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合が
ある。
また、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であるこ
とを限定するものではない。例えば、「絶縁層上のゲート電極」の表現であれば、絶縁層
とゲート電極との間に他の構成要素を含むものを除外しない。「下」についても同様であ
る。また、平面的な重なりのない場合（重畳しない場合といってもよい）も除外しない。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
また、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されて
いる場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での
電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電
気的作用を有するもの」には、電極や配線などが含まれる。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言い
換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と
言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言い
換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と
言い換えることができる場合がある。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「
垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。
従って、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
（実施の形態１）
本発明の一態様である半導体装置の製造方法について、図１乃至図１０を用いて説明する
。図１は半導体装置の上面図であり、図１（Ａ）に液晶表示装置の画素領域として機能さ
せることができる部分、図１（Ｂ）および（Ｃ）は液晶表示装置のドライバ等が設けられ
た周辺部として機能させることができる部分を示す。図を簡潔にするため、構成要素の一
部を抜粋して示しており、たとえば後述する絶縁膜１０４、絶縁膜１０８等は図示してい
ない。図１（Ａ）の一点鎖線Ｘ１−Ｘ２で示した部分の断面構造を、図２乃至図１０の断
面Ｘ１−Ｘ２に示す。断面Ｘ１−Ｘ２は、トランジスタが形成される領域の一部の断面構
造である。図１（Ｂ）の一点鎖線Ｙ１−Ｙ２で示した部分の断面構造を、図２乃至図１０
の断面Ｙ１−Ｙ２に示す。断面Ｙ１−Ｙ２は、半導体膜の下に設けられた導電膜と半導体
膜の上に設けられた導電膜が電気的に接続される領域の一部の断面構造である。
≪製造方法１≫
まず、図２および図３を用いて、図３（Ｄ）に示すトランジスタ１５０および接続部１６
０を形成する方法を説明する。
＜基板＞
まず、基板１００を用意する（図２（Ａ））。基板１００の材質などに大きな制限はない
が、少なくとも、後の熱処理に耐えうる程度の耐熱性を有する材料を用いる。例えば、ガ
ラス基板、セラミック基板、石英基板、サファイヤ基板、ＹＳＺ（イットリア安定化ジル
コニア）基板等を、基板１００として用いてもよい。また、シリコンや炭化シリコンなど
の単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板
、ＳＯＩ基板等を適用することも可能である。
また、半導体基板やＳＯＩ基板上に半導体素子が設けられたものを、基板１００として用
いてもよい。その場合、基板１００上に層間絶縁層を介してトランジスタ１５０を形成す
る。このとき、層間絶縁層に埋め込まれた接続電極により、トランジスタ１５０の導電膜
１０２ｂ、導電膜１１４ｂおよび導電膜１１４ｃの少なくとも一つが、上記半導体素子と
電気的に接続する構成とすればよい。半導体素子上に層間絶縁層を介してトランジスタ１
５０を設けることにより、トランジスタ１５０を付加することによる面積の増大を抑制す
ることができる。
また、基板１００として、プラスチックなどの可撓性基板を用い、該可撓性基板上に直接
、トランジスタ１５０を形成してもよい。または、基板１００とトランジスタ１５０の間
に剥離層を設けてもよい。剥離層は、その上層にトランジスタの一部あるいは全部を形成
した後、基板１００より分離し、他の基板に転載するのに用いることができる。その結果
、トランジスタ１５０は耐熱性の劣る基板や可撓性の基板にも転載できる。
＜導電膜形成＞
次に、基板１００の上方にスパッタリング法、ＣＶＤ法、蒸着法等により導電膜を形成し
、該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成する。次に、該レジ
ストマスクを用いて導電膜の一部をエッチングして、導電膜１０２ａおよび導電膜１０２
ｂを形成する（図３（Ｂ））。導電膜１０２ｂは、トランジスタ１５０においてゲート電
極として機能させることができる。
導電膜１０２ａおよび導電膜１０２ｂは、アルミニウム、クロム、銅、タンタル、チタン
、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か
、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、
ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。
また、導電膜１０２ａおよび導電膜１０２ｂは単層構造でも、２層以上の積層構造として
もよい。例えばアルミニウム膜の上または下に、タングステン、チタン、モリブデンから
選ばれた金属、または上述した金属を成分とする合金等のバリア膜として機能する膜を積
層する２層構造としてもよい。またアルミニウム膜の上下に、上述のバリア膜として機能
する膜を積層する３層構造としてもよい。同様に、銅膜の上または下に、上述のバリア膜
として機能する膜を積層する２層構造としてもよい。また銅膜の上下に、上述のバリア膜
として機能する膜を積層する３層構造としてもよい。
アルミニウム膜および銅膜は抵抗が低いため、導電膜１０２ａおよび導電膜１０２ｂに用
いることで半導体装置の消費電力を削減することができる。また、タングステン膜、チタ
ン膜、モリブデン膜等のバリア膜として機能する膜を、アルミニウム膜および銅膜等と接
して積層することで、これらの拡散を抑制し、半導体装置の信頼性を向上させることがで
きる。
また、導電膜１０２ｂと後述する絶縁膜１０４との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半
導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系
酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（Ｉ
ｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以
上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、後述する半
導体膜に酸化物半導体を用いる場合、トランジスタのしきい値電圧をプラスにシフトする
ことができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−
Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも半導体膜１０６ｂより高い窒素
濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
＜絶縁膜形成＞
次に、基板１００、導電膜１０２ａおよび導電膜１０２ｂの上方に、絶縁膜１０４を形成
する（図２（Ｃ））。絶縁膜１０４は、トランジスタ１５０においてゲート絶縁膜として
機能させることができる。
絶縁膜１０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物
などを用いればよく、積層または単層で設ける。
また、絶縁膜１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加された
ハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネー
ト（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料
を用いることでトランジスタのゲートリークを低減できる。
絶縁膜１０４は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
絶縁膜１０４として窒化シリコン膜を形成する場合、２段階の形成方法を用いることが好
ましい。はじめに、シラン、窒素、及びアンモニアの混合ガスを原料ガスとして用いたプ
ラズマＣＶＤ法により、欠陥の少ない第１の窒化シリコン膜を形成する。次に、原料ガス
を、シラン及び窒素の混合ガスに切り替えて、水素濃度が低く、且つ水素をブロッキング
することが可能な第２の窒化シリコン膜を成膜する。このような形成方法により、絶縁膜
１０４として、欠陥が少なく、且つ水素ブロッキング性を有する窒化シリコン膜を形成す
ることができる。
また、絶縁膜１０４として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏ
ｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成
することができる。
＜半導体膜形成＞
次に、絶縁膜１０４の上方に、スパッタリング法、ＣＶＤ法、蒸着法等により半導体膜を
形成し、該半導体膜上にフォトリソグラフィ工程によりレジストマスクを形成する。次に
、該レジストマスクを用いて半導体膜の少なくとも一部をエッチングして、半導体膜１０
６ａおよび半導体膜１０６ｂを形成する（図２（Ｄ））。半導体膜１０６ｂは、トランジ
スタ１５０におけるチャネル領域を含む。
半導体膜１０６ａおよび半導体膜１０６ｂには、さまざまな半導体材料を用いることがで
きる。具体的には、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコン
等を用いることができ、これらの膜を単層または積層で設けることができる。また、これ
らの半導体膜の一部、また積層した場合は少なくとも１つの層に、導電型を付与する不純
物を添加してもよい。
また上記の半導体材料の他に、酸化物半導体を用いることができる。酸化物半導体を用い
たトランジスタには、極めてオフ電流が低い特性を有するものがある。当該トランジスタ
を用いると、液晶表示装置における各画素の容量素子に入力された信号の保持能力が高く
なり、例えば静止画表示などにおいてフレーム周波数を小さくすることができる。フレー
ム周波数を小さくすることによって、表示装置の消費電力を低減させることができる。
以下に、半導体膜１０６ａおよび半導体膜１０６ｂに適用可能な酸化物半導体について説
明する。
酸化物半導体は、例えば、インジウムを含む。インジウムを含む酸化物半導体は、キャリ
ア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。
元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。
元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化
物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導
体は、亜鉛を含むと好ましい。酸化物半導体が亜鉛を含むと、結晶質の酸化物半導体とな
りやすい。また、酸化物半導体の価電子帯上端のエネルギー（Ｅｖ）は、例えば、亜鉛の
原子数比によって制御できる場合がある。
ただし、酸化物半導体は、インジウムを含まなくてもよい。酸化物半導体は、例えば、Ｚ
ｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
なお、酸化物半導体は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭ
の原子数比率をＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、またはＩ
ｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上であるＩｎ−Ｍ−Ｚｎ酸化物
としてもよい。また、酸化物半導体は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％とした
とき、ＩｎとＭの原子数比率をＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％
未満、またはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満であるＩｎ−
Ｍ−Ｚｎ酸化物としてもよい。
また、酸化物半導体は、エネルギーギャップが大きい。酸化物半導体のエネルギーギャッ
プは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好
ましくは３．２ｅＶ以上４．４ｅＶ以下とする。
トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、
高純度真性化することが有効である。なお、酸化物半導体において、主成分以外（１ａｔ
ｏｍｉｃ％未満）の軽元素、半金属元素、金属元素などは不純物となる。例えば、水素、
リチウム、炭素、窒素、フッ素、ナトリウム、シリコン、塩素、カリウム、カルシウム、
チタン、鉄、ニッケル、銅、ゲルマニウム、ストロンチウム、ジルコニウムおよびハフニ
ウムは酸化物半導体中で不純物となる場合がある。従って、近接する膜中の不純物濃度も
低減することが好ましい。
例えば、酸化物半導体中にシリコンが含まれることで不純物準位を形成する場合がある。
また、酸化物半導体の表層にシリコンがあることで不純物準位を形成する場合がある。そ
のため、酸化物半導体の内部、表層におけるシリコン濃度は、二次イオン質量分析法（Ｓ
ＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において
、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未
満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体中で水素は、不純物準位を形成し、キャリア密度を増大させてしまう
場合がある。そのため、酸化物半導体の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔ
ｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは
１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ
３以下とする。また、酸化物半導体中で窒素は、不純物準位を形成し、キャリア密度を増
大させてしまう場合がある。そのため、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて
、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以
下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜を有していてもよい。まずは、ＣＡＡＣ−ＯＳ膜に
ついて説明する。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう）を確認することができない。そのため、ＣＡＡ
Ｃ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう）または上面の凹凸を
反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜は、結晶部よりも大きい径（例えば５０ｎ
ｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハロ
ーパターンのような回折像が観測される。一方、ｎｃ−ＯＳ膜は、結晶部の大きさと近い
か結晶部より小さい径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（
ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ
膜のナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観
測される場合がある。また、ｎｃ−ＯＳ膜のナノビーム電子線回折を行うと、リング状の
領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
例えば、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）とが、この順番で形成され
た多層膜であってもよい。
このとき、例えば、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化
物半導体層（Ｓ１）よりも高くする。具体的には、酸化物半導体層（Ｓ２）として、酸化
物半導体層（Ｓ１）よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０
．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下小さい
酸化物半導体を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差
である。
または、例えば、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ
１）よりも大きくする。なお、エネルギーギャップは、例えば、光学的な手法により導出
することができる。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１
）よりもエネルギーギャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以
上０．８ｅＶ以下大きい酸化物半導体を用いる。
または、酸化物半導体は、例えば、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）
と、酸化物半導体層（Ｓ３）とが、この順番で形成された多層膜であってもよい。
または、例えば、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化物
半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも低くする。具体的には、酸化物半
導体層（Ｓ２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも電
子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下
、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。
または、例えば、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ
１）および酸化物半導体層（Ｓ３）よりも小さくする。具体的には、酸化物半導体層（Ｓ
２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりもエネルギーギ
ャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以上０．８ｅＶ以下小さ
い酸化物半導体を用いる。
または、例えば、トランジスタのオン電流を高くするためには、酸化物半導体層（Ｓ３）
の厚さは小さいほど好ましい。例えば、酸化物半導体層（Ｓ３）は、１０ｎｍ未満、好ま
しくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層（Ｓ３）
は、電流密度の高い酸化物半導体層（Ｓ２）へ、絶縁膜１０４を構成する元素（シリコン
など）が入り込まないようブロックする機能も有する。そのため、酸化物半導体層（Ｓ３
）は、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層（Ｓ３）の厚さ
は、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
また、酸化物半導体層（Ｓ１）の厚さは酸化物半導体層（Ｓ２）の厚さより厚く、酸化物
半導体層（Ｓ２）の厚さは酸化物半導体層（Ｓ３）の厚さより厚く設けられることが好ま
しい。具体的には、酸化物半導体層（Ｓ１）の厚さは、２０ｎｍ以上、好ましくは３０ｎ
ｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半
導体層（Ｓ１）の厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４
０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、絶縁膜と酸化物半導体層（Ｓ１
）との界面から電流密度の高い酸化物半導体層（Ｓ２）までを２０ｎｍ以上、好ましくは
３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことが
できる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体層（Ｓ１
）の厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以
下とする。また、酸化物半導体層（Ｓ２）の厚さは、３ｎｍ以上１００ｎｍ以下、好まし
くは３ｎｍ以上８０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
次に、酸化物半導体膜の形成方法について説明する。酸化物半導体膜は、スパッタリング
法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成すればよい。
半導体膜１０６となる酸化物半導体膜として、Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法
で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、
３：１：４、１：１：０．５、１：１：１、１：１：２、１：３：１、１：３：２、１：
３：４、１：３：６、１：６：２、１：６：４、１：６：６、１：６：８、１：６：１０
、１：９：２、１：９：４、１：９：６、１：９：８、１：９：１０などとすればよい。
元素Ｍは、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどである。
酸化物半導体膜をスパッタリング法で成膜する場合、酸素を含む雰囲気で成膜する。例え
ば、雰囲気全体に占める酸素の割合を、１０ｖｏｌｕｍｅ％以上、好ましくは２０ｖｏｌ
ｕｍｅ％以上、さらに好ましくは５０ｖｏｌｕｍｅ％以上、より好ましくは８０ｖｏｌｕ
ｍｅ％以上とする。特に、雰囲気全体に占める酸素の割合を、１００ｖｏｌｕｍｅ％とす
ると好ましい。雰囲気全体に占める酸素の割合を、１００ｖｏｌｕｍｅ％とすると、半導
体膜１０６となる酸化物半導体膜に含まれる、希ガスなどの不純物濃度を低減することが
できる。
半導体膜１０６となる酸化物半導体膜をスパッタリング法で成膜する場合、ターゲットの
原子数比からずれた原子数比の膜が形成される場合がある。例えば、亜鉛は、酸素を含む
雰囲気で成膜すると、ターゲットの原子数比よりも膜の原子数比が小さくなりやすい場合
がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９
０ａｔｏｍｉｃ％以下程度となる場合がある。また、例えば、インジウムは、酸素を含む
雰囲気で成膜すると、ターゲットの原子数比よりも膜の原子数比が小さくなりやすい場合
がある。
半導体膜１０６となる酸化物半導体膜を形成した後で、第１の加熱処理を行うと好ましい
。第１の加熱処理は、７０℃以上４５０℃以下、好ましくは１００℃以上３００℃以下、
さらに好ましくは１５０℃以上２５０℃以下で行えばよい。第１の加熱処理の雰囲気は、
不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１ｖｏｌｕｍｅ％以上もしくは
１０ｖｏｌｕｍｅ％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。
または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸
素を補うために酸化性ガスを０．００１ｖｏｌｕｍｅ％以上、１％以上または１０％以上
含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、半導体膜１０６となる
酸化物半導体膜から水素や水などの不純物を除去することができる。また、第１の加熱処
理によって、半導体膜１０６となる酸化物半導体膜の高純度真性化ができる。
＜絶縁膜形成＞
次に、絶縁膜１０４、半導体膜１０６ａおよび半導体膜１０６ｂの上方に、絶縁膜１０８
を形成する（図２（Ｅ））。絶縁膜１０８は、トランジスタ１５０において半導体膜１０
６ｂのチャネル領域を保護する膜として機能する。
絶縁膜１０８は、絶縁膜１０４と同様の材料、構成および方法で形成することができる。
なお、絶縁膜１０４を異なる材料からなる膜の積層で設ける場合、絶縁膜１０４の上層と
絶縁膜１０８に同じ材料を適用することができる。絶縁膜１０４の上層と絶縁膜１０８が
同じ材料であると、後の工程で絶縁膜１０４および絶縁膜１０８をエッチングする際に、
絶縁膜１０４の上層と絶縁膜１０８を同時にエッチングすることができる。その後、残っ
た絶縁膜１０４の下層をエッチングする。これにより、絶縁膜１０４の上層および絶縁膜
１０８のテーパー角と、絶縁膜１０４の下層のテーパー角とが異なる開口部を形成するこ
とができる。テーパー角の異なる開口部とすることで、該開口部に形成する導電膜の段切
れが抑制される。
＜マスク形成と絶縁膜のエッチング＞
次に、絶縁膜１０８の上方に、フォトリソグラフィ工程によりレジストマスク１１０を形
成する（図３（Ａ））。
次に、絶縁膜１０４および絶縁膜１０８のレジストマスク１１０と重ならない部分をエッ
チングにより除去し、開口１１１ａ、１１１ｂ、１１１ｃ、１１１ｄを形成する（図３（
Ｂ））。
図３（Ｂ）に示すように、開口１１１ａ、１１１ｃ、１１１ｄは、絶縁膜１０８の、半導
体膜１０６ａまたは半導体膜１０６ｂと重なり、かつレジストマスク１１０と重ならない
部分を除去することにより形成される。
また開口１１１ｂは、絶縁膜１０４および絶縁膜１０８の、導電膜１０２ａと重なり、か
つ半導体膜１０６ａ、半導体膜１０６ｂおよびレジストマスク１１０と重ならない部分を
除去することにより形成される。
次に、レジストマスク１１０を除去する（図３（Ｃ））。
＜導電膜形成＞
次に、絶縁膜１０８、半導体膜１０６ａ、半導体膜１０６ｂおよび導電膜１０２ａの上方
に導電膜を形成し、該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成す
る。次に、該レジストマスクを用いて導電膜の一部をエッチングして、導電膜１１４ａ、
１１４ｂ、１１４ｃを形成する（図３（Ｄ））。
導電膜１１４ａは、導電膜１０２ａおよび半導体膜１０６ａと電気的に接続される。また
導電膜１１４ｂおよび導電膜１１４ｃは、半導体膜１０６ｂと電気的に接続される。
導電膜１１４ａは、導電膜１０２ａと半導体膜１０６ａを電気的に接続する配線として機
能させることができる。導電膜１１４ｂは、トランジスタ１５０においてソース電極とし
て機能させることができ、導電膜１１４ｃは、トランジスタ１５０においてドレイン電極
として機能させることができる。
導電膜１１４ａ、１１４ｂ、１１４ｃは、導電膜１０２ａおよび導電膜１０２ｂと同様の
材料、構成および方法で形成することができる。
以上の工程で、トランジスタ１５０および接続部１６０を形成することができる。
このように製造方法１では、絶縁膜１０８の半導体膜と重なる部分に開口を形成すること
と同時に、半導体膜と重ならない部分では絶縁膜１０８だけでなく絶縁膜１０４にも開口
を形成する。このような工程とすることで、絶縁膜１０８と絶縁膜１０４の開口を別々に
形成する場合よりも、マスクおよびフォトリソグラフィ工程を削減することができる。そ
のため半導体装置の製造時間を短縮し、製造コストを抑制することができる。
≪製造方法２≫
次に、図４および図５を用いて、図５（Ｅ）に示すトランジスタ１５０および接続部１６
０を形成する方法を説明する。
図４（Ａ）乃至（Ｅ）に示す、基板１００、導電膜１０２ａおよび導電膜１０２ｂ、絶縁
膜１０４、半導体膜１０６ａおよび半導体膜１０６ｂ、ならびに絶縁膜１０８については
、製造方法１と同様の材料、構成および方法で形成することができる。
＜マスク形成と絶縁膜のエッチング＞
絶縁膜１０８の上方に、フォトリソグラフィ工程によりレジストマスク２１０を形成する
（図４（Ｆ））。図４（Ｆ）に示すように、レジストマスク２１０は領域により厚さが異
なり、領域２１０ａと、領域２１０ａにおける厚さよりも小さな厚さを有する領域２１０
ｂと、を有する。領域２１０ｂは、半導体膜１０６ａおよび半導体膜１０６ｂと重なる部
分を有する。
レジストマスク２１０は、多階調マスク（ハーフトーンフォトマスクまたはグレートーン
フォトマスク）を用いたフォトリソグラフィ工程により形成する。
次に、絶縁膜１０４および絶縁膜１０８の、導電膜１０２ａと重なり、かつレジストマス
ク２１０と重ならない部分をエッチングにより除去し、開口１１１ｂを形成する（図５（
Ａ））。
次に、レジストマスク２１０にアッシングをする。これにより、レジストマスク２１０の
面積（３次元的に見れば体積）が縮小し、厚さが小さくなる。そのため厚さの小さい領域
２１０ｂのレジストマスク２１０は除去され、レジストマスク２１２が形成される（図５
（Ｂ））。すなわち、レジストマスク２１０を後退させることにより、領域２１０ｂのレ
ジストマスク２１０を除去し、レジストマスク２１２を形成する。
アッシングとしては、たとえば酸素プラズマによるアッシングを行うことができる。
次に、絶縁膜１０８のレジストマスク２１２と重ならない部分をエッチングにより除去し
、開口２１１ａ、２１１ｂ、２１１ｃ、２１１ｄを形成する（図５（Ｃ））。
図５（Ｃ）に示すように、開口２１１ａ、２１１ｃ、２１１ｄは、絶縁膜１０８の、半導
体膜１０６ａまたは半導体膜１０６ｂと重なり、かつレジストマスク２１２と重ならない
部分を除去することにより形成される。
また開口２１１ｂは、絶縁膜１０８の、半導体膜１０６ａ、半導体膜１０６ｂおよびレジ
ストマスク２１２と重ならない部分が除去されることにより形成される。図５（Ｃ）に示
すように、開口２１１ｂは開口１１１ｂの周囲の絶縁膜１０８が除去されて開口が広くな
ることにより形成されている。これにより、後の工程で開口２１１ｂに形成する導電膜の
段切れが抑制される。
次に、レジストマスク２１２を除去する（図５（Ｄ））。
＜導電膜形成＞
次に、絶縁膜１０８、半導体膜１０６ａ、半導体膜１０６ｂおよび導電膜１０２ａの上方
に導電膜を形成し、該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成す
る。次に、該レジストマスクを用いて導電膜の一部をエッチングして、導電膜１１４ａ、
１１４ｂ、１１４ｃを形成する（図５（Ｅ））。
導電膜１１４ａ、１１４ｂ、１１４ｃは、製造方法１と同様の材料、構成および方法で形
成することができる。
以上の工程で、トランジスタ１５０および接続部１６０を形成することができる。
このように製造方法２では、多階調マスクを用いることにより、開口２１１ａ、２１１ｂ
、２１１ｃ、２１１ｄを１つのマスクで形成することができる。また、開口２１１ｂにつ
いて、絶縁膜１０４の開口よりも絶縁膜１０８の開口を広くすることができ、導電膜１１
４ａの段切れを抑制することができる。
このような工程とすることで、マスクおよびフォトリソグラフィ工程を削減することがで
きる。そのため半導体装置の製造時間を短縮し、製造コストを抑制することができる。ま
た、半導体装置の歩留まりおよび信頼性を向上させることができる。
≪製造方法３≫
次に、図６および図７を用いて、図７（Ｅ）に示すトランジスタ１５０および接続部１６
０を形成する方法を説明する。
図６（Ａ）乃至（Ｃ）に示す、基板１００、導電膜１０２ａおよび導電膜１０２ｂ、なら
びに絶縁膜１０４については、製造方法１と同様の材料、構成および方法で形成すること
ができる。
＜半導体膜形成＞
絶縁膜１０４の上方に、半導体膜１０６を形成する。半導体膜１０６については、製造方
法１と同様の材料、構成および方法で形成することができる。
＜マスク形成と絶縁膜および半導体膜のエッチング＞
次に、半導体膜１０６の上方に、フォトリソグラフィ工程によりレジストマスク３０７を
形成する（図６（Ｄ））。図６（Ｄ）に示すように、レジストマスク３０７は領域により
厚さが異なり、領域３０７ａと、領域３０７ａにおける厚さよりも小さな厚さを有する領
域３０７ｂと、を有する。領域３０７ｂは、半導体膜１０６と重なる部分を有する。
レジストマスク３０７は、多階調マスク（ハーフトーンフォトマスクまたはグレートーン
フォトマスク）を用いたフォトリソグラフィ工程により形成する。
次に、絶縁膜１０４および半導体膜１０６の、導電膜１０２ａと重なり、かつレジストマ
スク３０７と重ならない部分をエッチングにより除去し、開口３０８ｂを形成する（図６
（Ｅ））。
次に、レジストマスク３０７にアッシングをする。これにより、レジストマスク３０７の
面積（３次元的に見れば体積）が縮小し、厚さが小さくなる。そのため厚さの小さい領域
３０７ｂのレジストマスク３０７は除去され、レジストマスク３０９が形成される（図７
（Ａ））。すなわち、レジストマスク３０７を後退させることにより、領域３０７ｂのレ
ジストマスク３０７を除去し、レジストマスク３０９を形成する。
アッシングとしては、たとえば酸素プラズマによるアッシングを行うことができる。
次に、半導体膜１０６のレジストマスク３０９と重ならない部分をエッチングにより除去
し、半導体膜１０６ａおよび半導体膜１０６ｂを形成する（図７（Ｂ））。半導体膜１０
６ｂは、トランジスタ１５０におけるチャネル領域を含む半導体膜として機能させること
ができる。
次に、レジストマスク３０９を除去する（図７（Ｃ））。
＜絶縁膜形成＞
次に、絶縁膜１０４、半導体膜１０６ａおよび半導体膜１０６ｂの上方に、絶縁膜を形成
し、該絶縁膜上にフォトリソグラフィ工程によりレジストマスクを形成する。次に、該レ
ジストマスクを用いて絶縁膜の一部をエッチングして、開口３１１ａ、３１１ｂ、３１１
ｃ、３１１ｄを有する絶縁膜１０８を形成する（図７（Ｄ））。
図７（Ｄ）に示すように、開口３１１ａ、３１１ｃ、３１１ｄは、半導体膜１０６ａまた
は半導体膜１０６ｂと重なる部分に形成される。
また開口３１１ｂは、半導体膜１０６ａおよび半導体膜１０６ｂと重ならない部分が除去
されることにより形成される。なお図７（Ｄ）に示すように、開口３１１ｂは開口３０８
ｂと重なる部分に形成されている。また、開口３１１ｂでは、絶縁膜１０４の開口よりも
絶縁膜１０８の開口が広くなるよう形成することができる。これにより、後の工程で開口
３１１ｂに形成する導電膜の段切れが抑制される。
絶縁膜１０８は、トランジスタ１５０において半導体膜１０６ｂのチャネル領域を保護す
る膜として機能し、製造方法１と同様の材料、構成および方法で形成することができる。
＜導電膜形成＞
次に、絶縁膜１０８、半導体膜１０６ａ、半導体膜１０６ｂおよび導電膜１０２ａの上方
に導電膜を形成し、該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成す
る。次に、該レジストマスクを用いて導電膜の一部をエッチングして、導電膜１１４ａ、
１１４ｂ、１１４ｃを形成する（図７（Ｅ））。
導電膜１１４ａ、１１４ｂ、１１４ｃは、製造方法１と同様の材料、構成および方法で形
成することができる。
以上の工程で、トランジスタ１５０および接続部１６０を形成することができる。
このように製造方法３では、ハーフトーンフォトマスクを用いることにより、絶縁膜１０
４の開口と、半導体膜１０６ａおよび半導体膜１０６ｂの形成を１つのマスクで形成する
ことができる。また、開口３１１ｂについて、絶縁膜１０４の開口よりも絶縁膜１０８の
開口を広くすることができ、導電膜１１４ａの段切れを抑制することができる。
このような工程とすることで、マスクおよびフォトリソグラフィ工程を削減することがで
きる。そのため半導体装置の製造時間を短縮し、製造コストを抑制することができる。ま
た、半導体装置の歩留まりおよび信頼性を向上させることができる。
＜開口のバリエーション＞
なお、レジストマスク３０７の形状を変更することで、図７（Ｅ）に示す接続部１６０と
異なる形状である、図８（Ｄ）に示す接続部１６０を形成することができる。
これにはまず、レジストマスク３０７を、図８（Ａ）に示すような形状（例えば図６（Ｅ
）に示す場合よりも大きな開口を有する形状）とし、開口３０８ｂを形成する（図８（Ａ
））。
次に、図７（Ａ）乃至（Ｃ）と同様の工程で半導体膜１０６ａおよび半導体膜１０６ｂを
形成する（図８（Ｂ））。
次に、絶縁膜１０４、半導体膜１０６ａおよび半導体膜１０６ｂの上方に、絶縁膜を形成
し、該絶縁膜上にフォトリソグラフィ工程によりレジストマスクを形成する。次に、該レ
ジストマスクを用いて絶縁膜の一部をエッチングして、開口３１１ａ、３１２ｂ、３１１
ｃ、３１１ｄを有する絶縁膜１０８を形成する。このとき、絶縁膜１０８における開口３
１２ｂが、絶縁膜１０４における開口３０８ｂより小さくなるよう形成する。
以上の工程で、図８（Ｄ）に示す接続部１６０を形成することができる。
このような工程としても、絶縁膜１０４の開口と、半導体膜１０６ａおよび半導体膜１０
６ｂの形成を１つのマスクで形成し、また導電膜１１４ａの段切れを抑制することができ
る。そのためマスクおよびフォトリソグラフィ工程を削減し、半導体装置の製造時間を短
縮し、製造コストを抑制することができる。また、半導体装置の歩留まりおよび信頼性を
向上させることができる。
≪製造方法４≫
次に、図９および図１０を用いて、図１０（Ｅ）に示すトランジスタ１５０および接続部
１６０を形成する方法を説明する。
図９（Ａ）乃至（Ｆ）および図１０（Ａ）に示す、基板１００、導電膜１０２ａおよび導
電膜１０２ｂ、絶縁膜１０４、半導体膜１０６ａおよび半導体膜１０６ｂ、絶縁膜１０８
、開口１１１ａ、１１１ｂ、１１１ｃ、１１１ｄについては、製造方法１と同様の材料、
構成および方法で形成することができる。
＜マスクのアッシング＞
図１０（Ａ）に示すようにレジストマスク１１０を用いて開口１１１ａ、１１１ｂ、１１
１ｃ、１１１ｄを形成した後、レジストマスク１１０にアッシングをする。アッシングと
しては、たとえば酸素プラズマによるアッシングを行うことができる。
これにより、レジストマスク１１０の面積（３次元的に見れば体積）が縮小し、厚さが小
さくなり、レジストマスク４１２が形成される（図１０（Ｂ））。これにより絶縁膜１０
８の一部に、レジストマスク４１２に重ならない部分が生じる。すなわち、レジストマス
ク１１０を後退させることにより、絶縁膜１０８の一部が露出する。
次に、絶縁膜１０８のレジストマスク４１２に重ならない部分をエッチングにより除去し
、開口４１１ａ、４１１ｂ、４１１ｃ、４１１ｄを形成する（図１０（Ｃ））。
図１０（Ｃ）に示すように、開口４１１ａ、４１１ｃ、４１１ｄは、半導体膜１０６ａま
たは半導体膜１０６ｂと重なる部分に形成される。
また開口４１１ｂは、導電膜１０２ａと重なり、かつ半導体膜１０６ａおよび半導体膜１
０６ｂと重ならない部分が除去されることにより形成される。なお図１０（Ｃ）に示すよ
うに、開口４１１ｂは開口１１１ｂの周囲の絶縁膜１０８が除去されて開口が広くなるこ
とにより形成されている。これにより、後の工程で開口４１１ｂに形成する導電膜の段切
れが抑制される。
また、レジストマスク１１０をアッシングすることによりレジストマスク４１２が形成さ
れているため、レジストマスク１１０とレジストマスク４１２の大きさの差、すなわちレ
ジストマスク４１２から露出した絶縁膜１０８の幅は概ね等しくなる。
そのため、開口４１１ｂにおいて絶縁膜１０４と絶縁膜１０８が形成する段差の幅、すな
わち図１０（Ｃ）におけるＬは、開口４１１ｂの周囲で概ね等しくなる。
次に、レジストマスク４１２を除去する（図１０（Ｄ））。
＜導電膜形成＞
次に、絶縁膜１０８、半導体膜１０６ａ、半導体膜１０６ｂおよび導電膜１０２ａの上方
に導電膜を形成し、該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成す
る。次に、該レジストマスクを用いて導電膜の一部をエッチングして、導電膜１１４ａ、
１１４ｂ、１１４ｃを形成する（図１０（Ｅ））。
導電膜１１４ａ、１１４ｂ、１１４ｃは、製造方法１と同様の材料、構成および方法で形
成することができる。
以上の工程で、トランジスタ１５０および接続部１６０を形成することができる。
このように製造方法４では、絶縁膜１０８の半導体膜と重なる部分に開口を形成すること
と同時に、半導体膜と重ならない部分では絶縁膜１０８だけでなく絶縁膜１０４にも開口
を形成する。このような工程とすることで、絶縁膜１０８と絶縁膜１０４の開口を別々に
形成する場合よりも、マスクおよびフォトリソグラフィ工程を削減することができる。ま
たレジストマスク１１０をアッシングすることにより、開口４１１ｂについて、絶縁膜１
０４の開口よりも絶縁膜１０８の開口を広くすることができ、導電膜１１４ａの段切れを
抑制することができる。
このような工程とすることで、マスクおよびフォトリソグラフィ工程を削減することがで
きる。そのため半導体装置の製造時間を短縮し、製造コストを抑制することができる。ま
た、半導体装置の歩留まりおよび信頼性を向上させることができる。
（実施の形態２）
本発明の一態様である半導体装置の製造方法について、図１、図１１および図１２を用い
て説明する。図１は上述したように半導体装置の上面図である。図１（Ａ）の一点鎖線Ｘ
１−Ｘ２で示した部分の断面構造を、図１１および図１２の断面Ｘ１−Ｘ２に示す。断面
Ｘ１−Ｘ２は、トランジスタと、トランジスタの上方に設けられた導電膜が電気的に接続
される領域の一部の断面構造である。図１（Ｂ）の一点鎖線Ｙ１−Ｙ２で示した部分の断
面構造を、図１１および図１２の断面Ｙ１−Ｙ２に示す。断面Ｙ１−Ｙ２は、半導体膜の
下に設けられた導電膜と半導体膜の上に設けられた導電膜が電気的に接続される領域の一
部の断面構造である。図１（Ｃ）の一点鎖線Ｚ１−Ｚ２で示した部分の断面構造を、図１
１および図１２の断面Ｚ１−Ｚ２に示す。断面Ｚ１−Ｚ２は、トランジスタのソース電極
およびドレイン電極として機能させることができる導電膜と同時に形成された導電膜と、
トランジスタの上部に形成された２つの導電膜が電気的に接続される領域の一部の断面構
造である。
本実施の形態で示す半導体装置の製造方法は、トランジスタの上部に複数の導電膜を形成
する場合に適用することができる。たとえば、同一基板上にコモン電極と画素電極を形成
する、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）（またはＦＦＳ（ｆｒｉｎｇｅ
ｆｉｅｌｄ ｓｗｉｔｃｈｉｎｇ））モードの液晶表示装置などに好適である。
≪製造方法５≫
図１１および図１２を用いて、図１２（Ｅ）に示す接続部５５０および接続部５６０を形
成する方法を説明する。
＜下部構成＞
まず、導電膜が設けられた基板を用意する。該基板は、実施の形態１で示したトランジス
タ１５０および接続部１６０が形成された基板でもよいし、他の方法および構成で導電膜
が形成された基板でもよい。たとえば実施の形態１で示したボトムゲート構造のトランジ
スタ１５０に限らず、トップゲート構造のトランジスタが形成された基板を用いてもよい
。
本実施の形態では、実施の形態１の製造方法２と同様に、断面Ｘ１−Ｘ２にトランジスタ
１５０、断面Ｙ１−Ｙ２に接続部１６０が形成され、さらに製造方法２と同様の工程を経
て断面Ｚ１−Ｚ２に絶縁膜１０４、絶縁膜１０８および導電膜１１４ｄが形成された基板
を用意することとする（図１１（Ａ））。導電膜１１４ｄは、導電膜１１４ａ、１１４ｂ
、１１４ｃと同様の材料、構成および方法で形成することができる。該基板の導電膜１１
４ａおよび導電膜１１４ｄ上に、以下の工程で接続部５５０および接続部５６０を形成す
る。
＜絶縁膜形成＞
導電膜１１４ａ、１１４ｂ、１１４ｃ、１１４ｄの上方に、絶縁膜５００を形成する（図
１１（Ｂ））。絶縁膜５００は、実施の形態１の絶縁膜１０４と同様の材料、構成および
方法で形成することができる。
＜絶縁膜形成＞
次に、絶縁膜５００の上方に、絶縁膜５０２を形成する（図１１（Ｃ））。絶縁膜５０２
は、半導体装置における平坦化膜として機能させることができる。
絶縁膜５０２には、例えばアクリル、アクリルアミド、エステル、その他公知の材料を用
いることができ、積層または単層で設ける。
＜導電膜形成＞
次に、絶縁膜５０２の上方に、導電膜５０４を形成する（図１１（Ｄ））。導電膜５０４
としては、透光性を有する材料を用いることが好ましい。
導電膜５０４には、酸化タングステンを含むインジウム酸化物、酸化タングステンを含む
インジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウ
ム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸
化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることが
できる。
また、導電膜５０４として、導電性高分子（導電性ポリマーともいう）を含む導電性組成
物を用いて形成することができる。導電性組成物を用いて形成した透光性導電膜は、シー
ト抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であること
が好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下
であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若し
くはその誘導体などがあげられる。
導電膜５０４は、上述の材料の積層または単層で設けることができる。
＜マスク形成と導電膜および絶縁膜のエッチング＞
次に、導電膜５０４の上方に、フォトリソグラフィ工程によりレジストマスク５０６を形
成する（図１１（Ｅ））。図１１（Ｅ）に示すように、レジストマスク５０６は領域によ
り厚さが異なり、領域５０６ａと、領域５０６ａにおける厚さよりも小さな厚さを有する
領域５０６ｂと、を有する。領域５０６ｂは、導電膜５０４と重なる部分を有する。
レジストマスク５０６は、多階調マスク（ハーフトーンフォトマスクまたはグレートーン
フォトマスク）を用いたフォトリソグラフィ工程により形成する。
次に、絶縁膜５００、絶縁膜５０２および導電膜５０４のレジストマスク５０６と重なら
ない部分をエッチングにより除去し、開口５０７ａおよび開口５０７ｃを形成する（図１
２（Ａ））。
次に、レジストマスク５０６にアッシングをする。これにより、レジストマスク５０６の
面積（３次元的に見れば体積）が縮小し、厚さが小さくなる。そのため厚さの小さい領域
５０６ｂのレジストマスク５０６は除去され、レジストマスク５０８が形成される（図１
２（Ｂ））。すなわち、レジストマスク５０６を後退させることにより、領域５０６ｂの
レジストマスク５０６を除去し、レジストマスク５０８を形成する。
アッシングとしては、たとえば酸素プラズマによるアッシングを行うことができる。
次に、導電膜５０４のレジストマスク５０８と重ならない部分をエッチングにより除去し
、その後、レジストマスク５０８を除去して導電膜５０４ａを形成する（図１２（Ｃ））
。導電膜５０４ａは、液晶表示装置におけるコモン電極として機能させることができる。
＜絶縁膜形成＞
次に、導電膜５０４ａ、絶縁膜５０２、絶縁膜５００、導電膜１１４ｄおよび導電膜１１
４ｃの上方に絶縁膜を形成し、該絶縁膜上にフォトリソグラフィ工程によりレジストマス
クを形成する。次に、該レジストマスクを用いて絶縁膜の一部をエッチングして、絶縁膜
５１０を形成する（図１２（Ｄ））。図１２（Ｄ）に示すように、絶縁膜５１０では開口
５０７ａと重なる部分に開口５１１ａが、導電膜５０４ａと重なる部分に開口５１１ｂが
形成されている。また開口５０７ｃと重なる部分に開口５１１ｃが形成されている。
絶縁膜５１０は、実施の形態１の絶縁膜１０４と同様の材料、構成および方法で形成する
ことができる。
＜導電膜形成＞
次に、絶縁膜５１０、導電膜５０４ａ、絶縁膜５０２、絶縁膜５００、導電膜１１４ｄお
よび導電膜１１４ｃの上方に導電膜を形成し、該導電膜上にフォトリソグラフィ工程によ
りレジストマスクを形成する。次に、該レジストマスクを用いて導電膜の一部をエッチン
グして、導電膜５１２ａおよび導電膜５１２ｂを形成する（図１２（Ｅ））。
導電膜５１２ａは、導電膜１１４ｄおよび導電膜５０４ａと電気的に接続される。また導
電膜５１２ｂは、導電膜１１４ｃと電気的に接続される。導電膜５１２ｂは、液晶表示装
置における画素電極として機能させることができる。また図示しないが、導電膜５０４ａ
と導電膜５１２ｂが重畳した部分を、容量素子として機能させることができる。ただしこ
れに限られず、容量素子は導電膜５０４ａと導電膜５１２ｂが重畳した部分以外で形成し
てもよい。たとえば導電膜５０４ａと、別に形成した導電膜とが重畳した部分を容量素子
として機能させてもよい。
導電膜５１２ａおよび導電膜５１２ｂは、導電膜５０４ａと同様の材料、構成および方法
で形成することができる。
以上の工程で、接続部５５０および接続部５６０を形成することができる。
このように製造方法５では、ハーフトーンフォトマスクを用いることにより、開口５０７
ａおよび開口５０７ｃと、導電膜５０４ａを１つのマスクで形成することができる。
このような工程とすることで、マスクおよびフォトリソグラフィ工程を削減することがで
きる。そのため半導体装置の製造時間を短縮し、製造コストを抑制することができる。
（実施の形態３）
実施の形態２で説明した本発明の一態様である半導体装置の製造方法の他の態様について
、図１および図１５を用いて説明する。図１は上述したように半導体装置の上面図である
。図１（Ａ）の一点鎖線Ｘ１−Ｘ２で示した部分の断面構造を、図１５の断面Ｘ１−Ｘ２
に示す。断面Ｘ１−Ｘ２は、トランジスタと、トランジスタの上方に設けられた導電膜が
電気的に接続される領域の一部の断面構造である。図１（Ｂ）の一点鎖線Ｙ１−Ｙ２で示
した部分の断面構造を、図１５の断面Ｙ１−Ｙ２に示す。断面Ｙ１−Ｙ２は、半導体膜の
下に設けられた導電膜と半導体膜の上に設けられた導電膜が電気的に接続される領域の一
部の断面構造である。図１（Ｃ）の一点鎖線Ｚ１−Ｚ２で示した部分の断面構造を、図１
５の断面Ｚ１−Ｚ２に示す。断面Ｚ１−Ｚ２は、トランジスタのソース電極およびドレイ
ン電極として機能させることができる導電膜と同時に形成された導電膜と、トランジスタ
の上部に形成された２つの導電膜が電気的に接続される領域の一部の断面構造である。
本実施の形態で示す半導体装置の製造方法は、トランジスタの上部に複数の導電膜を形成
する場合に適用することができる。たとえば、同一基板上にコモン電極と画素電極を形成
する、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）（またはＦＦＳ（ｆｒｉｎｇｅ
ｆｉｅｌｄ ｓｗｉｔｃｈｉｎｇ））モードの液晶表示装置などに好適である。
≪製造方法６≫
図１５を用いて、図１５（Ｃ）に示す接続部６５０および接続部６６０を形成する方法を
説明する。本実施の形態に示す本発明の一態様である半導体装置の製造方法は、導電膜５
０４ａを形成するまでの工程は実施の形態２の製造方法５と同様であるので、当該記載を
参照されたい。図１５（Ａ）は導電膜５０４ａまでを形成した状態の断面構造である。導
電膜５０４ａ、開口５０７ａ、及び開口５０７ｃは１つの多階調マスク（ハーフトーンフ
ォトマスクまたはグレートーンフォトマスク）を用いて形成されているため、マスクおよ
びフォトリソグラフィ工程を削減することができる。そのため半導体装置の製造時間を短
縮し、製造コストを抑制することができる。
＜絶縁膜形成＞
次に、導電膜５０４ａ、絶縁膜５０２、絶縁膜５００、導電膜１１４ｄおよび導電膜１１
４ｃの上方に絶縁膜を形成し、該絶縁膜上にフォトリソグラフィ工程によりレジストマス
クを形成する。次に、該レジストマスクを用いて絶縁膜の一部をエッチングして、絶縁膜
６１０を形成する（図１５（Ｂ））。図１５（Ｂ）に示すように、絶縁膜６１０では開口
５０７ａの内部に開口６１１ａが、導電膜５０４ａと重なる部分に開口５１１ｂが形成さ
れている。また開口５０７ｃの内部に開口６１１ｃが形成されている。
絶縁膜６１０は、実施の形態２の製造方法５とは異なり、開口５０７ａ及び開口５０７ｃ
の内部にも形成されている。このため絶縁膜５０２の側面は開口５０７ａ及び開口５０７
ｃにおいて、絶縁膜６１０に覆われている。このような構造とすることにより、絶縁膜５
０２内部の不純物や、開口５０７ａ及び開口５０７ｃにおける絶縁膜５０２の側面に上述
の多階調マスクのアッシング工程等で付着した不純物等が、絶縁膜５０２の外部の方向に
拡散することを抑制することができる。例えば、後述の実施の形態４で示す液晶表示装置
において、当該不純物が液晶に混入すると液晶の劣化を生じる。絶縁膜５０２が当該不純
物の拡散を抑制できることにより、液晶表示装置の劣化を抑制することができる。
＜導電膜形成＞
次に、絶縁膜６１０、導電膜５０４ａ、絶縁膜５０２、絶縁膜５００、導電膜１１４ｄお
よび導電膜１１４ｃの上方に導電膜を形成し、該導電膜上にフォトリソグラフィ工程によ
りレジストマスクを形成する。次に、該レジストマスクを用いて導電膜の一部をエッチン
グして、導電膜６１２ａおよび導電膜６１２ｂを形成する（図１５（Ｃ））。
導電膜６１２ａは、導電膜１１４ｄおよび導電膜５０４ａと電気的に接続される。また導
電膜６１２ｂは、導電膜１１４ｃと電気的に接続される。導電膜６１２ｂは、液晶表示装
置における画素電極として機能させることができる。また図示しないが、導電膜５０４ａ
と導電膜６１２ｂが重畳した部分を、容量素子として機能させることができる。ただし容
量素子はこれに限られず、容量素子は導電膜５０４ａと導電膜６１２ｂが重畳した部分以
外で形成してもよい。たとえば導電膜５０４ａと、別に形成した導電膜とが重畳した部分
を容量素子として機能させてもよい。
導電膜６１２ａおよび導電膜６１２ｂは、導電膜５０４ａと同様の材料、構成および方法
で形成することができる。
以上の工程で、接続部６５０および接続部６６０を形成することができる。
なお、接続部６５０および接続部６６０において、図１５に示した断面図から理解される
ように、絶縁膜５００、絶縁膜５０２、及び、絶縁膜６１０は側面にテーパー形状を有し
ていてもよい。絶縁膜５００、絶縁膜５０２、及び、絶縁膜６１０の側面がテーパー形状
であると、接続部６５０および接続部６６０において導電膜６１２ａおよび導電膜６１２
ｂもテーパー形状を有する形状となる。接続部６５０および接続部６６０において絶縁膜
５００、絶縁膜５０２、及び、絶縁膜６１０の側面が垂直形状であると、導電膜６１２ａ
および導電膜６１２ｂの成膜が不十分となり段切れを生じる恐れがある。絶縁膜５００、
絶縁膜５０２、及び、絶縁膜６１０の側面がテーパー形状であると、導電膜６１２ａおよ
び導電膜６１２ｂの段切れを防ぐことができ、半導体装置の信頼性を向上することができ
る。
このように製造方法６では、ハーフトーンフォトマスクを用いることにより、開口５０７
ａおよび開口５０７ｃと、導電膜５０４ａを１つのマスクで形成することができる。さら
に、絶縁膜５０２の側面から不純物が拡散することを抑制することができる。
このような工程とすることで、マスクおよびフォトリソグラフィ工程を削減することがで
きる。そのため半導体装置の製造時間を短縮し、製造コストを抑制することができる。ま
た、信頼性を損なうことなく半導体装置を利用することができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３で示した半導体装置の製造方法を適用
することのできる、表示装置をはじめとする半導体装置について説明する。
実施の形態１で示した製造方法は、アクティブマトリクス型の液晶表示装置のスイッチン
グ素子の製造方法として好適に用いることができ、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉ
ｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモードなど
各モードの液晶表示装置において適用可能である。
また、実施の形態１で示した製造方法は、アクティブマトリクス型の有機ＥＬ素子を用い
た発光装置のスイッチング素子の製造方法としても好適に用いることができる。
また、実施の形態２及び実施の形態３で示した製造方法は、特にＩＰＳモードの液晶表示
装置のスイッチング素子の製造方法として好適に用いることができる。このとき、画素電
極をスリット状に形成する。また、実施の形態２及び実施の形態３における画素電極およ
びコモン電極の積層順を入れ替え、コモン電極をスリット状に形成してもよい。
また、実施の形態１乃至実施の形態３で示した製造方法は、表示装置および発光装置に限
らず、記憶装置、演算装置、ＣＰＵ、マイクロコンピュータなどの半導体装置の製造方法
としても適用することができる。
以下に、半導体装置の例として、実施の形態１で示した半導体装置を適用したＩＰＳ（Ｆ
ＦＳ）モードの液晶表示装置１０００について、図１３を用いて説明する。
図１３（Ａ）は液晶表示装置１０００の上面図である。図１３（Ａ）の破線Ｍ１−Ｍ２で
示した部分の断面構造を、図１３（Ｂ）の断面Ｍ１−Ｍ２に示す。断面Ｍ１−Ｍ２は、実
施の形態１で示したトランジスタ１５０が形成された領域を含む断面構造であり、液晶表
示装置の画素領域として機能させることができる部分である。図１３（Ａ）の破線Ｎ１−
Ｎ２で示した部分の断面構造を、図１３（Ｃ）の断面Ｎ１−Ｎ２に示す。断面Ｎ１−Ｎ２
は、液晶表示装置のドライバ等が設けられた周辺部および接続部として機能させることが
できる部分である。
図１３（Ａ）に示すように、液晶表示装置１０００は基板１１１１および基板１１２１の
間に、画素部１２０１、ドライバ１２００およびドライバ１２０２を有する。
また、図１３（Ｂ）および（Ｃ）に示すように、液晶表示装置１０００は基板１１１１上
にトランジスタ１５０を有する。また液晶表示装置１０００は、偏光板１１６１、液晶層
１１１５、基板１１２１、タッチパネル部１１００、接着層１１６３、偏光板１１６２お
よび基板１１３１等を有する。タッチパネル部１１００は、電極１１２２、電極１１２３
等を有する。また、液晶層の上方および下方に配向膜１１５５および配向膜１１５６が設
けられ、液晶層のセルギャップを保持するためにスペーサ１１６５が設けられている。ま
た、トランジスタ１５０と重畳しない部分にカラーフィルタ１１１４が設けられ、カラー
フィルタ１１１４と重畳して導電膜１１１３および導電膜１２３５が設けられている。
端子部において、基板１１２１と基板１１１１はシール部材１４２１により接着されてい
る。また導電膜１４３１、導電膜１４３２を介して、電極１１２２とＦＰＣ１４３３は電
気的に接続される。また導電膜１４２３を介して、導電膜１４２２とＦＰＣ１４２４は電
気的に接続される。
また、図１３では、平坦化膜として機能することができる絶縁膜５０２を有する構造を示
したが、本発明の一態様はこれに限らない。絶縁膜５０２を設けない構造の表示装置とし
てもよい。
（実施の形態５）
本実施の形態では、本発明の一態様を適用した液晶表示装置を用いた電子機器の一例につ
いて、図１４を用いて説明する。
本実施の形態の電子機器は、表示部に本発明の一態様の液晶表示装置を備える。
液晶表示装置を適用した電子機器として、例えば、テレビジョン装置（テレビ、又はテレ
ビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビ
デオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）
、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが
挙げられる。これらの電子機器の具体例を図１４に示す。
図１４（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置７１００は、
筐体７１０１に表示部７１０２が組み込まれている。表示部７１０２では、映像を表示す
ることが可能である。本発明の一態様を適用した液晶表示装置は、表示部７１０２に用い
ることができる。また、ここでは、スタンド７１０３により筐体７１０１を支持した構成
を示している。
テレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモ
コン操作機７１１１により行うことができる。リモコン操作機７１１１が備える操作キー
により、チャンネルや音量の操作を行うことができ、表示部７１０２に表示される映像を
操作することができる。また、リモコン操作機７１１１に、当該リモコン操作機７１１１
から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置７１００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線によ
る通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送
信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１４（Ｂ）は、コンピュータの一例を示している。コンピュータ７２００は、本体７２
０１、筐体７２０２、表示部７２０３、キーボード７２０４、外部接続ポート７２０５、
ポインティングデバイス７２０６等を含む。なお、コンピュータは、本発明の一態様の液
晶表示装置をその表示部７２０３に用いることにより作製される。
図１４（Ｃ）は、携帯型ゲーム機の一例を示している。携帯型ゲーム機７３００は、筐体
７３０１ａ及び筐体７３０１ｂの二つの筐体で構成されており、連結部７３０２により、
開閉可能に連結されている。筐体７３０１ａには表示部７３０３ａが組み込まれ、筐体７
３０１ｂには表示部７３０３ｂが組み込まれている。また、図１４（Ｃ）に示す携帯型ゲ
ーム機は、スピーカ部７３０４、記録媒体挿入部７３０５、操作キー７３０６、接続端子
７３０７、センサ７３０８（力、変位、位置、速度、加速度、角速度、回転数、距離、光
、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流
量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、ＬＥＤランプ、
マイクロフォン等を備えている。もちろん、携帯型ゲーム機の構成は上述のものに限定さ
れず、少なくとも表示部７３０３ａ、表示部７３０３ｂの両方、又は一方に本発明の一態
様の液晶表示装置を用いていればよく、その他付属設備が適宜設けられた構成とすること
ができる。図１４（Ｃ）に示す携帯型ゲーム機は、記録媒体に記録されているプログラム
又はデータを読み出して表示部に表示する機能や、他の携帯型ゲーム機と無線通信を行っ
て情報を共有する機能を有する。なお、図１４（Ｃ）に示す携帯型ゲーム機が有する機能
はこれに限定されず、様々な機能を有することができる。
図１４（Ｄ）は、携帯電話機の一例を示している。携帯電話機７４００は、筐体７４０１
に組み込まれた表示部７４０２の他、操作ボタン７４０３、外部接続ポート７４０４、ス
ピーカ７４０５、マイク７４０６などを備えている。なお、携帯電話機７４００は、本発
明の一態様の液晶表示装置を表示部７４０２に用いることにより作製される。
図１４（Ｄ）に示す携帯電話機７４００は、表示部７４０２を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを作成するなどの操作は
、表示部７４０２を指などで触れることにより行うことができる。
表示部７４０２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの二つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部７４０２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。
また、携帯電話機７４００内部に、ジャイロセンサ、加速度センサ等の傾きを検出するセ
ンサを有する検出装置を設けることで、携帯電話機７４００の向き（縦か横か）を判断し
て、表示部７４０２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部７４０２を触れること、又は筐体７４０１の操作
ボタン７４０３の操作により行われる。また、表示部７４０２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部７４０２の光センサで検出される信号を検知し、表示
部７４０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部７４０２は、イメージセンサとして機能させることもできる。例えば、表示部７４
０２に掌や指で触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。ま
た、表示部に近赤外光を発光するバックライト又は近赤外光を発光するセンシング用光源
を用いれば、指静脈、掌静脈などを撮像することもできる。
図１４（Ｅ）は、二つ折り可能なタブレット型端末（開いた状態）の一例を示している。
タブレット型端末７５００は、筐体７５０１ａ、筐体７５０１ｂ、表示部７５０２ａ、表
示部７５０２ｂを有する。筐体７５０１ａと筐体７５０１ｂは、軸部７５０３により接続
されており、該軸部７５０３を軸として開閉動作を行うことができる。また、筐体７５０
１ａは、電源７５０４、操作キー７５０５、スピーカ７５０６等を備えている。なお、タ
ブレット型端末７５００は、本発明の一態様の液晶表示装置を表示部７５０２ａ、表示部
７５０２ｂの両方、又は一方に用いることにより作製される。
表示部７５０２ａや表示部７５０２ｂは、少なくとも一部をタッチパネルの領域とするこ
とができ、表示された操作キーにふれることでデータ入力をすることができる。例えば、
表示部７５０２ａの全面にキーボードボタンを表示させてタッチパネルとし、表示部７５
０２ｂを表示画面として用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
１００ 基板
１０２ａ 導電膜
１０２ｂ 導電膜
１０４ 絶縁膜
１０６ 半導体膜
１０６ａ 半導体膜
１０６ｂ 半導体膜
１０８ 絶縁膜
１１０ レジストマスク
１１１ａ 開口
１１１ｂ 開口
１１１ｃ 開口
１１１ｄ 開口
１１４ａ 導電膜
１１４ｂ 導電膜
１１４ｃ 導電膜
１１４ｄ 導電膜
１５０ トランジスタ
１６０ 接続部
２１０ レジストマスク
２１０ａ 領域
２１０ｂ 領域
２１１ａ 開口
２１１ｂ 開口
２１１ｃ 開口
２１１ｄ 開口
２１２ レジストマスク
３０７ レジストマスク
３０７ａ 領域
３０７ｂ 領域
３０８ｂ 開口
３０９ レジストマスク
３１１ａ 開口
３１１ｂ 開口
３１１ｃ 開口
３１１ｄ 開口
３１２ｂ 開口
４１１ａ 開口
４１１ｂ 開口
４１１ｃ 開口
４１１ｄ 開口
４１２ レジストマスク
５００ 絶縁膜
５０２ 絶縁膜
５０４ 導電膜
５０４ａ 導電膜
５０６ レジストマスク
５０６ａ 領域
５０６ｂ 領域
５０７ａ 開口
５０７ｃ 開口
５０８ レジストマスク
５１０ 絶縁膜
５１１ａ 開口
５１１ｂ 開口
５１１ｃ 開口
５１２ａ 導電膜
５１２ｂ 導電膜
５５０ 接続部
５６０ 接続部
６１０ 絶縁膜
６１２ａ 導電膜
６１２ｂ 導電膜
６５０ 接続部
６６０ 接続部
１０００ 液晶表示装置
１１００ タッチパネル部
１１１１ 基板
１１１３ 導電膜
１１１４ カラーフィルタ
１１１５ 液晶層
１１２１ 基板
１１２２ 電極
１１２３ 電極
１１３１ 基板
１１５５ 配向膜
１１５６ 配向膜
１１６１ 偏光板
１１６２ 偏光板
１１６３ 接着層
１１６５ スペーサ
１２００ ドライバ
１２０１ 画素部
１２０２ ドライバ
１２３５ 導電膜
１４２１ シール部材
１４２２ 導電膜
１４２３ 導電膜
１４２４ ＦＰＣ
１４３１ 導電膜
１４３２ 導電膜
１４３３ ＦＰＣ
７１００ テレビジョン装置
７１０１ 筐体
７１０２ 表示部
７１０３ スタンド
７１１１ リモコン操作機
７２００ コンピュータ
７２０１ 本体
７２０２ 筐体
７２０３ 表示部
７２０４ キーボード
７２０５ 外部接続ポート
７２０６ ポインティングデバイス
７３００ 携帯型ゲーム機
７３０１ａ 筐体
７３０１ｂ 筐体
７３０２ 連結部
７３０３ａ 表示部
７３０３ｂ 表示部
７３０４ スピーカ部
７３０５ 記録媒体挿入部
７３０６ 操作キー
７３０７ 接続端子
７３０８ センサ
７４００ 携帯電話機
７４０１ 筐体
７４０２ 表示部
７４０３ 操作ボタン
７４０４ 外部接続ポート
７４０５ スピーカ
７４０６ マイク
７５００ タブレット型端末
７５０１ａ 筐体
７５０１ｂ 筐体
７５０２ａ 表示部
７５０２ｂ 表示部
７５０３ 軸部
７５０４ 電源
７５０５ 操作キー
７５０６ スピーカ

Claims (4)

  1. 基板と、
    前記基板の上方の第１の導電膜と、
    前記第１の導電膜の上方の第１の絶縁膜と、
    前記第１の絶縁膜の上方の酸化物半導体膜と、
    前記酸化物半導体膜の上方の第２の絶縁膜と、
    前記第２の絶縁膜の上方の第２の導電膜と、を有し、
    前記第１の導電膜は、前記酸化物半導体膜と重なる領域を有し、
    前記第１の絶縁膜は、前記第１の導電膜と重なる領域に第１の開口を有し、
    前記第２の絶縁膜は、前記第１の導電膜と重なる領域に第２の開口と、前記酸化物半導体膜と重なる領域に第３の開口と、を有し、
    前記第２の開口において、前記第２の絶縁膜の側面はテーパーを有し、
    平面視において、前記テーパーの上端部は、前記第１の開口の外側に位置し、
    前記第２の導電膜は、前記第１の開口及び前記第２の開口を介して前記第１の導電膜と接する領域と、前記第３の開口を介して前記酸化物半導体膜と接する領域と、を有することを特徴とする半導体装置。
  2. 基板と、
    前記基板の上方の第１の導電膜と、
    前記第１の導電膜の上方の第１の絶縁膜と、
    前記第１の絶縁膜の上方の酸化物半導体膜と、
    前記酸化物半導体膜の上方の第２の絶縁膜と、
    前記第２の絶縁膜の上方の第２の導電膜と、
    前記第２の導電膜の上方の第３の絶縁膜と、
    前記第３の絶縁膜の上方の第４の絶縁膜と、
    前記第４の絶縁膜の上方の第３の導電膜と、を有し、
    前記第１の導電膜は、前記酸化物半導体膜と重なる領域を有し、
    前記第１の絶縁膜は、前記第１の導電膜と重なる領域に第１の開口を有し、
    前記第２の絶縁膜は、前記第１の導電膜と重なる領域に第２の開口と、前記酸化物半導体膜と重なる領域に第３の開口と、を有し、
    前記第２の開口において、前記第２の絶縁膜の側面はテーパーを有し、
    平面視において、前記テーパーの上端部は、前記第１の開口の外側に位置し、
    前記第２の導電膜は、前記第１の開口及び前記第２の開口を介して前記第１の導電膜と接する領域と、前記第３の開口を介して前記酸化物半導体膜と接する領域と、を有し、
    前記第３の導電膜は、前記第３の絶縁膜及び前記第４の絶縁膜を介して、前記第１の開口と重なる領域を有することを特徴とする半導体装置。
  3. 基板と、
    前記基板の上方の第１の導電膜と、
    前記第１の導電膜の上方の第１の絶縁膜と、
    前記第１の絶縁膜の上方の酸化物半導体膜と、
    前記酸化物半導体膜の上方の第２の絶縁膜と、
    前記第２の絶縁膜の上方の第２の導電膜と、
    前記第２の導電膜の上方の第３の絶縁膜と、
    前記第３の絶縁膜の上方の第４の絶縁膜と、
    前記第４の絶縁膜の上方の第３の導電膜と、を有し、
    前記第１の導電膜は、前記酸化物半導体膜と重なる領域を有し、
    前記第１の絶縁膜は、前記第１の導電膜と重なる領域に第１の開口を有し、
    前記第２の絶縁膜は、前記第１の導電膜と重なる領域に第２の開口と、前記酸化物半導体膜と重なる領域に第３の開口と、を有し、
    前記第２の開口において、前記第２の絶縁膜の側面はテーパーを有し、
    平面視において、前記テーパーの上端部は、前記第１の開口の外側に位置し、
    前記第２の導電膜は、前記第１の開口及び前記第２の開口を介して前記第１の導電膜と接する領域と、前記第３の開口を介して前記酸化物半導体膜と接する領域と、を有し、
    前記第３の導電膜は、前記第３の絶縁膜及び前記第４の絶縁膜を介して、前記第３の開口と重なる領域を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第３の開口において、前記第２の絶縁膜の側面はテーパーを有することを特徴とする半導体装置。
JP2018150989A 2013-04-04 2018-08-10 半導体装置 Active JP6446591B1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013078908 2013-04-04
JP2013078908 2013-04-04

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018032936A Division JP6821617B2 (ja) 2013-04-04 2018-02-27 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP6446591B1 JP6446591B1 (ja) 2018-12-26
JP2019009451A true JP2019009451A (ja) 2019-01-17

Family

ID=51654733

Family Applications (9)

Application Number Title Priority Date Filing Date
JP2014054599A Active JP6300589B2 (ja) 2013-04-04 2014-03-18 半導体装置の作製方法
JP2018032936A Active JP6821617B2 (ja) 2013-04-04 2018-02-27 半導体装置の作製方法
JP2018150989A Active JP6446591B1 (ja) 2013-04-04 2018-08-10 半導体装置
JP2019095684A Active JP6821741B2 (ja) 2013-04-04 2019-05-22 半導体装置の作製方法
JP2019131555A Withdrawn JP2019204961A (ja) 2013-04-04 2019-07-17 半導体装置の作製方法
JP2019131552A Withdrawn JP2019204960A (ja) 2013-04-04 2019-07-17 半導体装置
JP2020090427A Active JP6936897B2 (ja) 2013-04-04 2020-05-25 半導体装置
JP2021138539A Withdrawn JP2021192443A (ja) 2013-04-04 2021-08-27 半導体装置
JP2023068981A Pending JP2023109752A (ja) 2013-04-04 2023-04-20 半導体装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2014054599A Active JP6300589B2 (ja) 2013-04-04 2014-03-18 半導体装置の作製方法
JP2018032936A Active JP6821617B2 (ja) 2013-04-04 2018-02-27 半導体装置の作製方法

Family Applications After (6)

Application Number Title Priority Date Filing Date
JP2019095684A Active JP6821741B2 (ja) 2013-04-04 2019-05-22 半導体装置の作製方法
JP2019131555A Withdrawn JP2019204961A (ja) 2013-04-04 2019-07-17 半導体装置の作製方法
JP2019131552A Withdrawn JP2019204960A (ja) 2013-04-04 2019-07-17 半導体装置
JP2020090427A Active JP6936897B2 (ja) 2013-04-04 2020-05-25 半導体装置
JP2021138539A Withdrawn JP2021192443A (ja) 2013-04-04 2021-08-27 半導体装置
JP2023068981A Pending JP2023109752A (ja) 2013-04-04 2023-04-20 半導体装置

Country Status (3)

Country Link
US (7) US9570310B2 (ja)
JP (9) JP6300589B2 (ja)
KR (6) KR102241241B1 (ja)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6300589B2 (ja) * 2013-04-04 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6464368B2 (ja) * 2014-11-28 2019-02-06 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板
CN104576657B (zh) * 2014-12-23 2019-02-01 天马微电子股份有限公司 一种阵列基板及其制造方法
KR102231044B1 (ko) * 2014-12-29 2021-03-23 엘지디스플레이 주식회사 표시장치용 콘택 구조 및 그 제조방법
CN104538357B (zh) * 2015-01-13 2018-05-01 合肥京东方光电科技有限公司 制作阵列基板的方法和阵列基板
TWI777164B (zh) 2015-03-30 2022-09-11 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US10264030B2 (en) 2016-02-22 2019-04-16 Sonos, Inc. Networked microphone device control
US10509626B2 (en) 2016-02-22 2019-12-17 Sonos, Inc Handling of loss of pairing between networked devices
US10142754B2 (en) * 2016-02-22 2018-11-27 Sonos, Inc. Sensor on moving component of transducer
US9965247B2 (en) 2016-02-22 2018-05-08 Sonos, Inc. Voice controlled media playback system based on user profile
US9772817B2 (en) 2016-02-22 2017-09-26 Sonos, Inc. Room-corrected voice detection
US9947316B2 (en) 2016-02-22 2018-04-17 Sonos, Inc. Voice control of a media playback system
US10095470B2 (en) 2016-02-22 2018-10-09 Sonos, Inc. Audio response playback
US9978390B2 (en) 2016-06-09 2018-05-22 Sonos, Inc. Dynamic player selection for audio signal processing
US10134399B2 (en) 2016-07-15 2018-11-20 Sonos, Inc. Contextualization of voice inputs
US10152969B2 (en) 2016-07-15 2018-12-11 Sonos, Inc. Voice detection by multiple devices
KR20180107167A (ko) * 2016-07-25 2018-10-01 선전 로욜 테크놀로지스 컴퍼니 리미티드 어레이 기판의 제조 방법
US10115400B2 (en) 2016-08-05 2018-10-30 Sonos, Inc. Multiple voice services
US9942678B1 (en) 2016-09-27 2018-04-10 Sonos, Inc. Audio playback settings for voice interaction
US9743204B1 (en) 2016-09-30 2017-08-22 Sonos, Inc. Multi-orientation playback device microphones
US10181323B2 (en) 2016-10-19 2019-01-15 Sonos, Inc. Arbitration-based voice recognition
US11183181B2 (en) 2017-03-27 2021-11-23 Sonos, Inc. Systems and methods of multiple voice services
US10475449B2 (en) 2017-08-07 2019-11-12 Sonos, Inc. Wake-word detection suppression
US10048930B1 (en) 2017-09-08 2018-08-14 Sonos, Inc. Dynamic computation of system response volume
US10446165B2 (en) 2017-09-27 2019-10-15 Sonos, Inc. Robust short-time fourier transform acoustic echo cancellation during audio playback
US10051366B1 (en) 2017-09-28 2018-08-14 Sonos, Inc. Three-dimensional beam forming with a microphone array
US10482868B2 (en) 2017-09-28 2019-11-19 Sonos, Inc. Multi-channel acoustic echo cancellation
US10621981B2 (en) 2017-09-28 2020-04-14 Sonos, Inc. Tone interference cancellation
US10466962B2 (en) 2017-09-29 2019-11-05 Sonos, Inc. Media playback system with voice assistance
US10880650B2 (en) 2017-12-10 2020-12-29 Sonos, Inc. Network microphone devices with automatic do not disturb actuation capabilities
US10818290B2 (en) 2017-12-11 2020-10-27 Sonos, Inc. Home graph
US11343614B2 (en) 2018-01-31 2022-05-24 Sonos, Inc. Device designation of playback and network microphone device arrangements
US11175880B2 (en) 2018-05-10 2021-11-16 Sonos, Inc. Systems and methods for voice-assisted media content selection
US10847178B2 (en) 2018-05-18 2020-11-24 Sonos, Inc. Linear filtering for noise-suppressed speech detection
US10959029B2 (en) 2018-05-25 2021-03-23 Sonos, Inc. Determining and adapting to changes in microphone performance of playback devices
US10681460B2 (en) 2018-06-28 2020-06-09 Sonos, Inc. Systems and methods for associating playback devices with voice assistant services
US10461710B1 (en) 2018-08-28 2019-10-29 Sonos, Inc. Media playback system with maximum volume setting
US11076035B2 (en) 2018-08-28 2021-07-27 Sonos, Inc. Do not disturb feature for audio notifications
US10587430B1 (en) 2018-09-14 2020-03-10 Sonos, Inc. Networked devices, systems, and methods for associating playback devices based on sound codes
US10878811B2 (en) 2018-09-14 2020-12-29 Sonos, Inc. Networked devices, systems, and methods for intelligently deactivating wake-word engines
US11024331B2 (en) 2018-09-21 2021-06-01 Sonos, Inc. Voice detection optimization using sound metadata
US10811015B2 (en) 2018-09-25 2020-10-20 Sonos, Inc. Voice detection optimization based on selected voice assistant service
US11100923B2 (en) 2018-09-28 2021-08-24 Sonos, Inc. Systems and methods for selective wake word detection using neural network models
US10692518B2 (en) 2018-09-29 2020-06-23 Sonos, Inc. Linear filtering for noise-suppressed speech detection via multiple network microphone devices
US11899519B2 (en) 2018-10-23 2024-02-13 Sonos, Inc. Multiple stage network microphone device with reduced power consumption and processing load
EP3654249A1 (en) 2018-11-15 2020-05-20 Snips Dilated convolutions and gating for efficient keyword spotting
US11183183B2 (en) 2018-12-07 2021-11-23 Sonos, Inc. Systems and methods of operating media playback systems having multiple voice assistant services
US11132989B2 (en) 2018-12-13 2021-09-28 Sonos, Inc. Networked microphone devices, systems, and methods of localized arbitration
US10602268B1 (en) 2018-12-20 2020-03-24 Sonos, Inc. Optimization of network microphone devices using noise classification
US11315556B2 (en) 2019-02-08 2022-04-26 Sonos, Inc. Devices, systems, and methods for distributed voice processing by transmitting sound data associated with a wake word to an appropriate device for identification
US10867604B2 (en) 2019-02-08 2020-12-15 Sonos, Inc. Devices, systems, and methods for distributed voice processing
US11120794B2 (en) 2019-05-03 2021-09-14 Sonos, Inc. Voice assistant persistence across multiple network microphone devices
US11200894B2 (en) 2019-06-12 2021-12-14 Sonos, Inc. Network microphone device with command keyword eventing
US11361756B2 (en) 2019-06-12 2022-06-14 Sonos, Inc. Conditional wake word eventing based on environment
US10586540B1 (en) 2019-06-12 2020-03-10 Sonos, Inc. Network microphone device with command keyword conditioning
US10871943B1 (en) 2019-07-31 2020-12-22 Sonos, Inc. Noise classification for event detection
US11138975B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
US11138969B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
US11189286B2 (en) 2019-10-22 2021-11-30 Sonos, Inc. VAS toggle based on device orientation
US11200900B2 (en) 2019-12-20 2021-12-14 Sonos, Inc. Offline voice control
US11562740B2 (en) 2020-01-07 2023-01-24 Sonos, Inc. Voice verification for media playback
US11556307B2 (en) 2020-01-31 2023-01-17 Sonos, Inc. Local voice data processing
US11308958B2 (en) 2020-02-07 2022-04-19 Sonos, Inc. Localized wakeword verification
CN111090190B (zh) * 2020-03-22 2020-06-23 深圳市华星光电半导体显示技术有限公司 一种掩模板、显示面板以及电子设备
US11308962B2 (en) 2020-05-20 2022-04-19 Sonos, Inc. Input detection windowing
US11482224B2 (en) 2020-05-20 2022-10-25 Sonos, Inc. Command keywords with input detection windowing
US11727919B2 (en) 2020-05-20 2023-08-15 Sonos, Inc. Memory allocation for keyword spotting engines
US11698771B2 (en) 2020-08-25 2023-07-11 Sonos, Inc. Vocal guidance engines for playback devices
US11984123B2 (en) 2020-11-12 2024-05-14 Sonos, Inc. Network device interaction by range
US11551700B2 (en) 2021-01-25 2023-01-10 Sonos, Inc. Systems and methods for power-efficient keyword detection

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005011920A (ja) * 2003-06-18 2005-01-13 Hitachi Displays Ltd 表示装置とその製造方法
JP2010129859A (ja) * 2008-11-28 2010-06-10 Hitachi Displays Ltd 表示装置
WO2011070981A1 (ja) * 2009-12-09 2011-06-16 シャープ株式会社 半導体装置およびその製造方法
JP2011146698A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011155249A (ja) * 2009-12-28 2011-08-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5621556A (en) 1994-04-28 1997-04-15 Xerox Corporation Method of manufacturing active matrix LCD using five masks
US5682211A (en) 1994-04-28 1997-10-28 Xerox Corporation Integrated dark matrix for an active matrix liquid crystal display with pixel electrodes overlapping gate data lines
JPH0843860A (ja) 1994-04-28 1996-02-16 Xerox Corp 低電圧駆動アクティブ・マトリックス液晶ディスプレイにおける電気的に分離されたピクセル・エレメント
JP3260975B2 (ja) * 1994-06-02 2002-02-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6310669B1 (en) 1997-05-26 2001-10-30 Mitsubishi Denki Kabushiki Kaisha TFT substrate having connecting line connect to bus lines through different contact holes
JPH11242241A (ja) * 1997-05-26 1999-09-07 Mitsubishi Electric Corp 液晶表示装置とその製造方法及び液晶表示装置に用いられるｔｆｔアレイ基板とその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
TW490858B (en) 2001-04-26 2002-06-11 Samsung Electronics Co Ltd Polycrystalline thin film transistor for liquid crystal device(LCD) and method of manufacturing the same
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
CN1299360C (zh) 2002-03-20 2007-02-07 皇家飞利浦电子股份有限公司 有源矩阵显示装置及其制造
JP4360918B2 (ja) 2002-03-20 2009-11-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ アクティブマトリクスエレクトロルミネッセンス表示装置及びその製造方法
CN1293631C (zh) 2002-03-20 2007-01-03 皇家飞利浦电子股份有限公司 有源矩阵电致发光显示装置及其制造
GB0216053D0 (en) * 2002-03-20 2002-08-21 Koninkl Philips Electronics Nv Active matrix electroluminescent display devices and their manufacture
CN100339990C (zh) 2002-03-20 2007-09-26 皇家飞利浦电子股份有限公司 有源矩阵电致发光显示装置及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004151546A (ja) 2002-10-31 2004-05-27 Sharp Corp アクティブマトリクス基板および表示装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101031674B1 (ko) * 2003-12-29 2011-04-29 엘지디스플레이 주식회사 액정표시소자의 제조방법 및 이에 사용되는 회절마스크
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
US7821613B2 (en) * 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7487465B2 (en) 2006-01-06 2009-02-03 International Business Machines Corporation Application clippings
JP2007188936A (ja) * 2006-01-11 2007-07-26 Epson Imaging Devices Corp 表示装置
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US7952099B2 (en) 2006-04-21 2011-05-31 Beijing Boe Optoelectronics Technology Co., Ltd. Thin film transistor liquid crystal display array substrate
KR101261608B1 (ko) 2006-04-26 2013-05-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101255616B1 (ko) 2006-07-28 2013-04-16 삼성디스플레이 주식회사 다중톤 광마스크, 이의 제조방법 및 이를 이용한박막트랜지스터 기판의 제조방법
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008129314A (ja) 2006-11-21 2008-06-05 Hitachi Displays Ltd 画像表示装置およびその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR20080060087A (ko) * 2006-12-26 2008-07-01 삼성전자주식회사 표시장치와 그 제조방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7824939B2 (en) 2007-10-23 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device comprising separated and electrically connected source wiring layers
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
EP2073255B1 (en) * 2007-12-21 2016-08-10 Semiconductor Energy Laboratory Co., Ltd. Diode and display device comprising the diode
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
US8284142B2 (en) 2008-09-30 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2010038819A1 (en) 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010097077A (ja) 2008-10-17 2010-04-30 Hitachi Displays Ltd 表示装置及びその製造方法
KR102359831B1 (ko) 2008-11-21 2022-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
JP5590868B2 (ja) * 2008-12-11 2014-09-17 株式会社半導体エネルギー研究所 半導体装置
KR101569766B1 (ko) 2009-01-29 2015-11-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
TWI485851B (zh) * 2009-03-30 2015-05-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010263182A (ja) 2009-04-10 2010-11-18 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
KR101050461B1 (ko) * 2009-04-23 2011-07-19 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 유기 발광 디스플레이 장치의 제조방법
JP5313028B2 (ja) * 2009-04-23 2013-10-09 株式会社ジャパンディスプレイ 画像表示装置およびその製造方法
JP2010272691A (ja) * 2009-05-21 2010-12-02 Sharp Corp 薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、及び表示装置
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI386745B (zh) 2009-06-17 2013-02-21 Au Optronics Corp 薄膜電晶體陣列基板及其製造方法
US8344378B2 (en) * 2009-06-26 2013-01-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method for manufacturing the same
KR101785992B1 (ko) 2009-07-24 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5304517B2 (ja) * 2009-07-28 2013-10-02 セイコーエプソン株式会社 流体噴射装置、及び、流体噴射方法
KR101291434B1 (ko) 2009-07-31 2013-08-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR101746198B1 (ko) 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
KR20120093864A (ko) * 2009-10-09 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065059A1 (ja) * 2009-11-27 2011-06-03 シャープ株式会社 薄膜トランジスタとその製造方法、半導体装置とその製造方法、並びに表示装置
CN102696112A (zh) 2009-12-21 2012-09-26 夏普株式会社 有源矩阵基板和具有其的显示面板、以及有源矩阵基板的制造方法
US8729612B2 (en) 2009-12-29 2014-05-20 Sharp Kabushiki Kaisha Active matrix substrate and method for manufacturing the same
CN102870220B (zh) 2010-04-30 2014-05-07 夏普株式会社 电路基板和显示装置
JP2012078545A (ja) 2010-10-01 2012-04-19 Fuji Xerox Co Ltd 画像形成装置及びプログラム
US8461630B2 (en) 2010-12-01 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012086513A1 (ja) * 2010-12-20 2012-06-28 シャープ株式会社 半導体装置および表示装置
US9019440B2 (en) * 2011-01-21 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011118422A (ja) * 2011-03-01 2011-06-16 Nec Lcd Technologies Ltd 液晶表示装置、液晶表示装置用薄膜トランジスタアレイ基板及びその製造方法
KR20120129593A (ko) 2011-05-20 2012-11-28 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
KR101842538B1 (ko) 2011-05-26 2018-03-28 삼성디스플레이 주식회사 평판 표시 장치용 백플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법
JP6033071B2 (ja) 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置
US8801948B2 (en) 2012-07-02 2014-08-12 Apple Inc. TFT mask reduction
CN103022080B (zh) 2012-12-12 2015-09-16 京东方科技集团股份有限公司 阵列基板及其制作方法、有机发光二极管显示装置
JP6300589B2 (ja) * 2013-04-04 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005011920A (ja) * 2003-06-18 2005-01-13 Hitachi Displays Ltd 表示装置とその製造方法
JP2010129859A (ja) * 2008-11-28 2010-06-10 Hitachi Displays Ltd 表示装置
WO2011070981A1 (ja) * 2009-12-09 2011-06-16 シャープ株式会社 半導体装置およびその製造方法
JP2011146698A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011155249A (ja) * 2009-12-28 2011-08-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Also Published As

Publication number Publication date
US10128282B2 (en) 2018-11-13
KR20140120820A (ko) 2014-10-14
KR20230169062A (ko) 2023-12-15
JP2023109752A (ja) 2023-08-08
JP2019204961A (ja) 2019-11-28
US20190363112A1 (en) 2019-11-28
US20210233944A1 (en) 2021-07-29
KR102612521B1 (ko) 2023-12-08
US9570310B2 (en) 2017-02-14
JP2019204960A (ja) 2019-11-28
JP6821741B2 (ja) 2021-01-27
KR20210040932A (ko) 2021-04-14
JP6821617B2 (ja) 2021-01-27
JP2020145467A (ja) 2020-09-10
JP2021192443A (ja) 2021-12-16
JP6446591B1 (ja) 2018-12-26
KR102392189B1 (ko) 2022-04-28
US20200176489A1 (en) 2020-06-04
US20140302670A1 (en) 2014-10-09
KR102241241B1 (ko) 2021-04-15
KR20230028740A (ko) 2023-03-02
US10991731B2 (en) 2021-04-27
KR102502556B1 (ko) 2023-02-21
JP2019195064A (ja) 2019-11-07
KR20190124689A (ko) 2019-11-05
JP2018137448A (ja) 2018-08-30
US20230059502A1 (en) 2023-02-23
US20190043899A1 (en) 2019-02-07
US20170125456A1 (en) 2017-05-04
JP6936897B2 (ja) 2021-09-22
US10403655B2 (en) 2019-09-03
US11495626B2 (en) 2022-11-08
KR102173071B1 (ko) 2020-11-02
KR20220057504A (ko) 2022-05-09
US10573673B2 (en) 2020-02-25
JP2014212305A (ja) 2014-11-13
JP6300589B2 (ja) 2018-03-28

Similar Documents

Publication Publication Date Title
JP6446591B1 (ja) 半導体装置
US9809449B2 (en) Display device
JP6426942B2 (ja) 半導体装置
JP7261278B2 (ja) 液晶表示装置
JP6845290B2 (ja) 表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180810

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180810

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181005

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181120

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181203

R150 Certificate of patent or registration of utility model

Ref document number: 6446591

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250