CN104576657B - 一种阵列基板及其制造方法 - Google Patents

Abstract

本发明提供了一种阵列基板及其制造方法，该阵列基板包括：基板、形成栅极和第一连接部的第一金属层、绝缘层、形成源极、漏极和第二连接部的第二金属层、钝化层、导电层以及半导体层；其中，半导体层形成于第二金属层之下，半导体层至少包括位于第二连接部之下的被导电化处理的第二半导体；在第二区域的钝化层和绝缘层包括暴露第一连接部的第一类孔，在第二区域的绝缘层包括暴露第二连接部或第二半导体的第二类孔；导电层分别通过第一类孔连接到第一连接部，通过第二类孔至少连接到第二连接部；本发明能有效防止同时刻蚀深浅孔时，导电层或者金属层被过刻而引起的电连接不稳定的问题，保证阵列基板的电连接稳定性不受影响。

Description

一种阵列基板及其制造方法

技术领域

本发明涉及一种平板显示器的阵列基板，尤其涉及一种包括深浅孔结构的阵列基板，且同时刻蚀深浅孔的制造方法。

背景技术

目前，在阵列基板的制造过程中，需要进行过孔刻蚀以使不同层进行电连接。当待刻蚀层的层数或材质不同时，在刻蚀深孔时，易对浅孔发生过刻，影响阵列基板器件的性能，进而影响画面显示和产品质量。

如图1所示，现有的一种阵列基板中，在基板1上形成第一连接部22，绝缘层31覆盖第一连接部31，绝缘层31上形成第二连接部43，钝化层5覆盖第二连接部43，为了将导电层6分别连接到第一连接部31和第二连接部43，同时刻蚀第一类孔101和第二类孔102，其中，由于第一类孔101传透了钝化层5和绝缘层31，而第二类孔102仅穿透了第二连接部43，故第一类孔101属于深孔，第二类孔102属于浅孔。在同时刻蚀第一类孔101和第二类孔102的过程中，第二连接部43极易被过刻，如E部分(由过刻形成)所示，导致导电层6不能与第二连接部43良好接触，影响电连接稳定性。

而且，在上述情况下，如果还要同时刻蚀钝化层以连接TFT漏极(图中未示出)，该过孔仅刻蚀钝化层，相对于深孔(刻蚀钝化层和绝缘层)而言，也是浅孔，同样也存在对浅孔下的导电层或者金属层造成大量过刻甚至有刻光的风险。

发明内容

针对现有技术中的缺陷，本发明的目的在于提供一种阵列基板及其制造方法，能有效防止同时刻蚀深浅孔时，导电层或者金属层被过刻而引起的电连接不稳定的问题，保证阵列基板的电连接稳定性不受影响。

根据本发明的一个方面，提供一种阵列基板，包括：

基板，所述基板包括第一区域和第二区域；

第一金属层，形成于所述基板的一侧，所述第一金属层包括形成在所述第一区域内的栅极和形成在第二区域内的第一连接部；

绝缘层，形成于所述第一金属层相背于所述基板的一侧；

第二金属层，形成于所述绝缘层相背于所述基板的一侧，所述第二金属层包括形成在所述第一区域内的源极、漏极和形成在所述第二区域内的第二连接部；

半导体层，形成于所述第二金属层相向于所述基板的一侧，所述半导体层包括位于所述第一区域的源极、漏极相向于所述基板的一侧的第一半导体和位于所述第二区域的第二连接部相向于所述基板的一侧的被导电化处理的第二半导体；

钝化层，形成于所述第二金属层相背于所述基板的一侧；

在所述第二区域的所述钝化层和所述绝缘层包括暴露所述第一连接部的第一类孔，在所述第二区域的所述绝缘层包括暴露所述第二连接部或第二半导体的第二类孔；

导电层，形成于所述钝化层相背于所述基板的一侧，所述导电层分别通过所述第一类孔连接到所述第一连接部，通过所述第二类孔至少连接到所述第二连接部。

根据本发明的另一个方面，还提供一种阵列基板的制造方法，包括以下步骤：

提供一基板，所述基板包括第一区域和第二区域；

在所述基板的一侧形成第一金属层，并图案化所述第一金属层，以分别在所述第一区域内形成栅极和在所述第二区域内形成第一连接部；

在所述栅极和所述第一连接部上形成绝缘层；

在所述绝缘层上形成半导体层，并图案化所述半导体层，以分别在所述第一区域内形成第一半导体和在所述第二区域内形成第二半导体；

在图案化的所述半导体层上形成第二金属层，并图案化所述第二金属层，以在所述第一区域内形成源极、漏极，在第二区域内形成第二连接部，其中所述源极、漏极位于所述第一半导体的上方，所述第二连接部位于所述第二半导体的上方；

在图案化的所述第二金属层上形成钝化层；

至少在所述第二区域，形成暴露所述第一连接部的第一类孔，和所述第二半导体的第二类孔；

经过所述第二类孔对所述第二半导体进行导电化处理；以及

在所述钝化层上形成导电层，使所述导电层通过所述第一类孔连接到所述第一连接部，通过所述第二类孔连接到所述第二连接部和所述第二半导体。

根据本发明的另一个方面，还提供另一种阵列基板的制造方法，包括以下步骤：

提供一基板，所述基板包括第一区域和第二区域；

在所述基板的一侧形成半导体层，并图案化所述半导体层，以分别在所述第一区域内形成第一半导体和在所述第二区域内形成第二半导体；

在图案化的所述半导体层上形成绝缘层和第一金属层；

图案化所述绝缘层和第一金属层，所述第一金属层在所述基板的第一区域内形成栅极，在第二区域内形成第一连接部，所述绝缘层和栅极覆盖第一半导体，并暴露第二半导体；

导电化处理所述第一半导体未被所述栅极和所述绝缘层遮盖的区域和所述第二半导体；

在图案化的所述第一金属层上形成绝缘层，刻蚀所述绝缘层，通过过孔分别露出所述第一半导体被导电化处理的区域和被导电化处理的第二半导体；

在刻蚀后的所述绝缘层上形成第二金属层，并图案化所述第二金属层，以在第一区域形成源极、漏极，在第二区域形成第二连接部，所述源极、漏极通过过孔分别连接到所述第一半导体被导电化处理的区域，所述第二连接部通过过孔连接到所述第二半导体；

在图案化的所述第二金属层上形成钝化层；

至少在所述第二区域，分别形成暴露所述第一连接部的第一类孔和暴露所述第二连接部或第二半导体的第二类孔；以及

在所述钝化层上形成导电层，使所述导电层分别通过所述第一类孔连接到所述第一连接部，通过所述第二类孔至少连接到所述第二连接部。

由于具有以上技术特征，本发明的阵列基板与现有技术相比，本发明能有效防止同时刻蚀深浅孔时，导电层或者金属层被过刻而引起的电连接不稳定的问题，保证阵列基板的电连接稳定性不受影响。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为现有技术在阵列基板上刻蚀深浅孔时的剖面图；

图2(a)为本发明的一种形式的阵列基板的剖面图；

图2(b)为本发明的另一种形式的阵列基板的剖面图；

图3为图2(a)的阵列基板的制造方法的流程图；

图4为图2(b)的阵列基板的制造方法的流程图；

图5为本发明的另一种形式的阵列基板的制造方法的流程图；

图6(a)至图6(d)为图5的阵列基板的制程过程的剖面示意图；

图7为基于图6(d)的另一种形式的阵列基板的剖面图；

图8为基于图6(d)的另一种形式的阵列基板的剖面图；

图9为基于图6(d)的另一种形式的阵列基板的剖面图；

图10为本发明的另一种形式的阵列基板的制造方法的流程图；

图11(a)至图11(e)为图10的阵列基板的制程过程的剖面示意图；以及

图12为基于图11(e)的另一种形式的阵列基板的剖面图。

具体实施方式

下文将结合附图来说明本发明的阵列基板的实施例。

参照其中示出了本发明优选实施例的附图，在下文中更充分地描述本发明的优选实施例。然而，本发明可以很多不同的形式实现且不应解释为限于这里所阐述的实施例。相反，对于本领域技术人员，提供了这些实施例使得本公开是全面和完整的，且充分地传达本发明的范围。

为了清楚，在附图中夸大了层、膜和区域的厚度。所有相似的参考标号表示相似的元件。可以理解的是当诸如层、膜、区域或衬底的元件被称为在另一个元件“上”、“之上”、“上方”等(相对于纸面显示的附图图纸而言)的时候，它可以直接在其它元件上或者可以存在中间元件。或者，当诸如层、膜、区域或衬底的元件被称为在另一个元件“下”、“之下、“下方”等(相对于纸面显示的附图图纸而言)的时候，它可以直接在其它元件下或者可以存在中间元件。

本发明中提到的“形成”，主要是指化学气相沉积(CVD)，或者是物理气相沉积(PVD)等等，且不以此为限。

本发明中使用的沉积方法或刻蚀方法，可以是已知的或是未来发明的任意沉积方法或刻蚀方法。

现在将参照附图，详细描述根据本发明实施例的TFT阵列面板及其制造方法，以便于本领域普通技术人员实施。

本发明提供了一种阵列基板，包括：基板、第一金属层、绝缘层、第二金属层、半导体层、钝化层以及导电层。其中，基板包括第一区域和第二区域。第一金属层形成于基板的一侧，第一金属层包括形成在第一区域内的栅极和形成在第二区域内的第一连接部。绝缘层形成于第一金属层相背于基板的一侧。第二金属层形成于绝缘层相背于基板的一侧，第二金属层包括形成在第一区域内的源极、漏极和形成在第二区域内的第二连接部。半导体层形成于第二金属层相向于基板的一侧，半导体层包括位于第一区域的源极、漏极相向于基板的一侧的第一半导体和位于第二区域的第二连接部相向于基板的一侧的被导电化处理的第二半导体。钝化层形成于第二金属层相背于基板的一侧。在第二区域的钝化层和绝缘层包括暴露第一连接部的第一类孔，在第二区域的绝缘层包括暴露第二连接部或第二半导体的第二类孔。导电层形成于钝化层相背于基板的一侧，导电层分别通过第一类孔连接到第一连接部，通过第二类孔至少连接到第二连接部。第二半导体与第二连接部在第二类孔区域直接接触。优选地，半导体层为氧化物半导体层，其材料可以是铟镓锌、氧化锌、氧化铟铝锌、氧化镓锌中的一种，但不以此为限。本发明中的第二半导体与第一区域中源极和漏极下方的第一半导体位于同层，由于第一半导体位置的不同，本发明实施例的第一区域也具有不同的结构，本发明实施例提供两种优选的结构。

当第一区域A的栅极21位于底部，即底栅结构时，如图2(a)所示，本发明的阵列基板是一种底栅结构的TFT阵列基板，包括基板1、第一金属层、绝缘层31、第二金属层、半导体层、钝化层5以及导电层6。其中，基板1包括第一区域A和第二区域B。在第一区域A内形成底栅结构的TFT。第一金属层形成于基板1之上，第一金属层包括形成在第一区域A内的栅极21和形成在第二区域B内的第一连接部22。绝缘层31形成于第一金属层之上。绝缘层31覆盖第一区域A内的栅极21、并形成于第二区域B内第一类孔101周围的第一连接部22和钝化层5之间。第二金属层形成于绝缘层31之上，第二金属层包括形成在第一区域A内的源极41、漏极42和形成在第二区域B内的第二连接部43。半导体层形成于第二金属层之下、绝缘层31之上，半导体层包括位于第一区域A的源极41、漏极42之下的第一半导体71和位于第二区域B的第二连接部43之下的被导电化处理的第二半导体72。钝化层5形成于第二金属层之上，并通过刻蚀在第二区域B分别形成暴露第一连接部22的第一类孔101；和暴露第二连接部43、第二半导体72的第二类孔102。第二半导体72与第二连接部43在第二类孔102区域内层级相邻并直接接触。导电层6形成于钝化层5之上，导电层6分别通过第一类孔101连接到第一连接部22，通过第二类孔102连接到第二连接部43和第二半导体72被导电化处理的d区域。被导电化处理的第二半导体72的d区域的方块电阻小于10kΩ。优选地，方块电阻小于1kΩ。

在以图2(a)为基础的一个变化例中，第二类孔102传透钝化层5，但是第二连接部43没有被刻蚀，第二半导体72未被暴露，其他特征均与图2(a)中的内容相同，此处不再赘述。这种结构也落在本发明的保护范围之内。

当第一半导体位于底部时，即顶栅结构时，如图2(b)所示，如图2(b)所示，本发明的阵列基板是一种顶栅结构的TFT阵列基板，包括基板1’、第一金属层、绝缘层31’、层间绝缘层32’、第二金属层、半导体层、钝化层5’以及导电层6’。其中，基板1’包括第一区域A’和第二区域B’。在第一区域A’内形成顶栅结构的TFT。半导体层形成于基板1’上，半导体层包括位于第一区域A’的被部分导电化处理的第一半导体71’和位于第二区域B’的被导电化处理的第二半导体72’。第一半导体71’未被栅极21’和绝缘层31’遮盖的区域d’被导电化处理。第一半导体71’被栅极21’和绝缘层31’遮盖的区域c’未被导电化处理。绝缘层31’形成于第一区域A’的第一半导体71’和第二区域B’的基板1’上。第一金属层形成于绝缘层31’之上，第一金属层包括形成在第一区域A内绝缘层31’之上的栅极21’和形成在第二区域B’内绝缘层31’上的第一连接部22’。层间绝缘层32’形成于第一金属层之上。层间绝缘层32’覆盖第一区域A’内的栅极21’、并形成于第二区域B’内第一类孔101’周围的第一连接部22’和钝化层5’之间、第二类孔102’周围的第二半导体72’和第二连接部43’之间。第二半导体72’与第二连接部43’在第二类孔102’区域内通过穿透层间绝缘层32’的过孔直接接触。第二金属层形成于层间绝缘层32’之上，第二金属层包括形成在第一区域内A的源极41’、漏极42’和形成在第二区域B内的第二连接部43’。源极41’、漏极42’分别连接到第一半导体71’被导电化处理的区域d’。钝化层5’形成于第二金属层之上，并通过刻蚀在第二区域B分别形成暴露第一连接部22’的第一类孔101’和至少暴露第二连接部43’的第二类孔102’。(或者，第二类孔102’可以暴露第二连接部43’以及第二连接部43’之下的第二半导体72’)导电层6’形成于钝化层5’之上，导电层6’分别通过第一类孔101’连接到第一连接部22’，通过第二类孔102’至少连接到第二连接部43’。(或者，导电层6还可以连接第二连接部43’以及第二连接部43’之下的第二半导体72’)被导电化处理的第一半导体71’的d’区域和第二半导体72’的d’区域的方块电阻小于10kΩ。优选地，方块电阻小于1kΩ。

在以图2(b)为基础的一个变化例中，第二连接部43’未被刻蚀，第二连接部43’之下的第二半导体72’也没有被暴露。其他特征均与图2(b)中的内容相同，此处不再赘述。这种结构也落在本发明的保护范围之内。

如图3所示，本发明包括一种制造图2(a)所示的阵列基板的制造方法，包括以下步骤：

步骤S100：提供一基板1，基板1包括第一区域A和第二区域B。

步骤S110：在基板1的一侧沉积第一金属层，并图案化第一金属层，以在基板1的第一区域A内形成栅极21，在第二区域B内形成第一连接部22。

步骤S120：然后，在栅极21和第一连接部22上沉积绝缘层31。

步骤S130：在绝缘层31上形成半导体层，并图案化半导体层，以分别在第一区域A内形成第一半导体71和在第二区域B内形成第二半导体72。

步骤S140：在图案化的半导体层上形成第二金属层，并图案化第二金属层，以在第一区域A内形成位于第一半导体71上方的源极41、漏极42，并在第二区域B内形成第二连接部43，第二连接部43位于第二半导体72的上方。

步骤S150：然后，在图案化的第二金属层上沉积钝化层5，钝化层5覆盖第一区域A内的源极41、漏极42，第二区域B内的第二连接部43，以及绝缘层31。

步骤S160：形成第一类孔101和第二类孔102。具体包括：在第二区域B内，刻蚀穿透钝化层5和绝缘层31，暴露第一连接部22顶面的第一类孔101；同时，以第二半导体72为阻挡，刻蚀穿透钝化层5和第二连接部43，以形成暴露出第二连接部43侧面和第二半导体72顶面的第二类孔102(由于被穿透，第二连接部43露出的是侧面)；由于被穿透，漏极42露出的是侧面。其中，刻蚀第一类孔101和第二类孔102的制程中使用的刻蚀气体为CF₄、SF₆、O₂中的至少一种，但不以此为限。

步骤S170：通过第二类孔102对第二半导体72进行导电化处理。导电化处理将第二半导体72的位于第二类孔102下方的区域导电化，即d区域，但是第二半导体72的d区域以外的区域受到第二连接部43和钝化层5的覆盖保护，不会被导电化，仍然保持其半导体的特性。

被导电化处理后，第二半导体72的被导电化的区域(d区域)会较通孔的范围向外扩散一些，略大于通孔，保证被导电化的区域(d区域)与第二连接部43能够电连接。

导电化处理可以使用已知的或是未来发明的任意导电化处理方法。以下例举两种导电化处理方法，但不以此为限。第一种导电化处理方法包括：在真空腔室中通过等离子气体进行处理，等离子气体包括：He、Ar、He、CF₄、SF₆、Cl₂、N₂O、N₂中的至少一种。第二种导电化处理方法包括：在第二半导体2的表面生长厚度为1nm～300nm的SiN_X层，然后去除SiN_X。经过导电化处理后，使得d区域的方块电阻小于10kΩ。优选地，将d区域的方块电阻进一步降低到小于1kΩ，以获得更好的导通效果。

步骤S180：在钝化层5上沉积导电层6，使导电层6通过第一类孔101连接到第一连接部22，通过第二类孔102连接到第二连接部43的侧面和第二半导体72的顶面。该制造方法中的导电层6采用ITO材料，但不以此为限。

本发明实施例提供的制造方法中，第一类孔101必须穿透钝化层5和绝缘层31，属于深孔，需要相对较长的刻蚀时间；第二类孔102仅需穿透钝化层5即可暴露第二连接部43，属于浅孔；由于第二连接部43和漏极42都是金属，易被刻蚀，若同时刻蚀第一类孔101和第二类孔102，则漏极42、第二连接部43的金属容易被过刻，而导致电连接不稳定。而在第二连接部43下方垫上被导电化处理的第二半导体72，可以实现第二半导体72与第二连接部43的电连接，以及导电层6与第二氧化无半导体72的电连接，增加了第二连接部43与导电层6电连接的稳定性。

并且，在刻蚀钝化层5和绝缘层31的过程中，由于被刻蚀程度的不同，第二连接部43的侧面受刻蚀影响，侧面会有一定程度的内缩，但是，导电层6连接并导通第二半导体72的被导电化的区域(d区域)，而第二半导体72的被导电化的区域(d区域)又能连接并导通第二连接部43。即第二半导体72的被导电化的区域(d区域)分别通过顶面接触的形式分别导通第二连接部43和导电层6。所以，可以保证第二类孔102中的导电层6与第二连接部43之间的导通性能。

可见，本发明实施例提供的制造方法，主要通过刻蚀金属层形成通孔(第二类孔102)并露出其下方的半导体，然后对该半导体的露出区域进行导电化处理，使其趋向于变为导体。以此来保证，即便金属层在刻蚀过程中存在大量过刻的问题，但其下的导电化处理后的半导体仍然能保证通孔部分的导通性能以及整体的TFT器件特性，保证阵列基板的电连接稳定性。

当然，也可以在形成第一半导体71和第二半导体72之时，就预先对其以后位于第二类孔下方的区域进行导电化处理，则在后续刻蚀通孔以后，不再需要进行导电化处理，该方案是本发明的制程步骤的顺序交换，显然也落在本发明的保护范围之内。

如图4所示，本发明包括一种制造图2(b)所示的阵列基板的制造方法，包括以下步骤：

步骤S200：提供一基板1’，基板1’包括第一区域A’和第二区域B’。

步骤S210：在基板1’的一侧形成半导体层，并图案化半导体层，以分别在第一区域A’内形成第一半导体71’和在第二区域B’内形成第二半导体72’。第一半导体71’和第二半导体72’的材料为铟镓锌、氧化锌、氧化铟铝锌、氧化镓锌中的一种，但不以此为限。

步骤S220：在图案化的半导体层上形成绝缘层31’，并图案化绝缘层31’。

步骤S230：在图案化的绝缘层31’上形成第一金属层，并图案化第一金属层，以在基板1’的第一区域A’内形成栅极21’，在第二区域B’内形成第一连接部22’。绝缘层31’和栅极21’覆盖第一半导体71’，并暴露第二半导体72’。

步骤S240：导电化处理第一半导体71’未被栅极21’和绝缘层31’遮盖的区域和第二半导体72’，即d’区域。但是，第一半导体71’被栅极21’和绝缘层31’遮盖的区域，即c’区域，受到保护，不会被导电化，仍然保持其半导体的特性。

导电化处理可以使用已知的或是未来发明的任意导电化处理方法。以下例举两种导电化处理方法，但不以此为限。第一种导电化处理方法包括：在真空腔室中通过等离子气体进行处理，等离子气体包括：He、Ar、He、CF₄、SF₆、Cl₂、N₂O、N₂中的至少一种。第二种导电化处理方法包括：在第二半导体72’和第一半导体71’的表面生长厚度为1nm～300nm之间的SiN_X层，然后去除SiN_X。经过导电化处理后，使得d’区域的方块电阻小于10kΩ。优选地，将d’区域的方块电阻进一步降低到小于1kΩ。

步骤S250：在图案化的第一金属层上沉积层间绝缘层32’，层间绝缘层32’覆盖栅极21’、绝缘层31’、第一半导体71’被导电化处理后的d’区域、导电化处理的第二半导体72’、以及露出的基板1’。刻蚀层间绝缘层32’，通过过孔分别露出第一半导体71’被导电化处理的区域d’和导电化处理的第二半导体72’。

步骤S260：在刻蚀后的层间绝缘层32’上形成第二金属层，并图案化第二金属层，以在第一区域A’形成源极41’、漏极42’，在第二区域B’形成第二连接部43’，源极41’、漏极42’通过过孔分别连接到第一半导体71’被导电化处理的区域d’，第二连接部43’通过过孔连接到第二半导体72’。

步骤S270：在图案化的第二金属层上形成钝化层5’。钝化层5’覆盖源极41’、漏极42’、第二连接部43’和层间绝缘层32’。

步骤S280：形成第一类孔101’和第二类孔102’。具体包括：刻蚀钝化层5’和层间绝缘层32’，以在第二区域B’分别刻蚀穿透钝化层5’和层间绝缘层32’，形成暴露第一连接部22’的第一类孔101’；以第二半导体72’为阻挡，刻蚀穿透钝化层5’和第二连接部43’，形成暴露第二连接部43’的侧壁和第二半导体72’的d’区域的第二类孔102’。其中，刻蚀第一类孔101’和第二类孔102’的制程中使用的刻蚀气体为CF₄、SF₆、O₂中的至少一种，但不以此为限。

步骤S290：在钝化层5’上形成导电层6’，导电层6’分别通过第一类孔101’连接到第一连接部22’的顶面；通过第二类孔102’连接到第二连接部43’的侧壁和第二半导体72’的顶面。

本发明实施例提供的制造方法中，第一类孔101’必须穿透钝化层5’和层间绝缘层32’，属于深孔，需要相对较长的刻蚀时间；第二类孔102’仅需穿透钝化层5’即可暴露第二连接部43’，属于浅孔；由于第二连接部43’和漏极42’都是金属，易被刻蚀，若同时刻蚀第一类孔101’和第二类孔102’，则漏极42’、第二连接部43’的金属容易被过刻，而导致电连接不稳定。而在第二连接部43’下方垫上被导电化处理的第二半导体72’，可以实现第二半导体72’与第二连接部43’的电连接，以及导电层6’与第二氧化无半导体72’的电连接，增加了第二连接部43’与导电层6’电连接的稳定性。

本发明实施例提供的制造方法中，第二类孔102’下方的第二半导体72’的d’区域和第一半导体71’的d’区域在前序步骤中已被整体导电化处理，即使第二连接部43’发生过刻暴露第二半导体72’，其依然能保证导电层6’与第二连接部43’的电连接稳定性。

参考图5和6，本发明还提供了一种阵列基板的制造方法，包括以下步骤：

步骤S300：如图6(a)所示，提供一基板1，基板1包括第一区域A和第二区域B。

步骤S310：在基板1的一侧沉积第一金属层，并图案化第一金属层，以在基板1的第一区域A内形成栅极21，在第二区域B内形成第一连接部22。

步骤S320：然后，在栅极21和第一连接部22上沉积绝缘层31。

步骤S330：在绝缘层31上形成半导体层，并图案化半导体层，以分别在第一区域A内形成第一半导体71和在第二区域B内形成第二半导体72，并且形成第一区域A内的漏极42下方的第三半导体73。该制造方法中，虽然，第一半导体71与第三半导体73相互独立，但不以此为限，第三半导体73也可以是第一半导体71的延展部。而且，第一半导体71、第二半导体72和第三半导体73的材料为铟镓锌、氧化锌、氧化铟铝锌、氧化镓锌中的一种，但不以此为限。

步骤S340：如图6(b)所示，在图案化的半导体层上形成第二金属层，并图案化第二金属层，以在第一区域A内形成位于第一半导体71上方的源极41、漏极42，并在第二区域B内形成第二连接部43，第二连接部43位于第二半导体72的上方。

步骤S350：然后，在图案化的第二金属层上沉积钝化层5，钝化层5覆盖第一区域A内的源极41、漏极42，第二区域B内的第二连接部43，以及绝缘层31。

步骤S360：如图6(c)所示，形成第一类孔101、第二类孔102、第三类孔103。具体包括：在第二区域B内，刻蚀穿透钝化层5和绝缘层31，暴露第一连接部22顶面的第一类孔101；同时，以第二半导体72为阻挡，刻蚀穿透钝化层5和第二连接部43，以形成至少暴露出第二连接部43侧面的第二类孔102(由于被穿透，第二连接部43露出的是侧面)；同时，以第三半导体73为阻挡，刻蚀穿透钝化层5和漏极42(本发明图中的TFT均是左源极、右漏极，对漏极处形成第三类孔，但不以此为限，源极和漏极的位置可以互换，以形成不同的电路的技术方案也落在本发明的保护范围之中。)，以至少形成暴露出漏极42侧面的第三类孔103。其中，刻蚀第一类孔101、第二类孔102和第三类孔103的制程中使用的刻蚀气体为CF₄、SF₆、O₂中的至少一种，但不以此为限。

步骤S370：通过第二类孔102对第二半导体72以及通过第三类孔103对第三半导体73进行导电化处理。导电化处理将第二半导体72的位于第二类孔102下方的区域和第三半导体73的位于第三类孔103下方的区域导电化，即d区域，但是第二半导体72的d区域以外的区域受到第二连接部43和钝化层5的覆盖保护，不会被导电化，仍然保持其半导体的特性；同样，第三半导体73的d区域以外的区域受到漏极42和钝化层5的覆盖保护，也不会被导电化，仍然保持其半导体的特性。

被导电化处理后，第二半导体72的被导电化的区域(d区域)会较通孔的范围向外扩散一些，略大于通孔，保证被导电化的区域(d区域)与第二连接部43能够电连接；同样地，第三半导体73的被导电化的区域(d区域)也会较通孔的范围向外扩散一些，略大于通孔，保证被导电化的区域(d区域)与漏极42能够电连接。

即便，第三半导体73为第一半导体71延展至第三类孔103的下方的延展部，那么在导电化处理之后，也仅仅是对第一半导体71延展至第三类孔103的下方的延展部的露出区域进行了导电化处理，第一半导体71的主体仍然保持半导体特性。

导电化处理可以使用已知的或是未来发明的任意导电化处理方法。以下例举两种导电化处理方法，但不以此为限。第一种导电化处理方法包括：在真空腔室中通过等离子气体进行处理，等离子气体包括：He、Ar、He、CF₄、SF₆、Cl₂、N₂O、N₂中的至少一种。第二种导电化处理方法包括：在第二半导体2和第三半导体3的表面生长厚度为1nm～300nm的SiN_X层，然后去除SiN_X。经过导电化处理后，使得d区域的方块电阻小于10kΩ。优选地，将d区域的方块电阻进一步降低到小于1kΩ，以获得更好的导通效果。

步骤S380：如图6(d)所示，在钝化层5上沉积导电层6，使导电层6通过第一类孔101连接到第一连接部22，通过第二类孔102连接到第二连接部43的侧面和第二半导体72的顶面，并且通过第三类孔103连接到漏极42的侧面和第三半导体73的顶面。该制造方法中的导电层6采用ITO材料，但不以此为限。

本发明实施例提供的制造方法中，第一类孔101必须穿透钝化层5和绝缘层31，属于深孔，需要相对较长的刻蚀时间；第二类孔102仅需穿透钝化层5即可暴露第二连接部43，第三类孔103仅需要穿透钝化层5即可暴露漏极42，都属于浅孔；由于第二连接部43和漏极42都是金属，易被刻蚀，若同时刻蚀第一类孔101、第二类孔102和第三类孔103，则漏极42、第二连接部43的金属容易被过刻，而导致电连接不稳定。而在第二连接部43下方垫上被导电化处理的第二半导体72，可以实现第二半导体72与第二连接部43的电连接，以及导电层6与第二氧化无半导体72的电连接，增加了第二连接部43与导电层6电连接的稳定性；同理，在漏极42下方垫上被导电化处理的第三半导体73，可以实现第三半导体73与漏极42的电连接，以及导电层6与第三氧化无半导体73的电连接，增加了漏极42与导电层6电连接的稳定性。

并且，在刻蚀钝化层5和绝缘层31的过程中，由于被刻蚀程度的不同，第二连接部43的侧面的还可能受刻蚀影响，形成有一定程度的内缩，但是，导电层6连接并导通第二半导体72的被导电化的区域(d区域)，而第二半导体72的被导电化的区域(d区域)又能连接并导通第二连接部43。即第二半导体72的被导电化的区域(d区域)分别通过顶面接触的形式分别导通第二连接部43和导电层6。所以，可以保证第二类孔102中的导电层6与第二连接部43之间的导通性能。同理，也能保证第三类孔103中导电层6与漏极42之间的导通性能，此处不再赘述。

可见，本发明实施例提供的制造方法，主要通过刻蚀金属层形成通孔(第二类孔102、第三类孔103)并露出其下方的半导体，然后对该半导体的露出区域进行导电化处理，使其趋向于变为导体。以此来保证，即便金属层在刻蚀过程中存在大量过刻的问题，但其下的导电化处理后的半导体仍然能保证通孔部分的导通性能以及整体的TFT器件特性，保证阵列基板的电连接稳定性。

当然，也可以在形成第一半导体71、第二半导体72、第三半导体73之时，就预先对其以后位于第二类孔、第三类孔下方的区域进行导电化处理，则在后续刻蚀通孔以后，不再需要进行导电化处理，该方案是本发明的制程步骤的顺序交换，显然也落在本发明的保护范围之内。

并且当预先对位于第二类孔、第三类孔下方的第二半导体72、第三半导体73进行导电化处理后，若刻蚀形成第二类孔102和第三类孔103时未对第二连接部43和漏极42完全刻蚀，即未暴露第二半导体72、第三半导体73时，也可形成本发明实施例提供的阵列基板。并且，在以预先对位于第二类孔、第三类孔下方的第二半导体72、第三半导体73进行导电化处理为基础的另一个变化例中，刻蚀形成第二类孔102和第三类孔103时，未对第二连接部43和漏极42进行刻蚀，第二半导体72、第三半导体73未被暴露，这种结构也落在本发明的保护范围之内。

进一步参考图6(d)，通过以上方法制得的底栅结构TFT阵列基板，包括：基板1、第一金属层、绝缘层31、第二金属层、半导体层、钝化层5以及导电层6。

其中，基板1包括第一区域A和第二区域B，以便在第一区域A内形成底栅结构TFT，在第二区域B内形成对应TFT的TFT驱动电路。

第一金属层形成于基板1之上，第一金属层包括形成在第一区域A内的栅极21和形成在第二区域B内的第一连接部22。

绝缘层31形成于第一金属层之上，绝缘层31覆盖第一区域A内的栅极21、并形成于第二区域B内第一类孔101周围的第一连接部22和钝化层5之间。

第二金属层形成于绝缘层31之上，第二金属层包括形成在第一区域A内的源极41、漏极42和形成在第二区域B内的第二连接部43。

半导体层形成于绝缘层31之上，源极41、漏极42和钝化层5之下。图案化半导体层，使其包括位于第一区域A的源极41、漏极42相向于基板1的一侧的第一半导体71，位于第二区域B的第二连接部43相向于基板1的一侧的被导电化处理的第二半导体72，以及位于第一区域A内的漏极42与绝缘层31之间的第三半导体73。在该阵列基板中，第一半导体71位于源极41、漏极42与绝缘层31之间，第二半导体72位于第二连接部43与绝缘层31之间。第二半导体72与第二连接部43在第二类孔102区域内层级相邻并直接接触。第一半导体71、第二半导体72和第三半导体73的材料为铟镓锌、氧化锌、氧化铟铝锌、氧化镓锌中的一种，但不以此为限。

钝化层5形成于第二金属层之上，通过刻蚀形成第一类孔101、第二类孔102、第三类孔103。其中，通过刻蚀钝化层5和绝缘层31，以在第二区域B分别形成暴露第一连接部22的顶面的第一类孔101；通过刻蚀钝化层5和第二连接部43，形成暴露出第二连接部43和第二半导体72的第二类孔102(由于被穿透，第二连接部43露出的是侧面，第二类孔102穿透第二金属层以暴露第二半导体72)；通过刻蚀钝化层5和漏极42，以形成暴露出漏极42侧面和第三半导体73顶面的第三类孔103。导电化处理第二半导体72的位于第二类孔102下方的区域和第三半导体73的位于第三类孔103下方的区域，即d区域，但是第二半导体72、第三半导体73的d区域以外的区域，受到第二连接部43和钝化层5的覆盖保护，不会被导电化，仍然保持其半导体的特性。经过导电化处理后，使得d区域的方块电阻小于10kΩ。优选地，将d区域的方块电阻进一步降低到小于1kΩ。

导电层6形成于钝化层5之上，导电层6分别通过第一类孔101连接到第一连接部22，通过第二类孔102连接到第二半导体72的顶面和第二连接部43的侧面。

该阵列基板通过刻蚀金属层形成通孔(例如第二类孔102或第三类孔103)后露出通孔下方的半导体(例如第二半导体72、第三半导体73)，然后对该半导体的露出区域进行导电化处理，使其趋向于变为导体。以此来保证，即便金属层在刻蚀过程中存在大量过刻的问题，但其下的导电化处理后的半导体仍然能保证通孔部分的导通性能，保证阵列基板的电连接稳定性。

如图7所示，本发明还提供了另一种阵列基板，其与图6(d)中的阵列基板的区别在于，该阵列基板的第一区域A内的漏极42延伸部下方不再垫有半导体，此处不再赘述。

并且，本发明还提供一种阵列基板的制造方法，其与图5中的制造方法的区别在于，不再包括形成第三半导体73的步骤。其他特征均与图5中的内容相同，此处不再赘述。

如图8所示，本发明还提供了一种阵列基板，其与图6(d)中的阵列基板的区别在于，该阵列基板的第一区域A内的第一半导体71之上、源极41、漏极42之下形成刻蚀阻挡层8。刻蚀阻挡层8用以防止刻蚀源极41和漏极42时的过刻情况，此处不再赘述。

并且，本发明还提供一种制造上述带刻蚀阻挡层8的阵列基板的制造方法，其与图5中的制造方法的区别在于，在图案化半导体层的步骤和形成第二金属层的步骤之间，还包括在第一区域A内的第一半导体71之上、源极41、漏极42之下形成刻蚀阻挡层8的步骤。其他特征均与图5中的内容相同，此处不再赘述。

如图9所示，本发明还提供了一种阵列基板，其与图6(d)中的阵列基板的区别在于，该阵列基板的第一区域A内的漏极42延伸部下方不再垫有半导体，并且该阵列基板的第一区域A内的第一半导体71之上、源极41、漏极42之下形成刻蚀阻挡层8。刻蚀阻挡层8用以防止刻蚀源极41和漏极42时的过刻情况，此处不再赘述。

本发明还提供一种制造上述阵列基板的制造方法，其与图5中的制造方法的区别在于，不再包括形成第三半导体73的步骤；但是，在图案化半导体层的步骤和形成第二金属层的步骤之间，还包括在第一区域A内的第一半导体71之上、源极41、漏极42之下形成刻蚀阻挡层8的步骤。其他特征均与图5相同，此处不再赘述。

参考图10至11，本发明提供了一种顶栅TFT的阵列基板的制造方法，包括以下步骤：

步骤S400：如图11(a)所示，提供一基板1’，基板1’包括第一区域A’和第二区域B’。

步骤S410：在基板1’的一侧形成半导体层，并图案化半导体层，以分别在第一区域A’内形成第一半导体71’和在第二区域B’内形成第二半导体72’。第一半导体71’和第二半导体72’的材料为铟镓锌、氧化锌、氧化铟铝锌、氧化镓锌中的一种，但不以此为限。

步骤S420：在图案化的半导体层上形成绝缘层31’，并图案化绝缘层31’。

步骤S430：在图案化的绝缘层31’上形成第一金属层，并图案化第一金属层，以在基板1’的第一区域A’内形成栅极21’，在第二区域B’内形成第一连接部22’。绝缘层31’和栅极21’覆盖第一半导体71’，并暴露第二半导体72’。

步骤S440：导电化处理第一半导体71’未被栅极21’和绝缘层31’遮盖的区域和第二半导体72’，即d’区域。但是，第一半导体71’被栅极21’和绝缘层31’遮盖的区域，即c’区域，受到保护，不会被导电化，仍然保持其半导体的特性。

导电化处理可以使用已知的或是未来发明的任意导电化处理方法。以下例举两种导电化处理方法，但不以此为限。第一种导电化处理方法包括：在真空腔室中通过等离子气体进行处理，等离子气体包括：He、Ar、He、CF₄、SF₆、Cl₂、N₂O、N₂中的至少一种。第二种导电化处理方法包括：在第二半导体72’和第一半导体71’的表面生长厚度为1nm～300nm之间的SiN_X层，然后去除SiN_X。经过导电化处理后，使得d’区域的方块电阻小于10kΩ。优选地，将d’区域的方块电阻进一步降低到小于1kΩ。

步骤S450：如图11(b)所示，在图案化的第一金属层上沉积层间绝缘层32’，层间绝缘层32’覆盖栅极21’、绝缘层31’、第一半导体71’被导电化处理后的d’区域、导电化处理的第二半导体72’、以及露出的基板1’。如图11(b)所示，刻蚀层间绝缘层32’，通过过孔分别露出第一半导体71’被导电化处理的区域d’和导电化处理的第二半导体72’。

步骤S460：在刻蚀后的层间绝缘层32’上形成第二金属层，并图案化第二金属层，以在第一区域A’形成源极41’、漏极42’，在第二区域B’形成第二连接部43’，源极41’、漏极42’通过过孔分别连接到第一半导体71’被导电化处理的区域d’，第二连接部43’通过过孔连接到第二半导体72’。

步骤S470：如图11(c)所示，在图案化的第二金属层上形成钝化层5’。钝化层5’覆盖源极41’、漏极42’、第二连接部43’和层间绝缘层32’。

步骤S480：如图11(d)所示，形成第一类孔101’、第二类孔102’、第三类孔103’。具体包括：刻蚀钝化层5’和层间绝缘层32’，以在第二区域B’分别刻蚀穿透钝化层5’和层间绝缘层32’，形成暴露第一连接部22’的第一类孔101’；以第二半导体72’为阻挡，刻蚀穿透钝化层5’和第二连接部43’，至少形成暴露第二连接部43’的侧壁的d’区域的第二类孔102’；和以第一半导体71’的d’区域为阻挡，刻蚀穿透第一区域A’内的钝化层5’和漏极42’，至少形成暴露漏极42’的侧壁’的d’区域的第三类孔103’。其中，刻蚀第一类孔101’、第二类孔102’和第三类孔103’的制程中使用的刻蚀气体为CF₄、SF₆、O₂中的至少一种，但不以此为限。

本发明实施例提供的制造方法中，第二类孔102’下方的第二半导体72’的d’区域和第一半导体71’的d’区域在前序步骤中已被整体导电化处理，即使第二连接部43’发生过刻暴露第二半导体72’，其依然能保证导电层6’与第二连接部43’的电连接稳定性。该制造方法中，第二类孔102’下方的第二半导体72’的d’区域和第三类孔103’下方的第一半导体71’的d’区域在前序步骤中已被整体导电化处理，所以该制造方法中的导电化处理的步骤是在刻蚀第二类孔102’和第三类孔103’之前完成的。

在一个变化例中，在图11(d)所示所对应的刻蚀第一类孔101’、第二类孔102’和第三类孔103’的步骤中，并不一定必须穿透漏极42’和第二连接部43’，也可以不穿透漏极42’和第二连接部43’，该结构也落在本发明的保护范围之内。

步骤S490：如图11(e)所示，在钝化层5’上形成导电层6’，导电层6’分别通过第一类孔101’连接到第一连接部22’的顶面；通过第二类孔102’连接到第二连接部43’的侧壁和第二半导体72’的顶面；通过第三类孔103’连接到漏极42’的侧面和第一半导体71’被导电化处理的区域d’。

本发明实施例提供的制造方法中，第一类孔101’必须穿透钝化层5’和层间绝缘层32’，属于深孔，需要相对较长的刻蚀时间；第二类孔102’仅需穿透钝化层5’即可暴露第二连接部43’，第三类孔103’仅需穿透钝化层5’即可暴露漏极42’，第二类孔102’和第三类孔103’，都属于浅孔；由于第二连接部43’和漏极42’都是金属，易被刻蚀，若同时刻蚀第一类孔101’、第二类孔102’和第三类孔103’，则漏极42’、第二连接部43’的金属容易被过刻，而导致电连接不稳定。而在第二连接部43’下方垫上被导电化处理的第二半导体72’，可以实现第二半导体72’与第二连接部43’的电连接，以及导电层6’与第二氧化无半导体72’的电连接，增加了第二连接部43’与导电层6’电连接的稳定性。同理，在漏极42’的下方垫上被导电化处理的第一半导体71’，也可以实现第一半导体71’与漏极42’的电连接，以及导电层6’与第一半导体71’的电连接，增加了漏极42’与导电层6’电连接的稳定性。

与图5中的步骤相类似的，该制造方法中，第二半导体72’的d’区域分别与导电层6’和第二连接部43’充分接触导通，即使第二连接部43’的侧面受到刻蚀影响而内缩，第二连接部43’与导电层6’接触不良的情况下，第二半导体72’的d’区域分别通过顶面接触的形式依然能够分别导通第二连接部43’与导电层6’，从而保证第二连接部43’与导电层6’之间导通。同理，第一半导体71’的d’区域也可以保证漏极42’与导电层6’之间导通，此处不再赘述。

同样地，该制造方法中的阵列电路即便金属层在刻蚀过程中存在大量过刻的问题，但其下的导电化处理后的半导体仍然能保证通孔(第一类孔101’、第二类孔102’、第三类孔103’)部分的导通性能以及整体的TFT器件特性，保证阵列基板的电连接稳定性。

进一步参考图11(e)，通过图10的方法制得的顶栅结构TFT阵列基板，包括基板1’、第一金属层、绝缘层31’、层间绝缘层32’、第二金属层、半导体层、钝化层5’以及导电层6’。

其中，基板1’包括第一区域A’和第二区域B’，以便在第一区域A’内形成顶栅结构TFT，在第二区域B’内形成对应TFT的TFT驱动电路。

半导体层形成于基板1’上，半导体层包括位于第一区域A’的源极41’、漏极42’之下的第一半导体71’和位于第二区域B’的第二连接部43’之下的被导电化处理的第二半导体72’。第一半导体71’未被栅极21’和绝缘层31’遮盖的区域d’被导电化处理。第一半导体71’被栅极21’和绝缘层31’遮盖的区域c’未被导电化处理。

绝缘层31’形成于第一区域A’的第一半导体71’和第二区域B’的基板1’上。

第一金属层形成于绝缘层31’之上，第一金属层包括形成在第一区域A内第一半导体71’之上的栅极21’和形成在第二区域B’内的第一连接部22’。

层间绝缘层32’形成于第一金属之上。层间绝缘层32’覆盖第一区域A’内的栅极21’、并形成于第二区域B’内第一类孔101’周围的第一连接部22’和钝化层5’之间、第二类孔102’周围的第二半导体72’和第二连接部43’之间。

第二金属层形成于层间绝缘层32’之上，第二金属层包括形成在第一区域内A的源极41’、漏极42’和形成在第二区域B内的第二连接部43’。源极41’、漏极42’分别连接到第一半导体71’被导电化处理的区域d’。第二半导体72’与第二连接部43’在第二类孔102’区域内通过穿透层间绝缘层32’的过孔直接接触。

钝化层5’形成于第二金属层之上，并通过刻蚀在第二区域B分别形成暴露第一连接部22’的第一类孔101’、暴露第二连接部43’的侧面和第二半导体72’顶面的第二类孔102’以及暴露漏极42’的侧面和第一半导体71’被导电化处理的区域d’的顶面的第三类孔103’。

导电层6’形成于钝化层5’之上，导电层6’分别通过第一类孔101’连接到第一连接部22’，通过第二类孔102’连接到第二连接部43’的侧面和第二半导体72’顶面；以及通过第三类孔103’连接到漏极42’的侧面和第一半导体71’被导电化处理的区域d’的顶面。

被导电化处理的第一半导体71’和第二半导体72’的d’区域的方块电阻小于10kΩ。优选地，方块电阻小于1kΩ。

该阵列基板通过在导电化处理后的第一半导体71’和第二半导体72’的d’区域上刻蚀通孔(例如第二类孔102’或第三类孔103’)，将金属层连接到第一半导体71’和第二半导体72’的d’区域，并将导电层连接到金属层、第一半导体71’和第二半导体72’的d’区域。使得金属层与d’区域之间，导电层与d’区域之间均为顶面接触。以此来保证，即便金属层在刻蚀过程中存在大量过刻的问题，但其下的导电化处理后的半导体仍然能保证通孔部分的导通性能以及整体的TFT器件特性，保证阵列基板的电连接稳定性。

在以图11(e)为基础的一个变化例中，第二连接部43’未被刻蚀，第二连接部43’之下的第二半导体72’也没有被暴露。其他特征均与图11(e)中的内容相同，此处不再赘述。这种结构也落在本发明的保护范围之内。

如图12所示，本发明还提供了一种阵列基板，其与图11(e)的阵列基板的区别在于，该制造方法中的阵列基板上没有第三类孔，导电层6’仅连接漏极42’，此处不再赘述。

并且，本发明还提供一种阵列基板的制造方法，其与图10中的制造方法的区别在于，不再包括刻蚀第三类孔的步骤。其他特征均与图10中的内容相同，此处不再赘述。

综上可知，与现有技术相比，本发明的一种阵列基板及其制造方法能有效防止同时刻蚀深浅孔时，导电层或者金属层被过刻而引起的电连接不稳定的问题，保证阵列基板的电连接稳定性不受影响。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。

Claims (8)

1.一种阵列基板，其特征在于，包括：

基板，所述基板包括第一区域和第二区域；

第一金属层，形成于所述基板的一侧，所述第一金属层包括形成在所述第一区域内的栅极和形成在第二区域内的第一连接部；

层间绝缘层，形成于所述第一金属层相背于所述基板的一侧；

第二金属层，形成于所述层间绝缘层相背于所述基板的一侧，所述第二金属层包括形成在所述第一区域内的源极、漏极和形成在所述第二区域内的第二连接部；

半导体层，形成于所述第二金属层相向于所述基板的一侧，所述半导体层包括位于所述第一区域的源极、漏极相向于所述基板的一侧的第一半导体和位于所述第二区域的第二连接部相向于所述基板的一侧的被导电化处理的第二半导体；

钝化层，形成于所述第二金属层相背于所述基板的一侧；

在所述第二区域的所述钝化层和所述层间绝缘层包括暴露所述第一连接部的第一类孔，在所述第二区域的所述层间绝缘层包括暴露所述第二半导体的第二类孔；

导电层，形成于所述钝化层相背于所述基板的一侧，所述导电层分别通过所述第一类孔连接到所述第一连接部，通过所述第二类孔连接到所述第二连接部和所述第二半导体被导电化处理的区域；

所述第一区域具有顶栅型结构TFT，所述层间绝缘层覆盖第一区域内的栅极、并形成于第二区域内第一类孔周围的第一连接部和钝化层之间、第二类孔周围的第二半导体和第二连接部之间；所述第一半导体位于所述栅极与所述基板之间，所述第二半导体与所述第二连接部在所述第二类孔区域内通过穿透所述层间绝缘层的过孔直接接触；

所述阵列基板还包括形成于所述栅极与第一半导体之间以及所述第一连接部与基板之间的绝缘层，所述第一半导体未被所述栅极和绝缘层遮盖的区域被导电化处理，所述源极、漏极分别连接到所述第一半导体被导电化处理的区域。

2.如权利要求1所述的阵列基板，其特征在于，所述钝化层还包括第三类孔，所述导电层还通过所述第三类孔连接到所述漏极和所述第一半导体被导电化处理的区域。

3.如权利要求1所述的阵列基板，其特征在于，被导电化处理的所述第二半导体的方块电阻小于10kΩ。

4.如权利要求3所述的阵列基板，其特征在于，所述方块电阻小于1kΩ。

5.如权利要求1所述的阵列基板，其特征在于，所述半导体层为氧化物半导体层。

6.一种阵列基板的制造方法，其特征在于，包括以下步骤：

提供一基板，所述基板包括第一区域和第二区域；

在所述基板的一侧形成半导体层，并图案化所述半导体层，以分别在所述第一区域内形成第一半导体和在所述第二区域内形成第二半导体；

在图案化的所述半导体层上形成绝缘层和第一金属层；

图案化所述绝缘层和第一金属层，所述第一金属层在所述基板的第一区域内形成栅极，在第二区域内形成第一连接部，所述绝缘层和栅极覆盖第一半导体，并暴露第二半导体；

导电化处理所述第一半导体未被所述栅极和所述绝缘层遮盖的区域和所述第二半导体；

在图案化的所述第一金属层上形成层间绝缘层，刻蚀所述层间绝缘层，通过过孔分别露出所述第一半导体被导电化处理的区域和被导电化处理的第二半导体；

在刻蚀后的所述层间绝缘层上形成第二金属层，并图案化所述第二金属层，以在第一区域形成源极、漏极，在第二区域形成第二连接部，所述源极、漏极通过过孔分别连接到所述第一半导体被导电化处理的区域，所述第二连接部通过过孔连接到所述第二半导体；

在图案化的所述第二金属层上形成钝化层；

刻蚀所述钝化层和层间绝缘层，至少在所述第二区域，分别形成暴露所述第一连接部的第一类孔和暴露所述第二半导体的第二类孔；以及

在所述钝化层上形成导电层，使所述导电层分别通过所述第一类孔连接到所述第一连接部，通过所述第二类孔连接到所述第二连接部和所述第二半导体被导电化处理的区域。

7.如权利要求6所述的制造方法，其特征在于，在所述钝化层上形成导电层的步骤之前，还包括刻蚀所述第一区域内的钝化层和漏极，形成暴露所述漏极的第三类孔；以及

在所述钝化层上形成导电层的步骤中，还包括使所述导电层通过所述第三类孔连接到所述漏极。

8.如权利要求6所述的制造方法，其特征在于，在刻蚀所述钝化层和层间绝缘层的步骤中，还包括以所述第一半导体为阻挡，刻蚀所述第一区域内的钝化层和漏极，形成暴露所述漏极和所述第一半导体被导电化处理的区域的第三类孔；

在所述钝化层上形成导电层的步骤中，还包括使所述导电层通过所述第三类孔连接到所述漏极和所述第一半导体被导电化处理的区域。