KR20050070484A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents
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Abstract
절연 기판, 절연 기판 위에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 포함하는 제1 반도체층, 제1 반도체층의 소스 영역 및 드레인 영역의 일부와 중첩하며 절연 기판 위에 형성되어 있는 제2 반도체층, 제1 및 제2 반도체층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되며 있으며 채널 영역과 일부분 중첩하는 게이트 전극을 포함하는 게이트선, 게이트선 위에 형성되어 있는 제1 층간 절연막, 제1 층간 절연막 위에 형성되어 있으며, 제1 층간 절연막 및 게이트 절연막을 관통하고 있는 제1 접촉구 및 제2 접촉구를 통하여 제2 반도체층과 각각 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 제1 반도체층은 소정 농도의 게르마늄을 함유하는 다결정 규소로 형성되어 있는 박막 트랜지스터 표시판.
Description
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
이러한 액정 표시 장치용 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 화소 전극은 서로 다른 도전층(이하 각각 게이트 도전체, 데이터 도전체 및 화소 도전체라 함)으로 만들어지고 절연층으로 분리되어 있는데, 아래에서부터 차례로 배치되는 것이 일반적이다.
박막 트랜지스터 표시판은 비정질 규소층(Amorphous Silicon, a-Si) 또는 다결정 규소층(Polycrystalline Silicon, poly-Si)을 반도체층으로 가지며, 게이트 전극과 반도체층의 상대적인 위치에 따라 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 표시판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다.
이러한 다결정 규소 박막 트랜지스터 표시판의 채널을 형성하는 반도체층에는 사용하는 규소(Si)는 낮은 전하 이동도(mobility) 예컨대, 650Vs/cm2 정도를 가진다는 문제점이 있다.
본 발명의 기술적 과제는 높은 전하 이동도를 가지는 반도체층을 형성하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 포함하는 제1 반도체층, 상기 제1 반도체층의 소스 영역 및 드레인 영역의 일부와 중첩하며 상기 절연 기판 위에 형성되어 있는 제2 반도체층, 상기 제1 및 제2 반도체층 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되며 있으며 상기 채널 영역과 일부분 중첩하는 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 제1 층간 절연막, 상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막 및 상기 게이트 절연막을 관통하고 있는 제1 접촉구 및 제2 접촉구를 통하여 상기 제2 반도체층과 각각 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 제1 반도체층은 소정 농도의 게르마늄을 함유하는 다결정 규소로 형성되어 있는 것이 바람직하다.
또한, 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 포함하는 제1 반도체층, 상기 제1 반도체층 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되며 있으며 상기 채널 영역과 일부분 중첩하는 게이트 전극을 포함하는 게이트선, 상기 게이트 절연막 위에 형성되어 있으며, 상기 게이트 절연막을 관통하고 있는 연결 접촉구를 통하여 상기 제1 반도체층의 소스 영역 및 드레인 영역과 연결되어 있는 제2 반도체층, 상기 제2 반도체층 및 게이트선 위에 형성되어 있는 제1 층간 절연막, 상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막을 관통하고 있는 제1 접촉구 및 제2 접촉구를 통하여 상기 제2 반도체층과 각각 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 제1 반도체층은 소정 농도의 게르마늄을 함유하는 다결정 규소로 형성되어 있는 것이 바람직하다.
또한, 상기 제2 반도체층은 다결정 규소로 형성되어 있는 것이 바람직하다.
또한, 상기 제1 반도체층의 소스 영역 및 드레인 영역은 제2 반도체층의 소스 영역 및 드레인 영역과 각각 연결되어 있는 것이 바람직하다.
또한, 상기 제2 반도체층의 소스 영역 및 드레인 영역은 상기 소스 전극 및 드레인 전극과 각각 연결되어 있는 것이 바람직하다.
또한, 상기 소스 전극 및 상기 드레인 전극 위에 형성되어 있는 제2 층간 절연막, 상기 제2 층간 절연막 위에 형성되어 있으며, 상기 제2 층간 절연막을 관통하고 있는 제3 접촉구를 통하여 상기 드레인 전극과 연결되어 있은 화소 전극을 더 포함하는 것이 바람직하다.
또한, 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게르마늄-규소막을 형성하는 단계, 상기 게르마늄-규소막을 패터닝하여 제1 반도체층을 형성하는 단계, 상기 제1 반도체층 및 절연 기판 위에 규소막을 형성하는 단계, 상기 규소막을 패터닝하여 상기 제1 반도체층과 일부 중첩하는 제2 반도체층을 형성하는 단계, 상기 제1 반도체층 및 제2 반도체층을 다결정 규소화시키는 단계, 상기 제1 및 제2 반도체층 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 제1 반도체층에 n형 또는 p형 불순물이 도핑된 소스 영역, 드레인 영역, 불순물이 도핑되지 않은 채널 영역을 형성하고, 상기 제2 반도체층에 n형 또는 p형 불순물이 도핑된 소스 영역 및 드레인 영역을 형성하는 단계, 상기 게이트 전극 및 게이트 절연막 위에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막 및 게이트 절연막을 식각하여 상기 제2 반도체층의 소스 영역 및 드레인 영역을 각각 노출하는 제1 접촉구 및 제2 접촉구를 형성하는 단계, 상기 제1 층간 절연막 위에 상기 제1 접촉구를 통하여 상기 제2 반도체층의 소스 영역과 연결되는 소스 전극과 상기 제2 접촉구를 통하여 상기 제2 반도체층의 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터선을 형성하는 단계를 포함하는 것이 바람직하다.
또한, 제2 반도체층의 일부가 상기 제1 반도체층의 양단부와 중첩하도록 패터닝하는 것이 바람직하다.
또한, 상기 제1 반도체층의 소스 영역 및 드레인 영역은 상기 제2 반도체층의 소스 영역 및 드레인 영역과 각각 연결하는 것이 바람직하다.
또한, 열처리법이나 레이저 결정화법을 이용하여 상기 제1 반도체층 및 제2 반도체층을 다결정 규소화시키는 것이 바람직하다.
또한, 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게르마늄-규소막을 형성하는 단계, 상기 게르마늄-규소막을 패터닝하여 제1 반도체층을 형성하는 단계, 상기 제1 반도체층 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 절연막을 식각하여 상기 제1 반도체층의 일부를 노출하는 연결 접촉구를 형성하는 단계, 상기 게이트 절연막 위에 상기 연결 접촉구를 통하여 상기 제1 반도체층의 일부와 연결하는 제2 반도체층을 형성하는 단계, 상기 제1 반도체층 및 제2 반도체층을 다결정 규소화시키는 단계, 상기 제1 반도체층에 n형 또는 p형 불순물이 도핑된 소스 영역, 드레인 영역, 불순물이 도핑되지 않은 채널 영역을 형성하고, 상기 제2 반도체층에 n형 또는 p형 불순물이 도핑된 소스 영역 및 드레인 영역을 형성하는 단계, 상기 게이트 전극, 게이트 절연막 및 제2 반도체층 위에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막을 식각하여 상기 제2 반도체층의 소스 영역 및 드레인 영역을 각각 노출하는 제1 접촉구 및 제2 접촉구를 형성하는 단계, 상기 제1 층간 절연막 위에 상기 제1 접촉구를 통하여 상기 제2 반도체층의 소스 영역과 연결되는 소스 전극과 상기 제2 접촉구를 통하여 상기 제2 반도체층의 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터선을 형성하는 단계를 포함하는 것이 바람직하다.
또한, 상기 제2 반도체층은 규소막을 패터닝하여 형성하는 것이 바람직하다.
또한, 상기 제1 반도체층의 소스 영역 및 드레인 영역은 상기 제2 반도체층의 소스 영역 및 드레인 영역과 각각 연결하는 것이 바람직하다.
또한, 열처리법을 이용하여 상기 제1 반도체층 및 제2 반도체층을 다결정 규소화시키는 것이 바람직하다.
또한, 상기 데이터선 위에 제2 층간 절연막을 형성하는 단계, 상기 제2 층간 절연막 위에 상기 드레인 전극을 노출하는 제3 접촉구를 형성하는 단계, 상기 제2 층간 절연막 위에 상기 제3 접촉구를 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판은 투명한 절연 기판(10) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있다. 차단층(111) 위에 소스 영역(153a), 드레인 영역(155a), 채널 영역(154)이 포함된 제1 반도체층(150a)이 형성되어 있다. 제1 반도체층(150a)의 소스 영역(153a)과 드레인 영역(155a)은 n형 또는 p형 도전형 불순물이 고농도로 도핑되고, 채널 영역(154)에는 불순물이 도핑되지 않는다.
이러한 제1 반도체층(150a)은 소정 농도의 게르마늄을 함유하는 다결정 규소로 형성되어 있다. 게르마늄(Ge)은 그 자체의 특성 상 높은 전하 이동도를 가지고 있다. 또한, 게르마늄과 규소로 이루어지는 제1 반도체층(150a)에 결정화 공정을 진행하면 규소만을 결정화 할 때에 비하여 넓은 폭과 긴 길이를 가지는 결정을 형성하게 되므로 전하 이동도가 향상된다.
또한, 규소 내에 게르마늄이 포함되어 있는 제1 반도체층(150a)의 경우 에너지 밴드 갭(energy band gap)이 규소만으로 이루어진 반도체층에 대비하여 약 0.5eV 정도 낮기 때문에 높은 전하 이동도를 가진다.
그러나, 규소 내에 게르마늄이 포함되어 있는 제1 반도체층(150a)의 경우 낮은 에너지 밴드 갭을 가지기 때문에 채널 영역(154)과 소스 영역(153a) 및 채널 영역(154)과 드레인 영역(155a) 사이에 접합(junction)을 형성할 경우 누설 전류(leakage current)가 발생하기 쉽다. 이러한 누설 전류에 의해 소비 전력의 증가 및 액정 패널에 잔상 및 크로스톡(crosstalk) 현상이 발생하기 쉽다.
본 발명의 제1 실시예에서는 이러한 문제점을 해결하기 위해, 제1 반도체층(150a)의 소스 영역(153a) 및 드레인 영역(155a)의 일부와 중첩하는 제2 반도체층(150b)이 차단층(111) 위에 형성되어 있다. 제2 반도체층(150b)은 다결정 규소로 형성되어 있으므로 다결정 규소 내에 게르마늄이 포함되어 있는 제1 반도체층(150a)에 의해 누설 전류가 발생하는 것을 방지할 수 있다.
그리고, 제1 반도체층(150a)의 소스 영역(153a) 및 드레인 영역(155a)과 일부 중첩되어 연결되고 있는 제2 반도체층(150b)의 부분은 각각 제2 반도체층(150b)의 소스 영역(153b) 및 드레인 영역(155b)에 해당한다. 제2 반도체층(150b)의 소스 영역(153b)과 드레인 영역(155b)은 n형 또는 p형 도전형 불순물이 고농도로 도핑되어 있다.
제1 반도체층(150a) 및 제2 반도체층(150b)을 포함하는 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 이 때, 제1 반도체층(150a) 및 제2 반도체층(150b)과 게이트 절연막(140)사이의 계면의 결함(defect)을 최소화하기 위하여 산화 규소(SiO2)를 게이트 절연막(140)으로 사용하는 것이 바람직하다.
그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 제1 반도체층(150a)의 채널 영역(154)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 제2 반도체층(150b)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 된다.
게이트선(121) 및 유지 전극선(131)은 비저항(resistivity)이 낮은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO 또는 IZO와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴 (Nd) 합금을 들 수 있다.
게이트선(121) 및 유지 전극선(131)이 형성되어 있는 게이트 절연막(140) 위에는 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 SiO2/SiN로 이루어진 이중층으로 형성한다. 즉, 제1 층간 절연막(601)의 하층은 산화 규소(SiO2)층(601a), 상층은 질화 규소(SiNx)층(601b)으로 이루어진다. SiO2 단일층보다는 SiO2/SiN 이중층으로 형성하면 SiO2 단일층으로 형성할 때보다 박막 트랜지스터의 신뢰성이 향상된다.
제2 반도체층(150b)의 소스 영역(153b)과 드레인 영역(155b)을 각각 노출하는 제1 및 제2 접촉구(141, 142)가 제1 층간 절연막(601) 및 게이트 절연막(140)을 관통하여 형성되어 있다.
제1 층간 절연막(601) 위에는 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(141)를 통해 제2 반도체층의 소스 영역(153b)과 연결되어 있으며 제2 반도체층의 소스 영역(153b)과 연결되어 있는 부분은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(142)를 통해 제2 반도체층(150b)의 드레인 영역(155b)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.
데이터선(171) 및 드레인 전극(175)은 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위의 몰리브덴 계열의 금속으로 이루어진다. 또한, 데이터선(171) 및 드레인 전극(175) 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막일 수도 있으며, 이러한 도전막에 더하여 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다.
데이터선(171) 및 드레인 전극(175)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다.
이러한 제2 층간 절연막(602)은 드레인 전극(175)을 드러내는 제3 접촉구(143)를 가진다. 그리고 제2 층간 절연막(602) 위에 ITO로 이루어진 화소 전극(190)이 형성되어 있다.
상기에 기술된 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법을 이하에서 도면을 참조하여 상세히 설명한다.
도 3 내지 도 10은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 도면이다.
먼저 도 3에 도시된 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명한 절연 기판(110)으로는 유리, 석영 또는 사파이어등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 약1,000Å의 두께로 증착하여 형성한다. 이러한 차단층(111)의 형성에는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition ; LPCVD)법, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition ; PECVD)법을 사용한다. 여기서 LPCVD법은 그 증착 온도가 550℃이상이며, PECVD법은 SiF4/SiH4/H2 혼합 가스를 사용하여 400℃ 이하에서 증착을 진행한다.
다음으로, 도 4에 도시된 바와 같이, 차단층(111)의 상면에 제1 반도체층(150a)을 형성한다. 제1 반도체층(150a)은 게르마늄을 함유하는 비정질 규소 즉, 게르마늄-규소막을 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법으로 약 500Å의 두께로 증착하고, 게르마늄-규소막을 패터닝하여 형성한다.
다음으로, 도 5에 도시된 바와 같이, 제1 반도체층(150a)과 일부 중첩하는 제2 반도체층(150b)을 차단층(111) 위에 형성한다. 제2 반도체층(150b)은 제1 반도체층(150a) 및 차단층(111) 위에 규소막을 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법으로 증착하고, 규소막을 패터닝하여 형성한다. 이 때, 제2 반도체층(150b)의 일부가 제1 반도체층(150a)의 양단부와 중첩하도록 패터닝한다. 이와 같이 중첩하는 부분은 제1 반도체층(150a)의 소스 영역(153a) 및 드레인 영역(155a)과 제2 반도체층(150b)의 소스 영역(153b) 및 드레인 영역(155b)에 해당한다.
그리고, 제1 반도체층(150a) 및 제2 반도체층(150b)을 열처리법이나 레이저 결정화법을 이용하여 다결정 규소화시킨다. 또한, 제1 반도체층(150a) 및 제2 반도체층(150b)은 다결정 규소를 직접 증착하여 형성하는 것도 가능하다.
다음으로, 도 6에 도시된 바와 같이, 제1 반도체층(150a) 및 제2 반도체층 (150b) 위에 게이트 절연막(140)을 형성한다. 이러한 게이트 절연막(140)은 PECVD 법이나 LPCVD 법으로 산화 규소(SiO2) 등의 절연 물질을 500~3000Å의 두께로 증착하여 형성한다.
다음으로, 도 7에 도시된 바와 같이, 게이트 절연막(140) 위에 게이트 전극(124) 및 게이트선(121)을 형성하고 동시에 유지 전극(133) 및 유지 전극선(131)을 형성한다. 이러한 게이트선(121) 및 게이트 전극(124)은 게이트 절연막(140)의 상면에 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함유 금속층을 증착하고 패터닝함으로써 형성한다.
그리고, 게이트 전극(124)을 마스크로 하여 제1 반도체층(150a) 및 제2 반도체층(150b)상에 p형 또는 n형 도전형 불순물을 주입하여 제1 반도체층(150a)에는 소스 영역(153a), 드레인 영역(155a) 및 채널 영역(154)을 형성하고, 제2 반도체층 (150b)에는 소스 영역(153b) 및 드레인 영역(155b)을 형성한다.
제1 반도체층(150a)의 채널 영역(154)은 불순물이 도핑되지 않은 영역으로 게이트 전극(124) 아래에 위치하며 제1 반도체층(150a)의 소스 영역(153a)과 드레인 영역(155a)을 분리시킨다.
이 경우, 제1 반도체층(150a)의 소스 영역(153a) 및 드레인 영역(155a)은 제2 반도체층(150b)의 소스 영역(153b) 및 드레인 영역(155b)과 각각 연결된다.
다음으로, 도 8에 도시된 바와 같이, 게이트 절연막(140) 및 게이트선(121) 위에 절연 물질을 적층하여 제1 층간 절연막(601)을 형성한다. 이러한 제1 층간 절연막(601)은 우선, 산화 규소(SiO2)층(601a)을 형성한 후에 질화 규소 (SiNx)층(601b)을 형성하여 이중층으로 이루어진다.
다음으로, 도 9에 도시된 바와 같이, 제1 층간 절연막(601) 및 게이트 절연막(140)을 플라즈마 식각 공정 등으로 식각하여 제2 반도체층(150b)의 소스 영역 (153b)및 드레인 영역(155b)을 각각 노출하는 제1 접촉구(141) 및 제2 접촉구(142)를 형성한다.
다음으로, 도 10에 도시된 바와 같이, 소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)을 제1 층간 절연막(601) 위에 형성한다. 데이터 선(171)의 소스 전극(173)은 제1 접촉구(141)를 통해 소스 영역(153b)과 연결되고, 드레인 전극(175)의 일단은 제2 접촉구(142)를 통해 드레인 영역(155b)과 연결된다. 데이터선(171)은 게이트선(121)과 수직으로 교차하도록 형성하며 데이터선(171)과 게이트선(121)에 의해 후술할 화소 전극이 형성되는 화소 영역이 정의된다. 그리고, 제1 층간 절연막(601) 위에 제2 층간 절연막(602)을 형성한다.
그리고, 도 2에 도시된 바와 같이, 드레인 전극(175)을 노출하는 제3 접촉구(143)를 제2 층간 절연막(602)에 형성한다. 그리고, 제2 층간 절연막(601) 위에 ITO를 증착하고 이를 패터닝하여 화소 전극(190)을 형성한다. 이 경우, 드레인 전극(175)의 타단은 제3 접촉구(143)를 통해 화소 전극(190)과 연결된다.
본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판이 도 11 및 도 12에 도시되어 있다. 여기서, 앞서 도시된 도면에서와 동일한 참조 부호는 동일한 기능을 하는 동일한 부재를 가리킨다.
도 11은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 12는 도 11의 박막 트랜지스터 표시판을 XII-XII'선을 따라 잘라 도시한 단면도이다.
도 11 및 도 12에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판은 투명한 절연 기판(10) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있다. 차단층(111) 위에 소스 영역(153), 드레인 영역(155), 채널 영역(154)이 포함된 제1 반도체층(150)이 형성되어 있다. 제1 반도체층(150)의 소스 영역(153)과 드레인 영역(155)은 n형 또는 p형 도전형 불순물이 고농도로 도핑되고, 채널 영역(154)에는 불순물이 도핑되지 않는다.
이러한 제1 반도체층(150)은 소정 농도의 게르마늄을 함유하는 다결정 규소로 형성되어 있다.
제1 반도체층(150)을 포함하는 차단층(111) 위에는 게이트 절연막(140)이 형성되어 있다. 이 때, 제1 반도체층(150)과 게이트 절연막(140)사이의 계면의 결함(defect)을 최소화하기 위하여 산화 규소(SiO2)를 게이트 절연막(140)으로 사용하는 것이 바람직하다.
그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 제1 반도체층(150)의 채널 영역(154)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 제1 반도체층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 된다.
게이트선(121) 및 유지 전극선(131)은 비저항(resistivity)이 낮은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO 또는 IZO와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐 (MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
게이트 절연막 위에 형성되어 있으며, 게이트 절연막을 관통하고 있는 연결 접촉구를 통하여 제1 반도체층의 소스 영역 및 드레인 영역과 연결되어 있는 제2 반도체층이 형성되어 있다.
이러한 제2 반도체층은 제1 반도체층(150)의 소스 영역(153) 및 드레인 영역(155)과 각각 연결되어 있다. 제1 반도체층(150)의 소스 영역(153) 및 드레인 영역(155)과 연결 접촉구를 통해 연결되어 있는 제2 반도체층(51, 52)의 부분은 각각 제2 반도체층(51, 52)의 소스 영역(51) 및 드레인 영역(52)에 해당한다. 그리고, 제2 반도체층(51, 52)의 소스 영역(51)과 드레인 영역(52)은 n형 또는 p형 도전형 불순물이 고농도로 도핑되어 있다.
이러한 제2 반도체층(51, 52)은 다결정 규소로 형성되어 있으며, 다결정 규소 내에 게르마늄이 포함되어 있는 제1 반도체층(150)의 높은 전하 이동도에 의해 누설 전류가 발생하는 것을 방지할 수 있다.
제2 반도체층(51, 52), 게이트선(121) 및 유지 전극선(131)이 형성되어 있는 게이트 절연막(140) 위에는 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 SiO2/SiN로 이루어진 이중층으로 형성한다. 즉, 제1 층간 절연막 (601)의 하층은 산화 규소(SiO2)층(601a), 상층은 질화 규소(SiNx)층(601b)으로 이루어진다. SiO2 단일층보다는 SiO2/SiN 이중층으로 형성하면 SiO2 단일층으로 형성할 때보다 박막 트랜지스터의 신뢰성이 향상된다.
제2 반도체층(51, 52)의 소스 영역(51)과 드레인 영역(52)을 각각 노출하는 제1 및 제2 접촉구(141, 142)가 제1 층간 절연막(601)을 관통하여 형성되어 있다.
제1 층간 절연막(601) 위에는 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(141)를 통해 제2 반도체층의 소스 영역(51)과 연결되어 있으며 제2 반도체층의 소스 영역(52)과 연결되어 있는 부분은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(142)를 통해 제2 반도체층(51, 52)의 드레인 영역(52)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.
데이터선(171) 및 드레인 전극(175)은 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위의 몰리브덴 계열의 금속으로 이루어진다. 또한, 데이터선(171) 및 드레인 전극(175) 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막일 수도 있으며, 이러한 도전막에 더하여 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다.
데이터선(171) 및 드레인 전극(175)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다.
이러한 제2 층간 절연막(602)은 드레인 전극(175)을 드러내는 제3 접촉구(143)를 가진다. 그리고 제2 층간 절연막(602) 위에 ITO로 이루어진 화소 전극(190)이 형성되어 있다.
상기에 기술된 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법을 이하에서 도면을 참조하여 상세히 설명한다.
도 13 내지 도 19는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 도면이다.
먼저 도 13에 도시된 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명한 절연 기판(110)으로는 유리, 석영 또는 사파이어등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 약1,000Å의 두께로 증착하여 형성한다. 이러한 차단층(111)의 형성에는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition ; LPCVD)법, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition ; PECVD)법을 사용한다. 여기서 LPCVD법은 그 증착 온도가 550℃이상이며, PECVD법은 SiF4/SiH4/H2 혼합 가스를 사용하여 400℃ 이하에서 증착을 진행한다.
다음으로, 도 14에 도시된 바와 같이, 차단층(111)의 상면에 제1 반도체층(150)을 형성한다. 제1 반도체층(150)은 게르마늄을 함유하는 비정질 규소 즉, 게르마늄-규소막을 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법으로 약 500Å의 두께로 증착하고, 게르마늄-규소막을 패터닝하여 형성한다. 그리고, 제1 반도체층(150) 위에 게이트 절연막(140)을 형성한다. 이러한 게이트 절연막(140)은 PECVD 법이나 LPCVD 법으로 산화 규소(SiO2) 등의 절연 물질을 500~3000Å의 두께로 증착하여 형성한다.
다음으로, 도 15에 도시된 바와 같이, 게이트 절연막(140) 위에 게이트 전극(124) 및 게이트선(121)을 형성하고 동시에 유지 전극(133) 및 유지 전극선(131)을 형성한다. 이러한 게이트선(121) 및 게이트 전극(124)은 게이트 절연막(140)의 상면에 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함유 금속층을 증착하고 패터닝함으로써 형성한다.
다음으로, 도 16에 도시된 바와 같이, 게이트 절연막(140)을 식각하여 제1 반도체층(150)의 일부 즉, 후술할 소스 영역(153) 및 드레인 영역(155)을 노출하는 연결 접촉구(145)를 형성한다. 그리고, 게이트 절연막 및 게이트 전극 위에 규소막을 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법으로 증착하고, 규소막을 패터닝하여 제1 반도체층의 소스 영역 및 드레인 영역과 연결 접촉구(145)를 통해 각각 연결되는 제2 반도체층(51, 52)을 형성한다.
이와 같이 연결 접촉구(145)를 통해 연결되는 부분은 제1 반도체층(150)의 소스 영역(153) 및 드레인 영역(155)과 제2 반도체층(51, 52)의 소스 영역(51) 및 드레인 영역(52)에 해당한다.
그리고, 제1 반도체층(150) 및 제2 반도체층(51, 52)을 열처리법을 이용하여 다결정 규소화시킨다. 또한, 제1 반도체층(150) 및 제2 반도체층(51, 52)은 다결정 규소를 직접 증착하여 형성하는 것도 가능하다. 그리고, 게이트 전극(124)을 마스크로 하여 제1 반도체층(150) 및 제2 반도체층(51, 52)상에 p형 또는 n형 도전형 불순물을 주입하여 제1 반도체층(150)에는 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)을 형성하고, 제2 반도체층(51, 52)에는 소스 영역(51) 및 드레인 영역(52)을 형성한다.
제1 반도체층(150)의 채널 영역(154)은 불순물이 도핑되지 않은 영역으로 게이트 전극(124) 아래에 위치하며 제1 반도체층(150)의 소스 영역(153)과 드레인 영역(155)을 분리시킨다.
이 경우, 제1 반도체층(150)의 소스 영역(153) 및 드레인 영역(155)은 제2 반도체층(51, 52)의 소스 영역(51) 및 드레인 영역(52)과 각각 연결된다.
다음으로, 도 17에 도시된 바와 같이, 제2 반도체층(51, 52), 게이트 절연막(140) 및 게이트선(121) 위에 절연 물질을 적층하여 제1 층간 절연막(601)을 형성한다. 이러한 제1 층간 절연막(601)은 우선, 산화 규소(SiO2)층(601a)을 형성한 후에 질화 규소(SiNx)층(601b)을 형성하여 이중층으로 이루어진다.
다음으로, 도 18에 도시된 바와 같이, 제1 층간 절연막(601)을 플라즈마 식각 공정 등으로 식각하여 제2 반도체층(51, 52)의 소스 영역 (51) 및 드레인 영역(52)을 각각 노출하는 제1 접촉구(141) 및 제2 접촉구(142)를 형성한다.
다음으로, 도 19에 도시된 바와 같이, 소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)을 제1 층간 절연막(601) 위에 형성한다. 데이터 선(171)의 소스 전극(173)은 제1 접촉구(141)를 통해 소스 영역(51)과 연결되고, 드레인 전극(175)의 일단은 제2 접촉구(142)를 통해 드레인 영역(52)과 연결된다. 데이터선(171)은 게이트선(121)과 수직으로 교차하도록 형성하며 데이터선(171)과 게이트선(121)에 의해 후술할 화소 전극이 형성되는 화소 영역이 정의된다. 그리고, 제1 층간 절연막(601) 위에 제2 층간 절연막(602)을 형성한다.
그리고, 도 12에 도시된 바와 같이, 드레인 전극(175)을 노출하는 제3 접촉구(143)를 제2 층간 절연막(602)에 형성한다. 그리고, 제2 층간 절연막(601) 위에 ITO를 증착하고 이를 패터닝하여 화소 전극(190)을 형성한다. 이 경우, 드레인 전극(175)의 타단은 제3 접촉구(143)를 통해 화소 전극(190)과 연결된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 박막 트랜지스터 표시판은 게르마늄을 포함하는 규소로 이루어진 제1 반도체층과 규소로 이루어진 제2 반도체층을 형성함으로써 누설 전류가 발생하는 것을 방지할 수 있다는 장점이 있다.
따라서, 본 발명에 따른 박막 트랜지스터 표시판은 게르마늄을 포함하는 규소로 이루어진 제1 반도체층에 의해 높은 전하 이동도를 가지며, 규소로 이루어진 제2 반도체층에 의해 누설 전류가 발생하는 것을 방지한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 잘라 도시한 단면도이고,
도 3 내지 도 10은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 도면으로서, 도 1의 II-II'선에 해당되는 부분을 따라 잘라 도시한 단면도이고,
도 11은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 12는 도 11의 박막 트랜지스터 표시판을 XII-XII'선을 따라 잘라 도시한 단면도이고,
도 13 내지 도 19는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 도면으로서, 도 11의 XII-XII'선에 해당되는 부분을 따라 잘라 도시한 단면도이다.
Claims (15)
- 절연 기판,상기 절연 기판 위에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 포함하는 제1 반도체층,상기 제1 반도체층의 소스 영역 및 드레인 영역의 일부와 중첩하며 상기 절연 기판 위에 형성되어 있는 제2 반도체층,상기 제1 및 제2 반도체층 위에 형성되어 있는 게이트 절연막,상기 게이트 절연막 위에 형성되며 있으며 상기 채널 영역과 일부분 중첩하는 게이트 전극을 포함하는 게이트선,상기 게이트선 위에 형성되어 있는 제1 층간 절연막,상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막 및 상기 게이트 절연막을 관통하고 있는 제1 접촉구 및 제2 접촉구를 통하여 상기 제2 반도체층과 각각 연결되어 있는 소스 전극 및 드레인 전극을 포함하고,상기 제1 반도체층은 소정 농도의 게르마늄을 함유하는 다결정 규소로 형성되어 있는 박막 트랜지스터 표시판.
- 절연 기판,상기 절연 기판 위에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 포함하는 제1 반도체층,상기 제1 반도체층 위에 형성되어 있는 게이트 절연막,상기 게이트 절연막 위에 형성되며 있으며 상기 채널 영역과 일부분 중첩하는 게이트 전극을 포함하는 게이트선,상기 게이트 절연막 위에 형성되어 있으며, 상기 게이트 절연막을 관통하고 있는 연결 접촉구를 통하여 상기 제1 반도체층의 소스 영역 및 드레인 영역과 연결되어 있는 제2 반도체층,상기 제2 반도체층 및 게이트선 위에 형성되어 있는 제1 층간 절연막,상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막을 관통하고 있는 제1 접촉구 및 제2 접촉구를 통하여 상기 제2 반도체층과 각각 연결되어 있는 소스 전극 및 드레인 전극을 포함하고,상기 제1 반도체층은 소정 농도의 게르마늄을 함유하는 다결정 규소로 형성되어 있는 박막 트랜지스터 표시판.
- 제1항 또는 제2항에서,상기 제2 반도체층은 다결정 규소로 형성되어 있는 박막 트랜지스터 표시판.
- 제1항 또는 제2항에서,상기 제1 반도체층의 소스 영역 및 드레인 영역은 제2 반도체층의 소스 영역 및 드레인 영역과 각각 연결되어 있는 박막 트랜지스터 표시판.
- 제1항 또는 제2항에서,상기 제2 반도체층의 소스 영역 및 드레인 영역은 상기 소스 전극 및 드레인 전극과 각각 연결되어 있는 박막 트랜지스터 표시판.
- 제1항에서,상기 소스 전극 및 상기 드레인 전극 위에 형성되어 있는 제2 층간 절연막, 상기 제2 층간 절연막 위에 형성되어 있으며, 상기 제2 층간 절연막을 관통하고 있는 제3 접촉구를 통하여 상기 드레인 전극과 연결되어 있은 화소 전극을 더 포함하는 박막 트랜지스터 표시판.
- 절연 기판 위에 게르마늄-규소막을 형성하는 단계,상기 게르마늄-규소막을 패터닝하여 제1 반도체층을 형성하는 단계,상기 제1 반도체층 및 절연 기판 위에 규소막을 형성하는 단계,상기 규소막을 패터닝하여 상기 제1 반도체층과 일부 중첩하는 제2 반도체층을 형성하는 단계,상기 제1 반도체층 및 제2 반도체층을 다결정 규소화시키는 단계,상기 제1 및 제2 반도체층 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,상기 제1 반도체층에 n형 또는 p형 불순물이 도핑된 소스 영역, 드레인 영역, 불순물이 도핑되지 않은 채널 영역을 형성하고, 상기 제2 반도체층에 n형 또는 p형 불순물이 도핑된 소스 영역 및 드레인 영역을 형성하는 단계,상기 게이트 전극 및 게이트 절연막 위에 제1 층간 절연막을 형성하는 단계,상기 제1 층간 절연막 및 게이트 절연막을 식각하여 상기 제2 반도체층의 소스 영역 및 드레인 영역을 각각 노출하는 제1 접촉구 및 제2 접촉구를 형성하는 단계,상기 제1 층간 절연막 위에 상기 제1 접촉구를 통하여 상기 제2 반도체층의 소스 영역과 연결되는 소스 전극과 상기 제2 접촉구를 통하여 상기 제2 반도체층의 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터선을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서,제2 반도체층의 일부가 상기 제1 반도체층의 양단부와 중첩하도록 패터닝하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서,상기 제1 반도체층의 소스 영역 및 드레인 영역은 상기 제2 반도체층의 소스 영역 및 드레인 영역과 각각 연결하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서,열처리법이나 레이저 결정화법을 이용하여 상기 제1 반도체층 및 제2 반도체층을 다결정 규소화시키는 박막 트랜지스터 표시판의 제조 방법.
- 절연 기판 위에 게르마늄-규소막을 형성하는 단계,상기 게르마늄-규소막을 패터닝하여 제1 반도체층을 형성하는 단계,상기 제1 반도체층 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,상기 게이트 절연막을 식각하여 상기 제1 반도체층의 일부를 노출하는 연결 접촉구를 형성하는 단계,상기 게이트 절연막 위에 상기 연결 접촉구를 통하여 상기 제1 반도체층의 일부와 연결하는 제2 반도체층을 형성하는 단계,상기 제1 반도체층 및 제2 반도체층을 다결정 규소화시키는 단계,상기 제1 반도체층에 n형 또는 p형 불순물이 도핑된 소스 영역, 드레인 영역, 불순물이 도핑되지 않은 채널 영역을 형성하고, 상기 제2 반도체층에 n형 또는 p형 불순물이 도핑된 소스 영역 및 드레인 영역을 형성하는 단계,상기 게이트 전극, 게이트 절연막 및 제2 반도체층 위에 제1 층간 절연막을 형성하는 단계,상기 제1 층간 절연막을 식각하여 상기 제2 반도체층의 소스 영역 및 드레인 영역을 각각 노출하는 제1 접촉구 및 제2 접촉구를 형성하는 단계,상기 제1 층간 절연막 위에 상기 제1 접촉구를 통하여 상기 제2 반도체층의 소스 영역과 연결되는 소스 전극과 상기 제2 접촉구를 통하여 상기 제2 반도체층의 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터선을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제11항에서,상기 제2 반도체층은 규소막을 패터닝하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제11항에서,상기 제1 반도체층의 소스 영역 및 드레인 영역은 상기 제2 반도체층의 소스 영역 및 드레인 영역과 각각 연결하는 박막 트랜지스터 표시판의 제조 방법.
- 제11항에서,열처리법을 이용하여 상기 제1 반도체층 및 제2 반도체층을 다결정 규소화시키는 박막 트랜지스터 표시판의 제조 방법.
- 제7항 또는 제11항에서,상기 데이터선 위에 제2 층간 절연막을 형성하는 단계,상기 제2 층간 절연막 위에 상기 드레인 전극을 노출하는 제3 접촉구를 형성하는 단계,상기 제2 층간 절연막 위에 상기 제3 접촉구를 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조방법.
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