KR20150034981A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 기술에 따른 반도체 장치의 제조 방법은, 셀 영역 및 페리 영역이 정의된 반도체 기판이 제공되는 단계와, 페리 영역에 제1절연막을 형성하는 단계와, 셀 영역의 반도체 기판의 노출된 표면 및 페리 영역의 제1절연막의 높이를 낮추는 단계와, 제1절연막을 성장 저지막으로 하여 셀 영역에 희생막을 선택적으로 형성하는 단계 및 반도체 기판 결과물에 제1반도체층을 형성하는 단계를 포함할 수 있다.

Description

반도체 장치의 제조 방법{FABRICATION METHOD OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 SOI 기판을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, 반도체 장치는 메오리 셀들이 형성되는 셀 영역과 메모리 셀들이 동작하는데 필요한 주변회로가 구성되는 주변 영역(페리 영역)으로 구성된다. 이에 따라 셀 영역에는 메모리 셀들이 고집적으로 이루어지고, 주변 영역에는 셀 영역 보다는 넓은 간격으로 주변회로가 형성된다. 따라서 공정 완료 후 셀 영역은 주변 영역에 비하여 높은 높이를 갖게 된다.
특히, SOI(Silicon On Insulator) 기판을 포함하는 반도체 장치는 반도체 기판 상부에 희생층 및 제1반도체층을 에피택셜 방식으로 차례로 형성하는 과정을 포함하여 제조된다.
그러나 종래에는 희생층이 필요하지 않은 영역, 예를 들면, 주변 영역에도 희생층이 형성됨에 따라 희생층을 제거하는 공정을 진행하고 이로 인해 단차가 발생하는 추가 이슈가 발생하게 된다.
본 발명의 실시예는 반도체 장치의 제조 시 셀 영역과 주변 영역 사이의 단차로 인해 후속 공정이 원활하게 진행되지 못하는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조방법은, 셀 영역 및 페리 영역이 정의된 반도체 기판이 제공되는 제1단계; 상기 페리 영역에 제1절연막을 형성하는 제2단계; 상기 셀 영역의 반도체 기판의 노출된 표면 및 상기 페리 영역의 제1절연막의 높이를 낮추는 제3단계; 상기 제1절연막을 성장 저지막으로 하여 상기 셀 영역에 희생막을 선택적으로 형성하는 제4단계; 및 상기 반도체 기판 결과물에 제1반도체층을 형성하는 제5단계;를 포함하는 것을 특징으로 한다.
본 기술에 의하면, SOI기판을 포함하는 반도체 장치를 제조하는 과정에서 프리 세정 및 프리 베이크 공정을 통해 셀 영역 표면의 Si가 식각되어 높이가 감소됨에 따라 후속 과정에서 셀 영역과 페리 영역 사이의 단차를 줄일 수 있다.
또, 본 기술에 의하면, SOI기판을 포함하는 반도체 장치를 제조하는 과정에서 페리 영역에 절연막이 형성된 반도체 기판의 셀 영역에 희생막을 성장시킬 때 통상적으로 사용되는 식각 가스 즉, Cl가스를 사용하지 않아도 됨에 따라 SiGe막의 성장 시 발생될 수 있는 결점 생성을 방지할 수 있게 된다.
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 도시한 반도체 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다. 또한, 설명의 편의를 위하여 도면에서는 구성요소들의 크기가 과장 또는 축소될 수 있고, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 구체적으로 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(110)의 셀 영역과 페리 영역 중 페리 영역에만 절연막(120)을 형성한다. 이때의 절연막(120)은 산화막 또는 질화막을 이용하여 형성할 수 있다. 바람직하게 절연막(120)은 산화막일 수 있다.
그리고 상기의 반도체 기판(110)은 그 상부 표면에 지정된 깊이의 공통 소스 영역(미도시)이 형성된 반도체 기판일 수 있다. 공통 소스 영역(미도시)은 예를 들면, N+ 타입의 불순물을 주입함에 의해 형성할 수 이다. 아울러, 공통 소스 영역은 후술할 액티브 영역이 완성된 후 형성하는 것도 가능하다.
상기의 반도체 기판(110)의 페리 영역의 절연막(120)은 반도체 기판(110) 전체에 절연막을 형성한 후 셀 오픈 마스크(Cell open mask,미도시)를 통해 셀 영역의 절연막을 제거함으로써 형성될 수 있다.
또, 페리 영역의 절연막(120)은 페리 오픈 마스크(Peri open mask,미도시)를 통해 페리 영역에만 절연막(120)을 증착함으로써 형성될 수도 있다.
다음으로, 전체 구조 상에 프리 세정 및 프리 베이크 공정 중 적어도 하나의 공정을 수행한다.
프리 세정 공정은 습식 또는 건식 방식으로 진행하거나, 습식 및 건식 방식을 인시츄(In-situ)로 진행할 수 있다. 이러한 세정 공정을 통해 반도체 기판(110)의 노출된 표면 즉, 셀 영역 표면의 자연 산화막 및 기타 불순물을 제거할 수 있다.
프리 베이크 공정은 고온에서 일정 시간 동안 베이크 처리를 하는 것으로서, 앞선 세정 공정과 마찬가지로 셀 영역 표면의 자연 산화막 및 기타 불순물을 제거할 수 있다.
상기와 같이 세정 및 베이크 공정이 수행되면 도 2에 도시된 바와 같이 셀 영역 표면의 Si가 식각되면서 높이가 감소될 수 있다. 마찬가지로 페리 영역의 절연막(120)도 약간 제거되면서 두께가 감소될 수 있다.
따라서 본 발명의 실시예에서는 셀 영역 자체의 높이(h1)가 페리 영역의 높이(h2) 보다 낮기 때문에 후속 공정에서 셀 영역에 희생막(130,도 3 참조)이 형성되어도 종래 보다 셀 영역과 페리 영역 사이의 단차가 감소될 수 있다.
다음으로, 도 3에 도시된 바와 같이 반도체 기판(110)의 셀 영역에만 선택적으로 희생막(130)을 형성한다. 상기의 희생막(130)은 SiGe이 될 수 있으며, 완벽한 결정 상태를 가질 수 있도록 에피택셜 방식으로 성장시킬 수 있다.
구체적으로, 반도체 기판(110)의 전체 구조 상에 증착 가스인 GeH4/SiH4를 제공한다.
그러면 반도체 기판(110) 중 셀 영역에서는 반도체 기판(110)의 Si 성분과 증착 가스의 Ge 성분이 지속적으로 결합하여 일정 두께의 SiGe막이 에피텍셜 방식으로 성장된다.
그리고 반도체 기판(110) 중 페리 영역에서는 절연막(120)의 O 성분과 증착 가스의 Ge 성분이 결합하여 GeO 가스가 형성되어 기화된다. 따라서 페리 영역의 절연막(120)은 지속적인 GeO 가스의 형성에 따라 두께가 감소되다가 도시된 바와 같이 모두 제거될 수 있다.
이를 위해 상기의 페리 영역에 형성되는 절연막(120)의 두께는 앞선 프리 세정 및 프리 베이크 공정 후 지정된 두께를 갖도록 잔류하면서 셀 영역에 일정 두께의 SiGe막이 형성되는 동안 모두 제거될 수 있는 두께로 형성되는 것이 바람직하다.
또, 본 발명의 실시예에서는 상기와 같이 셀 영역에 희생막(SiGe막,130)을 에피텍셜 방식으로 성장시키는 과정에서 증착 가스인 GeH4/SiH4 를 제공하고 통상적으로 사용하는 식각 가스인 Cl 가스를 사용하지 않음에 따라 SiGe막의 성장 시 Cl 가스로 인해 발생될 수 있는 결점(Defect) 생성을 방지할 수 있게 된다.
다음으로 도 4에 도시된 바와 같이 전체 구조 상에 제1반도체층(140)을 형성한다. 제1반도체층(140)은 Si이 될 수 있으며, 완벽한 결정 상태를 가질 수 있도록 에피텍셜 방식으로 형성할 수 있다.
이후, 도 5에 도시된 바와 같이 제1반도체층(140) 상의 지정된 영역에 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴의 형태로 제1반도체층(140) 및 희생막(130)을 패터닝하여 홀(135)을 형성한다.
홀(135)이 형성된 후에는 기 설정된 온도 및 수소 분위기에서 열처리를 수행한다. 이와 같이 기 설정된 온도 및 수소 분위기에서 열처리를 수행하면 제1반도체층(140,도 4 참조)이 플로우되어 홀을 충진하는 제2반도체층(150)이 형성된다.
제2반도체층(150)을 형성한 후에는 도 6에 도시된 바와 같이, 후속 공정으로 형성될 게이트 라인 형성 방향과 수직 방향(도 6에 도시한 방향)으로 하드마스크(미도시)를 형성하고, 제2반도체층(150) 및 희생막(130)을 패터닝하여 액티브 영역(ACT)을 한정한다.
액티브 영역(ACT)이 한정되면 노출된 면을 따라 희생막(130,도 5 참조)을 제거하고, 희생막이 제거된 부분에 절연막(160)을 매립하여 SOI 구조를 형성한다. 이때의 절연막(160)은 SOD(Spin On Dielectric)와 같이 갭필 특성이 우수하고 습식 식각 용액에 식각이 잘되는 절연물질을 이용할 수 있다.
이후에는 도면에 도시하지는 않았지만 액티브 영역 상에 게이트 형성 공정을 실시하여 워드라인을 형성하고, 워드라인 양측에 불순물을 주입하여 소스 영역 및 드레인 영역을 형성한다.
여기서 소스 영역은 반도체 기판(110), 정확히는 공통 소스 영역과 전기적으로 접속되는 영역이 되고, 드레인 영역은 절연막(160)의 상부의 영역이 될 수 있다.
따라서 본 발명의 실시예에서는 SOI 기판을 포함하는 반도체 장치를 제조하는 과정에서 페리 영역에 절연막(120)을 형성시켜 희생막(130) 즉, SiGe막을 성장하지 않게 함에 따라 원하는 지역(셀 영역)에서 원활하게 SiGe막을 성장시킬 수 있다.
또, 본 발명의 실시예에서는 SOI기판을 포함하는 반도체 장치를 제조하는 과정에서 프리 세정 및 프리 베이크 공정을 통해 셀 영역 표면의 Si가 식각되어 높이가 감소됨에 따라 후속 과정에서 셀 영역과 페리 영역 사이의 단차를 줄일 수 있다.
또, 본 발명의 실시에에서는 SOI기판을 포함하는 반도체 장치를 제조하는 과정에서 페리 영역에 절연막(120)이 형성된 반도체 기판(110)의 셀 영역에 희생막(130)을 성장시킬 때 통상적으로 사용되는 식각 가스 즉, Cl가스를 사용하지 않아도 됨에 따라 SiGe막의 성장 시 발생될 수 있는 결점 생성을 방지할 수 있게 된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 반도체 기판 120: 절연막
130: 희생막 135: 홀
140: 제1반도체층 150: 제2반도체층
160: 절연막 ACT: 액티브 영역

Claims (8)

  1. 셀 영역 및 페리 영역이 정의된 반도체 기판이 제공되는 제1단계;
    상기 페리 영역에 제1절연막을 형성하는 제2단계;
    상기 셀 영역의 반도체 기판의 노출된 표면 및 상기 페리 영역의 제1절연막의 높이를 낮추는 제3단계;
    상기 제1절연막을 성장 저지막으로 하여 상기 셀 영역에 희생막을 선택적으로 형성하는 제4단계; 및
    상기 반도체 기판 결과물에 제1반도체층을 형성하는 제5단계;를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제4단계는 상기 반도체 기판에 증착 가스를 제공하여 상기 희생막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 증착 가스는 GeH4/SiH4 가스를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제4단계에서 상기 제1절연막은 상기 증착 가스와 반응하여 그 두께가 감소되다가 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 희생막은 상기 증착 가스와 반응하여 상기 반도체 기판의 셀 영역에 에피텍셜 방식으로 성장되는 SiGe막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제3단계는 상기 반도체 기판을 세정 및 베이크하는 공정 중 적어도 하나의 공정을 통해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1반도체층은 Si층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제5단계 후에는,
    상기 제1반도체층과 상기 희생막의 지정된 영역을 패터닝하여 홀을 형성하는 제6단계;
    상기 제1반도체층을 플로우시켜 상기 홀을 충진하는 제2반도체층을 형성하는 제7단계;
    상기 제2반도체층과 상기 희생막을 패터닝하여 액티브 영역을 한정하는 제8단계; 및
    상기 희생막을 제거하고 상기 희생막이 제거된 부분에 제2절연막을 형성하는 제9단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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