KR930014973A - 스택형 트렌치 캐패시터의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000003990 capacitor Substances 0.000 title claims 2
- 238000000034 method Methods 0.000 claims 11
- 239000000758 substrate Substances 0.000 claims 7
- 238000005530 etching Methods 0.000 claims 5
- 125000006850 spacer group Chemical group 0.000 claims 3
- 150000004767 nitrides Chemical class 0.000 claims 2
- 239000002131 composite material Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 claims 1
- 239000007943 implant Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 단면도.
제2도는 종래의 제조공정도.
제3도는 본 발명에 따른 단면도.
제4도는 본 발명에 따른 제조공정도.
Claims (6)
- 스택형 트렌치 캐패시터의 제조방법에 있어서, 필드산화막이 형성된 제1도전형의 반도체 기판상면에 상기 필드산화막의 일단과 그에 인접하는 기판영역을 노출시킨 소정의 마스크 패턴을 형성하는 제1공정과, 상기 마스크 패턴을 이용하여 상기 기판을 식각함에 의해 제1깊이의 트렌치를 형성하여 제2공정과, 상기 기판 상부로부터 상기 제1도전형과 반대도전형인 제2도전형의 불순물을 이온주입하여 상기 제1깊이의 트렌치의 외벽을 감싸는 확산영역을 형성하는 제3공정과, 상기 기판전면에 제1절연막을 형성한 후 에치백하여 상기 제1깊이의 트렌치의 측벽에 제1절연막 스페이서를 형성한 후, 상기 제1절연막 스페이서를 마스크로 하여 상기 제1깊이의 트렌치의 하면을 식각함에 의해 제2깊이의 트렌치를 형성하는 제4공정과, 상기 제2깊이의 트렌치를 둘러싸는 제2절연막을 형성하는 제5공정과, 상기 제1절연막 스페이서와 상기 마스크 패턴을 제거한 후 상기 기판 전면에 제1도전층을 형성하여 에치백하는 제6공정과, 상기 제1도전층에 인접하는 유전막을 형성한 후 상기 트렌치 내부를 제2도전층으로 충진하는 제7공정과, 트랜지스터 영역 상부에 형성된 상기 제2도전층을 경사식각으로 제거하는 제8공정과, 상기 기판전면에 절연막을 형성하는 공정과 상기 트랜지스터 영역에 트랜지스터를 형성하는 제9공정이 순차적으로 이루어짐을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.
- 제1항에 있어서, 상기 제2도전층이 적어도 2회에 걸쳐 형성됨을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.
- 제1항에 있어서, 상기 마스크 패턴이 제1산화막과 질화막과 고온산화막이 적층된 복합 절연막으로 이루어짐을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.
- 제1항에 있어서, 상기 제1절연막이 질화막임을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.
- 제1항에 있어서, 상기 제2절연막이 상기 제2깊이의 트렌치에 의해 노출된 기판을 산화시킴에 의한 산화막임을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.
- 제1항에 있어서, 상기 제3공정에서 상기 마스크 패턴에 의해 보호되지 않는 영역의 필드산화막을 제거한 후 상기 제4공정을 실시함을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023059A KR960001952B1 (ko) | 1991-12-16 | 1991-12-16 | 스택형 트렌치 캐패시터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023059A KR960001952B1 (ko) | 1991-12-16 | 1991-12-16 | 스택형 트렌치 캐패시터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930014973A true KR930014973A (ko) | 1993-07-23 |
| KR960001952B1 KR960001952B1 (ko) | 1996-02-08 |
Family
ID=19324860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910023059A KR960001952B1 (ko) | 1991-12-16 | 1991-12-16 | 스택형 트렌치 캐패시터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960001952B1 (ko) |
-
1991
- 1991-12-16 KR KR1019910023059A patent/KR960001952B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR960001952B1 (ko) | 1996-02-08 |
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