JPH0685204A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0685204A
JPH0685204A JP4234542A JP23454292A JPH0685204A JP H0685204 A JPH0685204 A JP H0685204A JP 4234542 A JP4234542 A JP 4234542A JP 23454292 A JP23454292 A JP 23454292A JP H0685204 A JPH0685204 A JP H0685204A
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insulating film
film
forming
semiconductor substrate
conductor
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Takehiro Urayama
丈裕 浦山
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Fujitsu Ltd
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    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Abstract

(57)【要約】 【目的】本発明は、素子分離用のフィールド絶縁膜に延
在するようにＳ／Ｄ領域層とのコンタクトホールを形成
する半導体装置の製造方法に関し、十分な膜厚のフィー
ルド絶縁膜を残存させるとともに、接続配線とＳ／Ｄ領
域層との良好なコンタクトを得ることができる半導体装
置の製造方法の提供を目的とする。 【構成】フィールド絶縁膜２４を挟んで隣接する素子形
成領域22ａ，22ｂの半導体基板２３の表面に絶縁膜26
ａ，26ｂを形成した後、絶縁膜26ａ，26ｂ上に第１の導
電体膜２７と、バッファ絶縁膜２８とを順次形成する工
程と、バッファ絶縁膜２８と、第１の導電体膜２７と、
絶縁膜26ａ，26ｂとを順次エッチング・除去してフィー
ルド絶縁膜２４上及びフィールド絶縁膜２４に隣接する
半導体基板２３上に開口部30ａを形成する工程と、ベー
パエッチを行い、半導体基板２３及び第１の導電体膜２
７を表出する工程と、半導体基板２３及び第１の導電体
膜２７と接続して第２の導電体膜３２を形成する工程と
を含み構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、素子分離領域を挟んで
隣接する絶縁ゲート型電界効果トランジスタのゲート電
極とＳ／Ｄ領域層とを接続する半導体装置の製造方法に
関し、更に詳しく言えば、素子分離用のフィールド絶縁
膜に延在するようにＳ／Ｄ領域層とのコンタクトホール
を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路、特にＳＲＡＭ（スタテ
ィックランダムアクセスメモリ）の作成においては、素
子分離領域を挟んで隣接する絶縁ゲート型電界効果トラ
ンジスタ同士を接続する必要がある。この場合、集積度
向上によるコンタクトホールの形成可能領域の減少か
ら、コンタクトホールをＳ／Ｄ領域層上のみならず素子
分離領域のフィールド絶縁膜上に延在するように形成し
ている。
【０００３】また、Ｓ／Ｄ領域層と接続配線とのコンタ
クトを確実にとるために、接続配線の形成の前にコンタ
クトホール底部のＳ／Ｄ領域層表面の自然酸化膜を除去
する必要がある。この際、残すべきゲート絶縁膜もエッ
チング液に曝されるので、ゲート絶縁膜を損傷する恐れ
がある。このため、通常、残すべきゲート絶縁膜上に保
護膜として導電体層を形成し、更にこれを隣接するトラ
ンジスタのゲート電極として利用している。
【０００４】図５（ａ）〜（ｃ），図６（ｄ）〜（ｆ）
は、従来例の素子分離領域を挟んで隣接する絶縁ゲート
型電界効果トランジスタのゲート電極とＳ／Ｄ領域層と
を接続するＳＲＡＭのメモリセルの製造方法について説
明する断面図、図７（ａ），（ｂ）は平面図で、図６
（ｄ）は図７（ａ）のＡ−Ａ線断面図、図６（ｆ）は図
７（ｂ）のＢ−Ｂ線断面図である。
【０００５】まず、素子分離領域１の半導体基板３表面
に選択酸化によりフィールド絶縁膜４を形成する。これ
により、フィールド絶縁膜４を挟んで隣接する第１及び
第２の素子形成領域２ａ，２ｂを形成する（図５
（ａ））。
【０００６】次いで、第１及び第２の素子形成領域２
ａ，２ｂの半導体基板３の表面にゲート絶縁膜となる酸
化膜６ａ，６ｂを熱酸化により形成した後、酸化膜６
ａ，６ｂ上に保護膜としての第１のポリシリコン膜７を
形成する（図５（ｂ））。
【０００７】次に、レジストパターン８を形成した後、
レジストパターン８をマスクとして第１のポリシリコン
膜７及び酸化膜６ａ，６ｂを選択的にエッチング・除去
し、隣接するトランジスタのゲート電極とＳ／Ｄ領域層
とを接続するための接続配線のＳ／Ｄ領域層への接続領
域となる第１及び第２のコンタクトホール９ａ，９ｂを
それぞれ第１及び第２の素子形成領域２ｂ，２ａに形成
する。このとき、第１及び第２のコンタクトホール９
ａ，９ｂはフィールド絶縁膜４上にも延在させる（図５
（ｃ），図７（ａ））。
【０００８】次いで、レジストパターン８を除去する。
なお、この工程の後、第１及び第２のコンタクトホール
９ａ，９ｂの底部の半導体基板３に自然酸化膜１０が形
成されるものとする（図６（ｄ））。
【０００９】続いて、無水弗酸を用いてベーパエッチを
行い、自然酸化膜１０を除去する（図６（ｅ））。この
とき、ベーパエッチを行うのは次の理由による。即ち、
表面が第１のポリシリコン膜７で覆われているため撥水
性になっているので、薬液処理を行ったのではウオータ
マークが残存してしまうためである。
【００１０】次に、接続配線を形成するための第２のポ
リシリコン膜１１を全面に形成する。続いて、同一のパ
ターンに基づき第２のポリシリコン膜１１及び第１のポ
リシリコン膜７を選択的にエッチング・除去して、第１
のポリシリコン膜７からなる第１及び第２のゲート電極
７ａ，７ｂと、隣接するトランジスタ同士の第１及び第
２のゲート電極７ａ，７ｂとＳ／Ｄ領域層とを接続する
第２のポリシリコン膜１１からなる第１及び第２の接続
配線11ａ，11ｂとを形成する。なお、第１及び第２のゲ
ート電極７ａ，７ｂ下の酸化膜６ａ，６ｂが第１及び第
２のゲート絶縁膜６ｃ，６ｄとなる。
【００１１】次いで、第１及び第２のゲート電極７ａ，
７ｂと第１及び第２の接続配線11ａ，11ｂとをマスクと
して導電型不純物を半導体基板３に導入し、更に、第２
のポリシリコン膜11ａ，11ｂ中のｎ型及びｐ型の不純物
を半導体基板３に導入してＳ／Ｄ領域層12ａ／12ｂ，13
ａ／13ｂを形成する。これにより、素子分離領域１を挟
んで隣接する絶縁ゲート型電界効果トランジスタの第１
のゲート電極７ａとＳ／Ｄ領域層13ｂとの接続、及び第
２のゲート電極７ｂとＳ／Ｄ領域層12ａとの接続が完了
する（図６（ｆ），図７（ｂ））。
【００１２】その後、通常の工程を経て、半導体装置が
完成する。
【００１３】
【発明が解決しようとする課題】しかし、上記従来の方
法によると、図６（ｅ）に示すように、ベーパエッチの
際、第１及び第２のコンタクトホール９ａ，９ｂに露出
するフィールド絶縁膜４もエッチングされて、フィール
ド絶縁膜４が薄くなったり、下の半導体基板３が表出し
たりする。このため、第１及び第２の接続配線11ａ，11
ｂを形成すると、隣接するトランジスタのＳ／Ｄ領域層
13ａ，13ｂとＳ／Ｄ領域層12ａ，12ｂとがショートした
り、フィールド絶縁膜４の下の半導体基板３が反転した
りするという問題がある。また、ベーパエッチのエッチ
ング量を調整しようとすると開口面積によりエッチング
量が異なるため、工程管理上好ましくない。
【００１４】この問題を解決するため、図６（ｄ）に示
すように、コンタクトホール９ａ，９ｂを形成した後、
図８（ａ）〜（ｃ）に示すように、バッファ絶縁膜１４
を全面に形成して、半導体基板３を覆った（図８
（ａ））後、ベーパエッチを行ってバッファ絶縁膜１４
とともに自然酸化膜１０を除去し（図８（ｂ））、その
後、第１の接続配線15ａを形成している。なお、第２の
接続配線は図示しない（図８（ｃ））。しかし、この場
合には、ベーパエッチによりフィールド絶縁膜４が過剰
にエッチングされるのを防止することはできるが、自然
酸化膜１０上にもバッファ絶縁膜１４が形成されている
ので、自然酸化膜１０が十分にベーパエッチされずに残
存する場合があるという問題がある。
【００１５】本発明はかかる従来例の問題点に鑑み創作
されたものであり、素子分離用のフィールド絶縁膜に延
在するようにＳ／Ｄ領域層とのコンタクトホールを形成
する場合でも、十分な膜厚のフィールド絶縁膜を残存さ
せるさせるとともに、接続配線とＳ／Ｄ領域層との良好
なコンタクトを得ることができる半導体装置の製造方法
の提供を目的とする。
【００１６】
【課題を解決するための手段】上記課題は、第１に、素
子分離領域となる半導体基板の表面にフィールド絶縁膜
を選択的に形成するとともに、前記フィールド絶縁膜を
挟んで隣接する素子形成領域を形成する工程と、前記素
子形成領域の半導体基板の表面に絶縁膜を形成した後、
該絶縁膜上に第１の導電体膜と、バッファ絶縁膜とを順
次形成する工程と、前記バッファ絶縁膜と、前記第１の
導電体膜と、前記絶縁膜とを順次エッチング・除去して
前記フィールド絶縁膜上及び該フィールド絶縁膜に隣接
する半導体基板上に開口部を形成する工程と、ベーパエ
ッチを行い、前記半導体基板及び第１の導電体膜を表出
する工程と、前記半導体基板及び第１の導電体膜と接続
して第２の導電体膜を形成する工程とを有する半導体装
置の製造方法によって達成され、第２に、素子分離領域
となる半導体基板の表面にフィールド絶縁膜を選択的に
形成するとともに、前記フィールド絶縁膜を挟んで隣接
する第１及び第２の素子形成領域を形成する工程と、前
記第１及び第２の素子形成領域の半導体基板の表面にゲ
ート絶縁膜となる絶縁膜を形成した後、該絶縁膜上に第
１の導電体膜と、バッファ絶縁膜とを順次形成する工程
と、前記バッファ絶縁膜と、前記第１の導電体膜と、前
記絶縁膜とを順次エッチング・除去して前記フィールド
絶縁膜上及び該フィールド絶縁膜に隣接する半導体基板
上に第１及び第２の開口部を形成する工程と、ベーパエ
ッチを行い、前記第１及び第２の開口部の底部に半導体
基板を表出するとともに、前記第１の導電体膜を表出す
る工程と、前記開口部を介して前記半導体基板及び第１
の導電体膜と接続する第２の導電体膜を形成する工程
と、前記第２の導電体膜及び第１の導電体膜をパターニ
ングして、前記第１及び第２の素子形成領域にそれぞれ
前記第２の導電体膜からなる第１の接続配線／前記第１
の導電体膜からなる第１のゲート電極と、前記第２の導
電体膜からなる第２の接続配線／前記第１の導電体膜か
らなる第２のゲート電極とを形成する工程と、前記第１
のゲート電極／第１の接続配線と第２のゲート電極／第
２の接続配線とをマスクとして導電型不純物を半導体基
板に導入し、前記第１及び第２のゲート電極の両側にソ
ース／ドレイン領域層を形成する工程とを有する半導体
装置の製造方法によって達成される。
【００１７】
【作 用】本発明に係る半導体装置の製造方法によれ
ば、フィールド絶縁膜上に延在する開口部の底部の半導
体基板を表出するため、自然酸化膜のベーパエッチを行
う際、開口部の周囲に残存する第１の導電体膜上にはバ
ッファ絶縁膜が残存しているので、自然酸化膜等のエッ
チングレートは開口面積によらずほぼ一定となる。この
ため、エッチング量の制御が容易になり、従来と異なり
フィールド絶縁膜が過剰にエッチングされることもなく
なる。また、自然酸化膜上にはバッファ絶縁膜が形成さ
れていないので、自然酸化膜も十分にベーパエッチさ
れ、開口部の底部の半導体基板の表面に残存することも
なくなる。
【００１８】これにより、隣接するトランジスタのＳ／
Ｄ領域層とゲート電極との接続配線のＳ／Ｄ領域層への
コンタクトをとるための開口部を素子分離用のフィール
ド絶縁膜上に延在するように形成する場合でも、十分な
膜厚のフィールド絶縁膜を残存させるとともに、開口部
底部の半導体基板の表面を表出させて、接続配線とＳ／
Ｄ領域層との良好なコンタクトを得ることができる。
【００１９】
【実施例】以下に、本発明の実施例について図面を参照
しながら説明する。図１（ａ）〜（ｃ），図２（ｄ）〜
（ｆ）は、従来例の素子分離領域を挟んで隣接する絶縁
ゲート型電界効果トランジスタのゲート電極とＳ／Ｄ領
域層とを接続するＳＲＡＭのメモリセルの製造方法につ
いて説明する断面図、図３（ａ），（ｂ）は平面図で、
図２（ｄ）は図３（ａ）のＣ−Ｃ線断面図、図２（ｆ）
は図３（ｂ）のＤ−Ｄ線断面図である。
【００２０】まず、ｐ型のシリコン基板（半導体基板）
２３表面であって、素子分離領域２１となる領域に選択
酸化により膜厚4000〜5000Åのシリコン酸化膜からなる
フィールド絶縁膜２４を形成する。これにより、フィー
ルド絶縁膜２４を挟んで隣接する第１及び第２の素子形
成領域22ａ，22ｂを形成する（図１（ａ））。
【００２１】次いで、第１及び第２の素子形成領域22
ａ，22ｂの半導体基板２３の表面にゲート絶縁膜となる
膜厚１５０〜２５０Åのシリコン酸化膜（絶縁膜）26
ａ，26ｂを熱酸化により形成した後、シリコン酸化膜26
ａ，26ｂ上に保護膜としての膜厚２００〜1000Åの第１
のポリシリコン膜（第１の導電体膜）２７をＣＶＤ法に
より形成し、更に、第１のポリシリコン膜２７上に膜厚
３００〜５００Åのシリコン酸化膜からなるバッファ絶
縁膜２８を熱酸化又はＣＶＤ法により形成する（図１
（ｂ））。
【００２２】次に、レジストパターン２９を形成した
後、レジストパターン２９をマスクとしてバッファ絶縁
膜２８／第１のポリシリコン膜２７／シリコン酸化膜26
ａ，26ｂを選択的に順次エッチング・除去し、隣接する
トランジスタのゲート電極と接続する接続配線をＳ／Ｄ
領域層と接続するための第１のコンタクトホール（第１
の開口部）30ａ、及び第２のコンタクトホール（第２の
開口部）30ｂを形成する。このとき、第１及び第２のコ
ンタクトホール30ａ，30ｂはともにフィールド絶縁膜２
４上にも延在させる（図１（ｃ），図４（ａ））。
【００２３】次いで、レジストパターン２９を除去す
る。なお、この工程の後、第１及び第２のコンタクトホ
ール30ａ，30ｂの底部の半導体基板２３に自然酸化膜３
１が形成されるものとする（図２（ｄ））。
【００２４】続いて、無水弗酸を用いてベーパエッチを
行い、自然酸化膜３１を除去するとともに、第１のポリ
シリコン膜２７上のバッファ絶縁膜２８を除去する。こ
のとき、第１のポリシリコン膜２７上にはバッファ絶縁
膜２８が形成されているので、自然酸化膜３１等のエッ
チングレートは開口面積によらずほぼ一定となる。この
ため、自然酸化膜３１等のエッチング量の制御が容易に
なり、従来と異なり、フィールド絶縁膜２４が過剰にエ
ッチングされることもなくなる。また、自然酸化膜３１
上にはバッファ絶縁膜２８が形成されていないので、自
然酸化膜３１も十分にベーパエッチされる（図２
（ｅ））。
【００２５】次に、接続配線を形成するための膜厚1000
〜2000Åの第２のポリシリコン膜３２を全面に形成する
（図２（ｆ））。続いて、第１及び第２のポリシリコン
膜２７，３２を選択的にエッチング・除去して、第１の
ポリシリコン膜２７からなる第１及び第２のゲート電極
27ａ，27ｂと、隣接するトランジスタのＳ／Ｄ領域層と
第１及び第２のゲート電極27ａ，27ｂとを接続する第２
のポリシリコン膜３２からなる第１及び第２の接続配線
32ａ，32ｂとを形成する。なお、第１及び第２のゲート
電極27ａ，27ｂの下のシリコン酸化膜26ａ，26ｂがそれ
ぞれ第１及び第２のゲート絶縁膜26ａ，26ｂとなる。
【００２６】次いで、第１のゲート電極27ａ／第１の接
続配線32ａ、及び第２のゲート電極27ｂ／第２の接続配
線32ｂとをマスクとしてｎ型不純物を半導体基板２３に
導入し、更に、第２のポリシリコン膜32ａ，32ｂ中のｎ
型の不純物を半導体基板２３に導入して、第１及び第２
の素子形成領域22ａ，22ｂのシリコン基板２３にそれぞ
れＳ／Ｄ領域層33ａ／33ｂ，34ａ／34ｂを形成する。こ
れにより、素子分離領域２１を挟んで隣接する素子形成
領域22ａ，22ｂにそれぞれ絶縁ゲート型電界効果トラン
ジスタが形成されるとともに、第１のゲート電極27ａと
隣接するトランジスタのＳ／Ｄ領域層34ｂとの接続が完
了するとともに、第２のゲート電極27ｂと隣接するトラ
ンジスタのＳ／Ｄ領域層33ｂとの接続が完了する（図３
（ｇ），図４（ｂ））。なお、第２のポリシリコン膜32
ａ，32ｂ中のｎ型不純物を半導体基板２３に導入する方
法の代わりに、図１（ｃ）に示すコンタクトホール30ａ
を形成した後に、該コンタクトホール30ａを介してｎ型
不純物を半導体基板２３に導入する方法を用いてもよ
い。
【００２７】その後、通常の工程を経て、半導体装置が
完成する。以上のように、本発明の実施例によれば、ベ
ーパエッチにより自然酸化膜３１を除去する際、図２
（ｄ）に示すように、第１のポリシリコン膜２７上には
バッファ絶縁膜２８が形成されているので、自然酸化膜
３１等のエッチングレートは開口面積によらずほぼ一定
となる。このため、エッチング量の制御が容易になり、
図２（ｅ）に示すように、従来と異なりフィールド絶縁
膜２４が過剰にエッチングされることもなくなる。ま
た、自然酸化膜３１上にはバッファ絶縁膜２８が形成さ
れていないので、自然酸化膜３１も十分にベーパエッチ
され、シリコン基板２３の表面に残存することもなくな
る。
【００２８】これにより、第１のゲート電極27ａと隣接
するトランジスタのＳ／Ｄ領域層34ｂとの間の第１の接
続配線32ａのＳ／Ｄ領域層34ｂへのコンタクトをとるた
めの第１のコンタクトホール30ａ、及び第２のゲート電
極27ｂと隣接するトランジスタのＳ／Ｄ領域層33ｂとの
間の第２の接続配線32ｂのＳ／Ｄ領域層33ｂへのコンタ
クトをとるための第２のコンタクトホール30ｂを素子分
離用のフィールド絶縁膜２４上に延在するように形成す
る場合でも、十分な膜厚のフィールド絶縁膜２４を残存
させるとともに、第１及び第２のコンタクトホール30
ａ，30ｂ底部のシリコン基板２３の表面を表出させて、
第１及び第２の接続配線32ａ，32ｂとＳ／Ｄ領域層34
ｂ，33ｂとの良好なコンタクトを得ることができる。
【００２９】なお、第１の及び第２の導電体膜２７，３
２としてポリシリコン膜を用いているが、金属ポリサイ
ド膜を用いることも可能である。
【００３０】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、フィールド絶縁膜上に延在
する開口部の底部の半導体基板を表出するため、自然酸
化膜のベーパエッチを行う際、開口部の周囲に残存する
第１の導電体膜上にはバッファ絶縁膜が残存しているの
で、エッチング量の制御が容易になり、フィールド絶縁
膜が過剰にエッチングされることもなくなる。また、自
然酸化膜上にはバッファ絶縁膜が形成されていないの
で、自然酸化膜は十分にベーパエッチされ、開口部の底
部に半導体基板の表面を確実に表出することができる。
【００３１】これにより、隣接するトランジスタのＳ／
Ｄ領域層とゲート電極との接続配線のＳ／Ｄ領域層への
コンタクトをとるための開口部を素子分離用のフィール
ド絶縁膜上に延在するように形成する場合でも、十分な
膜厚のフィールド絶縁膜を残存させるとともに、接続配
線とＳ／Ｄ領域層との良好なコンタクトを得ることがで
きる。
【図面の簡単な説明】
【図１】本発明の実施例に係るＳＲＡＭのメモリセルの
製造方法について説明する断面図（その１）である。
【図２】本発明の実施例に係るＳＲＡＭのメモリセルの
製造方法について説明する断面図（その２）である。
【図３】本発明の実施例に係るＳＲＡＭのメモリセルの
製造方法について説明する断面図（その３）である。
【図４】本発明の実施例に係るＳＲＡＭのメモリセルの
製造方法について説明する平面図である。
【図５】従来例に係るＳＲＡＭのメモリセルの製造方法
について説明する断面図（その１）である。
【図６】従来例に係るＳＲＡＭのメモリセルの製造方法
について説明する断面図（その２）である。
【図７】従来例に係るＳＲＡＭのメモリセルの製造方法
について説明する平面図である。
【図８】他の従来例に係るＳＲＡＭのメモリセルの製造
方法について説明する断面図である。
【符号の説明】
２１ 素子分離領域、 22ａ 第１の素子分離領域、 22ｂ 第２の素子分離領域、 ２３ シリコン基板（半導体基板）、 ２４ フィールド絶縁膜、 26ａ シリコン酸化膜（第１のゲート絶縁膜；絶縁
膜）、 26ｂ シリコン酸化膜（第２のゲート絶縁膜；絶縁
膜）、 ２７ 第１のポリシリコン膜（第１の導電体膜）、 27ａ 第１のゲート電極、 27ｂ 第２のゲート電極、 ２８ バッファ絶縁膜、 ２９ レジストパターン、 30ａ 第１のコンタクトホール（第１の開口部）、 30ｂ 第２のコンタクトホール（第２の開口部）、 ３１ 自然酸化膜、 ３２ 第２のポリシリコン（第２の導電体膜）、 32ａ 第１の接続配線、 32ｂ 第２の接続配線、 33ａ，33ｂ，34ａ，34ｂ Ｓ／Ｄ領域層。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 素子分離領域となる半導体基板の表面に
    フィールド絶縁膜を選択的に形成するとともに、前記フ
    ィールド絶縁膜を挟んで隣接する素子形成領域を形成す
    る工程と、 前記素子形成領域の半導体基板の表面に絶縁膜を形成し
    た後、該絶縁膜上に第１の導電体膜と、バッファ絶縁膜
    とを順次形成する工程と、 前記バッファ絶縁膜と、前記第１の導電体膜と、前記絶
    縁膜とを順次エッチング・除去して前記フィールド絶縁
    膜上及び該フィールド絶縁膜に隣接する半導体基板上に
    開口部を形成する工程と、 ベーパエッチを行い、前記半導体基板及び第１の導電体
    膜を表出する工程と、 前記半導体基板及び第１の導電体膜と接続して第２の導
    電体膜を形成する工程とを有する半導体装置の製造方
    法。
  2. 【請求項２】 素子分離領域となる半導体基板の表面に
    フィールド絶縁膜を選択的に形成するとともに、前記フ
    ィールド絶縁膜を挟んで隣接する第１及び第２の素子形
    成領域を形成する工程と、 前記第１及び第２の素子形成領域の半導体基板の表面に
    ゲート絶縁膜となる絶縁膜を形成した後、該絶縁膜上に
    第１の導電体膜と、バッファ絶縁膜とを順次形成する工
    程と、 前記バッファ絶縁膜と、前記第１の導電体膜と、前記絶
    縁膜とを順次エッチング・除去して前記フィールド絶縁
    膜上及び該フィールド絶縁膜に隣接する半導体基板上に
    第１及び第２の開口部を形成する工程と、 ベーパエッチを行い、前記第１及び第２の開口部の底部
    に半導体基板を表出するとともに、前記第１の導電体膜
    を表出する工程と、 前記開口部を介して前記半導体基板及び第１の導電体膜
    と接続する第２の導電体膜を形成する工程と、 前記第２の導電体膜及び第１の導電体膜をパターニング
    して、前記第１及び第２の素子形成領域にそれぞれ前記
    第２の導電体膜からなる第１の接続配線／前記第１の導
    電体膜からなる第１のゲート電極と、前記第２の導電体
    膜からなる第２の接続配線／前記第１の導電体膜からな
    る第２のゲート電極とを形成する工程と、 前記第１のゲート電極／第１の接続配線と第２のゲート
    電極／第２の接続配線とをマスクとして導電型不純物を
    半導体基板に導入し、前記第１及び第２のゲート電極の
    両側にソース／ドレイン領域層を形成する工程とを有す
    る半導体装置の製造方法。
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