TW201306178A - 具有垂直元件與非垂直元件之半導體元件以及其形成方法 - Google Patents

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Abstract

一種半導體元件，包含沿水平方向延伸之基板和位於基板上之垂直電晶體。垂直電晶體包含：位於基板上之第一擴散區；位於第一擴散區上且相對於基板之水平延伸方向沿垂直方向延伸的通道區；位於通道區上之第二擴散區；以及位於通道區之側壁處且與通道區絕緣之閘電極。水平電晶體定位於基板上，包含：位於基板上且彼此隔開的第一擴散區及第二擴散區；位於基板上、介於第一擴散區與第二擴散區之間的通道區；位於通道區上且與通道區隔離的閘電極。垂直電晶體之閘電極之部分及水平電晶體之閘電極之部分相對於基板在垂直方向上處於同一垂直位置。

Description

具有垂直元件與非垂直元件之半導體元件以及其形成方法
本發明概念之實施例是有關於具有垂直電晶體與非垂直電晶體之半導體元件以及其形成方法。
已對用於體現低功率半導體元件之各種方法進行了大量研究。隨著金氧半場效電晶體(MOSFET)具有約100 nm或更小之通道長度之趨勢不斷增長，歸因於業內被稱為短通道效應(short-channel effect)之現象，製造具有高驅動電流及低截止漏電流兩者之半導體元件已變得越來越困難。為了克服此等限制，已使用了多種製造技術，藉此，藉由控制通道區之摻雜分佈(doping profile)在同一半導體基板上形成具有不同臨限電壓之多個元件。然而，隨著元件之操作電壓變為約1 V或更低，低臨限電壓(V T )元件之漏電流可極大地增加，從而導致操作不可靠且效率低。
本發明概念之實施例提供適合於增加積體密度且減少功率消耗之半導體元件以及其形成方法。
本發明概念之其他實施例提供適合於增加之積體密度以及減少之功率消耗的靜態隨機存取記憶體(SRAM)單元。
本發明概念之態樣不受以上描述限制，且一般熟習此項技術者根據本文中所描述之示範性實施例將清楚地理解其他未提及之態樣。
在一態樣中，一種半導體元件包含：在水平方向上延伸之基板；位於基板上之垂直電晶體，垂直電晶體包含：基板上之第一擴散區；位於第一擴散區上且相對於基板之水平延伸方向在垂直方向上延伸的通道區；位於通道區上之第二擴散區；以及位於通道區之側壁處且與通道區絕緣之閘電極；以及位於基板上之水平電晶體，水平電晶體包含：位於基板上且彼此隔開的第一擴散區及第二擴散區；位於基板上、介於第一擴散區與第二擴散區之間的通道區；以及位於通道區上且與通道區隔離的閘電極；其中垂直電晶體之閘電極之部分及水平電晶體之閘電極之部分相對於基板在垂直方向上處於同一垂直位置。
在一實施例中，所述半導體元件進一步包含位於水平電晶體及垂直電晶體上之材料層，垂直電晶體之閘電極以及水平電晶體之閘電極皆與材料層直接接觸。
在一實施例中，材料層包含蝕刻終止層。
在一實施例中，材料層包含絕緣層。
在一實施例中，垂直電晶體之閘電極以及水平電晶體之閘電極包含同一材料層之部分。
在一實施例中，水平電晶體之第一擴散區與垂直電晶體之第一擴散區相連。
在一實施例中，與垂直電晶體之第一擴散區相連的水平電晶體之第一擴散區具有下邊界，所述下邊界相對於基板之上表面在垂直位置中高於垂直電晶體之第一擴散區之下邊界。
在一實施例中，與垂直電晶體之第一擴散區相連的水平電晶體之第一擴散區具有下邊界，所述下邊界相對於基板之上表面在垂直位置中低於垂直電晶體之第一擴散區之下邊界。
在一實施例中，與垂直電晶體之第一擴散區相連的水平電晶體之第一擴散區具有下邊界，所述下邊界相對於基板之上表面與垂直電晶體之第一擴散區之下邊界具有相同的垂直位置。
在一實施例中，垂直電晶體之第一擴散區包含垂直電晶體之汲極；垂直電晶體之第二擴散區包含垂直電晶體之源極；水平電晶體之第一擴散區包含水平電晶體之汲極及源極中之一者；水平電晶體之第二擴散區包含水平電晶體之汲極及源極中之另一者。
在一實施例中，垂直電晶體之第一擴散區以及水平電晶體之第一擴散區及第二擴散區相對於基板處於同一垂直位置。
在一實施例中，垂直電晶體之第一擴散區包括在垂直方向上延伸之垂直突起(vertical protrusion)，且其中垂直通道區位於垂直突起上。
在一實施例中，垂直電晶體進一步包含位於第二擴散區上之矽化物區。
在一實施例中，垂直電晶體進一步包含位於矽化物區上之金屬圖案。
在一實施例中，垂直電晶體之第二擴散區包含與垂直 電晶體之垂直通道區直接接觸之矽化物區。
在一實施例中，水平電晶體之第一擴散區及垂直電晶體之第一擴散區上皆具有矽化物區。
在一實施例中，所述半導體元件進一步包含位於垂直電晶體之閘電極之側壁上且位於水平電晶體之閘電極之側壁上的絕緣隔片(insulating spacer)。
在一實施例中，所述半導體元件進一步包含位於垂直電晶體之閘電極上且位於水平電晶體之閘電極上的矽化物區。
在一實施例中，垂直電晶體之第二擴散區在水平方向上之寬度大於垂直電晶體之通道區在水平方向上之寬度。
在一實施例中，水平電晶體之閘電極具有底部，所述底部處於低於水平電晶體之第一擴散區及第二擴散區之下邊界之位置。
在一實施例中，所述半導體元件進一步包含與垂直電晶體之第二擴散區之頂部直接接觸之層間介層孔(interlayer via)。
在一實施例中，所述半導體元件進一步包含位於基板上之內埋式氧化物層，且其中垂直電晶體及水平電晶體位於內埋式氧化物層上。
在一實施例中，垂直電晶體之通道區包含單晶材料。
在一實施例中，垂直電晶體包含第一垂直電晶體，且垂直電晶體進一步包含：位於基板上之第二垂直電晶體，第二垂直電晶體包含：位於基板上之第一擴散區；位於第 一擴散區上且相對於基板之水平延伸方向在垂直方向上延伸的通道區；位於第一垂直通道區上之第二擴散區；以及位於垂直通道區之側壁處且與垂直通道區絕緣之閘電極。
在一實施例中，第一垂直電晶體及第二垂直電晶體包含反相器對(inverter pair)。
在一實施例中，第一垂直電晶體包含p型通道電晶體及n型通道電晶體中之一者，且其中第二垂直電晶體包含p型通道電晶體及n型通道電晶體中之另一者。
在一實施例中，基板包含塊材基板(bulk substrate)及絕緣體上矽(silicon-on-insulator；SOI)基板中之一者。
在另一態樣中，一種半導體元件包含：在水平方向上延伸之基板；位於基板上之垂直電晶體，垂直電晶體包含：位於基板上之第一擴散區；位於第一擴散區上且相對於基板之水平延伸方向在垂直方向上延伸的通道區；位於通道區上之第二擴散區；以及位於通道區之側壁處且與通道區絕緣之閘電極；位於基板上之水平電晶體，水平電晶體包含：位於基板上且彼此隔開的第一擴散區及第二擴散區；位於基板上、介於第一擴散區與第二擴散區之間的通道區；以及位於通道區上且與通道區隔離的閘電極；以及位於水平電晶體及垂直電晶體上之材料層，垂直電晶體之閘電極及水平電晶體之閘電極皆與材料層直接接觸。
在一實施例中，材料層包含蝕刻終止層。
在一實施例中，材料層包含絕緣層。
在一實施例中，垂直電晶體之閘電極之部分及水平電 晶體之閘電極之部分相對於基板在垂直方向上處於同一垂直位置。
在一實施例中，垂直電晶體之閘電極及水平電晶體之閘電極包含同一材料層之部分。
在一實施例中，水平電晶體之第一擴散區與垂直電晶體之第一擴散區相連。
在一實施例中，與垂直電晶體之第一擴散區相連的水平電晶體之第一擴散區具有下邊界，所述下邊界相對於基板之上表面在垂直位置中高於垂直電晶體之第一擴散區之下邊界。
在一實施例中，與垂直電晶體之第一擴散區相連的水平電晶體之第一擴散區具有下邊界，所述下邊界相對於基板之上表面在垂直位置中低於垂直電晶體之第一擴散區之下邊界。
在一實施例中，與垂直電晶體之第一擴散區相連的水平電晶體之第一擴散區具有下邊界，所述下邊界相對於基板之上表面與垂直電晶體之第一擴散區之下邊界具有相同的垂直位置。
在一實施例中，垂直電晶體之第一擴散區包含垂直電晶體之汲極；垂直電晶體之第二擴散區包含垂直電晶體之源極；水平電晶體之第一擴散區包含水平電晶體之汲極及源極中之一者；水平電晶體之第二擴散區包含水平電晶體之汲極及源極中之另一者。
在一實施例中，垂直電晶體之第一擴散區以及水平電 晶體之第一擴散區及第二擴散區相對於基板處於同一垂直位置。
在一實施例中，垂直電晶體之第一擴散區包括在垂直方向上延伸之垂直突起，且其中垂直通道區位於垂直突起上。
在一實施例中，垂直電晶體進一步包含位於第二擴散區上之矽化物區。
在一實施例中，垂直電晶體進一步包含位於矽化物區上之金屬圖案。
在一實施例中，垂直電晶體之第二擴散區包含與垂直電晶體之垂直通道區直接接觸之矽化物區。
在一實施例中，水平電晶體之第一擴散區及垂直電晶體之第一擴散區上皆具有矽化物區。
在一實施例中，所述半導體元件進一步包含位於垂直電晶體之閘電極之側壁上且位於水平電晶體之閘電極之側壁上的絕緣隔片。
在一實施例中，所述半導體元件進一步包含位於垂直電晶體之閘電極上且位於水平電晶體之閘電極上的矽化物區。
在一實施例中，垂直電晶體之第二擴散區在水平方向上之寬度大於垂直電晶體之通道區在水平方向上之寬度。
在一實施例中，水平電晶體之閘電極具有底部，所述底部處於低於水平電晶體之第一擴散區及第二擴散區之下邊界之位置。
在一實施例中，所述半導體元件進一步包含與垂直電晶體之第二擴散區之頂部直接接觸之層間介層孔。
在一實施例中，所述半導體元件進一步包含位於基板上之內埋式氧化物層，且其中垂直電晶體及水平電晶體位於內埋式氧化物層上。
在一實施例中，垂直電晶體之通道區包含單晶材料。
在一實施例中，垂直電晶體包含第一垂直電晶體，且垂直電晶體進一步包含：位於基板上之第二垂直電晶體，第二垂直電晶體包含：位於基板上之第一擴散區；位於第一擴散區上且相對於基板之水平延伸方向在垂直方向上延伸的通道區；位於第一垂直通道區上之第二擴散區；以及位於垂直通道區之側壁處且與垂直通道區絕緣之閘電極。
在一實施例中，第一垂直電晶體及第二垂直電晶體包含反相器對。
在一實施例中，第一垂直電晶體包含p型通道電晶體及n型通道電晶體中之一者，且其中第二垂直電晶體包含p型通道電晶體及n型通道電晶體中之另一者。
在一實施例中，基板包含塊材基板及絕緣體上矽(SOI)基板中之一者。
在另一態樣中，一種半導體元件包含：在水平方向上延伸之基板；位於基板上之垂直電晶體，垂直電晶體包含：位於基板上之第一擴散區；位於第一擴散區上且相對於基板之水平延伸方向在垂直方向上延伸的通道區；位於通道區上之第二擴散區；以及位於通道區之側壁處且與通道區 絕緣之閘電極；以及位於基板上之水平電晶體，水平電晶體包含：位於基板上且彼此隔開的第一擴散區及第二擴散區；位於基板上、介於第一擴散區與第二擴散區之間的通道區；以及位於通道區上且與通道區隔離的閘電極，其中垂直電晶體之閘電極及水平電晶體之閘電極包含同一材料層之部分。
在一實施例中，垂直電晶體之閘電極之部分及水平電晶體之閘電極之部分相對於基板在垂直方向上處於同一垂直位置。
在一實施例中，所述半導體元件進一步包含位於水平電晶體及垂直電晶體上之材料層，垂直電晶體之閘電極及水平電晶體之閘電極皆與材料層直接接觸。
在一實施例中，材料層包含蝕刻終止層。
在一實施例中，材料層包含絕緣層。
在一實施例中，水平電晶體之第一擴散區與垂直電晶體之第一擴散區相連。
在一實施例中，與垂直電晶體之第一擴散區相連的水平電晶體之第一擴散區具有下邊界，所述下邊界相對於基板之上表面在垂直位置中高於垂直電晶體之第一擴散區之下邊界。
在一實施例中，與垂直電晶體之第一擴散區相連的水平電晶體之第一擴散區具有下邊界，所述下邊界相對於基板之上表面在垂直位置中低於垂直電晶體之第一擴散區之下邊界。
在一實施例中，與垂直電晶體之第一擴散區相連的水平電晶體之第一擴散區具有下邊界，所述下邊界相對於基板之上表面與垂直電晶體之第一擴散區之下邊界具有相同的垂直位置。
在一實施例中，垂直電晶體之第一擴散區包含垂直電晶體之汲極；垂直電晶體之第二擴散區包含垂直電晶體之源極；水平電晶體之第一擴散區包含水平電晶體之汲極及源極中之一者；水平電晶體之第二擴散區包含水平電晶體之汲極及源極中之另一者。
在一實施例中，垂直電晶體之第一擴散區以及水平電晶體之第一擴散區及第二擴散區相對於基板處於同一垂直位置。
在一實施例中，垂直電晶體之第一擴散區包括在垂直方向上延伸之垂直突起，且其中垂直通道區位於垂直突起上。
在一實施例中，垂直電晶體進一步包含位於第二擴散區上之矽化物區。
在一實施例中，垂直電晶體進一步包含位於矽化物區上之金屬圖案。
在一實施例中，垂直電晶體之第二擴散區包含與垂直電晶體之垂直通道區直接接觸之矽化物區。
在一實施例中，水平電晶體之第一擴散區及垂直電晶體之第一擴散區上皆具有矽化物區。
在一實施例中，所述半導體元件進一步包含位於垂直 電晶體之閘電極之側壁上且位於水平電晶體之閘電極之側壁上的絕緣隔片。
在一實施例中，所述半導體元件進一步包含位於垂直電晶體之閘電極上且位於水平電晶體之閘電極上的矽化物區。
在一實施例中，垂直電晶體之第二擴散區在水平方向上之寬度大於垂直電晶體之通道區在水平方向上之寬度。
在一實施例中，水平電晶體之閘電極具有底部，所述底部處於低於水平電晶體之第一擴散區及第二擴散區之下邊界之位置。
在一實施例中，所述半導體元件進一步包含與垂直電晶體之第二擴散區之頂部直接接觸之層間介層孔。
在一實施例中，所述半導體元件進一步包含位於基板上之內埋式氧化物層，且其中垂直電晶體及水平電晶體位於內埋式氧化物層上。
在一實施例中，垂直電晶體之通道區包含單晶材料。
在一實施例中，垂直電晶體包含第一垂直電晶體，且垂直電晶體進一步包含：位於基板上之第二垂直電晶體，第二垂直電晶體包含：位於基板上之第一擴散區；位於第一擴散區上且相對於基板之水平延伸方向在垂直方向上延伸的通道區；位於第一垂直通道區上之第二擴散區；以及位於垂直通道區之側壁處且與垂直通道區絕緣之閘電極。
在一實施例中，第一垂直電晶體及第二垂直電晶體包含反相器對。
在一實施例中，第一垂直電晶體包含p型通道電晶體及n型通道電晶體中之一者，且其中第二垂直電晶體包含p型通道電晶體及n型通道電晶體中之另一者。
在一實施例中，基板包含塊材基板及絕緣體上矽(SOI)基板中之一者。
在另一態樣中，一種屬於記憶體元件之記憶單元(memory cell)包含：在第一節點處耦接且串聯連接於第一電壓源與第二電壓源之間的第一上拉電晶體(pull-up transistor)及第一下拉電晶體(pull-down transistor)，第一上拉電晶體及第一下拉電晶體之閘極在第二節點處耦接；耦接在第一節點與記憶體元件之第一位元線之間的第一存取電晶體，第一存取電晶體之閘極耦接至記憶體元件之字線；在第二節點處耦接且串聯連接於第一電壓源與第二電壓源之間的第二上拉電晶體及第二下拉電晶體，第二上拉電晶體及第二下拉電晶體之閘極耦接至第一節點；耦接在第二節點與記憶體元件之第二位元線之間的第二存取電晶體，第二存取電晶體之閘極耦接至記憶體元件之字線；其中第一上拉電晶體、第一下拉電晶體、第二上拉電晶體以及第二下拉電晶體各自包含垂直通道電晶體，所述垂直通道電晶體具有相對於記憶體元件之基板在垂直方向上延伸之通道區，且每一垂直通道電晶體包含位於垂直延伸之通道區之側壁處的閘電極；其中第一存取電晶體及第二存取電晶體各自包含水平通道電晶體，所述水平通道電晶體具有在基板之水平方向上延伸之通道區，且每一水平通道電 晶體包含位於通道區上之閘電極；且其中第一上拉電晶體、第一下拉電晶體、第二上拉電晶體及第二下拉電晶體之閘電極以及第一存取電晶體及第二存取電晶體之閘電極包含同一材料層之部分。
在一實施例中，垂直通道電晶體各自包含：位於基板上之第一擴散區；位於第一擴散區上且相對於基板之水平延伸方向在垂直方向上延伸的通道區；位於通道區上之第二擴散區；以及位於通道區之側壁處且與通道區絕緣之閘電極；且其中水平通道電晶體各自包含：位於基板上且彼此隔開的第一擴散區及第二擴散區；位於基板上、介於第一擴散區與第二擴散區之間的通道區；以及位於通道區上且與通道區隔離的閘電極。
在一實施例中，水平通道電晶體中之每一者之第一擴散區與垂直通道電晶體中之一者之第一擴散區相連。
在一實施例中，與垂直電晶體中之一者之第一擴散區相連的水平電晶體中之每一者之第一擴散區具有下邊界，所述下邊界相對於基板之上表面在垂直位置中高於垂直電晶體之第一擴散區之下邊界。
在一實施例中，與垂直電晶體中之一者之第一擴散區相連的水平電晶體中之每一者之第一擴散區具有下邊界，所述下邊界相對於基板之上表面在垂直位置中低於垂直電晶體之第一擴散區之下邊界。
在一實施例中，與垂直電晶體中之一者之第一擴散區相連的水平電晶體中之每一者之第一擴散區具有下邊界， 所述下邊界相對於基板之上表面與垂直電晶體之第一擴散區之下邊界具有相同的垂直位置。
在一實施例中，每一垂直電晶體之第一擴散區包含垂直電晶體之汲極；每一垂直電晶體之第二擴散區包含垂直電晶體之源極；每一水平電晶體之第一擴散區包含水平電晶體之汲極及源極中之一者；每一水平電晶體之第二擴散區包含水平電晶體之汲極及源極中之另一者。
在一實施例中，垂直電晶體之第一擴散區以及水平電晶體之第一擴散區及第二擴散區相對於基板處於同一垂直位置。
在一實施例中，垂直電晶體之第一擴散區各自包括在垂直方向上延伸之垂直突起，且其中垂直通道區位於垂直突起上。
在一實施例中，所述垂直電晶體各自進一步包含位於第二擴散區上之矽化物區。
在一實施例中，所述垂直電晶體各自進一步包含位於矽化物區上之金屬圖案。
在一實施例中，每一垂直電晶體之第二擴散區包含與垂直電晶體之垂直通道區直接接觸之矽化物區。
在一實施例中，水平電晶體之第一擴散區及垂直電晶體之第一擴散區上皆具有矽化物區。
在一實施例中，垂直電晶體之第二擴散區在水平方向上之寬度大於垂直電晶體之通道區在水平方向上之寬度。
在一實施例中，水平電晶體之閘電極具有底部，底部 處於低於水平電晶體之第一擴散區及第二擴散區之下邊界之位置。
在一實施例中，所述記憶單元進一步包含與垂直電晶體之第二擴散區之頂部直接接觸之層間介層孔。
在一實施例中，第一上拉電晶體、第一下拉電晶體、第二上拉電晶體及第二下拉電晶體之閘電極之部分以及第一存取電晶體及第二存取電晶體之閘電極之部分相對於基板在垂直方向上處於同一垂直位置。
在一實施例中，所述記憶單元進一步包含位於水平電晶體及垂直電晶體上之材料層，第一上拉電晶體、第一下拉電晶體、第二上拉電晶體及第二下拉電晶體之閘電極以及第一存取電晶體及第二存取電晶體之閘電極皆與材料層直接接觸。
在一實施例中，材料層包含蝕刻終止層。
在一實施例中，材料層包含絕緣層。
在一實施例中，所述記憶單元進一步包含位於基板上之內埋式氧化物層，且其中垂直電晶體及水平電晶體位於內埋式氧化物層上。
在一實施例中，垂直電晶體之通道區包含單晶材料。
在一實施例中，基板包含塊材基板及絕緣體上矽(SOI)基板中之一者。
在另一態樣中，一種形成半導體元件之方法包含：在基板上形成第一擴散區；在第一擴散區上形成垂直電晶體之通道區，所述通道區相對於基板在垂直方向上延伸；以 及在垂直電晶體通道區之側壁處設置垂直電晶體閘電極且同時在基板上在與垂直電晶體隔開的位置處設置水平電晶體閘電極。
在一實施例中，形成垂直電晶體之通道區包含：在基板中形成第一井；藉由用具有第一極性之摻雜元素摻雜第一擴散區而在第一井之部分中形成第一擴散區；在第一擴散區上磊晶生長第一通道層；用具有第二極性之摻雜元素摻雜第一通道層之上部分；圖案化第一通道層以形成垂直電晶體之通道區，通道區在第一擴散區與第二擴散區之間延伸，第二擴散區包含第一通道層之經圖案化之上部分。
在一實施例中，在垂直電晶體通道區之側壁處設置垂直電晶體閘電極且同時在基板上在與垂直電晶體隔開的位置處設置水平電晶體閘電極包含：在垂直電晶體之通道區上且在第一井上設置閘極絕緣層；在閘極絕緣層上設置閘電極層；圖案化閘電極層以形成垂直電晶體閘電極且在與第一擴散區隔開的第一井之部分上形成水平電晶體閘電極。
在一實施例中，所述方法進一步包含：在基板中在水平電晶體閘電極之側壁處形成水平電晶體之第三擴散區及第四擴散區。
在一實施例中，水平電晶體之第四擴散區與垂直電晶體之第一擴散區相連。
在一實施例中，設置垂直電晶體閘電極且同時設置水平閘電極包含：在垂直電晶體通道區之側壁上且在基板上 設置閘極絕緣層；設置閘電極層以覆蓋閘極絕緣層；圖案化閘電極層以形成垂直電晶體閘電極且同時形成水平閘電極。
在一實施例中，所述方法進一步包含：在垂直電晶體通道區上形成第二擴散區；在基板中在與垂直電晶體通道區相對的水平閘電極之一側形成第三擴散區；在基板中在與第三擴散區相對的水平閘電極之一側形成第四擴散區，其中第四擴散區與第一擴散區彼此相連。
在一實施例中，所述方法進一步包含：形成位於垂直電晶體之閘電極及水平電晶體之閘電極上且與垂直電晶體之閘電極及水平電晶體之閘電極直接接觸的材料層。
在另一態樣中，一種形成半導體元件之方法包含：在基板上以磊晶方式形成磊晶材料層，磊晶材料層包括具有非晶材料之第一區及具有單晶材料之第二區；以及蝕刻磊晶材料層以在第二區上形成垂直電晶體之通道區，通道區相對於基板在垂直方向上延伸。
在一實施例中，具有非晶材料之第一區包含存在於基板中之絕緣結構。
在一實施例中，所述方法進一步包含：在形成垂直電晶體之通道區之前，在基板上在垂直電晶體之通道區之下的位置處形成第一擴散區；在垂直電晶體之通道區上形成第二擴散區。
在一實施例中，所述方法進一步包含：在垂直電晶體通道區之側壁處設置垂直電晶體閘電極且同時在基板上在 與垂直電晶體隔開的位置處設置水平電晶體閘電極。
在另一態樣中，一種記憶體系統包含：產生命令及位元址信號的記憶體控制器；以及包含多個記憶體元件之記憶體模組，記憶體模組接收命令及位元址信號，且作為回應，將資料儲存至記憶體元件中之至少一者且自記憶體元件中之至少一者擷取資料，其中每一記憶體元件包含：在水平方向上延伸之基板；位於基板上之垂直電晶體，垂直電晶體包含：位於基板上之第一擴散區；位於第一擴散區上且相對於基板之水平延伸方向在垂直方向上延伸的通道區；位於通道區上之第二擴散區；以及位於通道區之側壁處且與通道區絕緣之閘電極；以及位於基板上之水平電晶體，水平電晶體包含：位於基板上且彼此隔開的第一擴散區及第二擴散區；位於基板上、介於第一擴散區與第二擴散區之間的通道區；以及位於通道區上且與通道區隔離的閘電極；其中垂直電晶體之閘電極之部分及水平電晶體之閘電極之部分相對於基板在垂直方向上處於同一垂直位置。
根據本發明概念之態樣，一種半導體元件包括安置於基板上之第一垂直電晶體及非垂直電晶體。第一垂直電晶體包括安置於基板上之第一汲極區、自第一汲極區突起之第一垂直通道區、安置於第一垂直通道區上之第一源極區，以及覆蓋第一垂直通道區之側壁之第一閘電極。非垂直電晶體包括安置於基板上之通道區、安置於通道區上之第二閘電極，以及安置成鄰近於第二閘電極之兩側之非垂 直汲極區及非垂直源極區。第一汲極區、非垂直汲極區及非垂直源極區安置於同一高度(level)。非垂直汲極區及非垂直源極區中之一者與第一汲極區具有連續性。
在一實施例中，第一汲極區、通道區、非垂直汲極區及非垂直源極區可包括單晶半導體。
在一實施例中，第一垂直通道區可具有鰭狀結構(fin structure)、柱狀結構(pillar structure)或線狀結構(wire structure)。
在一實施例中，第一汲極區可包括突起，所述突起可與第一垂直通道區對準。第一垂直通道區可具有小於垂直高度之水平寬度。
在一實施例中，第一垂直通道區可具有第一水平寬度，第一源極區可具有第二水平寬度，且第一水平寬度可小於第二水平寬度。
在一實施例中，第一源極區可包括金屬矽化物圖案。金屬矽化物圖案可與第一垂直通道區接觸。
在一實施例中，非垂直電晶體可包括平面電晶體(planar transistor)或凹入式通道電晶體(recess channel transistor)。第二閘電極之底部可位於比非垂直汲極區及非垂直源極區低的高度。第二閘電極之頂部可位於比非垂直汲極區及非垂直源極區之頂面低的高度。
在一實施例中，第一閘電極及第二閘電極可包括同時形成之相同材料層。
在一實施例中，所述半導體元件可進一步包括安置成 鄰近於第一垂直電晶體及非垂直電晶體之隔離層。第一汲極區、非垂直汲極區及非垂直源極區之頂面可位於比隔離層之頂面低的高度。
在一實施例中，所述半導體元件可進一步包括插入於第一垂直通道區與第一閘電極之間的第一閘極介電層以及插入於通道區與第二閘電極之間的第二閘極介電層。第一閘極介電層及第二閘極介電層可包括同時形成之相同材料層。
在一實施例中，所述半導體元件可進一步包括安置於基板上之第二垂直電晶體。第二垂直電晶體可包括安置於基板上之第二汲極區、自第二汲極區突起之第二垂直通道區、安置於第二垂直通道區上之第二源極區，以及覆蓋第二垂直通道區之側壁之第三閘電極。第二汲極區連接至第一汲極區。第二垂直通道區與第一垂直通道區可具有不同之導電類型。
根據本發明概念之另一態樣，一種半導體元件包括安置於基板上之內埋式氧化物層。第一垂直電晶體、非垂直電晶體及第二垂直電晶體安置於內埋式氧化物層上。第一垂直電晶體包括安置於內埋式氧化物層上之n型汲極區、安置於n型汲極區上之p型垂直通道區、安置於p型垂直通道區上之n型源極區，以及覆蓋p型垂直通道區之側壁之第一閘電極。非垂直電晶體包括安置於內埋式氧化物層上之通道區、安置於通道區上之第二閘電極，以及安置成鄰近於第二閘電極之兩側之非垂直汲極區及非垂直源極 區。第二垂直電晶體包括安置於內埋式氧化物層上之p型汲極區、安置於p型汲極區上之n型垂直通道區、安置於n型垂直通道區上之p型源極區，以及覆蓋n型垂直通道區之側壁之第三閘電極。n型汲極區、p型汲極區、垂直汲極區及非垂直源極區安置於同一高度。非垂直汲極區及非垂直源極區中之一者與n型汲極區具有連續性。p型汲極區與n型汲極區、非垂直汲極區及非垂直源極區中之至少一者接觸。
在一實施例中，p型垂直通道區及n型垂直通道區中之每一者可具有鰭狀結構、柱狀結構或線狀結構。
在一實施例中，n型汲極區可包括第一突起，所述第一突起可與p型垂直通道區對準。p型汲極區可包括第二突起，所述第二突起可與n型垂直通道區對準。
在一實施例中，n型源極區可包括第一金屬矽化物圖案，且p型源極區可包括第二金屬矽化物圖案。第一金屬矽化物圖案可與p型垂直通道區接觸，且第二金屬矽化物圖案可與n型垂直通道區接觸。
在一實施例中，所述半導體元件可進一步包括插入於p型垂直通道區與第一閘電極之間的第一閘極介電層、插入於通道區與第二閘電極之間的第二閘極介電層，以及插入於n型垂直通道區與第三閘電極之間的第三閘極介電層。第一閘極介電層、第二閘極介電層及第三閘極介電層可包括同時形成之相同材料層。
根據本發明概念之另一態樣，一種靜態隨機存取記憶 體(SRAM)單元包括安置於基板上之第一上拉電晶體及第二上拉電晶體。第一下拉電晶體連接至第一上拉電晶體，且第二下拉電晶體連接至第二上拉電晶體。第一存取電晶體連接至安置於基板上之第一位元線，且第二存取電晶體連接至安置於基板上之第二位元線。第一存取電晶體連接在第一上拉電晶體與第一下拉電晶體之間，且第二存取電晶體連接在第二上拉電晶體與第二下拉電晶體之間。此處，第一下拉電晶體為第一垂直電晶體，且第一存取電晶體為非垂直電晶體。第一垂直電晶體包括安置於基板上之n型汲極區、p型垂直通道區、n型源極區以及第一閘電極。非垂直電晶體包括安置於基板上之通道區、第二閘電極、非垂直汲極區以及非垂直源極區。n型汲極區、非垂直汲極區及非垂直源極區安置於同一高度。非垂直汲極區及非垂直源極區中之一者與n型汲極區具有連續性。
在一實施例中，第一上拉電晶體可為第二垂直電晶體。第二垂直電晶體包括安置於基板上之p型汲極區、自p型汲極區突起之n型垂直通道區、安置於n型垂直通道區上之p型源極區，以及覆蓋n型垂直通道區之側壁之第三閘電極。p型汲極區可連接至n型汲極區。
根據本發明概念之另一態樣，SRAM包括安置於基板上之內埋式氧化物層。第一上拉電晶體及第二上拉電晶體安置於內埋式氧化物層上。第一下拉電晶體連接至第一上拉電晶體且第二下拉電晶體連接至第二上拉電晶體。第一存取電晶體連接至安置於基板上之第一位元線，且第二存 取電晶體連接至安置於基板上之第二位元線。此處，第一存取電晶體連接在第一上拉電晶體與第一下拉電晶體之間，且第二存取電晶體連接在第二上拉電晶體與第二下拉電晶體之間。第一下拉電晶體為第一垂直電晶體，第一存取電晶體為非垂直電晶體，且第一上拉電晶體為第二垂直電晶體。第一垂直電晶體包括安置於內埋式氧化物層上之n型汲極區、p型垂直通道區、n型源極區以及第一閘電極。非垂直電晶體包括安置於內埋式氧化物層上之通道區、第二閘電極、非垂直汲極區以及非垂直源極區。第二垂直電晶體包括安置於內埋式氧化物層上之p型汲極區、n型垂直通道區、p型源極區以及第三閘電極。n型汲極區、p型汲極區、垂直汲極區及非垂直源極區安置於同一高度。非垂直汲極區及非垂直源極區中之一者與n型汲極區具有連續性，且p型汲極區與n型汲極區、非垂直汲極區及非垂直源極區中之至少一者接觸。
根據本發明概念之另一態樣，一種形成半導體元件之方法包括：在基板上形成第一垂直電晶體。第一垂直電晶體包括安置於基板上之第一汲極區、自第一汲極區突起之第一垂直通道區、安置於第一垂直通道區上之第一源極區，以及覆蓋第一垂直通道區之側壁之第一閘電極。在基板上形成非垂直電晶體。非垂直電晶體包括安置於基板上之通道區、安置於通道區上之第二閘電極，以及安置成鄰近於第二閘電極之兩側之非垂直汲極區及非垂直源極區。第一垂直電晶體及非垂直電晶體之形成包括：使用磊晶生 長技術在基板上形成半導體層，以及藉由圖案化半導體層及基板而形成第一垂直通道區及通道區。非垂直汲極區及非垂直源極區中之一者與第一汲極區具有連續性。
在一實施例中，第一汲極區、非垂直汲極區及非垂直源極區可形成於同一高度。
在一實施例中，所述方法可進一步包括：形成鄰近於第一垂直電晶體及非垂直電晶體的隔離層。第一汲極區、非垂直汲極區及非垂直源極區之頂面可形成於比隔離層之頂面低的高度。
在一實施例中，第一汲極區可包括突起，所述突起可與第一垂直通道區對準。
在一實施例中，第一垂直通道區可具有鰭狀結構、柱狀結構或線狀結構。
在一實施例中，所述方法可進一步包括：在第一垂直通道區與第一閘電極之間形成第一閘極介電層，以及在通道區與第二閘電極之間形成第二閘極介電層。第一閘極介電層及第二閘極介電層可包括同時形成之相同材料層。
在一實施例中，所述方法可進一步包括：在基板上形成第二垂直電晶體。第二垂直電晶體可包括安置於基板上之第二汲極區、自第二汲極區突起之第二垂直通道區、安置於第二垂直通道區上之第二源極區，以及覆蓋第二垂直通道區之側壁之第三閘電極。第二垂直通道區與第一垂直通道區可具有不同之導電類型，且第二汲極區可連接至第一汲極區。
根據本發明概念之另一態樣，一種形成半導體元件之方法包括：在基板上形成內埋式氧化物層。在內埋式氧化物層上形成第一垂直電晶體。第一垂直電晶體包括安置於內埋式氧化物層上之n型汲極區、安置於n型汲極區上之p型垂直通道區、安置於p型垂直通道區上之n型源極區，以及覆蓋p型垂直通道區之側壁之第一閘電極。在內埋式氧化物層上形成非垂直電晶體。非垂直電晶體包括安置於內埋式氧化物層上之通道區、安置於通道區上之第二閘電極，以及安置成鄰近於第二閘電極之兩側之非垂直汲極區及非垂直源極區。在內埋式氧化物層上形成第二垂直電晶體。第二垂直電晶體包括安置於內埋式氧化物層上之p型汲極區、安置於p型汲極區上之n型垂直通道區、安置於n型垂直通道區上之p型源極區，以及覆蓋n型垂直通道區之側壁之第三閘電極。第一垂直電晶體、非垂直電晶體及第二垂直電晶體之形成包括：使用磊晶生長技術在基板上形成半導體層，以及藉由圖案化半導體層及基板而形成p型垂直通道區、通道區及n型垂直通道區。非垂直汲極區及非垂直源極區中之一者與n型汲極區具有連續性。p型汲極區與n型汲極區、非垂直汲極區及非垂直源極區中之至少一者接觸。
在一實施例中，n型汲極區、p型汲極區、非垂直汲極區及非垂直源極區可形成於同一高度。
在一實施例中，所述方法可進一步包括：在內埋式氧化物層上形成隔離層以界定n型汲極區、p型汲極區、通 道區、非垂直汲極區及非垂直源極區。n型汲極區、p型汲極區、通道區、非垂直汲極區及非垂直源極區之頂面可形成於比隔離層之頂面低的高度。
在一實施例中，n型汲極區可包括第一突起，所述第一突起可與p型垂直通道區對準，且p型汲極區可包括第二突起，所述第二突起可與n型垂直通道區對準。
在一實施例中，所述方法可進一步包括：在p型垂直通道區與第一閘電極之間形成第一閘極介電層、在通道區與第二閘電極之間形成第二閘極介電層，以及在n型垂直通道區與第三閘電極之間形成第三閘極介電層。第一閘極介電層、第二閘極介電層及第三閘極介電層可包括同時形成之相同材料層。
其他實施例之細節將包括於詳細描述及圖式中。
如附圖中所說明，本發明概念之前述及其他特徵及優點將因本發明概念之較佳實施例之更特定描述而顯而易見，在附圖中，相同的元件符號在不同視圖中指代相同部分。圖式未必按比例繪示，而是將重點放在說明本發明概念之原理。
現將參看附圖更充分描述各種示範性實施例，附圖中顯示了一些示範性實施例。然而，本發明概念可以不同形式體現，且不應被解釋為限於本文中所陳述之實施例。實情為，提供此等實施例，使得本發明透徹且完整，且向熟習此項技術者充分傳達本發明概念之範疇。在圖式中，為 清楚起見，可誇示層及區之厚度。亦將理解，當層被稱為在另一層或基板「上」時，所述層可直接在所述另一層或基板上，或亦可存在介入層。相同的元件符號在全篇中指代相似零件。
將理解，雖然本文中可使用術語第一、第二等來描述各種零件、元件、區、層及/或區段，但此等零件、元件、區、層及/或區段不應受此等術語限制。因此，在不脫離本發明之教示的情況下，可將下文所論述之第一零件、元件、區、層或區段稱作第二零件、元件、區、層或區段。
為便於描述，本文中可使用空間相關術語(諸如，「頂端」、「底端」、「頂面」、「底面」、「在……上方」、「在……之下」及其類似術語)來描述一個零件或特徵與另一(多個)零件或特徵之關係，如圖中所說明。將理解，空間相關術語意欲亦涵蓋元件在使用或操作時除圖中所描繪之定向之外的不同定向。舉例而言，若將圖中之元件翻轉，則描述為在其他零件或特徵「之下」之零件將會定向於其他零件或特徵「上方」。因此，例示性術語「在……之下」可涵蓋上方及下方兩種定向。可將元件以其他方式定向(旋轉90度或處於其他定向)且可相應地解釋本文中所使用之空間相關描述詞。
本文中所使用之術語僅為了描述特定實施例且不欲限制本發明。如本文中所使用，除非上下文另有清晰指示，否則單數形式「一」意欲亦包括複數形式。將進一步理解，術語「包含」在用於本說明書中時規定所陳述之特徵、個 體、步驟、操作、零件及/或元件之存在，但不排除一或多個其他特徵、個體、步驟、操作、零件、元件及/或其族群之存在或添加。
除非另外定義，否則本文中使用的所有術語(包括技術及科學術語)具有與一般熟習本發明概念所屬技術者通常所理解之意義相同的意義。將進一步理解，術語(諸如，常用字典中所定義的彼等術語)應被解釋為具有與其在相關技術背景及本說明書中之意義一致的意義，且不應以理想化或過度形式化之意義來解釋，除非本文中明確地如此定義。
[實施例1]
在預期將會在未來應用於小於20 nm之元件的超薄體(ultrathin body；UTB)SOI元件中或奈米線元件中，由於通道區之摻質對所得元件之臨限電壓V T 的影響很小，故此等元件仍未解決漏電流升高的問題。此外，藉由改變通道長度來控制元件之臨限電壓的方法在耐久性上受限制，因為臨限電壓僅在有限範圍內可受到控制，且就積體密度而言，通道長度之此等改變並不令人滿意。
為了獲得低功率、高速度之電路，本發明之概念提供體現多臨限電壓V T 結構之半導體元件以及製造方法，所述結構具有相對較低之漏電流特性。
圖1為包括根據本發明概念之實施例之互補式金氧半導體(complementary-metal-oxide-semiconductor；CMOS)反相器之電子電路的等效電路圖。圖2為說明根據本發明 概念之第一實施例之半導體元件的佈局圖。圖3A至圖3H為沿著圖2之線I-I'截取的橫截面圖，所述諸圖說明圖2之半導體元件。
參看圖1，可提供上拉電晶體TU、下拉電晶體TD及存取電晶體TA。在實施例中，上拉電晶體TU可為PMOS電晶體，且下拉電晶體TD及存取電晶體TA可為NMOS電晶體。上拉電晶體TU與下拉電晶體TD可彼此連接且構成CMOS反相器。上拉電晶體TU之源電極可連接至電源VDD，且下拉電晶體TD之源電極可連接至接地GND。上拉電晶體TU及下拉電晶體TD之閘電極可彼此連接。上拉電晶體TU及下拉電晶體TD之汲電極可彼此連接且構成節點N1。存取電晶體TA之源電極及汲電極中之選定電極可連接至節點N1。負載電容器CL可設置於節點N1與接地GND之間。存取電晶體TA之閘電極可連接至字線WL。
圖1中之每一箭頭(→)表示電流流動之方向。如圖1所示，電流可在一個方向上(或以單向方式)流過上拉電晶體TU及下拉電晶體TD，而電流可在兩個相反方向上(或以雙向方式)流過存取電晶體TA。在最佳組態中，上拉電晶體TU及下拉電晶體TD可能需要低漏電流特性，且存取電晶體TA可能需要高驅動電流特性。為了促進低功率元件之形成，可將上拉電晶體TU及下拉電晶體TD形成為具有比存取電晶體TA低的臨限電壓V T 。
參看圖2及圖3A，p井24、n井25及隔離層23可形 成於半導體基板21中。n型汲極區26、第一源極/汲極區27及第二源極/汲極區29可形成於p井24上。p型垂直通道區31P及n型源極區33S可形成於n型汲極區26上。n型汲極區26可包括n型突起26P。n型突起26P可安置於p型垂直通道區31P下，且n型突起26P可具有與p型垂直通道區31P之側壁對準之側壁。第一閘電極43A可形成於p型垂直通道區31P之側壁上。第一閘極介電層41A可插入第一閘電極43A與p型垂直通道區31P之間以及第一閘電極43A與n型汲極區26及n型突起26P之間。
通道區28可界定於第一源極/汲極區27與第二源極/汲極區29之間。第二閘電極43B可形成於通道區28上。第二閘極介電層41B可插入第二閘電極43B與通道區28之間。
p型汲極區36可形成於n井25上。n型垂直通道區32N及p型源極區34S可形成於p型汲極區36上。p型汲極區36可包括p型突起36P。p型突起36P可安置於n型垂直通道區32N下，且p型突起36P可具有與n型垂直通道區32N對準之側壁。第三閘電極43C可形成於n型垂直通道區32N之側壁上。第三閘極介電層41C可插入第三閘電極43C與n型垂直通道區32N之間以及第三閘電極43C與p型汲極區36及p型突起26P之間。
閘極墊片(gate pad)43P可形成於隔離層23上。第一閘電極43A及第三閘電極43C可連接至閘極墊片43P。閘極墊片43P、第一閘電極43A及第三閘電極43C可具有 一體式結構。可將蝕刻終止層48形成為覆蓋半導體基板21之整個表面。蝕刻終止層48可充當應力引發層。層間絕緣層49可形成於蝕刻終止層48上。
第一插塞51、第二插塞52、第三插塞53、第四插塞54、第五插塞55及第六插塞56可穿過層間絕緣層49及蝕刻終止層48而形成。第一互連線57及第二互連線59可形成於層間絕緣層49上。第一插塞51可連接至n型汲極區26及第一源極/汲極區27中之至少一者。第二插塞52可連接至p型汲極區36。第一互連線57可與第一插塞51及第二插塞52接觸。第二互連線59可與第三插塞53接觸。第三插塞53可連接至第二源極/汲極區29。第四插塞54可連接至n型源極區33S。第五插塞55可連接至p型源極區34S。第六插塞56可連接至閘極墊片43P。
n型汲極區26、第一源極/汲極區27、第二源極/汲極區29、通道區28及p型汲極區36可相對於基板21形成於同一高度。n型汲極區26、第一源極/汲極區27、第二源極/汲極區29、通道區28及p型汲極區36之頂面可形成於比隔離層23之頂面低的高度。第一源極/汲極區27可與n型汲極區26具有連續性。此外，第一源極/汲極區27及n型汲極區26可具有一體式結構，或以其他方式彼此相連。n型汲極區26及第一源極/汲極區27可包括含有n型雜質之單晶半導體材料。第一源極/汲極區27及第二源極/汲極區29之底部處於比n型汲極區26之底部高的高度(如圖3A所示)，或可視情況形成於比n型汲極區26之底部 低的高度(如圖3B所示)，或可視情況形成於與n型汲極區26之底部相同的高度(如圖3C所示)。
p型垂直通道區31P及n型垂直通道區32N中之每一者可具有鰭狀結構、柱狀結構或線狀結構。p型垂直通道區31P之水平寬度可小於其垂直高度。n型垂直通道區32N之水平寬度可小於其垂直高度。在一些實施例中，p型垂直通道區31P可在n型汲極區26上垂直突起，且n型垂直通道區32N可在p型汲極區36上垂直突起。在一些實施例中，p型垂直通道區31P及n型垂直通道區32N中之每一者可包括使用磊晶生長技術形成之單晶半導體材料。在一些實施例中，p型垂直通道區31P及n型垂直通道區32N之水平寬度中之每一者可為20 nm或更小。
n型源極區33S可安置於p型垂直通道區31P上，且與p型垂直通道區31P對準並接觸p型垂直通道區31P。p型源極區34S可安置於n型垂直通道區32N上，且與n型垂直通道區32N對準並接觸n型垂直通道區32N。在一些實施例中，n型源極區33S及p型源極區34S中之每一者可包括使用磊晶生長技術形成之單晶半導體材料。
在一些實施例中，第一閘極介電層41A、第二閘極介電層41B及第三閘極介電層41C可包括同時形成之相同材料層。第一至第三閘極介電層41A、41B及41C可具有實質上相同之厚度。第一至第三閘極介電層41A、41B及41C可包括氧化矽層、氮化矽層、氮氧化矽層、高k介電層或上述各層之組合層。
第一閘電極43A可覆蓋p型垂直通道區31P之兩個相對側壁。第三閘電極43C可覆蓋n型垂直通道區32N之兩個相對側壁。第一閘電極43A、第二閘電極43B及第三閘電極43C可包括同時形成之相同材料層。在各種實施例中，第一至第三閘電極43A、43B及43C可包括導電層(諸如，金屬層)、金屬氮化物層、金屬矽化物層、多晶矽(polysilicon；poly-Si)層或上述各層之組合層，或其他合適的導電材料層。
回頭參看圖1、圖2及圖3A，n型汲極區26、p型垂直通道區31P、n型源極區33S、第一閘極介電層41A及第一閘電極43A可對應於下拉電晶體TD。在此情況下，下拉電晶體TD可被稱為第一垂直電晶體。第四插塞54可連接至接地GND。
p型汲極區36、n型垂直通道區32N、p型源極區34S、第三閘極介電層41C及第三閘電極43C可對應於上拉電晶體TU。上拉電晶體TU可被稱為第二垂直電晶體。第五插塞55可連接至電源VDD。
第一源極/汲極區27、第二源極/汲極區29、通道區28、第二閘極介電層41B及第二閘電極43B可對應於存取電晶體TA。存取電晶體TA可被稱為平面電晶體。平面電晶體可歸類為非垂直或水平電晶體。在此情況下，第一源極/汲極區27可被稱為非垂直汲極區，而第二源極/汲極區29可被稱為非垂直源極區。在另一情況下，第一源極/汲極區27可被稱為非垂直源極區，而第二源極/汲極區29可 被稱為非垂直汲極區。
n型汲極區26、第一插塞51、第一互連線57、第二插塞52、p型汲極區36及第一源極/汲極區27可構成節點N1。如上所述，第一源極/汲極區27可與n型汲極區26具有連續性或與n型汲極區26相連。因此，可極大地減小節點N1之電阻。此外，可將第一源極/汲極區27及n型汲極區26之大小減至最小。亦即，第一源極/汲極區27與n型汲極區26在同一高度彼此具有連續性之結構可對高度整合之半導體元件非常有利。
又，在圖3A、圖3B及圖3C之當前實施例中可看到，第一垂直電晶體之閘電極43A之部分及水平電晶體之閘電極43B之部分相對於基板21在垂直方向上處於相同垂直位置。
又，在當前實施例中，第一垂直電晶體之閘電極43A及水平電晶體之閘電極43B由同一材料層形成。此減少了製造所得元件所需的處理步驟之數目。
第一垂直電晶體及第二垂直電晶體可具有比平面電晶體低的臨限電壓。亦即，具有各種臨限電壓位準之半導體元件可體現於同一基板上，且由於製造方法相同，故不需要額外不必要的處理步驟。又，第一垂直電晶體及第二垂直電晶體可表現出增強之次臨限(subthreshold)特性及低漏電流特性。此外，包括第一垂直電晶體及第二垂直電晶體與平面電晶體之組合的電路組態可顯著地減小半導體元件之功率消耗。
參看圖3B，在此實施例中，第一源極/汲極區27及第二源極/汲極區29之底部可形成於比n型汲極區26之底部低的高度。
參看圖3C，在此實施例中，n型汲極區26、第一源極/汲極區27A及第二源極/汲極區29A可形成於p井24上。輕微摻雜區47可形成於第一源極/汲極區27A與第二源極/汲極區29A之間。通道區28可界定於各輕微摻雜區47之間。第一源極/汲極區27A之頂面可形成於與n型汲極區26之頂面相同的高度，而第一源極/汲極區27A之底面可形成於與n型汲極區26之底面相同的高度。
參看圖3D，在此實施例中，第一金屬矽化物圖案35S可形成於n型源極區33S上，而第二金屬矽化物圖案38S可形成於p型源極區34S上。
參看圖3E，在此實施例中，第一金屬矽化物圖案35S可與p型垂直通道區31P直接接觸，而第二金屬矽化物圖案38S可與n型垂直通道區32N直接接觸。
參看圖3F，在此實施例中，第一金屬矽化物圖案35S及第一金屬圖案61可依序堆疊在n型源極區33S上，而第二金屬矽化物圖案38S及第二金屬圖案62可依序堆疊在p型源極區34S上。
在本文中所描述之各種實施例中，第一金屬圖案61及第二金屬圖案62可包含包括下列各者之材料：鎢(W)、氮化鎢(WN)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鈷(Co)、鎳(Ni)、釕(Ru)、鉑(Pt)、氮化 鈦鋁(TiAlN)、氮化鉭鋁(TaAlN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)或其組合。第一金屬矽化物圖案35S及第二金屬矽化物圖案38S可包含包括WSi、TiSi、TaSi、CoSi、NiSi或其組合之材料。
參看圖3G，在此實施例中，絕緣隔片81、82及83可分別形成於第一閘電極43A、第二閘電極43B及第三閘電極43C之側壁上。第一金屬矽化物圖案35S可形成於p型垂直通道區31P上，第二金屬矽化物圖案38S可形成於n型垂直通道區32N上，第三金屬矽化物圖案35A可形成於n型汲極區26及第一源極/汲極區27上，第四金屬矽化物圖案35B可形成於第二源極/汲極區29上，且第五金屬矽化物圖案38A可形成於p型汲極區36上。第一至第五金屬矽化物圖案35S、38S、35A、35B及38A可由蝕刻終止層48覆蓋。第一金屬矽化物圖案35S可與p型垂直通道區31P接觸，而第二金屬矽化物圖案38S可與n型垂直通道區32N接觸。
參看圖3H，在此實施例中，絕緣隔片81、82及83可分別形成於第一至第三閘電極43A、43B及43C之側壁上。第一金屬矽化物圖案35S可形成於n型源極區33S上，而第二金屬矽化物圖案38S可形成於p型源極區34S上。又，第三金屬矽化物圖案35A可形成於n型汲極區26及第一源極/汲極區27上，第四金屬矽化物圖案35B可形成於第二源極/汲極區29上，且第五金屬矽化物圖案38A可形成於p型汲極區36上。此外，閘極矽化物圖案43S可 形成於第一至第三閘電極43A、43B及43C上。
在一些實施例(包括本文中針對圖3A至圖3H所揭露之彼等實施例)中，且關於下文所描述之實施例(包括本文中針對圖4、圖5、圖7A、圖7B、圖9A至圖9C、圖11A至圖11C及圖12A至12D所揭露之實施例)，可以看出，水平電晶體及垂直電晶體之閘電極皆與位於水平電晶體及垂直電晶體上之同一材料層直接接觸。舉例而言，在圖3A之實施例中，垂直電晶體之閘電極43A與蝕刻終止層48直接接觸。水平電晶體之閘電極43B同樣與蝕刻終止層48直接接觸。在各種實施例中，與水平電晶體及垂直電晶體兩者接觸之材料層可包含蝕刻終止層或絕緣層。
[實施例2]
圖4為根據本發明概念之第二實施例之半導體元件的橫截面圖。
參看圖4，在此實施例中，p型垂直通道區31P及n型源極區33S可形成於n型汲極區26上。第一絕緣隔片63可形成於n型源極區33S之側壁上。n型汲極區26可包括在垂直方向上延伸之n型突起26P。第一閘極介電層41A及第一閘電極43A可形成於p型垂直通道區31P之側壁上。
p型垂直通道區31P在水平方向上可具有小於n型源極區33S之寬度的寬度。n型突起26P在水平方向上可具有與p型垂直通道區31P之寬度實質上相同的寬度。
n型垂直通道區32N及p型源極區34S可形成於p型 汲極區36上。第二絕緣隔片64可形成於p型源極區34S之側壁上。p型汲極區36可包括在垂直方向上延伸之p型突起36P。第三閘極介電層41C及第三閘電極43C可形成於n型垂直通道區32N之側壁上。
n型垂直通道區32N在水平方向上可具有小於p型源極區34S之寬度的寬度。p型突起36P在水平方向上可具有與n型垂直通道區32N之寬度實質上相同的寬度。
[實施例3]
圖5為根據本發明概念之第三實施例之半導體元件的橫截面圖。
參看圖5，輕微摻雜區67可形成於n型汲極區26、第一源極/汲極區27及第二源極/汲極區29下。輕微摻雜雜質區67可包括雜質，雜質的導電類型與n型汲極區26、第一源極/汲極區27及第二源極/汲極區29相同。輕微摻雜區67可包括n型雜質。第二閘電極66可形成於第一源極/汲極區27與第二源極/汲極區29之間。閘極介電層65可形成於第二閘電極66與p井24之間。通道區68可在p井中由第一源極/汲極區27及第二源極/汲極區29、輕微摻雜區67以及第二閘電極66界定。
第二閘電極66之底部可形成於比第一源極/汲極區27及第二源極/汲極區29以及輕微摻雜區67低的高度。第二閘電極66之頂部可形成於比第一源極/汲極區27及第二源極/汲極區29之頂面低的高度。第二閘電極66、第二閘極介電層65、通道區68、第一源極/汲極區27及第二源極/ 汲極區29以及輕微摻雜區67可構成凹入式通道電晶體。凹入式通道電晶體可歸類為非垂直電晶體。在此情況下，雖然第二閘電極66位於不同於第一閘電極43A之垂直位置的垂直位置處，但第一閘電極43A及第二閘電極66仍可由同一材料層形成。又，可以看出，第一閘電極43A及第二閘電極66皆與位於水平電晶體及垂直電晶體上之同一材料層(即，蝕刻終止層48)直接接觸。
[實施例4]
圖6為說明根據本發明概念之第四實施例之半導體元件的佈局圖，且圖7A及圖7B為沿著圖6之線II-II'截取的半導體元件之橫截面圖。
參看圖6及圖7A，p井24、n井25及隔離層23可形成於半導體基板21中。n型汲極區26、第一源極/汲極區27及第二源極/汲極區29可形成於p井24上。p型垂直通道區71P及n型源極區73S可形成於n型汲極區26上。n型汲極區26可包括n型突起26P。第一閘極介電層41A及第一閘電極43A可形成於p型垂直通道區71P之側壁上。
通道區28可界定於第一源極/汲極區27與第二源極/汲極區29之間。第二閘電極43B可形成於通道區28上。第二閘極介電層41B可插入於第二閘電極43B與通道區28之間。
p型汲極區36可形成於n井25上。n型垂直通道區72N及p型源極區74S可形成於p型汲極區36上。p型汲 極區36可包括p型突起36P。第三閘極介電層41C及第三閘電極43C可形成於n型垂直通道區72N之側壁上。
閘極墊片43P可形成於隔離層23上。第一閘電極43A及第三閘電極43C可連接至閘極墊片43P。閘極墊片43P、第一閘電極43A及第三閘電極43C可具有一體式結構。可將蝕刻終止層48及層間絕緣層49形成為覆蓋半導體基板21之整個表面。
第一插塞51、第二插塞52、第三插塞53、第四插塞54、第五插塞55及第六插塞56可穿過層間絕緣層49及蝕刻終止層48而形成。第一至第四互連線57、59、77及79可形成於層間絕緣層49上。第一插塞51可連接至n型汲極區26及第一源極/汲極區27中之至少一者。第二插塞52可連接至p型汲極區36。第一互連線57可與第一插塞51及第二插塞52接觸。第二互連線59可與第三插塞53接觸。第三插塞53可連接至第二源極/汲極區29。第四插塞54可連接至n型源極區73S。第五插塞55可連接至p型源極區74S。第六插塞56可連接至閘極墊片43P。
在當前實施例中，p型垂直通道區71P及n型垂直通道區72N中之每一者可具有柱狀結構。p型垂直通道區71P及n型垂直通道區72N中之每一者可具有圓柱形狀、正方形橫截面型柱狀形狀、矩形橫截面型柱狀形狀，或多邊形橫截面型柱狀形狀。p型垂直通道區71P可在n型汲極區26上垂直突起，而n型垂直通道區72N可在p型汲極區36之垂直突起。p型垂直通道區71P及n型垂直通道區72N 中之每一者可包含使用磊晶生長技術形成之單晶半導體材料。
在其他實施例中，p型垂直通道區71P及n型垂直通道區72N中之每一者可包括線狀結構或奈米線結構。
n型源極區73S可安置於p型垂直通道區71P上，且具有與p型垂直通道區71P之側壁對準的側壁，且接觸p型垂直通道區71P。p型源極區74S可安置於n型垂直通道區72N上，且具有與n型垂直通道區72N之側壁對準的側壁，且接觸n型垂直通道區72N。n型源極區73S及p型源極區74S中之每一者可包含使用磊晶生長技術形成之單晶半導體材料。
在一些實施例中，可將第一閘電極43A形成為完全包圍p型垂直通道區71P之側壁，而可將第三閘電極43C形成為完全包圍n型垂直通道區72N之側壁。
參看圖7B，p型垂直通道區71P及n型源極區73S可形成於n型汲極區26上。第一絕緣隔片63可形成於n型源極區73S之側壁上。n型汲極區26可包括n型突起26P。n型突起26P可安置於p型垂直通道區71P下，且具有與p型垂直通道區71P之側壁對準的側壁。第一閘極介電層41P及第一閘電極43A可形成於p型垂直通道區71P之側壁上。
p型垂直通道區71P在水平方向上可具有小於n型源極區73S之寬度的寬度。n型突起26P在水平方向上可具有與p型垂直通道區71P之寬度實質上相同的寬度。
n型垂直通道區72N及p型源極區74S可形成於p型汲極區36上。第二絕緣隔片64可形成於p型源極區74S之側壁上。p型汲極區36可包括p型突起36P。第三閘極介電層41C及第三閘電極43C可形成於n型垂直通道區72N之側壁上。
n型垂直通道區72N在水平方向上可具有小於p型源極區74S之寬度的寬度。p型突起36P在水平方向上可具有與n型垂直通道區72N之寬度實質上相同的寬度。
[實施例5]
圖8為說明根據本發明概念之第五實施例之半導體元件的佈局圖。圖9A至圖9C分別為沿著圖8之線III-III'、IV-IV'及V-V'截取的半導體元件之橫截面圖。
參看圖8及圖9A至圖9C，內埋式氧化物層122可形成於半導體基板121上。隔離層123可形成於內埋式氧化物層122上，以界定n型汲極區126、第一源極/汲極區127、第二源極/汲極區129、通道區128及p型汲極區136。
p型垂直通道區131P及n型源極區133S可形成於n型汲極區126上。n型汲極區126可包括n型突起126P。第一閘極介電層141A及第一閘電極143A可形成於p型垂直通道區131P之側壁上。
第二閘電極143B可形成於通道區128上。第二閘極介電層141B可插入於第二閘電極143B與通道區128之間。
n型垂直通道區132N及p型源極區134S可形成於p 型汲極區136上。p型汲極區136可包括p型突起136P。第三閘極介電層141C及第三閘電極143C可形成於n型垂直通道區132N之側壁上。
閘極墊片143P可形成於隔離層123上。第一閘電極143A及第三閘電極143C可連接至閘極墊片143P。可將蝕刻終止層148及層間絕緣層149形成為覆蓋半導體基板121之整個表面。
第一插塞151、第二插塞153、第三插塞154、第四插塞155、第五插塞156可穿過層間絕緣層149及蝕刻終止層148而形成。第一互連線157及第二互連線159可形成於層間絕緣層149上。第一插塞151可連接至n型汲極區126、p型汲極區136及第一源極/汲極區127中之至少一者。第一互連線157可與第一插塞151接觸。第二互連線159可與第二插塞153接觸。
n型汲極區126、第一源極/汲極區127、第二源極/汲極區129、通道區128及p型汲極區136可相對於基板形成於同一垂直高度。n型汲極區126、第一源極/汲極區127、第二源極/汲極區129、通道區128及p型汲極區136之頂面可形成於比隔離層123之頂面低的高度。第一源極/汲極區127可與n型汲極區126具有連續性，或換言之，與n型汲極區126相連。此外，第一源極/汲極區127與n型汲極區126可彼此整合。p型汲極區136可與n型汲極區126及第一源極/汲極區127中之至少一者接觸。n型汲極區126及第一源極/汲極區127中之每一者可包含具有n 型雜質之單晶半導體材料。p型汲極區136可包含具有p型雜質之單晶半導體材料。
n型汲極區126、p型汲極區136以及第一源極/汲極區127可構成節點(參考圖1中之N1)。在一些實施例中，節點N1之電阻可顯著減小。第一源極/汲極區127與n型汲極區126相對於基板在同一垂直高度處可彼此具有連續性或彼此相連。p型汲極區136與n型汲極區126及第一源極/汲極區127接觸的此結構非常有利，因為此結構十分適合於高度整合之組態。
[實施例6]
圖10為說明根據本發明概念之第六實施例之半導體元件的佈局圖。圖11A、圖12A及圖12D為沿著圖10之線VI-VI'截取的橫截面圖，圖11B及圖12B為沿著圖10之線VII-VII'截取的橫截面圖，且圖11C及圖12C為沿著圖10之線VIII-VIII'截取的橫截面圖。
參看圖10、圖11A、圖11B及圖11C，內埋式氧化物層122可形成於半導體基板121上。隔離層123可形成於內埋式氧化物層122上，以界定n型汲極區126、第一源極/汲極區127、第二源極/汲極區129、通道區128及p型汲極區136。
p型垂直通道區171P及n型源極區173S可形成於n型汲極區126上。n型汲極區126可包括n型突起126P。第一閘極介電層141A及閘電極143A可形成於p型垂直通道區171P之側壁上。
通道區128可界定於第一源極/汲極區127與第二源極/汲極區129之間。第二閘電極143B可形成於通道區128上。第二閘極介電層141B可插入於第二閘電極143B與通道區128之間。
n型垂直通道區172N及p型源極區174S可形成於p型汲極區136上。p型汲極區136可包括p型突起136P。第三閘極介電層141C及第三閘電極143C可形成於n型垂直通道區172N之側壁上。
閘極墊片143P可形成於隔離層123上。第一閘電極143A及第三閘電極143C可連接至閘極墊片143P。可將蝕刻終止層148及層間絕緣層149形成為覆蓋半導體基板121之整個表面。
第一插塞151、第二插塞153、第三插塞154、第四插塞155、第五插塞156可穿過層間絕緣層149及蝕刻終止層148而形成。第一至第四互連線157、159、177及179可形成於層間絕緣層149上。第一插塞151可連接至n型汲極區126、p型汲極區136及第一源極/汲極區127中之至少一者。第一互連線157可與第一插塞151接觸。第二互連線159可與第二插塞153接觸。
p型垂直通道區171P及n型垂直通道區172N中之每一者可具有柱狀結構。在其他實施例中，p型垂直通道區171P及n型垂直通道區172N中之每一者可具有線狀結構或奈米線結構。
可將第一閘電極143A形成為全包圍p型垂直通道區 171P之側壁，且可將第三閘電極143C形成為完全包圍n型垂直通道區172N之側壁。
參看圖10、圖12A、圖12B及圖12C，p型垂直通道區171P及n型源極區173S可形成於n型汲極區126上。第一絕緣隔片163可形成於n型源極區173S之側壁上。n型汲極區126可包括n型突起126P。第一閘極介電層141A及第一閘電極143A可形成於p型垂直通道區171P之側壁上。
p型垂直通道區171P在水平方向上可具有小於n型源極區173S之寬度的寬度。n型突起126P在水平方向上可具有與p型垂直通道區171P之寬度實質上相同的寬度。
n型垂直通道區172N及p型源極區174S可形成於p型汲極區136上。第二絕緣隔片164可形成於p型源極區74S之側壁上。p型汲極區136可包括p型突起136P。第三閘極介電層141C及第三閘電極143C可形成於n型垂直通道區172N之側壁上。
n型垂直通道區172N可具有小於p型源極區174S之水平寬度的水平寬度。n型突起136P在水平方向上可具有與n型垂直通道區172N之寬度實質上相同的寬度。
參看圖10及圖12D，雜質區147A可鄰近於第二閘電極143B之兩側而形成。雜質區147可與第二閘電極143B之側壁對準。由於第二閘電極143B在形成期間出現的對準誤差，各雜質區147A可具有不同寬度。通道區128可界定於各雜質區147A之間。
[實施例7]
圖13至圖24為沿著圖2之線I-I'截取的橫截面圖，所述諸圖說明根據本發明概念之第七實施例之形成半導體元件之方法的橫截面圖。
參看圖2及圖13，可在半導體基板21中形成p井24、n井25及隔離層23。在一些實施例中，半導體基板21可包含由單晶材料形成之半導體晶圓。舉例而言，半導體基板21可為具有p型雜質之矽晶圓。p井24可包括具有p型雜質之單晶矽，而n井25可包括具有n型雜質之單晶矽。隔離層23可為使用淺溝渠隔離(STI)技術所形成之絕緣層，由氧化矽、氮化矽、氮氧化矽或其組合形成。隔離層23可使p井24與n井25相互電隔離。隔離層23、p井24及n井25之頂面可位於實質上相同的平坦表面上。
參看圖2及圖14A，可將第一罩幕圖案26M形成為覆蓋n井25且部分地曝露p井24。可使用第一罩幕圖案26M作為離子植入罩幕而將n型雜質植入至p井24中，藉此形成n型汲極區26。可鄰近於n型汲極區26而界定通道區28。通道區28可包括具有p型雜質之單晶矽材料。可移除第一罩幕圖案26M。
參看圖14B，在所用實施例中，可將第一罩幕圖案26M形成為覆蓋n井25且部分地曝露p井24。可使用第一罩幕圖案26M作為離子植入罩幕而將n型雜質植入至p井24中，藉此形成n型汲極區26、第一源極/汲極區27A及第二源極/汲極區29A。通道區28可界定於第一源極/汲極 區27A與第二源極/汲極區29A之間。通道區28可包括具有p型雜質之單晶矽。可移除第一罩幕圖案26M。
參看圖2及圖15，可將第二罩幕圖案36M形成為覆蓋p井24且曝露n井25。可使用第二罩幕圖案36M作為離子植入罩幕而將p型雜質植入至n井25中，藉此形成p型汲極區36。可移除第二罩幕圖案36M，藉此曝露n型汲極區26及p型汲極區36之頂面。
參看圖2及圖16，可在半導體基板21上形成第一半導體層31。第一半導體層31可與n型汲極區26及p型汲極區36之頂面接觸。在一些實施例中，可使用磊晶生長技術形成第一半導體層31。第一半導體層31可包括n型半導體、p型半導體或純質半導體。
在下文中，假設第一半導體層31為第一p型半導體層。舉例而言，第一p型半導體層31可包括具有p型雜質之單晶矽。
參看圖2及圖17，可在第一p型半導體層31上形成第三罩幕圖案32M。藉由使用第三罩幕圖案32M作為離子植入罩幕來執行離子植入製程，可在第一p型半導體層31中形成第一n型半導體層32及第二p型半導體層34。可移除第三罩幕圖案32M。第一n型半導體層32可與p型汲極區36接觸。第二p型半導體層34可形成於第一n型半導體層32上。因此，第一p型半導體層31可界定於p井24上。
參看圖2及圖18，可將第四罩幕圖案33M形成為覆 蓋第二p型半導體層34且曝露第一p型半導體層31。藉由使用第四罩幕圖案33M作為離子植入罩幕來執行離子植入製程，可形成第二n型半導體層33。可移除第四罩幕圖案33M。第一p型半導體層31可因此界定於第二n型半導體層33與n型汲極區26之間。
參看圖2、圖19及圖20，可在第二n型半導體層33及第二p型半導體層34上形成第五罩幕圖案37M。可使用第五罩幕圖案37M作為蝕刻罩幕，以各向異性方式蝕刻第二n型半導體層33、第一p型半導體層31、n型汲極區26、通道區28、第二p型半導體層34、第一n型半導體層32及p型汲極區36，藉此形成n型源極區33S、p型垂直通道區31P、p型源極區34S及n型垂直通道區32N。
n型汲極區26、通道區28及p型汲極區36可部分地凹陷，且保持在比隔離層23之頂面低的高度。n型汲極區26可藉此包括n型突起26P，且p型汲極區36可藉此包括p型突起36P。n型突起36可安置於p型垂直通道區31P下，且具有與p型垂直通道區31P之側壁對準的側壁，而p型突起36P可安置於n型垂直通道區32N下，且具有與n型垂直通道區32N之側壁對準的側壁。
參看圖2及圖21，可將閘極介電層41A、41B及41C形成為覆蓋半導體基板21之所得表面。可在閘極介電層41A、41B及41C上形成閘極導電層43。閘極介電層41A、41B及41C可包括：覆蓋p型垂直通道區31P之側壁之第一閘極介電層部分41A、覆蓋通道區28之第二閘極介電層 部分41B，以及覆蓋n型垂直通道區32N之側壁之第三閘極介電層41C部分。
閘極介電層41A、41B及41C可包括氧化矽層、氮化矽層、氮氧化矽層、高k介電層或其組合。可使用同一材料層同時形成第一閘極介電層41A部分、第二閘極介電層41B部分及第三閘極介電層41C部分。閘極導電層43可包括金屬層、金屬氮化物層、金屬矽化物層、多晶矽(polysilicon/poly-Si)層、導電碳層或其組合。
參看圖2及圖22，可在閘極導電層43上形成第六罩幕圖案45M。可使用第六罩幕圖案45M作為蝕刻罩幕，以各向異性方式蝕刻閘極導電層43，藉此形成第一閘電極43A、第二閘電極43B及第三閘電極43C。第六罩幕圖案45M可覆蓋第二閘電極43B。第六罩幕圖案45M亦可覆蓋閘極墊片43P。
參看圖2及圖23，可將第七罩幕圖案47M形成為覆蓋n井25及n型汲極區26。使用第七罩幕圖案47M作為離子植入罩幕，可鄰近於第二閘電極43B之兩側將n型雜質植入至通道區28中，藉此形成第一源極/汲極區27及第二源極/汲極區29。此後，可移除第七罩幕圖案47M。因此，通道區28可界定於第一源極/汲極區27與第二源極/汲極區29之間。
隨後，可移除第六罩幕圖案45M及第五罩幕圖案37M。亦可部分地移除閘極介電層41A、41B及41C部分。
參看圖2及圖24，可將蝕刻終止層48形成為覆蓋半 導體基板21之所得表面。可在蝕刻終止層48上形成層間絕緣層49。可使層間絕緣層49之頂面平坦化。
回頭參看圖2及圖3A，可穿過層間絕緣層49及蝕刻終止層48形成第一插塞51、第二插塞52、第三插塞53、第四插塞54、第五插塞55及第六插塞56。可在層間絕緣層49上形成第一互連線57及第二互連線59，以形成所得半導體元件。
[實施例8]
圖25至圖31為說明根據本發明概念之第八實施例之形成半導體元件之方法的橫截面圖。
參看圖25，可在半導體基板21上形成p井24、n井25、隔離層23、n型汲極區26、通道區28、p型汲極區36、第一p型半導體層31、第一n型半導體層32、n型源極區33S、p型源極區34S及第五罩幕圖案37M。
參看圖26，可在第五罩幕圖案37M及n型源極區33S之側壁上形成第一絕緣隔片63，且可在第五罩幕圖案37M及p型源極區34S之側壁上形成第二絕緣隔片64。
參看圖27，可使用第五罩幕圖案37M及第一絕緣隔片63及第二絕緣隔片64作為蝕刻罩幕，以各向異性方式蝕刻第一p型半導體層31及第一n型半導體層32，藉此形成p型垂直通道區31P及n型垂直通道區32N。
參看圖28，可使用退後製程(pullback process)來減小p型垂直通道區31P及n型垂直通道區32N在水平方向上之厚度。p型垂直通道區31P在水平方向上可具有小於 n型源極區33S之寬度的寬度。n型垂直通道區32N在水平方向上可具有小於p型源極區34S之寬度的寬度。
退後製程可包括以各向同性方式蝕刻p型垂直通道區31P及n型垂直通道區32N。在退後製程期間，n型汲極區26、通道區28及p型汲極區36可變得部分地凹陷，且保持在比隔離層23之頂面低的高度。n型汲極區26可包括n型突起26P，而p型汲極區36可包括p型突起36P。n型突起26P可安置於p型垂直通道區31P下，且具有與p型垂直通道區31P之側壁對準的側壁，而p型突起36P可安置於n型垂直通道區32N下，且具有與n型垂直通道區32N之側壁對準的側壁。
參看圖29，可將閘極介電層41A、41B及41C形成為覆蓋半導體基板21之表面。可在閘極介電層41A、41B及41C上形成閘極導電層43。閘極介電層41A、41B及41C可包括：覆蓋p型垂直通道區31P之側壁之第一閘極介電層41A部分、覆蓋通道區28之第二閘極介電層41B部分，以及覆蓋n型垂直通道區32N之側壁之第三閘極介電層41C部分。
參看圖30，可在閘極導電層43上形成第六罩幕圖案45M。可使用第六罩幕圖案45M作為蝕刻罩幕，以各向異性方式蝕刻閘極導電層43，藉此形成第一閘電極43A、第二閘電極43B及第三閘電極43C。第六罩幕圖案45M可覆蓋第二閘電極43B。可移除第六罩幕圖案45M及第五罩幕圖案37M。亦可部分地移除閘極介電層41A、41B及41C 以及第一絕緣隔片63及第二絕緣隔片64。
參看圖31，可鄰近於第二閘電極43B之兩側將n型雜質植入至通道區28中，藉此形成第一源極/汲極區27及第二源極/汲極區29。通道區28可界定於第一源極/汲極區27與第二源極/汲極區29之間。可將蝕刻終止層48形成為覆蓋半導體基板21之表面。可在蝕刻終止層48上形成層間絕緣層49。
回頭參看圖4，可穿過層間絕緣層49及蝕刻終止層48形成第一插塞51、第二插塞52及第三插塞53。可在層間絕緣層49上形成第一互連線57及第二互連線59，以形成所得半導體元件。
[實施例9]
圖32至圖39為說明根據本發明概念之第九實施例之形成半導體元件之方法的橫截面圖。
參看圖32，可在半導體基板21中形成p井24、n井25及隔離層23。可將第一罩幕圖案26M形成為覆蓋n井25且部分地曝露p井24。可使用第一罩幕圖案26M作為離子植入罩幕將n型雜質植入至p井24中，藉此形成n型汲極區26、第一源極/汲極區27、第二源極/汲極區29及輕微摻雜區67。可在n型汲極區26、第一源極/汲極區27及第二源極/汲極區29下形成輕微摻雜區67。接著可移除第一罩幕圖案26M。
參看圖33，可將第二罩幕圖案36M形成為覆蓋p井24且曝露n井25。可使用第二罩幕圖案36M作為離子植 入罩幕，將p型雜質植入至n井25中，藉此形成p型汲極區36。可移除第二罩幕圖案36M以曝露n型汲極區26及p型汲極區36之頂面。
參看圖34，可形成第一p型半導體層31、第一n型半導體層32、第二n型半導體層33、第二p型半導體層34及第五罩幕圖案37M。可將第一p型半導體層31及第二n型半導體層33依序堆疊在n型汲極區26以及第一源極/汲極區27及第二源極/汲極區29上。可將第一n型半導體層32及第二p型半導體層34依序堆疊在p型汲極區36上。
參看圖35，可使用第五罩幕圖案37M作為蝕刻罩幕，以各向異性方式蝕刻第二n型半導體層33、第一p型半導體層31、n型汲極區26、第一源極/汲極區27、第二源極/汲極區29、第二p型半導體層34、第一n型半導體層32以及p型汲極區36，藉此形成n型源極區33S、p型垂直通道區31P、p型源極區34S及n型垂直通道區32N。n型汲極區26、第一源極/汲極區27、第二源極/汲極區29及p型汲極區36可部分地凹陷，且保持在比隔離層23之頂面低的高度。n型汲極區26可包括n型突起26P，而p型汲極區36可包括p型突起36P。
參看圖36，可在半導體基板21上形成第六罩幕圖案66M。可使用第六罩幕圖案66M作為蝕刻罩幕，以各向異性方式蝕刻第一源極/汲極區27、第二源極/汲極區29、輕微摻雜區67及p井24，藉此形成閘極溝渠(gate trench) 66T。閘極溝渠66T不僅可穿透介於第一源極/汲極區27與第二源極/汲極區29之間的區域，而且可穿透輕微摻雜區67。輕微摻雜區67可由閘極溝渠66T劃分成兩個區。可由閘極溝渠66T在p井24中界定通道區68。可移除第六罩幕圖案66M。
參看圖37，可將閘極介電層41A、65及41C形成為覆蓋半導體基板21之表面。可在閘極介電層41A、65及41C上形成閘極導電層43。閘極導電層43可完全填充閘極溝渠66T。
參看圖38，可以各向異性方式蝕刻閘極導電層43，藉此形成第一閘電極43A、第二閘電極66及第三閘電極43C。可將第二閘電極66保持在閘極溝渠66T內。可將第一閘極介電層41A保持在第一閘電極43A與p型垂直通道區31P之間，且可將第二閘極介電層65保持在第二閘電極66與通道區68之間。亦可將第三閘極介電層41C保持在第三閘電極43C與n型垂直通道區32N之間。
第二閘電極66之底部可形成於比第一源極/汲極區27及第二源極/汲極區29以及輕微摻雜區67低的高度。第二閘電極66之頂部可形成於比第一源極/汲極區27及第二源極/汲極區29之頂面低的高度。第二閘電極66、第二閘極介電層65、通道區68、第一源極/汲極區27、第二源極/汲極區29以及輕微摻雜區67可構成凹入式通道電晶體。凹入式通道電晶體可分類為非垂直或水平電晶體。
隨後，部分地蝕刻閘極介電層41A、65及41C，且可 移除第五罩幕圖案37M。
參看圖39，可將蝕刻終止層48形成為覆蓋半導體基板21之表面。可在蝕刻終止層48上形成層間絕緣層49。蝕刻終止層48可覆蓋第二閘電極66。
回頭參看圖5，可穿過層間絕緣層49及蝕刻終止層48形成第一插塞51、第二插塞52及第三插塞53。可在層間絕緣層49上形成第一互連線57及第二互連線59，以形成所得半導體元件。
[實施例10]
圖40A至圖43C為沿著圖8之線III-III'、IV-IV'及V-V'截取的橫截面圖，所述諸圖說明根據本發明概念之第十實施例之形成半導體元件之方法的橫截面圖。
參看圖8、圖40A、圖40B及圖40C，可在半導體基板121上形成內埋式氧化物層122。可在內埋式氧化物層122上形成主動區(active region)124及隔離層123。可在實質上相同之平表面上曝露主動區124及隔離層123之頂面。可在主動區124及隔離層123上形成第一罩幕圖案126M。藉由使用第一罩幕圖案126M作為離子植入罩幕來執行離子植入製程，可在主動區124中形成n型汲極區126。
內埋式氧化物層122可為絕緣層，諸如氧化矽層。在此情況下，半導體基板121可為絕緣體上矽(SOI)晶圓。主動區124可包括具有p型雜質之單晶半導體。隔離層123可穿透主動區124並接觸內埋式氧化物層122。
參看圖8、圖41A、圖41B及圖41C，可在n型汲極區126、主動區124及隔離層123上形成第二罩幕圖案136M。可使用第二罩幕圖案136M作為離子植入罩幕將p型雜質植入至主動區124中，藉此形成p型汲極區136。
參看圖8、圖42A、圖42B及42C，可在n型汲極區126及主動區124上形成第一p型半導體層131，且可在p型汲極區136上形成第一n型半導體層132。可在第一p型半導體層131上形成第二n型半導體層133，且可在第一n型半導體層132上形成第二p型半導體層134。
參看圖8、圖43A、圖43B及圖43C，可在n型汲極區126上形成p型垂直通道區131P及n型源極區133S，形成方式與先前實施例中之方式大致相同。n型汲極區126可包括n型突起126P。可在p型垂直通道區131P之側壁上形成第一閘電極143A。可在第一閘電極143A與p型垂直通道區131P之間形成第一閘極介電層141A。
可在主動區124上形成第二閘電極143B。可鄰近於第二閘電極143B之兩側在主動區124中形成第一源極/汲極區127及第二源極/汲極區129。可在第一源極/汲極區127與第二源極/汲極區129之間界定位於主動區124中的通道區128。可在第二閘電極143B與通道區128之間形成第二閘極介電層141B。
可在p型汲極區136上形成n型垂直通道區132N及p型源極區134S。p型汲極區136可包括p型突起136P。可在n型垂直通道區132N之側壁上形成第三閘電極 143C。可在第三閘電極143C與n型垂直通道區132N之間形成第三閘極介電層141C。
可在隔離層123上形成閘極墊片143P。可將蝕刻終止層148形成為覆蓋半導體基板121之整個表面。可在蝕刻終止層148上形成層間絕緣層149。
參看圖8、圖9A、圖9B及圖9C，可穿過層間絕緣層149及蝕刻終止層148形成第一插塞151、第二插塞153、第三插塞154、第四插塞155及第五插塞156。可在層間絕緣層149上形成第一互連線157及第二互連線159，以形成所得半導體元件。
[實驗例]
圖44A及圖44B為顯示根據本發明概念之實驗例之汲極電流特性的電流-電壓(IV)曲線圖。在圖44A及圖44B中，水平軸線表示以伏特(V)為單位來表達之閘極偏壓電壓。圖44A之垂直軸線表示在對數標度下以A/μm為單位來表達之汲極電流，而圖44B之垂直軸線表示在線性標度下以μA/μm為單位來表達之汲極電流。
參看圖44A，曲線L1顯示平面電晶體的汲極電流特性，所述平面電晶體具有類似於圖3A之第二閘電極43B之構造，且曲線L2至L5顯示垂直電晶體的汲極電流特性，所述垂直電晶體具有類似於圖3A之p型垂直通道區31P及第一閘電極43A之構造。在此情況下，可將垂直電晶體中之每一者理解為雙閘極電晶體。在曲線L1中，第二閘電極43B具有約16 nm之水平寬度。在曲線L2中，p 型垂直通道區31P具有約28 nm之水平寬度DGt以及約16 nm之垂直高度Lg。在曲線L3中，p型垂直通道區31P具有約22 nm之水平寬度DGt以及約16 nm之垂直高度Lg。在曲線L4中，p型垂直通道區31P具有約16 nm之水平寬度DGt以及約16 nm之垂直高度Lg。在曲線L5中，p型垂直通道區31P具有約16 nm之水平寬度DGt以及約74 nm之垂直高度Lg。
如圖44A所示，可以看出，垂直電晶體中之每一者可表現出比平面電晶體低的漏電流特性。亦可推斷，由於p型垂直通道區31P之水平寬度DGt減小，故次臨限電流可增加，且截止電流可減小。
參看圖44B，自曲線L11至L15可以看出，每一垂直電晶體可表現出比平面電晶體高的導通電流特性。亦可推斷，由於p型垂直通道區31P之水平寬度DGt減小，故導通電流可增加。
[實施例11]
圖45為根據本發明概念之第十一實施例之CMOS SRAM單元的等效電路圖。
參看圖45，CMOS SRAM單元可包括一對下拉電晶體TD1及TD2、一對存取電晶體TA1及TA2，以及一對上拉電晶體TU1及TU2。下拉電晶體TD1及TD2兩者及存取電晶體TA1及TA2兩者可為NMOS電晶體，且上拉電晶體TU1及TU2兩者可為PMOS電晶體。
第一下拉電晶體TD1與第一存取電晶體TA1可彼此 串聯連接。第一下拉電晶體TD1之源極可電連接至接地GND，而第一存取電晶體TA1之汲極可電連接至第一位元線BL1。類似地，第二下拉電晶體TD2與第二存取電晶體TA2可彼此串聯連接。第二下拉電晶體TD2之源極可電連接至接地GND，且第二存取電晶體TA2之汲極可電連接至第二位元線BL2。
同時，第一下拉電晶體TU1之源極及汲極可分別電連接至電源VDD及第一下拉電晶體TD1之汲極。類似地，第二上拉電晶體TU2之源極及汲極可分別電連接至電源VDD及第二下拉電晶體TD2之汲極。第一上拉電晶體TU1之汲極、第一下拉電晶體TD1之汲極以及第一存取電晶體TA1之源極可對應於第一節點N1。又，第二上拉電晶體TU2之汲極、第二下拉電晶體TD2之汲極以及第二存取電晶體TA2之源極可對應於第二節點N2。第一下拉電晶體TD1之閘電極及第一上拉電晶體TU1之閘電極可電連接至第二節點N2，而第二下拉電晶體TD2之閘電極及第二上拉電晶體TU2之閘電極可電連接至第一節點N1。又，第一存取電晶體TA1及第二存取電晶體TA2之閘電極可電連接至字線WL。
圖45中之每一箭頭(→)表示電流流動之方向。如圖45所示，電流可在一個方向上流過上拉電晶體TU1及TU2以及下拉電晶體TD1及TD2，而存取電晶體TA1及TA2可操作以使電流在相反方向上流動。
參看圖1至圖43C所描述的半導體元件以及其形成方 法可以不同方式應用於CMOS SRAM單元。舉例而言，如參看圖2及圖3A所描述，n型汲極區26、p型垂直通道區31P、n型源極區33S、第一閘極介電層41A及第一閘電極43A可對應於第一下拉電晶體TD1。p型汲極區36、n型垂直通道區32N、p型源極區34S、第三閘極介電層41C及第三閘電極43C可對應於第一上拉電晶體TU1。又，第一源極/汲極區27、第二源極/汲極區29、通道區28、第二閘極介電層41B及第二閘電極43B可對應於第一存取電晶體TA1。
n型汲極區26、第一插塞51、第一互連線57、第二插塞52、p型汲極區36及第一源極/汲極區27可構成第一節點N1。如上所述，第一源極/汲極區27可與n型汲極區26相連。因此，可顯著減小第一節點N1之電阻。此外，相對而言，可將第一源極/汲極區27及n型汲極區26之尺寸減至最小。亦即，第一源極/汲極區27與n型汲極區26彼此具有連續性且處於同一高度之結構可對CMOS SRAM單元之積體密度之增加非常有利。第一下拉電晶體TD1及第一上拉電晶體TU1可具有升高之次臨限特性以及低漏電流特性。另外，包括第一下拉電晶體TD1、第一上拉電晶體TU1與第一存取電晶體TA1之組合的電路組態可在CMOS SRAM單元中表現出顯著減小之功率消耗。
[實施例12]
圖46及圖47分別為根據本發明概念之第十二實施例之電子系統的透視圖及方塊圖。
參看圖46，參看圖1至圖45所描述的半導體元件以及其形成方法可有效地應用於電子系統1900，諸如攜帶型電話、迷你筆記型電腦、膝上型電腦或平板個人電腦(PC)。
參看圖47，根據關於圖1至圖45之實施例來組態的半導體元件可應用於電子系統2100。電子系統2100可包括主體2110、微處理器單元(MPU)2120、電源單元2130、功能單元2140及顯示控制器單元2150。主體2110可為包括印刷電路板(PCB)之母板。MPU 2120、電源單元2130、功能單一2140及顯示控制器單元2150可安裝在主體2110上。顯示單元2160可安置於主體2110內或外。舉例而言，顯示單元2160可安置於主體2110之表面上，且顯示由顯示控制器單元2150處理過之影像。
電源單元2130可自外部電池(未繪示)接收預定電壓，將所述電壓劃分成具有所需電壓位準之電壓，且將劃分後的電壓供應至MPU 2120、功能單元2140及顯示控制器單元2150。MPU 2120可自電源單元2130接收電壓且控制功能單元2140及顯示單元2160。功能單元2140可執行電子系統2100之各種功能。舉例而言，當電子系統2100為攜帶型電話時，功能單元2140可包括能夠藉由撥號或與外部裝置2170通信來實現攜帶型電話功能(諸如，將影像輸出至顯示單元2160或將聲音輸出至揚聲器)之若干元件。又，當電子系統2100包括攝影機時，電子系統2100可充當攝影機影像處理器。
在應用實施例中，當將電子系統2100連接至記憶卡以增加系統之容量時，功能單元2140可為記憶卡控制器。功能單元2140可經由有線或無線通信單元2180將信號傳輸至外部裝置2170且自外部裝置2170接收信號。此外，當電子系統2100需要通用串列匯流排(USB)來擴展系統之功能時，功能單元2140可充當介面控制器。
根據上文關於圖1至圖45所描述之實施例來組態的半導體元件可應用於MPU 2120及功能單元2140中之至少一者。舉例而言，MPU 2120或功能單元2140可包括下拉電晶體TD、上拉電晶體TU及存取電晶體TA。在此情況下，電子系統2100可有效地製造成重量更輕、更薄、更簡單且更小，且表現出低功率消耗特性。
根據本發明概念之實施例，可提供包括第一垂直電晶體、第二垂直電晶體及非垂直電晶體之半導體元件。第一垂直電晶體之第一汲極區、第二垂直電晶體之第二汲極區、非垂直電晶體之非垂直汲極區以及非垂直電晶體之非垂直源極區可形成於同一高度。非垂直汲極區及非垂直源極區中之一者可與第一汲極區相連。第二汲極區可連接至第一汲極區。因此，可體現可增加積體密度且減小功率消耗之半導體元件。
前述內容為對實施例之說明且不應被解釋為對實施例之限制。雖然已描述了幾個實施例，但熟習此項技術者將容易瞭解，在本質上不脫離此新穎的教示及優點之情況下，許多修改在實施例中是可能的。因此，所有此等修改 意欲包括於如申請專利範圍中所界定的本發明概念之範疇內。因此，將理解，前述內容為對各種實施例之說明且不應被解釋為限於所揭露之特定實施例，且對所揭露實施例以及其他實施例之修改意欲包括於附加之申請專利範圍之範疇內。
21‧‧‧半導體基板
23‧‧‧隔離層
24‧‧‧p井
25‧‧‧n井
26‧‧‧n型汲極區
26M‧‧‧第一罩幕圖案
26P‧‧‧n型突起
27‧‧‧第一源極/汲極區
27A‧‧‧第一源極/汲極區
28‧‧‧通道區
29‧‧‧第二源極/汲極區
29A‧‧‧第二源極/汲極區
31‧‧‧第一半導體層/第一p型半導體層
31P‧‧‧p型垂直通道區
32‧‧‧第一n型半導體層
32M‧‧‧第三罩幕圖案
32N‧‧‧n型垂直通道區
33‧‧‧第二n型半導體層
33M‧‧‧第四罩幕圖案
33S‧‧‧n型源極區
34‧‧‧第二p型半導體層
34S‧‧‧p型源極區
35A‧‧‧第三金屬矽化物圖案
35B‧‧‧第四金屬矽化物圖案
35S‧‧‧第一金屬矽化物圖案
36‧‧‧p型汲極區
36M‧‧‧第二罩幕圖案
36P‧‧‧p型突起
37M‧‧‧第五罩幕圖案
38S‧‧‧第二金屬矽化物圖案
38A‧‧‧第五金屬矽化物圖案
41A‧‧‧第一閘極介電層
41B‧‧‧第二閘極介電層
41C‧‧‧第三閘極介電層
43‧‧‧閘極導電層
43A‧‧‧第一閘電極
43B‧‧‧第二閘電極
43C‧‧‧第三閘電極
43P‧‧‧閘極墊片
43S‧‧‧閘極矽化物圖案
45M‧‧‧第六罩幕圖案
47‧‧‧輕微摻雜區
47M‧‧‧第七罩幕圖案
48‧‧‧蝕刻終止層
49‧‧‧層間絕緣層
51‧‧‧第一插塞
52‧‧‧第二插塞
53‧‧‧第三插塞
54‧‧‧第四插塞
55‧‧‧第五插塞
56‧‧‧第六插塞
57‧‧‧第一互連線
59‧‧‧第二互連線
61‧‧‧第一金屬圖案
62‧‧‧第二金屬圖案
63‧‧‧第一絕緣隔片
64‧‧‧第二絕緣隔片
65‧‧‧閘極介電層
66‧‧‧第二閘電極
66M‧‧‧第六罩幕圖案
66T‧‧‧閘極溝渠
67‧‧‧輕微摻雜區/輕微摻雜雜質區
68‧‧‧通道區
71P‧‧‧p型垂直通道區
72N‧‧‧n型垂直通道區
73S‧‧‧n型源極區
74S‧‧‧p型源極區
77‧‧‧第三互連線
79‧‧‧第四互連線
81‧‧‧絕緣隔片
82‧‧‧絕緣隔片
83‧‧‧絕緣隔片
121‧‧‧半導體基板
122‧‧‧內埋式氧化物層
123‧‧‧隔離層
124‧‧‧主動區
126M‧‧‧第一罩幕圖案
126‧‧‧n型汲極區
126P‧‧‧n型突起
127‧‧‧第一源極/汲極區
128‧‧‧通道區
129‧‧‧第二源極/汲極區
131‧‧‧第一p型半導體層
131P‧‧‧p型垂直通道區
132‧‧‧第一n型半導體層
132N‧‧‧n型垂直通道區
133‧‧‧第二n型半導體層
133S‧‧‧n型源極區
134‧‧‧第二p型半導體層
134S‧‧‧p型源極區
136M‧‧‧第二罩幕圖案
136‧‧‧p型汲極區
136P‧‧‧p型突起
141A‧‧‧第一閘極介電層
141B‧‧‧第二閘極介電層
141C‧‧‧第三閘極介電層
143A‧‧‧第一閘電極
143B‧‧‧第二閘電極
143C‧‧‧第三閘電極
143P‧‧‧閘極墊片
147A‧‧‧雜質區
148‧‧‧蝕刻終止層
149‧‧‧層間絕緣層
151‧‧‧第一插塞
153‧‧‧第二插塞
154‧‧‧第三插塞
155‧‧‧第四插塞
156‧‧‧第五插塞
157‧‧‧第一互連線
159‧‧‧第二互連線
163‧‧‧第一絕緣隔片
164‧‧‧第二絕緣隔片
171P‧‧‧p型垂直通道區
172N‧‧‧n型垂直通道區
173S‧‧‧n型源極區
174S‧‧‧p型源極區
177‧‧‧第三互連線
179‧‧‧第四互連線
1900‧‧‧電子系統
2100‧‧‧電子系統
2110‧‧‧主體
2120‧‧‧微處理器單元(MPU)
2130‧‧‧電源單元
2140‧‧‧功能單元
2150‧‧‧顯示控制器單元
2160‧‧‧顯示單元
2170‧‧‧外部裝置
2180‧‧‧通信單元
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
CL‧‧‧負載電容器
GND‧‧‧接地
N1‧‧‧節點/第一節點
N2‧‧‧第二節點
TU‧‧‧上拉電晶體
TU1‧‧‧上拉電晶體
TU2‧‧‧上拉電晶體
TD‧‧‧下拉電晶體
TD1‧‧‧下拉電晶體
TD2‧‧‧下拉電晶體
TA‧‧‧存取電晶體
TA1‧‧‧存取電晶體
TA2‧‧‧存取電晶體
VDD‧‧‧電源
WL‧‧‧字線
圖1為包括根據本發明概念之實施例之互補式金氧半導體(CMOS)反相器之電子電路的等效電路圖。
圖2為說明根據本發明概念之第一實施例之半導體元件的佈局圖。
圖3A至圖3H為沿著圖2之線I-I'截取的橫截面圖，所述諸圖說明圖2之半導體元件。
圖4為根據本發明概念之第二實施例之半導體元件的橫截面圖。
圖5為根據本發明概念之第三實施例之半導體元件的橫截面圖。
圖6為說明根據本發明概念之第四實施例之半導體元件的佈局圖。
圖7A及圖7B為圖6之半導體元件的橫截面圖。
圖8為說明根據本發明概念之第五實施例之半導體元件的佈局圖。
圖9A至圖9C為圖8之半導體元件的橫截面圖。
圖10為說明根據本發明概念之第六實施例之半導體元件的佈局圖。
圖11A至圖12D為圖10之半導體元件的橫截面圖。
圖13至圖24為說明根據本發明概念之第七實施例之形成半導體元件之方法的橫截面圖。
圖25至圖31為說明根據本發明概念之第八實施例之形成半導體元件之方法的橫截面圖。
圖32至圖39為說明根據本發明概念之第九實施例之形成半導體元件之方法的橫截面圖。
圖40A至圖43C為說明根據本發明概念之第十實施例之形成半導體元件之方法的橫截面圖。
圖44A及圖44B為顯示根據本發明概念之實驗例之汲極電流特性的電流-電壓(IV)曲線圖。
圖45為根據本發明概念之第十一實施例之CMOS靜態隨機存取記憶體(SRAM)單元的等效電路圖。且圖46及圖47分別為根據本發明概念之第十二實施例之電子系統的透視圖及方塊圖。
21‧‧‧半導體基板
23‧‧‧隔離層
24‧‧‧p井
25‧‧‧n井
26‧‧‧n型汲極區
26P‧‧‧n型突起
27‧‧‧第一源極/汲極區
28‧‧‧通道區
29‧‧‧第二源極/汲極區
31P‧‧‧p型垂直通道區
32N‧‧‧n型垂直通道區
33S‧‧‧n型源極區
34S‧‧‧p型源極區
36‧‧‧p型汲極區
36P‧‧‧p型突起
41A‧‧‧第一閘極介電層
41B‧‧‧第二閘極介電層
41C‧‧‧第三閘極介電層
43A‧‧‧第一閘電極
43B‧‧‧第二閘電極
43C‧‧‧第三閘電極
48‧‧‧蝕刻終止層
49‧‧‧層間絕緣層
51‧‧‧第一插塞
52‧‧‧第二插塞
53‧‧‧第三插塞
57‧‧‧第一互連線
59‧‧‧第二互連線

Claims (33)

  1. 一種半導體元件，其包含：在水平方向上延伸之基板；位於所述基板上之垂直電晶體，所述垂直電晶體包含：位於所述基板上之第一擴散區；位於所述第一擴散區上且相對於所述基板之水平延伸方向在垂直方向上延伸的通道區；位於所述通道區上之第二擴散區；以及位於所述通道區之側壁處且與所述通道區絕緣之閘電極；以及位於所述基板上之水平電晶體，所述水平電晶體包含：位於所述基板上且彼此隔開的第一擴散區及第二擴散區；位於所述基板上、介於所述第一擴散區與所述第二擴散區之間的通道區；以及位於所述通道區上且與所述通道區隔離的閘電極；其中所述垂直電晶體之閘電極之部分及所述水平電晶體之所述閘電極之部分相對於所述基板在所述垂直方向上處於同一垂直位置。
  2. 如申請專利範圍第1項所述之半導體元件，其進一步包含位於所述水平電晶體及所述垂直電晶體上之材料 層，所述垂直電晶體之所述閘電極及所述水平電晶體之所述閘電極皆與所述材料層直接接觸。
  3. 如申請專利範圍第2項所述之半導體元件，其中所述材料層包含蝕刻終止層。
  4. 如申請專利範圍第2項所述之半導體元件，其中所述材料層包含絕緣層。
  5. 如申請專利範圍第1項所述之半導體元件，其中所述垂直電晶體之所述閘電極及所述水平電晶體之所述閘電極包含同一材料層之部分。
  6. 如申請專利範圍第1項所述之半導體元件，其中所述水平電晶體之所述第一擴散區與所述垂直電晶體之所述第一擴散區相連(contiguous)。
  7. 如申請專利範圍第6項所述之半導體元件，其中與所述垂直電晶體之所述第一擴散區相連的所述水平電晶體之所述第一擴散區具有下邊界，所述水平電晶體之所述第一擴散區之所述下邊界相對於所述基板之上表面，在垂直位置中高於所述垂直電晶體之所述第一擴散區之下邊界。
  8. 如申請專利範圍第6項所述之半導體元件，其中與所述垂直電晶體之所述第一擴散區相連的所述水平電晶體之所述第一擴散區具有下邊界，所述水平電晶體之所述第一擴散區之所述下邊界相對於所述基板之上表面，在垂直位置中低於所述垂直電晶體之所述第一擴散區之下邊界。
  9. 如申請專利範圍第6項所述之半導體元件，其中與所述垂直電晶體之所述第一擴散區相連的所述水平電晶體 之所述第一擴散區具有下邊界，所述水平電晶體之所述第一擴散區之所述下邊界相對於所述基板之上表面，與所述垂直電晶體之所述第一擴散區之下邊界具有相同的垂直位置。
  10. 如申請專利範圍第1項所述之半導體元件，其中：所述垂直電晶體之所述第一擴散區包含所述垂直電晶體之汲極；所述垂直電晶體之所述第二擴散區包含所述垂直電晶體之源極；所述水平電晶體之所述第一擴散區包含所述水平電晶體之汲極及源極中之一者；且所述水平電晶體之所述第二擴散區包含所述水平電晶體之所述汲極及所述源極中之另一者。
  11. 如申請專利範圍第1項所述之半導體元件，其中所述垂直電晶體之所述第一擴散區以及所述水平電晶體之所述第一擴散區及所述第二擴散區相對於所述基板處於同一垂直位置。
  12. 如申請專利範圍第1項所述之半導體元件，其中所述垂直電晶體之所述第一擴散區包括在所述垂直方向上延伸之垂直突起，且其中所述垂直通道區位於所述垂直突起上。
  13. 如申請專利範圍第1項所述之半導體元件，其中所述垂直電晶體進一步包含位於所述第二擴散區上之矽化物區。
  14. 如申請專利範圍第13項所述之半導體元件，其中所述垂直電晶體進一步包含位於所述矽化物區上之金屬圖案。
  15. 如申請專利範圍第1項所述之半導體元件，其中所述垂直電晶體之所述第二擴散區包含與所述垂直電晶體之所述垂直通道區直接接觸之矽化物區。
  16. 如申請專利範圍第1項所述之半導體元件，其中所述水平電晶體之所述第一擴散區及所述垂直電晶體之所述第一擴散區上皆具有矽化物區。
  17. 如申請專利範圍第1項所述之半導體元件，其進一步包含位於所述垂直電晶體之所述閘電極之側壁上且位於所述水平電晶體之所述閘電極之側壁上的絕緣隔片。
  18. 如申請專利範圍第1項所述之半導體元件，其進一步包含位於所述垂直電晶體之所述閘電極上且位於所述水平電晶體之所述閘電極上的矽化物區。
  19. 如申請專利範圍第1項所述之半導體元件，其中所述垂直電晶體之所述第二擴散區在所述水平方向上之寬度大於所述垂直電晶體之所述通道區在所述水平方向上之寬度。
  20. 如申請專利範圍第1項所述之半導體元件，其中所述水平電晶體之所述閘電極具有底部，所述底部處於低於所述水平電晶體之所述第一擴散區及所述第二擴散區之下邊界之位置。
  21. 如申請專利範圍第1項所述之半導體元件，其進 一步包含與所述垂直電晶體之所述第二擴散區之頂部直接接觸之層間介層孔。
  22. 如申請專利範圍第1項所述之半導體元件，其進一步包含位於所述基板上之內埋式氧化物層，且其中所述垂直電晶體及所述水平電晶體位於所述內埋式氧化物層上。
  23. 如申請專利範圍第1項所述之半導體元件，其中所述垂直電晶體之所述通道區包含單晶材料。
  24. 如申請專利範圍第1項所述之半導體元件，其中所述垂直電晶體包含第一垂直電晶體，且所述垂直電晶體進一步包含：位於所述基板上之第二垂直電晶體，所述第二垂直電晶體包含：位於所述基板上之第一擴散區；位於所述第一擴散區上且相對於所述基板之所述水平延伸方向在垂直方向上延伸的通道區；位於所述第一垂直通道區上之第二擴散區；以及位於所述垂直通道區之側壁處且與所述垂直通道區絕緣之閘電極。
  25. 如申請專利範圍第24項所述之半導體元件，其中所述第一垂直電晶體及所述第二垂直電晶體包含反相器對。
  26. 如申請專利範圍第24項所述之半導體元件，其中所述第一垂直電晶體包含p型通道電晶體及n型通道電晶 體中之一者，且其中所述第二垂直電晶體包含p型通道電晶體及n型通道電晶體中之另一者。
  27. 如申請專利範圍第1項所述之半導體元件，其中所述基板包含塊材基板及絕緣體上矽(SOI)基板中之一者。
  28. 一種半導體元件，其包含：在水平方向上延伸之基板；位於所述基板上之垂直電晶體，所述垂直電晶體包含：位於所述基板上之第一擴散區；位於所述第一擴散區上且相對於所述基板之水平延伸方向在垂直方向上延伸的通道區；位於所述通道區上之第二擴散區；以及位於所述通道區之側壁處且與所述通道區絕緣之閘電極；位於所述基板上之水平電晶體，所述水平電晶體包含：位於所述基板上且彼此隔開的第一擴散區及第二擴散區；位於所述基板上、介於所述第一擴散區與所述第二擴散區之間的通道區；以及位於所述通道區上且與所述通道區隔離的閘電極；以及位於所述水平電晶體及所述垂直電晶體上之材料 層，所述垂直電晶體之所述閘電極及所述水平電晶體之所述閘電極皆與所述材料層直接接觸。
  29. 一種半導體元件，其包含：在水平方向上延伸之基板；位於所述基板上之垂直電晶體，所述垂直電晶體包含：位於所述基板上之第一擴散區；位於所述第一擴散區上且相對於所述基板之水平延伸方向在垂直方向上延伸的通道區；位於所述通道區上之第二擴散區；以及位於所述通道區之側壁處且與所述通道區絕緣之閘電極；以及位於所述基板上之水平電晶體，所述水平電晶體包含：位於所述基板上且彼此隔開的第一擴散區及第二擴散區；位於所述基板上、介於所述第一擴散區與所述第二擴散區之間的通道區；以及位於所述通道區上且與所述通道區隔離的閘電極，其中所述垂直電晶體之所述閘電極及所述水平電晶體之所述閘電極包含同一材料層之部分。
  30. 一種記憶體元件之記憶單元，其包含：在第一節點處耦接且串聯連接於第一電壓源與第二 電壓源之間的第一上拉電晶體及第一下拉電晶體，所述第一上拉電晶體及所述第一下拉電晶體之閘極在第二節點處耦接；耦接在所述第一節點與所述記憶體元件之第一位元線之間的第一存取電晶體，所述第一存取電晶體之閘極耦接至所述記憶體元件之字線；在所述第二節點處耦接且串聯連接於所述第一電壓源與所述第二電壓源之間的第二上拉電晶體及第二下拉電晶體，所述第二上拉電晶體及所述第二下拉電晶體之閘極耦接至所述第一節點；耦接在所述第二節點與所述記憶體元件之第二位元線之間的第二存取電晶體，所述第二存取電晶體之閘極耦接至所述記憶體元件之所述字線；其中所述第一上拉電晶體、所述第一下拉電晶體、所述第二上拉電晶體以及所述第二下拉電晶體各自包含垂直通道電晶體，所述垂直通道電晶體具有相對於所述記憶體元件之基板在垂直方向上延伸之通道區，且每一垂直通道電晶體包含位於垂直延伸之所述通道區之側壁處的閘電極；其中所述第一存取電晶體及所述第二存取電晶體各自包含水平通道電晶體，所述水平通道電晶體具有在所述基板之水平方向上延伸之通道區，且每一水平通道電晶體包含位於所述通道區上之閘電極；且其中所述第一上拉電晶體、所述第一下拉電晶體、所 述第二上拉電晶體及所述第二下拉電晶體之所述閘電極以及所述第一存取電晶體及所述第二存取電晶體之所述閘電極包含同一材料層之部分。
  31. 一種形成半導體元件之方法，其包含：在基板上形成第一擴散區；在所述第一擴散區上形成垂直電晶體之通道區，所述通道區相對於所述基板在垂直方向上延伸；以及在所述垂直電晶體通道區之側壁處設置垂直電晶體閘電極，且同時在所述基板上在與所述垂直電晶體隔開的位置處設置水平電晶體閘電極。
  32. 一種形成半導體元件之方法，其包含：在基板上以磊晶方式形成磊晶材料層，所述磊晶材料層包括含非晶材料之第一區及含單晶材料之第二區；以及蝕刻所述磊晶材料層以在所述第二區上形成垂直電晶體之通道區，所述通道區相對於所述基板在垂直方向上延伸。
  33. 一種記憶體系統，其包含：產生命令及位元址信號的記憶體控制器；以及包含多個記憶體元件之記憶體模組，所述記憶體模組接收所述命令及位元址信號，且作為回應，將資料儲存至所述記憶體元件中之至少一者且自所述記憶體元件中之至少一者擷取資料，其中每一記憶體元件包含：在水平方向上延伸之基板； 位於所述基板上之垂直電晶體，所述垂直電晶體包含：位於所述基板上之第一擴散區；位於所述第一擴散區上且相對於所述基板之水平延伸方向在垂直方向上延伸的通道區；位於所述通道區上之第二擴散區；以及位於所述通道區之側壁處且與所述通道區絕緣之閘電極；以及位於所述基板上之水平電晶體，所述水平電晶體包含：位於所述基板上且彼此隔開的第一擴散區及第二擴散區；位於所述基板上、介於所述第一擴散區與所述第二擴散區之間的通道區；以及位於所述通道區上且與所述通道區隔離的閘電極；其中所述垂直電晶體之閘電極之部分及所述水平電晶體之閘電極之部分相對於所述基板在垂直方向上處於同一垂直位置。
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