WO2008072373A1 - 半導体基板の評価方法および半導体基板評価用素子 - Google Patents

半導体基板の評価方法および半導体基板評価用素子 Download PDF

Info

Publication number
WO2008072373A1
WO2008072373A1 PCT/JP2007/001378 JP2007001378W WO2008072373A1 WO 2008072373 A1 WO2008072373 A1 WO 2008072373A1 JP 2007001378 W JP2007001378 W JP 2007001378W WO 2008072373 A1 WO2008072373 A1 WO 2008072373A1
Authority
WO
WIPO (PCT)
Prior art keywords
oxide film
semiconductor substrate
semiconductor
electrode
evaluated
Prior art date
Application number
PCT/JP2007/001378
Other languages
English (en)
French (fr)
Inventor
Tsuyoshi Ohtsuki
Original Assignee
Shin-Etsu Handotai Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin-Etsu Handotai Co., Ltd. filed Critical Shin-Etsu Handotai Co., Ltd.
Publication of WO2008072373A1 publication Critical patent/WO2008072373A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means

Definitions

  • the present invention relates to a method for producing and evaluating a substrate evaluation element for evaluating a semiconductor substrate, and a semiconductor substrate evaluation element. Specifically, the present invention relates to a method for evaluating electrical characteristics of a semiconductor substrate and The present invention relates to an evaluation element.
  • a semiconductor substrate for example, a silicon substrate is widely used as an integrated circuit.
  • the speed of the system is increased. More power consumption is required.
  • the substrate diameter is increasing.
  • various elements are formed on such a substrate.
  • a surface of a substrate to be evaluated 102 such as a silicon substrate is oxidized to form a gate oxide film 103.
  • a metal electrode 104 (or polysilicon electrode) is formed on the gate oxide film 103, and a MOS capacitor having a MOS structure is fabricated as the evaluation element 1001.
  • a voltage is applied to the metal electrode 104 so that the silicon substrate 102 is on the storage side.
  • the conductivity type of the silicon substrate 102 is P-type
  • the silicon substrate 102 becomes the accumulation side by applying a negative voltage.
  • the characteristics of the silicon substrate 102 are evaluated by measuring the dielectric breakdown behavior of the gate oxide film 103 by applying a voltage in this way. It is a method.
  • the insulation breakdown will be the intrinsic breakdown behavior of the oxide film 103 itself, but there will be defects. In this case, the insulation as the original insulating film deteriorates due to the presence of the defect.
  • MO S FET Metal Oxide Semiconductor ⁇ - ⁇ e I dtffect Transistor (semiconductor substrate) evaluation method using the structure.
  • Fig. 5 shows an example of a general MOS FET structure (see Japanese Patent Application Laid-Open No. 200 2-359362).
  • metal wiring for enabling electrical contact on the substrate front side 209 and an isolation oxide film 210 that insulates these metal wirings are formed, and a MOS capacitor is manufactured as the evaluation element 201. Also, impurities are diffused under the metal wiring 209 adjacent thereto to reduce the contact resistance (diffusion part 208).
  • the metal electrode 206 can be used as a gate electrode, the metal wiring 209 can be connected to the source and drain, and the MOS FET measurement can be performed to evaluate the silicon substrate 202.
  • the MOS FET structure as shown in Fig. 5 has a complicated structure, and manufacturing a MOS capacitor for evaluation requires a complicated and time-consuming process. Takes time.
  • the equipment (CVD) for forming the isolation oxide film 210 for insulating the metal wiring on the substrate surface is also used.
  • Equipment) and metal (mainly AI) technology and equipment for wiring 209 are required. Disclosure of the invention
  • the present invention has been made in view of the above problems, and is an isolation method that insulates metal wirings as in the prior art without requiring a long time to complete the evaluation in an evaluation method using a MOSFET structure.
  • An object is to provide a method for easily evaluating a semiconductor substrate without using facilities and techniques for oxide films and metal wiring.
  • the present invention provides a method for evaluating a semiconductor substrate, wherein at least an isolation oxide film is formed on the surface of the semiconductor substrate, and a part of the isolation oxide film is removed. After opening the window, a gate oxide film is formed, and two gate electrodes are provided on the gate oxide film in the window portion of the isolation oxide film on each side of the gate electrode and the gate electrode. Each of the dielectric breakdown electrodes is formed, and a dopant having a conductivity type different from the conductivity type of the semiconductor to be evaluated is diffused into the semiconductor to be evaluated located between the electrodes, and then, on both sides of the gate electrode.
  • MOSFET measurement as a pole Provided is a method for evaluating a semiconductor substrate, characterized by evaluating a plate.
  • the isolation oxide film and the gate oxide film that are opened for element isolation are sequentially formed, and the gate oxide film is further formed on the gate oxide film in the window portion of the isolation oxide film.
  • gate oxidation is performed on both sides of the gate electrode using the dielectric breakdown electrode.
  • a part of the film is subjected to dielectric breakdown, and evaluation is performed by measuring the MOSFET using the dielectric breakdown electrodes adjacent to both sides of the gate electrode as the source and drain electrodes.
  • the process and apparatus for forming metal wiring such as an interlayer insulating film and aluminum for obtaining insulation between metal wirings which has been conventionally performed at the time of device fabrication, and the process necessary for patterning can be shortened. This eliminates the need for investment in equipment installation and maintenance, and shortens the evaluation process. Can be performed.
  • the semiconductor to be evaluated located between the electrodes includes a step of diffusing a dopant having a conductivity type different from that of the semiconductor to be evaluated, regardless of the resistivity or thickness of the semiconductor, Connection resistance between electrodes can be lowered, and highly accurate evaluation can be performed.
  • the gate electrode and the dielectric breakdown electrode are preferably made of polysilicon.
  • the gate electrode and the dielectric breakdown electrode are made of polysilicon, the processing is easy and the electrodes are easily formed.
  • the semiconductor to be evaluated is silicon.
  • the present invention also relates to an element for evaluating a semiconductor substrate, comprising at least a semiconductor to be evaluated, a gate oxide film formed on the semiconductor, and an isolation oxide formed around the gate oxide film so as to open a window.
  • An evaluation element is provided.
  • Such an element for semiconductor substrate evaluation is manufactured by shortening the steps and apparatus for forming a metal wiring such as an interlayer insulating film and aluminum, which have been conventionally performed, and the steps necessary for patterning. As a result, investment for the introduction and maintenance of the equipment for that purpose is unnecessary, and the evaluation process can be shortened so that it is possible to make a quick evaluation at a low price. It is an element for semiconductor substrate evaluation.
  • the semiconductor to be evaluated located between each electrode, the semiconductor to be evaluated A diffusion part is formed by diffusing doppins with a conductivity type different from the conductivity type. Regardless of the resistivity and thickness of the semiconductor to be evaluated, the connection resistance between the electrodes is low, so the accuracy is high.
  • the semiconductor substrate evaluation element can be evaluated.
  • the gate electrode and the dielectric breakdown electrode are preferably made of polysilicon.
  • the gate electrode and the dielectric breakdown electrode are made of polysilicon, they can be easily processed and easily formed.
  • the semiconductor to be evaluated is preferably made of silicon.
  • the semiconductor to be evaluated is made of silicon, which is a material that is widely used for the formation of semiconductor elements, the evaluation results of this evaluation element can be used to investigate and guarantee various semiconductor elements. It can be used widely and effectively.
  • equipment and technology such as a CVD apparatus and the like, and a sputtering and etching system for metal wiring, which are conventionally required for forming a separation oxide film for insulating metal wirings, which have been conventionally required
  • a CVD apparatus and the like and a sputtering and etching system for metal wiring, which are conventionally required for forming a separation oxide film for insulating metal wirings, which have been conventionally required
  • FIG. 1 is a schematic view showing an example of a semiconductor substrate evaluation element of the present invention.
  • FIG. 2 is a flowchart showing an example of steps of the semiconductor substrate evaluation method of the present invention.
  • FIG. 3 is a graph showing the results of MOS F ET measurement in Examples.
  • FIG. 4 is a schematic diagram showing an example of a bulkway / ⁇ evaluation MOS capacitor.
  • FIG. 5 is a schematic diagram showing an example of a MOSFT structure.
  • FIG. 1 shows an example of a semiconductor substrate evaluation element of the present invention.
  • the semiconductor substrate is a silicon substrate
  • the present invention is not limited to a silicon substrate.
  • the semiconductor to be evaluated is made of silicon
  • silicon is a material that is widely used for manufacturing semiconductor elements, so the evaluation results of such evaluation elements are the product quality of various semiconductor elements. It is possible to use it effectively for investigations and guarantees.
  • the semiconductor substrate evaluation element 1 includes a semiconductor to be evaluated (that is, a silicon substrate 2 here) and a gate oxide film 3 formed on the silicon substrate 2. And an isolation oxide film 4 for insulating between elements opened around the gate oxide film 3, and the gate oxide film 3 in the window portion 5 opened in the isolation oxide film 4
  • the formed gate electrode 6 and two dielectric breakdown electrodes 7 (7a, 7b, 7c, 7d) are provided on both sides of the gate electrode 6, respectively.
  • the conductivity type (for example, P type) of the silicon substrate 2 is different.
  • a diffusion portion 8 in which an N-type dopant is diffused is formed.
  • the dielectric breakdown electrode 7 is used to apply an electric field for dielectric breakdown of a part of the gate oxide film 3 before performing MOSFET measurement and evaluating the semiconductor substrate. Electrode.
  • the dielectric breakdown electrode 7 is not limited to two on each side of the gate electrode 6 as shown in FIG. 1, and may be formed, for example, three or more on one side. Also, two or more may be formed. It is sufficient that at least one gate electrode and two dielectric breakdown electrodes are formed on both sides thereof.
  • the gate electrode 6 and the dielectric breakdown electrode 7 are not particularly limited as long as they are made of a conductive film. However, if they are made of, for example, polysilicon, they can be easily applied and can be easily formed. .
  • a diffusion portion 8 is formed in which doppins having a conductivity type different from the conductivity type of the silicon substrate 2 are diffused. Therefore, the connection resistance between the electrodes is sufficiently small, and the evaluation element can be evaluated with high accuracy. It should be noted that, in such a diffusion section 8, if the resistance value is, for example, 1 ⁇ or less, it can be said that it is sufficient to perform the highly accurate evaluation as described above. If it is too low, it is more preferable, but if it is too low, the amount of doping of the dope can be increased and the characteristics of the evaluation element itself may be affected. Is preferred.
  • the thickness of the gate oxide film 3 and the isolation oxide film 4 is not particularly limited.
  • the gate oxide film 3 has a thickness of 25 nm or less
  • the isolation oxide film 4 has a thickness of 300 nm or more. You can do it. As described later, these thicknesses can be appropriately determined according to the conditions in consideration of the diffusion of the dopant or the prevention of the diffusion.
  • FIG. 2 shows an example of the process of the semiconductor substrate evaluation method of the present invention.
  • the semiconductor substrate is not particularly limited.
  • the semiconductor to be evaluated can be a semiconductor substrate made of silicon (silicon substrate 2), and the evaluation results can be used to investigate the product quality of various semiconductor elements. It can be used effectively for guarantees.
  • the silicon substrate 2 is oxidized by a commonly used method such as thermal oxidation to form an isolation oxide film 4 on the surface of the silicon substrate 2. .
  • the evaluation element 1 can be electrically separated, and the evaluation can be performed with high accuracy.
  • a dopant diffusion process is performed in a later step, and it is preferable that the isolation oxide film 4 be formed to a thickness that does not allow the dopant to penetrate the isolation oxide film 4 during the diffusion process.
  • the thickness is preferably 300 nm or more. The thickness can be determined each time considering the conditions such as heat treatment during the diffusion treatment.
  • a part of the isolation oxide film 4 is removed to open a window.
  • the method of opening the window is not particularly limited.
  • a pattern for opening the window of the isolation oxide film 4 is formed on the resist by photolithography.
  • the isolation oxide film in the window portion 5 is removed by etching.
  • Etching can be performed using, for example, hydrofluoric acid, but it is preferable to control the etching rate at the etching end point so as not to roughen the underlying silicon surface. In this way, since this part will later become a gate, characteristic degradation caused by the MOS fabrication process such as gate scattering can be effectively prevented, and the substrate can be evaluated more accurately. .
  • the rough surface layer can be smoothed by etching or the like.
  • a deeper region than the original surface of the substrate to be evaluated is evaluated. Considering these points, it is sufficient to open windows appropriately according to each condition.
  • a gate oxide film 3 is formed by thermal oxidation or the like.
  • the thickness of the gate oxide film 3 is not limited and can be, for example, 25 nm or less. With such a thickness, it is possible to efficiently diffuse the dopant into the silicon substrate 2 during the subsequent dopant diffusion process.
  • the thickness of the gate oxide film 3 can be appropriately determined each time.
  • the gate electrode 6 and the dielectric breakdown electrode 7 (7a, 7b, 7c, 7 d) form.
  • a conductive film can be laminated by a CVD method or the like, and each electrode can be formed by a photolithography technique and etching.
  • at least the gate electrode 6 and two dielectric breakdown electrodes 7 are formed on each side thereof.
  • These electrodes are not particularly limited, and can be made of, for example, polysilicon. If polysilicon is used in this way, the electrode can be easily formed into a desired shape because it is easy to process.
  • the Dope PoI y_Si method in which phosphorus is simultaneously doped during polysilicon deposition, can be used to reduce the resistance.
  • the electrode may be made of another metal.
  • a diffusion portion 8 is provided between the electrodes in the silicon substrate 2.
  • a dopant having a conductivity type different from that of the silicon substrate 2 is doped into the silicon substrate 2 using the electrodes 6 and 7 made of polysilicon as a mask.
  • diffusion treatment is performed without using ion implantation and with high productivity. can do.
  • the thickness of the gate oxide film 3 formed in the previous step is relatively thin, such as about 25 nm, the phosphor substrate can be deposited on the silicon substrate 2 sufficiently. It is possible to diffuse the dopant.
  • the method is not limited to this, and the diffusion method can be determined as appropriate.
  • the amount of dopant is adjusted so that the resistance value of the diffusion section 8 is 1 ⁇ or less and diffusion is performed, the connection resistance between the electrodes can be sufficiently reduced, and highly accurate evaluation is performed. This is preferable.
  • the stacked phosphorous glass is removed with hydrofluoric acid so that the gate oxide film 3 and the like around the gate electrode 6 are not etched away.
  • the basic fabrication process of the evaluation element is compared with the fabrication of a simple MOS structure in the case of GOI evaluation of a bulk silicon wafer as shown in FIG.
  • thermal oxidation of the isolation oxide film 4 and opening of the window are performed before the formation of the gate electrode 6 (and the dielectric breakdown electrode 7), and then a diffusion step 8 is formed.
  • the evaluation according to the present invention is performed by producing an evaluation element having a structure closer to that of an actual device, and the evaluation result can be made more accurate.
  • the evaluation method for a semiconductor substrate and the element for evaluating a semiconductor substrate of the present invention are carried out by manufacturing a complex and time-consuming evaluation element for a MOSFET structure as shown in FIG.
  • the process and equipment for forming metal wiring such as interlayer insulation film and the process necessary for patterning can be made unnecessary. This cost is unnecessary, and the evaluation process is shortened, so that a quick evaluation can be performed at a low cost.
  • a P-type silicon wafer having a diameter of 20 Om was used as a sample.
  • the P-type dopant was made of poron.
  • the evaluation element of the present invention as shown in FIG. 1 is formed on such a silicon wafer.
  • thermal oxidation treatment was performed in a 90 ° C. wet oxygen atmosphere to form a 3 0 ⁇ isolation oxide film on the wafer surface. After that, photolithography and etching with hydrofluoric acid were performed, and a 5 X 1 Om square window was opened in the isolation oxide film.
  • Etching with hydrofluoric acid at this time has a remaining oxide thickness of 2800 nm. Then, etching was performed with buffered HF (etching rate: 50 ⁇ m / min or more), and the remainder was etched with 2.5% HF. In the remaining part, the etching rate was 18 nm / min. By controlling the etching rate in this way, the surface roughness of the underlying silicon surface could be sufficiently suppressed.
  • thermal oxidation was performed in a dry oxygen atmosphere at 900 ° C to form an 8 nm gate oxide film.
  • polysilicon doped with phosphorus by a CVD method was deposited to produce a polysilicon film.
  • the thickness of the polysilicon film was about 30 Onm, and the amount of binding was set to a sheet resistance with a sufficiently low resistance value of about 25 ohm / sq.
  • phosphorous glass is deposited at 3 Omin at 750 ° C, and then annealed for 1 hour at 1 000 ° C in an N 2 atmosphere. Using each electrode as a mask, Dopant diffusion was performed in the part located between the electrodes in the silicon wafer.
  • the phosphorus glass deposited at 2.5% HF was removed.
  • the etching rate was 18 nm / min, and was carefully performed using a monitor wafer so as to leave the gate oxide film around the original electrode.
  • MO S FET characteristic evaluation was performed using the dielectric breakdown electrode 7b adjacent to both sides of the gate electrode 6 as a source electrode and 7c as a drain electrode. The measurement conditions at this time were measured while changing the drain voltage from 0 to 10 V in a 0.5 V step and changing the drain current to 1.75 V in a 0.25 V step.
  • Fig. 3 shows the IV force obtained at this time. Note that the Z curve in Fig. 3 is a drain current saturation current curve obtained by calculation.
  • When Vg 1.50 (V) 1). Moreover, it can be seen that the pinch-off region agrees well with the calculated saturation current curve Z of the drain current.
  • the drain current changes from the straight line region to the saturation region from where it is in contact with the saturation current curve Z.
  • the curved line Z will be described.
  • the boundary portion (pinch-off region) between the linear region and the saturated region is obtained by calculation, and is expressed by the following equation (1).
  • W is the channel width
  • n is the carrier mobility
  • C is the gate capacity per unit area
  • L is the channel length
  • V g is the gate voltage
  • V T is the threshold voltage.
  • the IV characteristic obtained in the above example shows a good agreement with the calculated value of Z, as can be seen by comparing the pinch-off region with the saturation current curve z of the drain current. It can be seen that the evaluation results using the semiconductor substrate evaluation method and the semiconductor substrate evaluation element of the present invention have high accuracy.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

　本発明は、半導体基板の評価方法であって、少なくとも、半導体基板の表面に分離酸化膜を形成して窓開けを行い、ゲート酸化膜を形成し、分離酸化膜の窓部のゲート酸化膜上に、ゲート電極とその両側にそれぞれ２本ずつの絶縁破壊用電極を形成し、各々の電極間に位置する評価する半導体内に、評価する半導体の導電型とは異なる導電型のドーパントを拡散し、ゲート電極の両側において、それぞれ、絶縁破壊用電極間に電界を印加してゲート酸化膜の一部を絶縁破壊し、ゲート電極の両側に隣接する絶縁破壊用電極をソース電極およびドレイン電極としてＭＯＳＦＥＴ測定を行い、半導体基板を評価する半導体基板の評価方法である。これにより、ＭＯＳＦＥＴ構造を用いた評価方法で、評価完了までに長時間を要することなく、従来のような金属配線同士を絶縁する分離酸化膜や金属配線のための設備及び技術を用いることなく簡便に半導体基板を評価できる方法が提供される。 　

Description

明 細 書
半導体基板の評価方法および半導体基板評価用素子
技術分野
[0001] 本発明は、 半導体基板を評価するための基板評価用素子を作製して評価す る方法および半導体基板評価用素子に関するものであり、 詳しくは、 半導体 基板の電気特性を評価する方法および評価用素子に関するものである。 背景技術
[0002] 半導体基板として、 例えば集積回路として汎用的に使用されているものに シリコン基板があるが、 システムの高速化■高集積化や携帯端末の発展に伴 し、、 デバイスには高速かつ低消費電力のものがより一層求められている。 ま た基板の大口径化がすすんでいる。 近年では、 このような基板上に各種素子 が形成されている。
[0003] 一方、 このようなデバイスが作製される半導体基板の品質を評価すること ができる評価方法も求められており、 一例として、 上述のような各種デバィ スの基本構造を単純化し、 半導体基板の評価に応用したもので、 MOS (M e t a l O x i d e S em i c o n d u c t o r ) キヤ/ シタの GO I (G a t e O x i d e I n t e g r i t y) 特性評価がある。
[0004] この評価方法は、 図 4に示す平面図および断面図のように、 まず、 例えば シリコン基板等の被評価基板 1 02の表面を酸化してゲ一ト酸化膜 1 03を 形成し、 このゲート酸化膜 1 03上に金属電極 1 04 (またはポリシリコン 電極） を形成し、 MOS構造を有する MOSキャパシタを評価用素子 1 0 1 として作製する。 こうして作製した MOSキャパシタに対して、 シリコン基 板 1 02が蓄積側になるように電圧を金属電極 1 04に印加する。 例えばシ リコン基板 1 02の導電型が P型の場合は、 負電圧を印加することでシリコ ン基板 1 02が蓄積側となる。 このように電圧を印加してゲート酸化膜 1 0 3の絶縁破壊挙動を測定することによりシリコン基板 1 02の特性を評価す る方法である。
シリコン基板 1 02に COP (C r y s t a l O r i g i n a t e d P a r t i c l e s) のような欠陥ないしは不純物等が存在しなければ、 絶 縁破壊は酸化膜 1 03そのものがもつ真性破壊挙動となるが、 欠陥が存在す る場合は、 その欠陥の存在により本来の絶縁膜としての絶縁性が劣化する。
[0005] また、 上記のような単純な MOS構造を利用した評価方法の他、 さらに高 精度で有効な品質評価方法として、 実際のデバイスにより近い MO S FET (M e t a l Ox i d e S em i c o n d u c t o r ι- ι e I d t f f e c t T r a n s i s t o r) 構造を利用した半導体基板の評価方法 が挙げられる。 図 5に一般的な MOS FET構造の一例を示す （特開 200 2-359362号公報参照） 。
[0006] この評価方法では、 図 5に示すように、 例えばシリコン基板 202の表面 にゲート酸化膜 203および金属電極 206の他に、 基板表側で電気的コン タク トを可能にするための金属配線 209およびこれらの金属配線同士を絶 縁する分離酸化膜 21 0を形成して、 MOSキャパシタを評価用素子 201 として作製している。 また、 これに隣接する金属配線 209下にはコンタク ト抵抗を下げるため不純物を拡散させている （拡散部 208) 。
そして、 金属電極 206をゲート電極とし、 金属配線 209をソースおよ びドレインに接続し、 MOS FET測定を行い、 シリコン基板 202を評価 することができる。
[0007] しかしながら、 図 5に示すような MOS FET構造は複雑な構造をしてお り、 評価するための M OSキャパシタ作製には複雑で長時間を要する工程が 必要であり、 評価完了までには時間がかかる。 また、 設備的にも、 図 4のよ うな評価用素子 1 01の作製に必要な装置以外に、 基板表面の金属配線同士 を絶縁するための分離酸化膜 21 0を形成するための設備 （CVD装置等） や金属 （主に A I ) 配線 209のための技術および設備が必要になってしま ラ。 発明の開示
[0008] 本発明は、 上記問題点を鑑みてなされたものであり、 M O S F E T構造を 用いた評価方法で、 評価完了までに長時間を要することなく、 従来のような 金属配線同士を絶縁する分離酸化膜や金属配線のための設備及び技術を用い ることなく簡便に半導体基板を評価できる方法を提供することを目的とする
[0009] 上記課題を解決するため、 本発明は、 半導体基板の評価方法であって、 少 なくとも、 半導体基板の表面に分離酸化膜を形成し、 該分離酸化膜の一部を 除去して窓開けを行った後、 ゲート酸化膜を形成し、 前記分離酸化膜の窓開 けした窓部のゲ一ト酸化膜上に、 ゲ一ト電極と該ゲート電極の両側にそれぞ れ 2本ずつの絶縁破壊用電極を形成し、 各々の前記電極間に位置する評価す る半導体内に、 該評価する半導体の導電型とは異なる導電型のドーパントを 拡散した後、 前記ゲート電極の両側において、 それぞれ、 前記絶縁破壊用電 極間に電界を印加して前記ゲート酸化膜の一部を絶縁破壊し、 その後、 前記 ゲ一ト電極の両側に隣接する絶縁破壊用電極をソース電極およびドレイン電 極として M O S F E T測定を行い、 半導体基板を評価することを特徴とする 半導体基板の評価方法を提供する。
[0010] このように、 本発明の評価方法では、 素子絶縁のための窓開けされた分離 酸化膜、 ゲート酸化膜を順次形成し、 さらに分離酸化膜の窓部のゲート酸化 膜上にゲ一ト電極および絶縁破壊用電極を作製し、 これらの電極間の評価す る半導体内にドーパント拡散部を形成した後、 ゲ一ト電極の両側において、 それぞれ絶縁破壊用電極を用いてゲ一ト酸化膜の一部を絶縁破壊し、 ゲ一ト 電極の両側に隣接する絶縁破壊用電極をソース電極およびドレイン電極とし て M O S F E T測定をして評価を行う。
すなわち、 素子の作製時に従来行われていた金属配線同士の絶縁性を得る ための層間絶縁膜やアルミ等の金属配線を形成するための工程及び装置、 並 びにパターン化に必要な工程が短縮でき、 そのための設備導入や維持のため の投資が不要となり、 また、 評価工程を短縮できるので、 低価格で迅速な評 価を行うことが可能である。
しかも、 各々の電極間に位置する評価する半導体内に、 該評価する半導体 の導電型とは異なる導電型のドーパントを拡散する工程を含んでいるので、 半導体の抵抗率や厚さにかかわらず、 電極と電極の間の接続抵抗を下げるこ とができ、 精度の高い評価を行うことができる。
[001 1 ] このとき、 前記ゲート電極および絶縁破壊用電極をポリシリコンからなる ものとするのが好ましい。
このように、 前記ゲート電極および絶縁破壊用電極をポリシリコンからな るものとすれば、 加工が容易であり、 電極を形成し易い。
[0012] そして、 前記評価する半導体をシリコンとするのが好ましい。
このように、 半導体素子の形成に汎用的に用いられている素材であるシリ コンからなる半導体を評価できるので、 この評価結果を種々の半導体素子の 調査、 保証等に幅広く有効に活用することができる。
[0013] また、 本発明は、 半導体基板評価用素子であって、 少なくとも、 評価する 半導体と、 前記半導体上に形成されたゲート酸化膜と、 該ゲート酸化膜を囲 んで窓開けされた分離酸化膜と、 該分離酸化膜の窓開けされた窓部の前記ゲ -ト酸化膜上に形成されたゲート電極および該ゲート電極の両側にそれぞれ 2本ずつの絶縁破壊用電極とを具備し、 各々の前記電極間に位置する前記評 価する半導体内に、 該評価する半導体の導電型とは異なる導電型のドーパン トが拡散された拡散部が形成されたものであることを特徴とする半導体基板 評価用素子を提供する。
[0014] このような半導体基板評価用素子であれば、 従来行なわれていた層間絶縁 膜やアルミ等の金属配線を形成するための工程及び装置、 並びにパターン化 に必要な工程を短縮して作製できたものであるので、 そのための設備導入や 維持のための投資が不要であり、 また、 評価工程を短縮して作製できたもの であるため、 低価格で迅速な評価を行なうことが可能な半導体基板評価用素 子となる。
また、 各々の電極間に位置する評価する半導体内に、 該評価する半導体の 導電型とは異なる導電型のドーパン卜が拡散された拡散部が形成されており 、 評価する半導体の抵抗率や厚さにかかわらず、 電極と電極の間の接続抵抗 が低いので、 精度の高い評価を行うことができる半導体基板評価用素子とな る。
[0015] このとき、 前記ゲ一ト電極および絶縁破壊用電極がポリシリコンからなる ものであるのが好ましい。
このように、 前記ゲ一ト電極および絶縁破壊用電極がポリシリコンからな るものであれば、 加工が容易であり、 形成し易い電極となる。
[0016] また、 前記評価する半導体がシリコンからなるものであるのが好ましい。
このように、 評価する半導体が、 半導体素子の形成に汎用的に用いられて いる素材であるシリコンからなるものであれば、 この評価用素子の評価結果 を種々の半導体素子の調査、 保証等に幅広く有効に活用することができる。
[0017] 本発明によって、 従来では必要とされた金属配線同士を絶縁するための分 離酸化膜形成に要する C V D装置等の設備や、 金属配線のためのスパッタ及 びエッチングシステム等の設備および技術を用いずに、 簡単な M O S構造で ヘテロ構造をもつ半導体基板の G O I評価を行うことが可能になり、 かつ評 価に要する時間およびコストを改善することができる。 図面の簡単な説明
[0018] [図 1 ]本発明の半導体基板評価用素子の一例を示す概略図である。
[図 2]本発明の半導体基板の評価方法の工程の一例を示すフロー図である。
[図 3]実施例の M O S F E T測定結果を示すグラフである。
[図 4]バルクウエー/ \評価用 M O Sキャパシタの一例を示す概略図である。
[図 5] M O S F E T構造の一例を示す概略図である。
発明を実施するための最良の形態
[0019] 以下では、 本発明の実施の形態について図面を参照しながら説明するが、 本発明はこれに限定されるものではない。
図 1に、 本発明の半導体基板評価用素子の一例を示す。 ここでは、 評価す る半導体基板がシリコン基板である例について述べるが、 本発明はシリコン 基板に限定されない。 なお、 評価する半導体がシリコンからなるものであれ ば、 シリコンは半導体素子製造用に汎用的に用いられている素材であるため 、 このような評価用素子の評価結果は種々の半導体素子の製品品質の調査、 保証等に有効に役立てることが可能である。
[0020] この半導体基板評価用素子 1は、 図 1に示すように、 評価する半導体 （す なわち、 ここではシリコン基板 2 ) と、 このシリコン基板 2上に形成された ゲ一ト酸化膜 3と、 該ゲート酸化膜 3を囲んで窓開けされた素子間の絶縁の ための分離酸化膜 4と、 該分離酸化膜 4の窓開けされた窓部 5の前記ゲ一ト 酸化膜 3上に形成されたゲート電極 6および該ゲート電極 6の両側にそれぞ れ 2本ずつの絶縁破壊用電極 7 ( 7 a、 7 b、 7 c、 7 d ) を具備している
[0021 ] そして、 上記のゲート電極 6、 絶縁破壊用電極 7の各電極間に位置するシ リコン基板 2内には、 このシリコン基板 2の導電型 （例えば P型） とは異な る導電型 （この場合、 N型） のドーパントが拡散された拡散部 8が形成され ている。
[0022] なお、 上記絶縁破壊用電極 7とは、 M O S F E T測定を行い半導体基板の 評価を行う前に、 ゲ一ト酸化膜 3の一部を絶縁破壊するための電界を印加す るために用いる電極である。
また、 絶縁破壊用電極 7は、 図 1のようにゲ一ト電極 6の両側に 2本ずつ のみに限定されず、 片側あたり例えば 3本以上形成されていても良いし、 ゲ ート電極 6も 2本以上形成されていても良い。 少なくとも、 ゲート電極 1本 と、 その両側に絶縁破壊用電極が 2本ずつ形成されていれば良い。
そして、 ゲート電極 6および絶縁破壊用電極 7は、 導電膜からなるもので あれば特に限定されないが、 例えばポリシリコンからなるものであれば、 加 ェが容易なものとなり、 形成しやすい電極となる。
[0023] また、 上記の各電極間に位置するシリコン基板 2内には、 このシリコン基 板 2の導電型とは異なる導電型のドーパン卜が拡散された拡散部 8が形成さ れているので、 各電極間の接続抵抗も十分小さく、 精度の高い評価を行うこ とができる評価用素子となる。 なお、 このような拡散部 8においては、 抵抗 値が例えば 1 Ι Ω以下であれば、 上記のように高精度の評価を実施するのに 十分であると言える。 より低ければさらに好ましいが、 あまり低くすると ド 一パン卜のドープ量が多くなりすぎて評価用素子そのものの特性に影響を与 える可能性があるので、 例えば 1 0 Ο Ω程度を下限とするのが好ましい。
[0024] さらに、 ゲート酸化膜 3や分離酸化膜 4の厚さ等は特に限定されず、 例え ばゲ一ト酸化膜 3は 2 5 n m以下、 分離酸化膜 4は 3 0 0 n m以上の厚さと することができる。 これらの厚さは、 後述するように、 ドーパントの拡散あ るいは拡散の防止等を考慮し、 条件に合わせて適宜決定することができる。
[0025] 次に、 上記のような半導体基板評価用素子 1を作製して半導体基板を評価 する方法について説明する。
図 2に本発明の半導体基板の評価方法の工程の一例を示す。
まず、 前工程として評価する半導体基板を準備する。 前述したように、 特 にこの半導体基板は限定されないが、 例えば評価する半導体がシリコンから なる半導体基板 （シリコン基板 2 ) とすることができ、 評価結果を種々の半 導体素子の製品品質の調査、 保証等に有効活用することができる。
[0026] 次に、 図 2 ( A ) に示すように、 上記のシリコン基板 2を例えば熱酸化等 の通常用いられる方法で酸化処理して、 シリコン基板 2の表面に分離酸化膜 4を形成する。 この分離酸化膜 4の形成により、 評価用素子 1を電気的に分 離することができ、 評価を精度良く行うことができる。
なお、 後の工程で、 ドーパントの拡散処理を行うが、 この拡散処理時にド 一パン卜が上記分離酸化膜 4を突き抜けない程度の厚さに分離酸化膜 4を形 成するのが好ましい。 例えば、 3 0 0 n m以上の厚さとすると良い。 拡散処 理時の熱処理等の条件を考慮し、 その都度厚さを決定することができる。
[0027] この後、 図 2 ( B ) に示すように、 上記分離酸化膜 4の一部を除去して窓 開けを行う。 この窓開け方法は特に限定されないが、 例えばフォトリソグラ フィにより、 レジストに分離酸化膜 4の窓開け用のパターンを形成し、 これ をマスクとしてエッチングによって窓部 5の部分の分離酸化膜を除去する。 エッチングは、 例えばフッ酸を用いて行うことができるが、 特にエッチング 終点ではェッチングレートを制御し、 下地のシリコン表面を荒らさないよう にすると良い。 このようにすれば、 後にこの部分がゲートになるため、 ゲ一 ト散乱など、 MOS作製工程を起因とする特性劣化を効果的に防ぐことがで き、 より正確に基板を評価することができる。
もちろん、 シリコン表面が面荒れを引き起こした時、 面荒れした表層部を エッチング等で平滑にすることも可能である。 ただし、 この場合は、 評価す る基板本来の表面からより深い領域を評価することになる。 これらのことを 考慮し、 各条件に合わせて適切に窓開けを行えば良い。
[0028] 次に、 図 2 (C) に示すように、 熱酸化等により、 ゲート酸化膜 3を形成 する。 このゲート酸化膜 3の厚さは限定されず、 例えば 25 nm以下とする ことができる。 この程度の厚さであれば、 後のドーパントの拡散処理の時に 、 シリコン基板 2内に効率良く ドーパントを拡散することが可能である。 ゲ -ト酸化膜 3の厚さはその都度適切に決定することができる。
[0029] この後、 図 2 (D) に示すように、 窓部 5の位置のゲート酸化膜 3上にゲ —ト電極 6および絶縁破壊用電極 7 (7 a、 7 b、 7 c、 7 d) を形成する 。 例えば、 導電膜を CVD法等により積層し、 フォトリソグラフィ技術とェ ツチングとにより各電極を形成することができる。 このとき、 少なくとも、 ゲ一ト電極 6と、 その両側にそれぞれ 2本ずつ絶縁破壊用電極 7を形成する 。 なお、 これらの電極は特に限定されず、 例えばポリシリコンからなるもの とすることができる。 このようにポリシリコンを用いれば、 加工しやすいた めに容易に所望の形状に電極を形成することができる。 また、 このポリシリ コンを用いて電極を形成する場合、 ポリシリコンの堆積時に、 同時にリンも ド一プする Do p e d P o I y_S i法を用いることができ、 抵抗を下げ ることができる。
当然上記電極を他の金属からなるものとすることも可能である。
[0030] 次に、 図 2 (E) に示すように、 シリコン基板 2内の各電極間に拡散部 8 を形成する。 シリコン基板 2の導電型とは異なる導電型のドーパントを、 上 記ポリシリコンからなる各電極 6、 7をマスクとしてシリコン基板 2内にド —プする。 例えば P O C I 3を用いてリンガラスを基板表面に積層し、 窒素ガ ス雰囲気下でァニールして拡散する熱拡散法で行えば、 イオン注入等を用い ることもなく安価で生産性も高く拡散処理することができる。 前述したよう に、 前の工程で形成したゲ一ト酸化膜 3の厚さが 2 5 n m程度の比較的薄い ものであれば、 その上にリンガラスを堆積しても十分にシリコン基板 2内に ドーパントを拡散することができる。 当然、 これに限定されず、 適宜拡散方 法を決定することができる。
なお、 この拡散部 8の抵抗値が 1 Ι Ω以下になるようにドーパント量を調 整して拡散すれば、 各電極間の接続抵抗も十分に小さくすることができ、 高 精度の評価を行うことができて好ましい。
そして、 拡散後、 ゲート電極 6周辺のゲート酸化膜 3等をエッチング除去 してしまわないようにして、 積層したリンガラスをフッ酸により除去する。
[0031 ] そして、 図 2 ( F ) に示すように、 ゲート電極 6の両側において、 絶縁破 壊用電極 7間 （この場合、 電極 7 aと電極 7 b間、 電極 7 cと電極 7 d間： 図 1の X参照） に電界を印加してゲ一ト酸化膜 3の一部を絶縁破壊して電気 的コンタク トをとる。 この電界の印加はゲート酸化膜 3の一部が絶縁破壊で きれば特に限定されず、 一定の電圧又は電流をゲート酸化膜 3の一部が破壊 するまで印加する方法を用いればよい。 このコンタク ト抵抗は十分下げる必 要があり、 できるだけ高い電気ストレスを印加した方がより好ましい。 そし て、 このそれぞれ 2つの電極間の抵抗が 1 k Ω以下となるように電気ストレ スを印加することが好ましい。 このように抵抗を 1 Ι Ω以下とすることで測 定へ与える影響を低減できる。
[0032] このように、 ゲ一ト電極 6の両側でゲ一ト酸化膜 3の一部を絶縁破壊した 後、 図 2 ( G ) に示すように、 ゲート電極 6の両側に隣接する絶縁破壊用電 極 （この場合、 電極 7 b、 電極 7 c ) をソース電極およびドレイン電極とし 、 M O S F E T測定を行ってシリコン基板 2の電気特性の評価を行うこと力《 できる （図 1の Y参照） 。 この M O S F E T測定の方法自体は従来と同様に して行うことができる。
[0033] 以上のように、 本発明では、 評価用素子の基本的な作製工程は、 図 4に示 すようなバルクシリコンゥエーハの G O I評価の場合の単純な M O S構造を 作製するときと比較して、 ゲート電極 6 (また、 絶縁破壊用電極 7 ) の形成 前に分離酸化膜 4の熱酸化と窓開け、 そして後に拡散部 8の形成工程が存在 する程度である。 その一方で、 本発明による評価は、 より実デバイスに近い 構造の評価用素子を作製して行うものであり、 評価結果をさらに精度の高い ものとすることができる。
[0034] さらに、 本発明の半導体基板の評価方法および半導体基板評価用素子によ つて、 図 5に示すような、 複雑で作製に時間のかかる M O S F E T構造の評 価用素子を作製して行われていた従来の評価方法に比べて、 層間絶縁膜ゃァ ルミ等の金属配線を形成するための工程及び装置、 並びにパターン化に必要 な工程を不用にできるので、 そのための設備導入や維持のためのコストが不 用であり、 また、 評価工程が短縮されるので、 低コストで迅速な評価を行う ことができる。
[0035] 以下に本発明の実施例を挙げて、 本発明を詳細に説明するが、 これらは本 発明を限定するものではない。
(実施例）
試料として P型で直径 2 0 O m mのシリコンゥェ一ハを用いた。 なお、 こ のときの P型のド一パントはポロンとした。 このようなシリコンゥェ一ハに 、 図 1に示すような本発明の評価用素子を形成する。
まず、 9 0 0 °Cの W e t酸素雰囲気中で熱酸化処理を施し、 3 0 0 η の 分離酸化膜をゥェ一ハ表面に形成した。 その後、 フォトリソグラフィ及びフ ッ酸によるエッチングを行ない、 上記分離酸化膜に 5 X 1 O m角の窓開け を行った。
[0036] このときのフッ酸によるエッチングは、 分離酸化膜厚残りが 2 8 0 n mま では、 バッファ一ド H Fにてエッチングを行い （エッチングレート ： 50 η m/m i n以上） 、 残りは、 2. 5 % H Fにてエッチングを行った。 上記の 残りの部分では、 エッチングレートは 1 8 n m/m i nであり、 このように エッチングレートを制御することによって、 下地のシリコン表面の面荒れを 充分抑制することができた。
[0037] 次に、 900°Cの乾燥酸素雰囲気中で熱酸化を行い、 8 n mのゲート酸化 膜を形成した。
そして、 これに CVD法によってリンをド一プしたポリシリコンを堆積し 、 ポリシリコン膜を作製した。 この際のポリシリコン膜の厚さはおよそ 30 O n m、 リンド一プ量は、 シート抵抗にして 25 o hm/s q. 程度の十分 抵抗値が低いものとなるようにした。
[0038] この後、 フォトリソグラフィおよびエッチングを行い、 ゲート電極および その両側に 2本ずつの絶縁破壊用電極を形成して M O Sキャパシタをゥェ一 ハ面内に作製した。 このフォトリソグラフィ後のポリシリコン膜のエツチン グには、 フッ硝酸を用いたウエット工程にて処理した。 最後にゥェ一ハ裏面 についている S i 02除去のために、 表面にレジストを塗布し、 希 H Fによる ゥエツトエッチングにて裏面処理を行った。
[0039] 次に、 リンガラスを 750°Cで 3 Om i nの条件で堆積し、 その後引き続 き N2雰囲気中で 1 000°Cで 1時間のァニールを行い、 各電極をマスクとし て、 シリコンゥエーハ内の各電極間に位置する部分にドーパント拡散を実施 した。
このようにド一パントの拡散を行った後、 2. 5 %H Fにて堆積したリン ガラスを除去した。 なお、 このときのエッチングレートは 1 8 n m/m i n であり、 元からある電極周辺のゲ一ト酸化膜は残すようにモニタゥエーハを 用いて注意深く行った。
[0040] 以上のようにして作製された本発明の評価用素子に対し、 まず、 ゲート電 極の両側において、 それぞれ、 絶縁破壊用電極間 （電極 7 aと 7 b間、 電極 7 cと 7 d間） に電界を印加してゲ一ト酸化膜の一部を絶縁破壊した。 前述したように、 ゲート酸化膜が破壊できさえすれば良く、 一定電圧ない し、 電流を酸化膜が破壊するまで印加する方法を用いれば良い。 今回は、 一 定電流を印加する方法を行ってゲ一ト酸化膜を破壊した。 ストレス電流とし て I = 5 OmAを 3 s e c印加した。 このときの抵抗は 40 ΟΩであった。
[0041] なお、 この電気的コンタク トのためのゲート酸化膜破壊工程および、 後述 する MOS F E T測定の工程には、 フルオートプロ一バに接続したテスタを 用いた （ケースレ一社製 4200) 。 プロ一バおよび配線はノイズ対策を施 したものを使用した。
[0042] 上記のように絶縁破壊を行った後、 ゲ一ト電極 6の両側に隣接する絶縁破 壊用電極 7 bをソース電極、 7 cをドレイン電極として MO S F E T特性評 価を実施した。 このときの測定条件は、 ドレイン電圧を 0から 1 0 Vまで 0 . 5 Vステップで変化させ、 ドレイン電流をゲート電圧を 0. 25 Vステツ プで 1. 75 Vまで変化させつつ測定した。
[0043] このとき得られた I—V力一ブを図 3に示す。 なお、 図 3中の Zの曲線は 、 計算で求めた、 ドレイン電流の飽和電流値曲線である。
図 3に示すように、 あるゲート電圧 V gに対し、 ドレイン電流 I dは、 は じめはドレイン電圧 Vdとともに直線的に増加し （直線領域） 、 それから徐 々に直線からずれて飽和値に近づく （飽和領域） という一般的な MOS FE T特性と同様のパターンが得られていることが分かる （図 3中、 Vg = 0 ( V) のとき國、 Vg = 0. 25 (V) のとき▲、 Vg = 0. 50 (V) のと き X、 Vg = 0. 75 (V) のとき *、 Vg= 1. 00 (V) のとき書、 V g= 1. 25 (V) のとき |、 Vg= 1. 50 (V) のとき一） 。 しかも、 ピンチオフ領域が、 計算によるドレイン電流の飽和電流値曲線 Zと良く一致 していることが分かる。 すなわち、 ドレイン電流は、 飽和電流値曲線 Zと接 しているところから、 直線領域から飽和領域に変わっている。 ここで上記曲 線 Zについて説明すると、 上記直線領域と飽和領域の境界部 （ピンチオフ領 域） を計算により求めたものであり、 下記式 （1 ) で表される。
[0044] [数 1 ]
, 、 W a n C。 。
z = (v g - vT) 2
(式中、 Wはチャネル幅、 nはキャリア移動度、 C。は単位面積当りのゲ —ト容量、 Lはチャネル長、 V gはゲート電圧、 V Tはしきい値電圧を示す。
)
このように、 上記実施例で得られる I—V特性は、 そのピンチオフ領域を ドレイン電流の飽和電流値曲線 zと比較して分かるように、 Zの計算値と良 い一致を示しており、 すなわち本発明の半導体基板の評価方法および半導体 基板評価用素子を用いた評価結果が高い精度を有していることが判る。
また、 本発明における評価では、 金属配線や層間絶縁膜を作製する必要も なく、 評価用素子の作製も従来に比べて簡単に短時間で済ますことができ、 コストゃ手間、 さらには時間を必要以上にかけずに効率良くサンプルを評価 することができた。

Claims

請求の範囲
[1 ] 半導体基板の評価方法であって、 少なくとも、 半導体基板の表面に分離酸 化膜を形成し、 該分離酸化膜の一部を除去して窓開けを行った後、 ゲート酸 化膜を形成し、 前記分離酸化膜の窓開けした窓部のゲート酸化膜上に、 ゲ一 ト電極と該ゲート電極の両側にそれぞれ 2本ずつの絶縁破壊用電極を形成し 、 各々の前記電極間に位置する評価する半導体内に、 該評価する半導体の導 電型とは異なる導電型のドーパントを拡散した後、 前記ゲ一ト電極の両側に おいて、 それぞれ、 前記絶縁破壊用電極間に電界を印加して前記ゲート酸化 膜の一部を絶縁破壊し、 その後、 前記ゲート電極の両側に隣接する絶縁破壊 用電極をソース電極およびドレイン電極として M O S F E T測定を行い、 半 導体基板を評価することを特徴とする半導体基板の評価方法。
[2] 前記ゲ一ト電極および絶縁破壊用電極をポリシリコンからなるものとする ことを特徴とする請求項 1に記載の半導体基板の評価方法。
[3] 前記評価する半導体をシリコンとすることを特徴とする請求項 1または請 求項 2に記載の半導体基板の評価方法。
[4] 半導体基板評価用素子であって、 少なくとも、 評価する半導体と、 前記半 導体上に形成されたゲート酸化膜と、 該ゲート酸化膜を囲んで窓開けされた 分離酸化膜と、 該分離酸化膜の窓開けされた窓部の前記ゲ一ト酸化膜上に形 成されたゲ一ト電極および該ゲート電極の両側にそれぞれ 2本ずつの絶縁破 壊用電極とを具備し、 各々の前記電極間に位置する前記評価する半導体内に 、 該評価する半導体の導電型とは異なる導電型のドーパン卜が拡散された拡 散部が形成されたものであることを特徴とする半導体基板評価用素子。
[5] 前記ゲ一ト電極および絶縁破壊用電極がポリシリコンからなるものである ことを特徴とする請求項 4に記載の半導体基板評価用素子。 前記評価する半導体がシリコンからなるものであることを特徴とする請求 4または請求項 5に記載の半導体基板評価用素子。
PCT/JP2007/001378 2006-12-11 2007-12-10 半導体基板の評価方法および半導体基板評価用素子 WO2008072373A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006333616A JP4848947B2 (ja) 2006-12-11 2006-12-11 半導体基板の評価方法および半導体基板評価用素子
JP2006-333616 2006-12-11

Publications (1)

Publication Number Publication Date
WO2008072373A1 true WO2008072373A1 (ja) 2008-06-19

Family

ID=39511406

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/001378 WO2008072373A1 (ja) 2006-12-11 2007-12-10 半導体基板の評価方法および半導体基板評価用素子

Country Status (2)

Country Link
JP (1) JP4848947B2 (ja)
WO (1) WO2008072373A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012074101A1 (ja) * 2010-12-03 2012-06-07 株式会社村田製作所 高周波信号線路及び電子機器
JP5857901B2 (ja) * 2012-07-19 2016-02-10 信越半導体株式会社 半導体基板の評価方法
JP6348755B2 (ja) * 2014-04-03 2018-06-27 シャープ株式会社 半導体トランジスタのテスト方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205154A (ja) * 1996-01-25 1997-08-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH1022502A (ja) * 1996-07-05 1998-01-23 Toshiba Corp 不純物分布評価方法及びその装置並びに半導体製造方法及びその装置
JP2005057153A (ja) * 2003-08-07 2005-03-03 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの評価方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205154A (ja) * 1996-01-25 1997-08-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH1022502A (ja) * 1996-07-05 1998-01-23 Toshiba Corp 不純物分布評価方法及びその装置並びに半導体製造方法及びその装置
JP2005057153A (ja) * 2003-08-07 2005-03-03 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの評価方法

Also Published As

Publication number Publication date
JP2008147461A (ja) 2008-06-26
JP4848947B2 (ja) 2011-12-28

Similar Documents

Publication Publication Date Title
US6656804B2 (en) Semiconductor device and production method thereof
CN101635313A (zh) 碳化硅半导体装置
WO2008047478A1 (fr) Procédé d'évaluation d'une tranche de semi-conducteur
WO2008072373A1 (ja) 半導体基板の評価方法および半導体基板評価用素子
US6340829B1 (en) Semiconductor device and method for manufacturing the same
Shen et al. A new technique for evaluating stacked nanosheet inner spacer TDDB reliability
Miura et al. Effect of mechanical stress on reliability of gate-oxide film in MOS transistors
JP3846016B2 (ja) 電子シェーディングダメージの測定方法
JP4525024B2 (ja) Ｓｏｉウエーハの評価方法
JPH03165066A (ja) 多結晶シリコン薄膜トランジスタ及びその製造方法
JP4570935B2 (ja) 半導体基板の評価方法及び半導体基板評価用素子
JPH0388370A (ja) 半導体記憶装置の製造方法
JP4576981B2 (ja) 半導体基板の評価方法及び半導体基板評価用素子
JP5857901B2 (ja) 半導体基板の評価方法
CN116666440B (zh) 一种底栅极mos管及制作方法
JP3552846B2 (ja) 半導体装置及びその製造方法
KR100216544B1 (ko) 평면형 안티퓨즈 소자의 제조방법
JP3876846B2 (ja) 絶縁膜の評価方法
EP0825640A2 (en) FET gate insulation and process for manufacturing
Hokari Oxide breakdown reliability degradation on Si‐gate metal‐oxide‐semiconductor structure by Al diffusion through polycrystalline silicon
JPH03109739A (ja) 薄膜半導体装置の製法
JP4742573B2 (ja) 半導体基板の評価方法及び半導体基板評価用素子
CN103745941A (zh) 栅介质的电学性能的测试方法
JP2571262B2 (ja) 絶縁膜の欠陥の検出方法
JP2004119553A (ja) Ｓｏｉウエーハの評価方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07849811

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 07849811

Country of ref document: EP

Kind code of ref document: A1