WO2000041238A1

WO2000041238A1 - Elektrisch programmierbare speicherzellenanordnung und verfahren zu deren herstellung

Info

Publication number: WO2000041238A1
Application number: PCT/DE2000/000006
Authority: WO
Inventors: Franz Hofmann; Josef Willer
Original assignee: Infineon Technologies Ag
Priority date: 1999-01-08
Filing date: 2000-01-03
Publication date: 2000-07-13
Also published as: TW444403B

Abstract

Speicherzellen umfassen jeweils einen planaren Transistor. Über einem Kanalgebiet (Ka) ist eine Floating-Gateelektrode (Gf) angeordnet, die einen seitlichen Teil aufweist, der auf einem Rand eines unteren Teils der Floating-Gateelektrode (Gf) angeordnet ist. Der seitliche Teil und der untere Teil der Floating-Gateelektrode (Gf) bilden eine Schicht mit im wesentlichen homogener Dicke, so daß eine horizontale Abmessung des seitlichen Teils im wesentlichen gleich einer vertikalen Abmessung des unteren Teils ist. Eine obere Fläche des unteren Teils der Floating-Gateelektrode (Gf) liegt höher als obere Flächen von Source/Drain-Gebieten. Zur Erzeugung der Speicherzellenanordnung werden die Floating-Gateelektroden (Gf) in ersten Vertiefungen (V1) im Substrat (S) erzeugt. Es werden zweite Vertiefungen (V2) neben den ersten Vertiefungen (V1) erzeugt. An Böden der zweiten Vertiefungen (V2) werden durch Implantation die Source/Drain-Gebiete erzeugt. Die ersten Vertiefungen (V1) und die zweiten Vertiefungen (V2) sind vorzugsweise gleich tief. Vorzugsweise sind in den zweiten Vertiefungen (V2) isolierende Strukturen (I2) angeordnet.

Description

Beschreibung

Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung

Die Erfindung betrifft eine elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung.

Bei elektrisch programmierbaren Speichern auf

Halbleiterbasis, sogenannten EPROM'S, wird die Information in Form von mindestens zwei unterschiedlichen Einsatzspannungen von Transistoren gespeichert. Zum Auslesen einer Information eines der Transistoren, wird an eine Kontroll-Gateelektrode des Transistors eine Spannung angelegt, die zwischen den zwei Einsatzspannungen liegt. Je nachdem, ob ein Strom durch den Transistor fließt oder nicht, wird der logische Wert 0 oder 1 ausgelesen.

Durch eine Floating-Gateelektrode, die elektrisch isoliert und zwischen der Kontroll-Gateelektrode und einem Kanalgebiet des Transistors angeordnet ist, kann die Einsatzspannung des Transistors eingestellt werden. Dazu wird ein Spannungsabfall zwischen der Kontroll-Gateelektrode und dem Kanalgebiet oder einem Source/Drain-Gebiet des Transistors erzeugt, der ein Tunneln von Elektronen in die oder aus der Floating- Gateelektrode bewirkt. Unterschiedliche Ladungen der Floating-Gateelektrode führen zu unterschiedlichen Einsatzspannungen des Transistors.

Der Name der Floating-Gateelektrode rührt daher, daß sie nicht an ein Potential angeschlossen ist, d. h. floatet. Der Name der Kontroll-Gateelektrode rührt daher, daß sie sowohl die Programmierung steuert, als auch zum Auslesen der Informationen dient. In der VLSI-Technologie wird eine Erhöhung der Packungsαichte einer Schaltungsanordnung angestrebt, um Prozeßkosten zu senken und Schaltungsgeschwindigkeiten zu erhohen.

In der japanischen Patentschrift 1-115164 wird eine elektrisch programmierbare Speicherzellenanordnung beschrieben, bei der pro Speicherzelle ein Transistor vorgesehen ist. Source/Dram-Gebiete des Transistors grenzen an Flanken einer Vertiefung an, in der ein erstes Dielektrikum mit einer konstanten Dicke angeordnet ist. Über dem ersten Dielektrikum ist eine Floatmg-Gateelektrode, darüber ein zweites Dielektrikum und darüber eine Kontroll- Gateelektrode angeordnet. Aufgrund von Feldverzerrungen an Kanten der Vertiefung tunneln trotz gleichmäßig dickem erstem Dielektrikum beim Schreiben von Information Elektronen nur an oberen Kanten der Vertiefung. Beim Schreiben tunneln Elektronen an unteren Kanten der Vertiefung. In beiden Fallen tunneln die Elektronen zwischen den Source/Dra -Gebieten und der Floatmg-Gateelektrode. Nachteilig ist insbesondere, daß durch die Source/Dram-Gebiete und die Floatmg-Gateelektrode eine Kapazität gebildet wird, die zur Verlangsamung der Schaltgeschwmdigkeit und zur Erhöhung der

Programmierspannung f hrt. Die Source/Dram-Gebiete weisen jeweils einen hoch dotierten Teil und einen niedrig dotierten Teil, der unter dem hoch dotierten Teil angeordnet ist, auf. Zur Erzeugung der Source/Dram-Gebiete wird vor Erzeugung der Vertiefung eine erste dotierte Schicht durch Implantation, und eine zweite dotierte Schicht durch Epitaxie erzeugt. Die Source/Dram-Gebiete entstehen durch Strukturierung der beiden Schichten bei der Erzeugung der Vertiefung. Der hoch dotierte Teil der Source/Dram-Gebiete grenzt an die oberen Kanten der Vertiefung, und der niedrig dotierte Teil der Source/Dram-Gebiete grenzt an die unteren Kanten der Vertiefung an.

In US 5486714 wird eine elektrisch programmierbare Speicherzellenanordnung beschrieben, bei der Source/Drain- Gebiete eines Transistors an oberen Teilen von zwei sich gegenüberliegenden Flanken einer Vertiefung angeordnet sind. Ein Kanalgebiet des Transistors ist U-formig und verlauft entlang der zwei Flanken und entlang eines Bodens der Vertiefung. Durch diese Anordnung wird bei hoher

Packungsdichte eine große Kanallange erzielt. Eine Floatmg- Gateelektrode grenzt an vier Flanken und an den Boden der Vertiefung an. Im Bereich des Kanalgebiets ist die Vertiefung mit einem thermisch gewachsenen ersten Dielektrikum versehen. Zur Verkleinerung der Kapazität, die durch die Floatmg- Gateelektrode und das Kanalgebiet gebildet wird, ist das erste Dielektrikum an den zwei Flanken der Vertiefungen etwas dicker als am Boden der Vertiefung. Beim Loschen der Information tunneln Elektronen nur am Boden der Vertiefung. Über der Floatmg-Gateelektrode ist eine Kontroll- Gateelektrode angeordnet, die durch ein zweites Dielektrikum von der Floatmg-Gateelektrode getrennt wird. Die Kontroll- Gateelektrode ist Teil einer Wortleitung die senkrecht zu einer Verbindungslinie zwischen den Source/Dram-Gebieten verlauft. Die Floatmg-Gateelektrode berlappt außerhalb der Vertiefung die Oberflache des Substrats. Eines der Source/Dram-Gebiete ist über einen Kontakt mit einer Bitleitung verbunden. Nachteilig ist, daß aufgrund des teilweise dicken ersten Dielektrikums nur ein sehr geringer Lesestrom zur Verfugung steht.

Der Erfindung liegt das Problem zugrunde, eine elektrisch programmierbare Speicherzellenanordnung anzugeben, bei der die oben beschriebenen Nachteile vermieden werden können. Ferner soll ein Verfahren zur Herstellung einer solchen elektrisch programmierbaren Speicherzellenanordnung angegeben werden.

Das Problem wird gelost durch eine elektrisch programmierbare Speicherzellenanordnung, bei der in einem Substrat

Speicherzellen angeordnet sind, die jeweils einen planaren Transistor umfassen. Auf einem Kanalgebiet des Transistors ist ein erstes Dielektrikum angeordnet. Auf dem ersten Dielektrikum ist eine Floatmg-Gateelektrode angeordnet. Die Floatmg-Gateelektrode weist einen unteren Teil auf, der an das erste Dielektrikum angrenzt. Ferner weist die Floatmg- Gateelektrode einen seitlichen Teil auf, der auf einem Rand des unteren Teils der Floatmg-Gateelektrode angeordnet ist. Der seitliche Teil und der untere Teil der Floatmg- Gateelektrode bilden eine Schicht mit im wesentlichen homogener Dicke, so daß eine horizontale Abmessung des seitlichen Teils der Floatmg-Gateelektrode im wesentlichen gleich einer vertikalen Abmessung des unteren Teils der Floatmg-Gateelektrode ist. Eine obere Flache des seitlichen Teils der Floatmg-Gateelektrode liegt also hoher als eine obere Flache des unteren Teils der Floatmg-Gateelektrode. Die obere Flache des unteren Teils der Floatmg-Gateelektrode liegt hoher als obere Flachen von Source/Dram-Gebieten des Transistors. Auf der Floatmg-Gateelektrode sind ein zweites Dielektrikum und darüber eine Kontroll-Gateelektrode angeordnet. Die Kontroll-Gateelektrode ist mit einer Wortleitung verbunden.

Die horizontale Abmessung verlauft m einer zur oberen Flache des unteren Teils der Floatmg-Gateelektrode parallelen Ebene. Die vertikale Abmessung verlauft senkrecht zur oberen Flache des unteren Teils der Floatmg-Gateelektrode.

Das Problem wird ferner gelost durch ein Verfahren zur Erzeugung einer elektrisch programmierbaren Speicherzeilenanordnung, bei dem an einer Oberflache des Substrats Speicherzellen erzeugt werden, die jeweils einen planaren Transistor aufweisen. Für eine Speicherzelle wird e ne erste Vertiefung erzeugt. Mindestens an einem Boden der ersten Vertiefung wird ein erstes Dielektrikum erzeugt. Eine Floatmg-Gateelektrode wird erzeugt, indem leitendes Material konform abgeschieden wird, so daß Flanken der ersten

Vertiefung bedeckt werden, die Vertiefung aber nicht gefüllt wird, und strukturiert wird, so daß Floatmg-Gateelektroden verschiedener Speicherzellen voneinander getrennt sind. Aus der Floatmg-Gateelektrode wird em zweites Dielektrikum erzeugt, über dem eine Kontroll-Gateelektrode erzeugt wird. Eine Wortleitung wird erzeugt und mit der Kontroll- Gateelektrode verbunden. Im Substrat werden zweite

Vertiefungen erzeugt, die im wesentlichen so tief wie die erste Vertiefung sind. An Boden der zweiten Vertiefungen werden durch Implantation Source/Dram-Gebiete der Transistoren erzeugt. Die zweiten Vertiefungen werden so erzeugt, daß em Teil des Substrats, der an die Source/Dram- Gebiete angrenzt, unter der ersten Vertiefung angeordnet ist und als Kanalgebiet des Transistors geeignet ist.

Aufgrund des seitlichen Teils der Floatmg-Gateelektrode erstreckt sich eine Grenzflache zwischen der Floatmg- Gateelektrode und der Kontroll-Gateelektrode auch m vertikaler Richtung. Dadurch wird eine Kapazität, die durch die Floatmg-Gateelektrode und durch die Kontroll- Gateelektrode gebildet wird, vergrößert, ohne die Packungsdichte der Speicherzellenanordnung zu verkleinern. Es ist vorteilhaft, wenn diese Kapazität groß ist, da em Tunneln von Elektronen schon bei niedrigen Betriebsspannungen ermöglicht wird.

Im Gegensatz zu US 5486714 ist das Kanalgebiet nicht U-formig sondern eben. Ferner tunneln nicht nur beim Loschen sondern auch beim Schreiben von Information der Speicherzelle Elektronen aus dem bzw. m das Kanalgebiet. Da das Kanalgebiet kleiner ist als das Kanalgebiet gemäß US 5486714, kann auf teilweise dickere Stellen des ersten Dielektrikums zur Reduzierung einer Kapazität, die durch das Kanalgebiet und der Floatmg-Gateelektrode gebildet wird, verzichtet werden. Das erste Dielektrikum kann eine homogene Dicke aufweisen, was die Verkleinerung des Prozeßaufwands zur Erzeugung der Speicherzellenanordnung ermöglicht. Da die Source/Dram-Gebiete tiefer liegen als eine obere Flache des unteren Teils der Floatmg-Gateelektrode, ist eine möglicherweise vorhandene Kapazität, die zwischen den Source/Dram-Gebieten und der Floatmg-Gateelektrode gebildet wird, vernachlassigbar, so daß die elektrisch programmierbare Speicherzeilenanordnung eine besonders hohe Schaltgeschwindigkeit aufweist und zu ihrer Programmierung nur eine niedrige Programmierspannung erforderlich ist. Besonders klein ist diese Kapazität, wenn die oberen Flachen der Source/Dram-Gebiete unterhalb einer unteren Flache der Floatmg-Gateelektrode liegen.

Der Transistor ist im wesentlichen wie em herkömmlicher an einer Oberflache eines Substrats angeordneter planarer Transistor aufgebaut:

Das Kanalgebiet ist eben und zwischen den zwei Source/Dram- Gebieten angeordnet. Das erste Dielektrikum, das wie em Gatedielektrikum wirkt, weist eine homogene Dicke auf. Die Kapazität, die durch die Floatmg-Gateelektrode, die als Gateelektrode wirkt, und die Source/Dram-Gebiete gebildet wird, ist vernachlassigbar.

Sind die zweiten Vertiefungen und die ersten Vertiefungen gleich tief, so liegen die oberen Flachen der Source/Dram- Gebiete unterhalb einer unteren Flache der Floatmg- Gateelektrode. Wie bei der Erzeugung von herkömmlichen planaren Transistoren werden die Source/Dram-Gebiete nacn Erzeugung der Gateelektroden erzeugt. Folglich können planare Transistoren z.B. einer Peripherie der elektrisch programmierbaren Speicherzellenanordnung oder einer Logikschaltung gleichzeitig mit den Transistoren der Speicherzellen erzeugt werden, was eine Prozeßvereinfachung bedeutet .

Durch die Erzeugung der zweiten Vertiefungen wird em Teil des Substrats entfernt, so daß eine Kapazität zwischen dem Substrat und der Floatmg-Gateelektrode stark reduziert wird. Dar ber hinaus ermöglichen die zweiten Vertiefungen die Erzeugung der Source/Dram-Gebiete m der richtigen Lage durch Implantation mit für herkömmliche planare Transistoren typischen Energien und damit typischen Reichweiten der dotierenden Ionen. Mit einer solchen flachen Implantation lassen sich im Gegensatz zu tiefen Implantationen scharfe Dotierstoffproflle erzielen, so daß die Source/Dram-Gebiete m unmittelbarer Nahe zur Floatmg-Gateelektrode erzeugt werden können, ohne Gefahr der Verunreinigung des Kanalgebiets. Dadurch können die Transistoren besonders niedrige elektrische Widerstände aufweisen.

Damit die zweiten Vertiefungen mit derselben Tiefe wie die der ersten Vertiefung erzeugt werden, ist es vorteilhaft, wenn das Substrat eine dotierte Schicht aufweist, die an die Oberflache des Substrats angrenzt und eine höhere oder niedrigere Dotierstoffkonzentration als em darunterliegender Teil des Substrats aufweist. Dadurch kann bei den Atzprozessen zur Erzeugung der ersten Vertiefung und der zweiten Vertiefungen erkannt werden, wann der unter der dotierten Schicht liegende Teil des Substrats erreicht wird, und die Atzprozesse können bei derselben Tiefe beendet werden. Die erste Vertiefung und die zweiten Vertiefungen weisen dieselbe Tiefe auf und durchtrennen die dotierte Schicht. Das Erreichen des unter der dotierten Schicht liegenden Teils des Substrats kann umso leichter erkannt werden, je großer der Unterschied zwischen den Dotierstoffkonzentrationen ist. Da das Kanalgebiet em Teil des unter der dotierten Schicht liegenden Teils des Substrats ist und vorzugsweise eine niedrige Dotierstoffkonzentration, z.B. zwischen 10¹⁷cm^-3 und 5*lθl⁷c ^-3, aufweist, ist es vorteilhaft, wenn die dotierte Schicht eine höhere Dotierstoffkonzentration, z.B. zwischen 5*10¹⁷cm^-3 und 5*10-^LE-_cm-3 aufweist. Die Dotierstoffkonzentration der dotierten Schicht kann aber auch niedriger sein als die des

Kanalgebiets. Die dotierte Schicht ist vorzugsweise von einem Leitfahigkeitstyp dotiert, der entgegensetzt zu einem Leitfahigkeitstyp ist, von dem aas Kanalgebiet dotiert ist. Es ist jedoch auch möglich, für das Kanalgebiet und für die dotierte Schicht denselben Leitfahigkeitstyp vorzusehen.

Ist die Kontroll-Gateelektrode nicht teilweise an äußeren, der Floatmg-Gateelektrode abgewandten Flanken des seitlichen Teils der Floatmg-Gateelektrode angeordnet, ist es vorteilhaft, wenn über den Source/Dram-Gebieten isolierende Strukturen angeordnet sind, deren obere Flachen mindestens so hoch wie die obere Flache des seitlichen Teils der Floatmg- Gateelektrode liegen. Die isolierenden Strukturen sind leitendem Material vorzuziehen, da sonst eine Kapazität zwischen der Floatmg-Gateelektrode und dem leitendem Material, die zur Verlangsamung von Schaltgeschwmdigkeiten fuhrt, gebildet wird.

Die isolierenden Strukturen können an die Floatmg- Gateelektrode angrenzen.

Zur Erzeugung der isolierenden Strukturen wird isolierendes Material abgeschieden und abgetragen, bis die Wortleitung freigelegt wird. Obere Flachen der isolierenden Strukturen sind in diesem Fall so hoch wie eine obere Flache der Wortleitung.

Es liegt im Rahmen der Erfindung, Spacer aus isolierendem Material zwischen den äußeren Flanken des seitlichen Teils der Floatmg-Gateelektrode und den isolierenden Strukturen bzw. den Isolationen anzuordnen. Die Spacer werden vorzugsweise vor Erzeugung des ersten Dielektrikums erzeugt. Dazu wird nach Erzeugung der ersten Vertiefung isolierendes Material abgeschieden und ruckgeatzt, so daß an den Flanken der ersten Vertiefung die Spacer erzeugt werden. Anschließend kann das erste Dielektrikum durch thermische Oxidation erzeugt werden, so daß das erste Dielektrikum m der ersten Vertiefung nur am Boden erzeugt wird. Die Spacer können anschließend wieder entfernt werden. Zur Entfernung von Atzruckstanden, die bei der Erzeugung der ersten Vertiefung im Bereich des Kanalgebiets entstehen, ist es vorteilhaft, vor Erzeugung des ersten Dielektrikums eine thermische Oxidation durchzufuhren und das dabei entstandene Oxid anschließend zu entfernen. Die Spacer schützen die Isolationen bei der Entfernung des Oxids.

Zur Prozeßvereinfachung und zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn die Kontroll-Gateelektrode Teil der Wortleitung ist.

Erste Vertiefungen von Speicherzellen können zusammenhangen und einen Graben bilden.

Vorzugsweise sind die ersten Vertiefungen der Speicherzellen voneinander getrennt, da die voneinander getrennten Floating- Gateelektroden selbstjustiert, d.h. ohne Verwendung von zu justierenden Masken, m den ersten Vertiefungen erzeugt werden können. Darüber hinaus wird die Kapazität, die durch die Floatmg-Gateelektrode und die Kontroll-Gateelektrode gebildet wird, erhöht, da die Floatmg-Gateelektrode eine größere Flache bedecken kann. So kann die erste Vertiefung beispielsweise vier Flanken aufweisen, wahrend sie als Teil eines Grabens nur zwei Flanken aufweisen kann. Zur selbstjustierten Erzeugung der Floatmg-Gateelektrode wird das leitende Material der Floatmg-Gateelektrode anisotrop m zur Oberflache des Substrats vertikaler Richtung abgetragen, bis Teile des leitenden Materials, die außerhalb der ersten Vertiefungen liegen, entfernt werden. Dies kann z.B. durch chemisch-mechanisches Polieren erfolgen. Das leitende Material kann auch anisotrop ruckgeatzt werden. Um zu verhindern, daß das leitende Material am Boden der ersten Vertiefung dabei entfernt wird, liegt es im Rahmen der Erfindung, die erste Vertiefung mit einem anderen Material zu füllen, das den am Boden der ersten Vertiefung liegenden Teil der Floatmg-Gateelektrode bei Ruckatzen schützt. Zur Prozeßvereinfachung und zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn streifenformige Isolationen vorgesehen sind, die quer zur Wortleitung verlaufen, die zwischen entlang der Wortleitung zueinander benachbarten Speicherzellen angeordnet sind und die die Source/Dram- Gebiete dieser Speicherzellen voneinander trennen. Wie weiter unten erläutert, ermöglicht dies die selbst ustierte Erzeugung der Wortleitung derart, daß sie die zugehörigen ersten Vertiefungen überlappt und die zweiten Vertiefungen nicht überlappt. Ferner ermöglichen die Isolationen die selbstjustierte Erzeugung der zweiten Vertiefungen zwischen den ersten Vertiefungen, wobei zweite Vertiefungen von Speicherzellen, die entlang der Wortleitung zueinander benachbart sind, voneinander getrennt sind, so daß die

Source/Dram-Gebiete ohne Maske durch Implantation erzeugt werden können.

Zur Erzeugung der Isolationen können im Substrat im wesentlichen parallel zueinander verlaufende Graben erzeugt werden, m denen die Isolationen erzeugt werden. Die erste Vertiefung wird zwischen zwei der Isolationen so erzeugt, daß sie an die zwei Isolationen angrenzt und flacher als die Graben ist. Dazu kann mit Hilfe einer streifenformigen Maske, deren Streifen quer zu den Isolationen verlaufen, das

Substrat selektiv zu den Isolationen geatzt werden. Die zweiten Vertiefungen werden so erzeugt, daß sie jeweils zwischen zwei der Isolationen angeordnet sind, an die erste Vertiefung angrenzen und flacher als die Graben sind. Da die zweiten Vertiefungen flacher als die Graben sind, trennen die Isolationen Source/Dram-Gebiete von entlang der Wortleitungen zueinander benachbarten Speicherzellen.

Um die zweiten Vertiefungen selbstjustiert zu erzeugen, wird über der Kontroll-Gateelektrode eine Maske durch z. B. thermische Oxidation erzeugt. Anschließend wird das Substrat selektiv zur Maske und zu den Isolationen geatzt. Zur selbstjustierten Erzeugung der Wortleitung wird nach Erzeugung der Isolationen eine Hilfsschicht erzeugt. Bei der Erzeugung der ersten Vertiefung wird die Hilfsschicht entsprechend der streifenformigen Maske streifenförmig strukturiert, so daß Teile der Isolation freigelegt werden. Die Hilfsschicht dient als Ätzstop beim Abtragen des leitenden Materials der Floating-Gateelektrode und des anderen Materials, mit dem die erste Vertiefung gefüllt wird. Das andere Material wird anschließend rückgeätzt, bis es über den Isolationen entfernt wurde. Anschließend wird das leitende Material selektiv zum anderen Material rückgeätzt, bis die Isolationen freigelegt werden. Aus dem leitenden Material entstehen die Floating-Gateelektroden. Das andere Material wird anschließend entfernt. Die Wortleitung wird nach Erzeugung des zweiten Dielektrikums erzeugt, indem leitendes Material abgeschieden und abgetragen wird, bis die Hilfsschicht freigelegt wird. Die Wortleitung ist streifenförmig und weist Ausstülpungen auf, die in die ersten Vertiefungen hineinreichen. Die Wortleitung überlappt die Isolationen von oben.

Vorzugsweise ist das andere Material selektiv zu den Isolationen ätzbar. Die Isolationen enthalten beispielsweise Siθ2 und das andere Material besteht beispielsweise aus Fotolack.

Das leitende Material der Wortleitung besteht z.B. aus dotiertem Polysilizium. Zur Erhöhung der elektrischen Leitfähigkeit der Wortleitung, kann das Polysilizium mit einem Material mit hoher elektrischer Leitfähigkeit, z.B. einem Metall oder Metallsilizid, wie TiSi2, bedeckt werden.

Das leitende Material der Wortleitung kann Metall oder Metallsilizid enthalten. Wird die Wortleitung selbstjustiert erzeugt, so wird bei der thermischen Oxidation zur Erzeugung der Maske, die die Kontroll-Gateelektrode bedeckt, die gesamte Wortleitung von der Maske bedeckt.

Es ist vorteilhaft, wenn die Speicherzellenanordnung eine NAND-Architektur aufweist. Bei einer NAND-Architektur sind quer zur Wortleitung zueinander benachbarte Speicherzellen in Reihe geschaltet und bilden eine Bitleitung.

Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn jeweils zwei quer zur Wortleitung zueinander benachbarte Speicherzellen ein gemeinsames Source/Drain-Gebiet aufweisen. In diesem Fall sind die zweiten Vertiefungen jeweils zwischen zwei zueinander benachbarten ersten Vertiefungen angeordnet.

Zur Vermeidung von Leckströmen bei zugleich hoher elektrischer Leitfähigkeit der Bitleitung ist es vorteilhaft, wenn die Source/Drain-Gebiete jeweils einen hoch dotierten Teil und einen niedrig dotierten Teil aufweisen. Der niedrig dotierte Teil grenzt an das Kanalgebiet an.

Es ist vorteilhaft, wenn die Source/Drain-Gebiete der Transistoren der Speicherzellen gleichzeitig mit z.B. den Source/Drain-Gebieten der Transistoren einer Peripherie der Speicherzellenanordnung oder einer Logikschaltung erzeugt werden. Dazu wird nach Erzeugung der zweiten Vertiefungen eine erste Implantation durchgeführt, so daß die niedrig dotierten Teile der Source/Drain-Gebiete der Transistoren der Speicherzellen sowie niedrig dotierte Teile der Source/Drain- Gebiete der Transistoren der Peripherie oder der Logikschaltung erzeugt werden. Anschließend wird isolierendes Material abgeschieden und rückgeätzt, so daß weitere Spacer an Flanken der zweiten Vertiefungen sowie an Flanken von Gateelektroden der Transistoren der Peripherie oder der

Logikschaltung erzeugt werden. Durch eine zweite Implantation werden die hoch dotierten Teile der Source/Drain-Gebiete der Transistoren der Speicherzellen und der Transistoren der

Peripherie oder der Logikschaltung erzeugt, so daß die niedrig dotierten Teile der Source/Dram-Gebiete die hoch dotierten Teile der Source/Dram-Gebiete seitlich umgeben.

Das Substrat kann z. B. Silizium und/oder Germanium enthalten.

Im folgenden wird em Ausfuhrungsbeispiel der Erfindung anhand der Figuren naher erläutert.

Figur 1 zeigt eine Aufsicht auf em Substrat, nachdem Graben und Isolationen erzeugt wurden. Ferner ist eine streifenformige Maske aus Fotolack dargestellt.

Figur 2a zeigt einen Querschnitt durch das Substrat, nachdem eine Hilfsschicht, erste Vertiefungen, Spacer, em erstes Dielektrikum, Floating-Gateelektroden und erste isolierende Strukturen erzeugt wurden.

Figur 2b zeigt einen zum Querschnitt aus Figur 2a senkrechten Querschnitt durch das Substrat nach den Prozeßschritten aus Figur 2a.

Figur 3 zeigt den Querschnitt aus Figur 2, nachdem die ersten isolierenden Strukturen entfernt wurden und em zweites Dielektrikum, Kontroll-Gateelektroden und eine Maske erzeugt wurden.

Figur 4 zeigt den Querschnitt aus Figur 3, nachdem zweite Vertiefungen, niedrig dotierte Teile von Source/Dram-Gebieten, weitere Spacer und hoch dotierte Teile der Source/Dram-Gebiete erzeugt wurden.

Figur 5a zeigt den Querschnitt aus Figur 4, nachdem zweite isolierende Strukturen erzeugt wurden. Figur 5b zeigt die Aufsicht aus Figur 1 nach den Prozeßschritten aus Figur 5a.

Die Figuren sind nicht maßstabsgetreu.

In einem Ausfuhrungsbeispiel besteht em Substrat S aus Silizium. Das Substrat S weist eine n-dotierte Schicht D auf, die an eine Oberflache 0 des Substrats S angrenzt und eine Dotierstoffkonzentration von ca. 10¹⁸cm^~"3 aufweist. Em unter der dotierten Schicht D liegender Teil Wa des Substrats S ist p-dotiert und weist eine Dotierstoffkonzentration von ca. lodern^-3 auf (siehe Figuren 2a und 2b) . Die dotierte Schicht D ist ca. 300nm dick. Der darunter liegende Teil Wa ist ca. 300nm dick.

Anschließend werden mit Hilfe einer ersten Maske aus Fotolack (nicht dargestellt) parallel zueinander verlaufende Graben G erzeugt, die die dotierte Schicht D durchtrennen. Die Graben G sind ca. 500nm tief. Die erste Maske aus Fotolack wird entfernt .

Durch Abscheiden von S1O2 m einer Dicke von ca. 500nm und chemisch-mechanischem Polieren, bis die Oberflache 0 freigelegt wird, werden m den Graben G Isolationen I erzeugt (siehe Figuren 1 und 2b) . Die Isolationen I weisen eine Breite von ca. 200nm und einen Abstand voneinander von ca. 200nm auf.

Anschließend wird Siliziumnitrid m einer Dicke von ca. lOOnm abgeschieden, so daß eine Hilfsschicht HS erzeugt wird (siehe Figur 2) .

Mit Hilfe einer streifenformigen zweiten Maske P aus Fotolack (siehe Figur 1), deren Streifen quer zu den Isolationen I verlaufen, ca. 200nm breit sind und einen Abstand von ca. 200nm voneinander aufweisen, werden die Hilfsschicht HS und das Substrat S selektiv zu den Isolationen I geatzt, bis der unter der dotierten Schicht D liegende Teil Wa des Substrats S freigelegt wird. Zwischen den Isolationen I werden dadurch erste Vertiefungen VI erzeugt (siehe Figuren 2a und 2b) .

Die zweite Maske P aus Fotolack wird entfernt. Anschließend wird Siliziumnitrid m einer Dicke von ca. 10 nm abgeschieden und ruckgeatzt, so daß an Flanken der ersten Vertiefungen VI Spacer Sp erzeugt werden (siehe Figuren 2a und 2b) .

Atzruckstande an Boden der ersten Vertiefungen VI werden entfernt, indem eine thermische Oxidation durchgeführt wird und das entstandene thermische Oxid anschließend entfernt wird.

Durch eine thermische Oxidation wird an den Boden der ersten Vertiefungen VI em ca. 8nm dickes erstes Dielektrikum Dl erzeugt (siehe Figuren 2a und 2b) .

Anschließend wird insitu dotiertes Polysilizium konform m einer Dicke von ca. 50 nm abgeschieden. Darüber wird Fotolack einer Dicke von ca. 200 nm abgeschieden. Durch chemischmechanisches Polieren wird Fotolack und Polysilizium abgetragen, bis die Hilfssch cht HS freigelegt wird, so daß außerhalb der ersten Vertiefungen VI befindliche Teile des

Polysiliziums und des Fotolacks entfernt werden. Anschließend wird Fotolack ca. 250nm tief ruckgeatzt, so daß kein Fotolack über den Isolationen I mehr vorhanden ist. Aus dem Fotolack entstehen erste isolierende Strukturen II, die in den ersten Vertiefungen angeordnet sind (siehe Figuren 2a und 2b) .

Aus dem Polysilizium werden Floatmg-Gateelektroden Gf erzeugt, indem das Polysilizium mit z.B. HBr ruckgeatzt wird, bis Teile der Isolationen I, die nicht durch die Hilfsschicht HS bedeckt sind, freigelegt werden (siehe Figuren 2a und 2b) . Die ersten isolierenden Strukturen II dienen dabei als Schutz für untere Teile der Floatmg-Gateelektroden Gf die eine Dicke aufweisen, die der Breite von seitlichen Teilen der Floating-Gateelektroden Gf entsprechen.

Anschließend werden die ersten isolierenden Strukturen II mit z. B. CF4 entfernt.

Ein zweites Dielektrikum D2 wird als ONO-Schicht erzeugt, indem Siliziumnitrid in einer Dicke von ca. lOnm abgeschieden und teilweise aufoxidiert wird (siehe Figur 3) .

Zur Erzeugung von Kontroll-Gateelektroden Gk, die Teile von Wortleitungen W sind, wird insitu dotiertes Polysilizium in einer Dicke von ca. 200nm abgeschieden und durch chemischmechanisches Polieren planarisiert, bis die Hilfsschicht HS freigelegt wird. Die Wortleitungen W werden dadurch selbstjustiert quer zu den Isolationen I und über den ersten Vertiefungen VI erzeugt (siehe Figur 5b) .

Durch eine thermische Oxidation werden Teile der Wortleitungen W aufoxidiert, so daß die Wortleitungen W von einer Maske M bedeckt sind (siehe Figur 3) .

Anschließend wird die Hilfsschicht HS mit z. B. heißer H3PO4 entfernt.

Zur Erzeugung von zweiten Vertiefungen V2, die jeweils zwischen zwei zueinander benachbarten ersten Vertiefungen VI und zwischen zwei zueinander benachbarten Isolationen I angeordnet sind, wird das Substrat S selektiv zur Maske M und zu den Isolationen I geätzt, bis der unter der dotierten

Schicht D liegende Teil Wa des Substrats S freigelegt wird. Die zweiten Vertiefungen V2 weisen folglich dieselbe Tiefe wie die ersten Vertiefungen VI auf (siehe Figur 4) . Mit diesem Prozeßschritt wird die dotierte Schicht D vollständig entfernt. Durch eine Implantation mit n-dotierenden Ionen werden an Boden der zweiten Vertiefungen V2 niedrig dotierte Teile L von Source/Dram-Gebieten von Transistoren erzeugt (siehe Figur 4) .

Anschließend wird S1O2 m einer Dicke von ca. 30nm abgeschieden und ruckgeatzt, so daß an Flanken der zweiten Vertiefungen V2 weitere Spacer Sp' entstehen (siehe Figur 4).

Durch eine weitere Implantation mit n-dotierenden Ionen werden an den Boden der zweiten Vertiefungen V2 hoch dotierte Teile H der Source/Dram-Gebiete erzeugt, die von den niedrig dotierten Teilen L der Source/Dram-Gebiete seitlich umgeben werden (siehe Figur 4) .

Anschließend wird S1O2 m einer Dicke von ca. 300nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert, bis die Wortleitungen W freigelegt werden. Das S1O2 bildet zusammen mit den weiteren Spacern Sp' zweite isolierende Strukturen 12, die über den Source/Dram-Gebieten der Transistoren angeordnet sind (siehe Figur 5a).

Teile des Substrats S, die zwischen zwei Source/Dram- Gebieten und unter den ersten Vertiefungen VI angeordnet sind, wirken als Kanalgebiete Ka der Transistoren. Jeweils zwei quer zu den Wortleitungen W zueinander benachbarte Transistoren teilen sich em gemeinsames Source/Drain-Gebiet . Transistoren, die quer zur Wortleitung W zueinander benachbart sind, sind m Reihe geschaltet und bilden eine Bitleitung.

Die erzeugte elektrisch programmierbare

Speicherzellenanordnung weist eine NAND-Architektur auf. Der Platzbedarf pro Speicherzelle betragt ca. 4F², wobei F die minimale, m der verwendeten Technologie herstellbare

Strukturgroße ist, die im Ausfuhrungsbeispiel 200nm betragt. Es sind viele Variationen des Ausfuhrungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Abmessungen der Schichten, Vertiefungen und Spacer an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt für die Dotierstoffkonzentration und für die Wahl von Materialien.

Die Source/Dram-Gebiete können p-dotiert sein und das Kanalgebiet kann n-dotiert sein.

Die elektrisch programmierbare Speicherzellenanordnung kann eine NOR-Architektur aufweisen. Dazu werden die Source/Dram- Gebiete der Transistoren mit Bitleitungen verbunden, die quer zu den Wortleitungen verlaufen.

Claims

Patentansprüche

1. Elektrisch programmierbare Speicherzellenanordnung,

- bei der m einem Substrat (S) Speicherzellen angeordnet sind, die jeweils einen planaren Transistor umfassen,

- bei der auf einem Kanalgebiet (Ka) des Transistors em erstes Dielektrikum (Dl) angeordnet ist,

- bei der auf dem ersten Dielektrikum (Dl) eine Floatmg- Gateelektrode (Gf) angeordnet ist, - bei der die Floatmg-Gateelektrode (Gf) einen unteren Teil aufweist, der an das erste Dielektrikum (Dl) angrenzt,

- bei der die Floatmg-Gateelektrode (Gf) einen seitlichen Teil aufweist, der auf einem Rand des unteren Teils der Floatmg-Gateelektrode (Gf) angeordnet ist, - bei der der seitliche Teil und der untere Teil der Floatmg-Gateelektrode (Gf) eine Schicht mit im wesentlichen homogener Dicke bilden, so daß eine horizontale Abmessung des seitlichen Teils der Floatmg- Gateelektrode (Gf) im wesentlichen gleich einer vertikalen Abmessung des unteren Teils der Floatmg-Gateelektrode (Gf) ist,

- bei der eine obere Flache des unteren Teils der Floatmg- Gateelektrode (Gf) hoher als obere Flachen von Source/Dram-Gebieten des Transistors liegt, - bei der auf der Floatmg-Gateelektrode (Gf) em zweites Dielektrikum (D2) angeordnet ist,

- bei der auf dem zweiten Dielektrikum (D2) eine Kontroll- Gateelektrode (Gk) angeordnet ist,

- bei der die Kontroll-Gateelektrode (Gk) mit einer Wortleitung (W) verbunden ist.

2. Speicherzellenanordnung nach Anspruch 1,

- bei der über den Source/Dram-Gebieten isolierende Strukturen (12) angeordnet sind, deren obere Flachen mindestens so hoch wie eine obere Flache des seitlichen Teils der Floatmg-Gateelektrode (Gf) liegen.

3. Speicherzellenanordnung nach Anspruch 2,

- bei der die Kontroll-Gateelektrode (Gk) Teil der Wortleitung (W) ist,

- bei der die oberen Flachen der isolierenden Strukturen (12 mindestens so hoch wie eine obere Flache der Wortleitung

(W) liegen.

4. Speicherzellenanordnung nach einem der Ansprüche 1 bis 3,

- bei der streifenformige Isolationen (I) vorgesehen sind, die quer zur Wortleitung (W) verlaufen, die zwischen entlang der Wortleitung (W) zueinander benachbarte Speicherzellen angeordnet sind und die die Source/Dram- Gebiete dieser Speicherzellen voneinander trennen,

- bei der die Wortleitung (W) die Isolationen (I) von oben überlappt .

5. Speicherzellenanordnung nach Anspruch 4, - bei der quer zur Wortleitung (W) zueinander benachbarte Transistoren m Reihe geschaltet sind,

- bei der jeweils zwei der quer zur Wortleitung (W) zueinander benachbarten Transistoren em gemeinsames Source/Drain-Gebiet aufweisen.

6. Speicherzellenanordnung nach einem der Ansprüche 1 bis 5,

- bei der der seitliche Teil der Floatmg-Gateelektrode (Gf) entlang des gesamten Randes des unteren Teils der Floatmg- Gateelektrode (Gf) verlauft.

7. Speicherzellenanordnung nach einem der Ansprüche 2 bis 6,

- bei der die Source/Dram-Gebiete jeweils einen hoch dotierten Teil (H) und einen niedrig dotierten Teil (L) , der den hoch dotierten Teil (H) seitlich umgibt, aufweisen.

8. Verfahren zur Erzeugung einer elektrisch programmierbaren Speicherzellenanordnung, - bei dem an einer Oberflache (0) eines Substrats (S¹ Speicherzellen erzeugt werden, die jeweils einen planaren Transistor aufweisen,

- bei dem für eine Speicherzelle eine erste Vertiefung (VI) im Substrat (S) erzeugt wird,

- bei dem mindestens an einem Boden der ersten Vertiefung

(VI) em erstes Dielektrikum (Dl) erzeugt wird,

- bei dem eine Floatmg-Gateelektrode (Gf) erzeugt wird, indem leitendes Material konform abgeschieden wird, so daß Flanken der ersten Vertiefung (VI) bedeckt werden, die erste Vertiefung (VI) aber nicht gef llt wird, und strukturiert wird, so daß Floatmg-Gateelektroden (Gf) verschiedener Speicherzellen voneinander getrennt sind,

- bei dem auf der Floatmg-Gateelektrode (Gf) em zweites Dielektrikum (D2) erzeugt wird,

- bei dem auf dem zweiten Dielektrikum (D2) eine Kontroll- Gateelektrode (Gk) erzeugt wird,

- bei dem eine Wortleitung (W) erzeugt und mit der Kontroll- Gateelektrode (Gk) verbunden wird, - bei dem zweite Vertiefungen (V2) im Substrat (S) erzeugt werden, die im wesentlichen so tief wie die erste Vertiefung (VI) sind,

- bei dem an Boden der zweiten Vertiefungen (V2) durch Implantation Source/Dram-Gebiete des Transistors erzeugt werden,

- bei dem die zweiten Vertiefungen (V2) so erzeugt werden, daß em Teil des Substrats (S) , der an die Source/Dram- Gebiete angrenzt, unter der ersten Vertiefung (VI) angeordnet ist und als Kanalgebiet (Ka) des Transistors geeignet ist.

9. Verfahren nach Anspruch 8,

- bei dem die ersten Vertiefungen (VI) der Speicherzellen voneinander getrennt sind, - bei dem die Strukturierung des leitenden Materials αer

Floatmg-Gateelektrode (Gf) selbstjustiert bezüglich der ersten Vertiefung (VI) durchgeführt wird, indem das leitende Material anisotrop in zur Oberfläche (0) des Substrats (S) vertikaler Richtung abgetragen wird, bis Teile des leitenden Materials, die außerhalb der ersten Vertiefungen (VI) liegen, entfernt werden.

10. Verfahren nach Anspruch 8 oder 9,

- bei dem im Substrat (S) im wesentlichen parallel zueinander verlaufende Gräben (G) erzeugt werden,

- bei dem in den Gräben (G) Isolationen (I) erzeugt werden, - bei dem die erste Vertiefung (VI) zwischen zwei der

Isolationen (I) so erzeugt wird, daß sie an die zwei Isolationen (I) angrenzt und flacher als die Gräben (G) ist,

- bei dem die zweiten Vertiefungen (V2) so erzeugt werden, daß sie jeweils zwischen den zwei Isolationen (I) angeordnet sind, an die erste Vertiefung (VI) angrenzen und flacher als die Gräben (G) sind,

- bei dem die Wortleitung (W) quer zu den Gräben (G) erzeugt wird.

11. Verfahren nach Anspruch 10,

- bei dem die zweiten Vertiefungen (V2) so erzeugt werden, daß sie jeweils zwischen zwei zueinander benachbarten ersten Vertiefungen (VI) angeordnet sind, - bei dem sich zwei quer zur Wortleitung (W) zueinander benachbarte Speicherzellen eine der zweiten Vertiefungen (V2) teilen, an deren Boden ein gemeinsames Source/Drain- Gebiet erzeugt wird.

12. Verfahren nach Anspruch 10 oder 11,

- bei dem nach Erzeugung der Isolationen (I) eine Hilfsschicht (HS) erzeugt wird,

- bei dem die erste Vertiefung (VI) erzeugt wird, indem die Hilfsschicht (HS) und das Substrat (S) selektiv zu den Isolationen (I) mit Hilfe einer streifenförmigen Maske (P) , deren Streifen quer zu den Gräben (G) verlaufen, geätzt werden, - bei dem bei der Erzeugung der Floatmg-Gateelektrode (Gf) das leitende Material abgetragen wird, bis die Hilfsschicht

(HS) freigelegt wird,

- bei dem die erste Vertiefung (VI) mit Material gefüllt wird, indem das Material abgeschieden und abgetragen wird, bis die Hilfsschicht (HS) freigelegt wird, und anschließend ruckgeatzt wird, bis über den Isolationen (I) angeordnete Teile des Materials entfernt wurden,

- bei dem das leitende Material ruckgeatzt wird, bis die Isolationen (I) freigelegt werden, so daß aus dem leitenden Material die voneinander getrennten Floatmg-Gateelektroden (Gf) erzeugt werden,

- bei dem nach Erzeugung der Kontroll-Gateelektrode (Gk) eine thermische Oxidation durchgef hrt wird, so daß die Kontroll-Gateelektrode (Gk) mit einer Maske (M) bedeckt wird,

- bei dem die Hilfsschicht (HS) entfernt wird,

- bei dem das Substrat (S) selektiv zur Maske (M) und zu den Isolationen (I) geatzt wird, so daß die zweiten Vertiefungen (V2) erzeugt werden.

13. Verfahren nach Anspruch 12,

- bei dem die Kontroll-Gateelektrode (Gk) als Teil der Wortleitung (W) erzeugt wird, indem leitendes Material abgeschieden und abgetragen wird, bis die Hilfsschicht (HS) freigelegt wird.

14. Verfahren nach einem der Ansprüche 8 bis 13,

- bei dem eine dotierte Schicht (D) des Substrats (S) , die an die Oberflache (0) des Substrats (S) angrenzt, durch

Epitaxie so erzeugt wird, daß die dotierte Schicht (D) eine andere Dotierstoffkonzentration als em darunter liegender Teil (Wa) des Substrats (S) aufweist,

- bei dem die erste Vertiefung (VI) und die zweite Vertiefung (V2) m der dotierten Schicht (D) durch Atzprozesse erzeugt werden, - bei dem die Ätzprozesse jeweils im wesentlichen dann beendet werden, wenn der unter der dotierten Schicht (D) liegende Teil (Wa) des Substrats (S) erreicht wird.

15. Verfahren nach einem der Ansprüche 8 bis 14,

- bei dem nach Erzeugung der zweiten Vertiefungen (V2) eine erste Implantation durchgeführt wird, so daß niedrig dotierte Teile (L) der Source/Drain-Gebiete erzeugt werden,

- bei dem isolierendes Material abgeschieden und rückgeätzt wird, so daß weitere Spacer (Sp' ) an Flanken der zweiten

Vertiefungen (V2) erzeugt werden,

- bei dem eine zweite Implantation durchgeführt wird, so daß hoch dotierte Teile (H) der Source/Drain-Gebiete erzeugt werden.