KR102350687B1 - 나노시트 전계 효과 트랜지스터와 그 제조 방법 - Google Patents

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Abstract

나노시트 전계 효과 트랜지스터가 제공된다. 나노시트 전계 효과 트랜지스터는, 기판의 표면에 불순물이 도핑되는 웰, 상기 웰 상에 적층되고, 상기 웰의 상기 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하고, 상기 기판의 상기 표면에 수직 방향으로 서로 이격된 복수의 나노시트 스택을 포함하는 채널, 상기 복수의 나노시트 상에서, 인접한 상기 복수의 나노시트 사이와, 상기 복수의 나노시트와 상기 웰 사이에 배치된 일함수 금속을 포함하는 게이트, 상기 복수의 나노시트와 인접하도록 배치되어 상기 복수의 나노시트를 상기 웰과 전기적으로 연결시키는 도전성 물질, 및 상기 웰 상에 배치되어 상기 일함수 금속으로부터 상기 웰을 전기적으로 절연시키는 분리층을 포함한다.

Description

나노시트 전계 효과 트랜지스터와 그 제조 방법{Nanosheet field effect transistor and method of fabricating the same}
본 발명은 나노시트 전계 효과 트랜지스터와 그 제조 방법에 관한 것이다.
집적 회로의 크기가 감소함에 따라, 기판 상에 전계 효과 트랜지스터 장치의 배치 밀도를 증가가 요구되고 있다. 수직 핀 기반 전계 효과 트랜지스터 장치는 기판을 덮는 작은 레이아웃 영역에서 더 큰 유효한 도전성 폭이 가능하도록 도전성 채널 영역과 같은 복수의 수직 핀을 포함하도록 발전해왔다. 하지만, 회로의 크기가 더 작아짐으로 인해, 인접한 수직 핀들 사이의 수평 간격이 수직 핀 전계 효과 트랜지스터를 원활하게 작동시키기 위해 지나치게 작게 될 수 있다. 나노시트 스택 전계 효과 트랜지스터는 기판을 덮는 레이아웃 영역에서 더 큰 유효한 도전성 폭을 갖도록 발전해왔다. 나노시트 스택 전계 효과 트랜지스터는 나노시트들 중 채널 영역 상에 형성된 게이트 스택과 함께 기판 상에 3차원 배열로 배치된 복수의 나노시트들을 포함할 수 있다. 게이트 스택은 나노시트의 채널 영역의 사방을 둘러쌀 수 있다(gate-all-around).
본 발명이 해결하고자 하는 과제는 기생 바이폴라 효과를 억제하기 위한 나노시트 스택 전계 효과 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 기생 바이폴라 효과를 억제하기 위한 나노시트 스택 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 나노시트 전계 효과 트랜지스터의 일 실시예는, 기판의 표면에 불순물이 도핑되는 웰, 상기 웰 상에 적층되고, 상기 웰의 상기 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하고, 상기 기판의 상기 표면에 수직 방향으로 서로 이격된 복수의 나노시트 스택을 포함하는 채널, 상기 복수의 나노시트 상에서, 인접한 상기 복수의 나노시트 사이와, 상기 복수의 나노시트와 상기 웰 사이에 배치된 일함수 금속을 포함하는 게이트, 상기 복수의 나노시트와 인접하도록 배치되어 상기 복수의 나노시트를 상기 웰과 전기적으로 연결시키는 도전성 물질, 및 상기 웰 상에 배치되어 상기 일함수 금속으로부터 상기 웰을 전기적으로 절연시키는 분리층을 포함한다.
몇몇 실시예에서, 상기 도전성 물질은 상기 웰의 상기 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 도전성 물질은 상기 복수의 나노시트와 동일한 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 도전성 물질의 불순물 농도는 상기 복수의 나노시트의 각각의 불순물 농도보다 크고, 상기 웰의 불순물 농도는 상기 복수의 나노시트의 각각의 불순물 농도보다 클 수 있다.
몇몇 실시예에서, 상기 웰의 불순물, 상기 나노시트의 불순물 및 상기 도전성 물질의 불순물은 p형 불순물이고, 상기 복수의 나노시트의 각각은 제1 몰분율을 갖는 게르마늄(Ge)을 포함하는 4족 반도체 물질을 포함하고, 상기 도전성 물질은 상기 제1 몰분율보다 큰 제2 몰분율을 갖는 게르마늄(Ge)을 포함하는 4족 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 웰의 불순물, 상기 나노시트의 불순물 및 상기 도전성 물질의 불순물은 n형 불순물이고, 상기 복수의 나노시트의 각각은 제1 몰분율을 갖는 인듐(In)을 포함하는 3-4족 반도체 물질을 포함하고, 상기 도전성 물질은 상기 제1 몰분율보다 작은 제2 몰분율을 갖는 인듐(In)을 포함하는 3-4족 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 분리층은 넓은 밴드갭(bandgap)을 갖는 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 1 nA/㎛보다 작은 누설 전류를 가질 수 있다.
몇몇 실시예에서, 상기 복수의 나노시트의 각각은 상기 기판의 상기 표면에 수직인 방향으로의 두께와 상기 기판의 상기 표면에 평행한 방향으로의 폭을 갖고, 상기 폭은 상기 두께보다 적어도 두배 이상 클 수 있다.
몇몇 실시예에서, 각각의 상기 복수의 나노시트 상에 배치되고, 상기 일함수 금속으로부터 상기 도전성 물질을 전기적으로 절연시키는 복수의 내부 스페이서를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 나노시트 전계 효과 트랜지스터의 다른 실시예는, 표면에 불순물이 도핑된 웰을 포함하는 기판, 상기 웰 상에 적층되고, 상기 웰의 상기 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하고, 상기 기판의 상기 표면에 수직인 제1 방향으로 서로 이격된 제1 복수의 나노시트 스택을 포함하는 제1 채널 스택, 상기 웰 상에 적층되고, 상기 웰의 상기 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하고, 상기 기판의 표면에 수직인 상기 제1 방향으로 서로 이격되고, 상기 제1 복수의 나노시트와 상기 기판의 상기 표면에 평행한 제2 방향으로 서로 이격된 제2 복수의 나노시트 스택을 포함하는 제2 채널 스택, 상기 제1 복수의 나노시트 상에서, 인접한 상기 복수의 나노시트 사이와, 상기 제1 복수의 나노시트와 상기 웰 사이에 배치되고, 상기 제2 복수의 나노시트 상에서, 인접한 상기 제2 복수의 나노시트 사이와, 상기 제2 복수의 나노시트와 상기 웰 사이에 배치된 일함수 금속을 포함하는 게이트, 각각의 상기 제1 및 제2 복수의 나노시트 상에 배치되어 상기 일함수 금속으로부터 상기 도전성 물질을 전기적으로 절연시키는 복수의 내부 스페이서, 상기 제1 및 제2 복수의 나노시트 사이에 배치되어 상기 제1 및 제2 복수의 나노시트를 상기 웰과 전기적으로 연결시키는 도전성 물질, 및 상기 웰 상에 배치되어 상기 일함수 금속으로부터 상기 웰을 전기적으로 절연시키는 분리층을 포함한다.
몇몇 실시예에서, 상기 도전성 물질은 상기 웰의 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 도전성 물질은 상기 복수의 나노시트와 동일한 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 도전성 물질의 불순물 농도는 상기 복수의 나노시트의 각각의 불순물 농도보다 크고, 상기 웰의 불순물 농도는 상기 복수의 나노시트의 상기 각각의 불순물 농도보다 클 수 있다.
몇몇 실시예에서, 상기 웰의 불순물, 상기 나노시트의 불순물 및 상기 도전성 물질의 불순물은 p형 불순물이고, 상기 복수의 나노시트의 각각은 제1 몰분율을 갖는 게르마늄(Ge)을 포함하는 4족 반도체 물질을 포함하고, 상기 도전성 물질은 상기 제1 몰분율보다 큰 제2 몰분율을 갖는 게르마늄(Ge)을 포함하는 4족 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 웰의 불순물, 상기 나노시트의 불순물 및 상기 도전성 물질의 불순물은 n형 불순물이고, 상기 복수의 나노시트의 각각은 제1 몰분율을 갖는 인듐(In)을 포함하는 3-4족 반도체 물질을 포함하고, 상기 도전성 물질은 상기 제1 몰분율보다 작은 제2 몰분율을 갖는 인듐(In)을 포함하는 3-4족 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 분리층은 넓은 밴드갭을 갖는 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 1 nA/㎛보다 작은 누설 전류를 가질 수 있다.
몇몇 실시예에서, 상기 제1 복수의 나노시트의 각각과 상기 제2 복수의 나노시트의 각각은 상기 기판의 상기 표면에 수직인 상기 제1 방향의 두께와 상기 기판의 상기 표면에 평행한 상기 제2 방향의 폭을 갖고, 상기 폭은 상기 두께보다 적어도 두배 이상 클 수 있다.
몇몇 실시예에서, 각각의 상기 제1 및 제2 복수의 나노시트 상에 배치되고, 상기 일함수 금속으로부터 상기 도전성 물질을 전기적으로 절연시키는 복수의 내부 스페이서를 더 포함할 수 있다.
몇몇 실시예에서, 상기 웰 상에 제3 복수의 나노시트를 포함하는 제2 채널 스택을 포함하는 제2 나노시트 전계 효과 트랜지스터를 더 포함하고, 상기 제3 복수의 나노시트의 각각은 상기 웰과 전기적으로 미연결되고, 상기 제3 복수의 나노시트의 각각의 상기 기판의 표면에 수직인 상기 제1 방향의 두께는 상기 제1 및 제2 복수의 나노시트의 각각의 상기 기판의 표면에 수직인 상기 제1 방향의 두께보다 클 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 나노시트 전계 효과 트랜지스터의 제조 방법의 일 실시예는, 기판의 표면에 불순물이 도핑된 웰을 형성하고, 상기 웰 상에, 상기 기판의 인접한 상기 표면에 배치된 분리층과, 채널 물질의 각각의 나노시트 층들에 의해 배치된 희생 게이트 물질의 복수의 층들을 포함하는 나노시트 스택을 증착시키고, 상기 채널 물질은 상기 웰의 상기 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하고, 제1 및 제2 분리된 나노시트 스택을 정의하기 위해 상기 나노시트 스택을 마스킹 및 에칭하고, 상기 제1 및 제2 분리된 나노시트 스택을 제외한 상기 기판의 표면을 오버 에칭하고, 상기 기판의 상기 표면의 오버 에칭된 부분에 절연 물질을 증착시키고, 상기 제1 및 제2 분리된 나노시트 스택의 상기 희생 게이트 물질의 상기 복수의 층들의 가장자리 부분을 제거하고, 상기 제1 및 제2 분리된 나노시트 스택의 상기 희생 게이트 물질의 상기 복수의 층들의 제거된 상기 가장자리 부분에 내부 스페이서를 형성하고, 상기 제1 및 제2 나노시트 스택 사이에 마스킹층을 형성하고, 상기 제1 및 제2 분리된 나노시트 스택의 상기 희생 게이트 물질의 상기 복수의 층들을 제거하고, 상기 제1 및 제2 분리된 나노시트 스택의 상기 희생 게이트 물질의 제거된 상기 복수의 층들에 의해 형성된 공간과 상기 제1 및 제2 나노시트 스택 상에 일함수 금속을 증착시키고, 상기 마스킹층 아래의 상기 기판의 상기 표면의 오버 에칭된 부분에 상기 마스킹층과 상기 절연 물질을 제거하고, 상기 마스킹층과 상기 절연 물질을 제거함으로써 형성된 공간에, 상기 제1 및 제2 나노시트 스택의 채널 물질의 상기 나노시트 층들의 각각과 상기 웰을 전기적으로 연결시키고, 상기 웰의 상기 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하는 도전성 물질을 증착시키고, 상기 도전성 물질의 상면 상에 절연막을 형성하고, 상기 일함수 금속에 전기적으로 연결시키기 위해 상기 제1 및 제2 나노시트 스택 상에 벌크 금속 게이트 물질을 증착시키는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 나노시트 전계 효과 트랜지스터의 제조 방법의 다른 실시예는, 기판의 표면에 불순물이 도핑된 웰을 형성하고, 상기 웰 상에, 상기 기판의 인접한 상기 표면에 배치된 분리층과, 채널 물질의 각각의 나노시트 층들에 의해 배치된 희생 게이트 물질의 복수의 층들을 포함하는 나노시트 스택을 증착시키고, 상기 채널 물질은 상기 웰의 상기 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하고, 상기 나노시트 스택 상에 랩-어라운드(wrap-around) 스페이서를 형성하고, 상기 희생 게이트 물질의 상기 복수의 층들을 제거하고, 상기 희생 게이트 물질의 상기 복수의 층들을 제거함으로써 형성된 공간과 상기 스택 상에 일함수 금속을 증착시키고, 상기 기판의 상기 표면의 일부로 상기 나노시트 스택을 통해 연장되는 콘택홀을 마스킹 및 에칭하고, 상기 콘택홀에 의해 노출된 상기 일함수 금속의 일부를 에칭하고, 상기 일함수 금속의 에칭된 부분에 내부 스페이서를 형성하고, 상기 콘택홀에, 채널 물질의 상기 나노시트 층들의 각각과 상기 웰을 전기적으로 연결시키고, 상기 웰의 상기 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하는 도전성 물질을 증착시키고, 상기 일함수 금속에 전기적으로 연결시키기 위해 상기 나노시트 스택 상에 벌크 금속 게이트 물질을 증착시키는 것을 포함한다.
본 발명의 실시예에 설명된 기술적 사상은 상세하게 설명되지 않은 다른 실시예들에 통합될 수 있다. 즉, 모든 실시예들 및/또는 어떤 실시예들은 임의의 방식으로 조합될 수 있다. 본 발명의 기술적 사상의 다른 목적 및/또는 양상은 후술하는 명세서에 상술한다.
첨부된 도면들은 본 발명의 기술적 사상에 따른 이해를 더 제공하기 위해 포함되고, 본 명세서의 일부를 구성한다. 도면들은 상세한 설명과 함께 본 발명의 몇몇 실시예들의 설명을 포함하고, 본 발명의 기술적 사상의 원리를 설명하는 역할을 한다.
도 1a는 종래의 나노시트 전계 효과 트랜지스터를 개략적으로 도시한 사시도이다.
도 1b는 도 1a의 B-B'선을 따라 절단한 단면도이다.
도 2는 종래의 나노시트 전계 효과 트랜지스터에서 생성된 소수 캐리어와, 전자 에너지 준위와 위치 사이의 관계를 설명하기 위한 도면이다.
도 3은 종래의 나노시트 전계 효과 트랜지스터에서 전자 에너지 준위에서의 정공 농도의 영향을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 나노시트 전계 효과 트랜지스터를 개략적으로 도시한 단면도이다.
도 5a 내지 도 5g는 도 4의 나노시트 전계 효과 트랜지스터의 제조 방법을 개략적으로 설명한 단면도들이다.
도 6은 도 4의 나노시트 전계 효과 트랜지스터의 제조 방법을 순차적으로 도시한 순서도이다.
도 7은 본 발명의 다른 실시예에 따른 나노시트 전계 효과 트랜지스터의 개략적으로 도시한 단면도이다.
도 8a 내지 도 8h는 도 7의 나노시트 전계 효과 트랜지스터의 제조 방법을 개략적으로 설명한 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 나노시트 전계 효과 트랜지스터의 제조 방법을 순차적으로 도시한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
예시적 실시예들은 예시적 실시예들을 개략적으로 도시한 단면도 및/또는 평면도에서 설명된다. 이러한 설명으로부터의 다양성은 예를 들어, 예상되었던 제조 기술 및/또는 오차로부터의 결과이다. 따라서, 본 발명의 기술적 사상은 이하에서 설명되는 영역의 특정한 형상에 제한되지 않지만, 예를 들어, 제조 불일치에 따른 결과와 같은 편차를 포함하는 것으로 해석될 수 있다. 따라서, 도면에서 설명되는 영역, 특성 및 층들은 단지 개략적이고, 그것들의 형상은 장치의 영역의 현실적인 형상이 아닐 수 있다. 영역, 특성 및 형상들은 본 발명의 기술적 사상을 제한하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실체에 의해 이해된 바와 같이, 본 명세서에 기재된 다양한 실시예에 따른 장치는 집적 회로와 같은 마이크로전자 장치로 구현될 수 있고, 본 명세서에 기재된 다양한 실시예에 따른 복수의 장치는 동일한 마이크로전자 장치에 집적된다. 따라서, 본 명세서에 도시된 단면도는 마이크로전자 장치에 있어서 수직일 필요 없는 2개의 다른 방향으로 복제될 수 있다. 따라서, 본 명세서에 기재된 다양한 실시예에 따른 장치를 구현한 마이크로전자 장치의 평면도는 마이크로전자 장치의 기능에 기초한 어레이 및/또는 2차원 패턴에서 복수의 장치를 포함할 수 있다.
본 명세서에 기재된 다양한 실시예에 따른 장치는 마이크로전자 장치의 기능에 따라 다른 장치들에 배치될 수 있다. 또한, 본 명세서에 기재된 다양한 실시예에 따른 마이크로전자 장치는 서로 다른 2개의 방향에 수직일 수 있는 제3 방향으로 복제되어, 3차원 집적 회로를 제공할 수 있다.
이하에서 사용되는 용어는 집적회로, 반도체 장치 및/또는 이들의 하나 또는 그 이상의 전기 회로 및/또는 구성 요소를 포함하는 회로를 지칭할 수 있다.
도 1a 및 도 1b를 참조하면, 도 1a는 종래의 나노시트 전계 효과 트랜지스터를 개략적으로 도시한 사시도이다. 도 1b는 도 1a의 B-B'선을 따라 절단한 단면도이다. 나노시트 스택 전계 효과 트랜지스터(100)는 기판(110) 상에 형성될 수 있다. 기판(110)은 절연 기판(110)일 수 있다. 예를 들어, 기판(110)은 SOI(Silicon On Insulator) 구조와 같은 절연체 상의 반도체(xOI)일 수 있다. 나노시트 스택 전계 효과 트랜지스터(100)는 수직 채널 스택 패턴을 포함할 수 있다. 채널 패턴의 각각은 기판(110)의 표면에 평행한 수평면 상에 배치된 하나 이상의 나노시트(120)를 포함할 수 있다. 두개의 채널 패턴을 각각 포함하는 하나의 나노시트가 도시되어 있지만, 나노시트 스택 전계 효과 트랜지스터는 채널 패턴의 수평면에 다른 개수의 채널 스택 패턴 및/또는 다른 개수의 나노시트를 포함할 수 있다. 채널 스택 패턴은 나노시트 스택 전계 효과 트랜지스터(100)의 채널 역할을 수행할 수 있다. 즉, 나노시트(120)는 나노시트 스택 전계 효과 트랜지스터(100)의 채널 역할을 수행할 수 있다. 나노시트(120)의 각각은 도전성 채널 물질의 얇은 층을 포함할 수 있다. 예를 들어, 나노시트(120)의 각각은 Si, SiGe, Ge 및/또는 3-4족 반도체 물질 예를 들어, InGaAs를 포함할 수 있다.
도 1b에 두개의 수직 채널 스택 패턴을 도시하고 있지만, 수직으로 더 적층된 채널 패턴이 제공될 수 있다. 예를 들어, 수직 채널 스택 패턴은 3개 이상의 수직 채널 스택 패턴을 포함할 수 있다.
나노시트 스택 전계 효과 트랜지스터(100)는 수직 채널 스택 패턴의 일부를 둘러싸는 게이트 스택(160)을 포함할 수 있다. 게이트 스택은 나노시트 스택 전계 효과 트랜지스터(100)의 게이트의 역할을 수행할 수 있다. 게이트 스택은 나노시트(120)의 각각을 둘러싸는 게이트 유전체 물질을 포함할 수 있다. 예를 들어, 게이트 유전체 물질은 수직 채널 스택 패턴의 나노시트(120)의 각각의 상부, 하부 및/또는 측벽을 둘러쌀 수 있다. 게이트 유전체 물질은 게이트 스택의 전기적인 도전성 부분으로부터 나노시트(120)를 전기적으로 절연시킬 수 있다.
게이트 스택은 수직 채널 스택 패턴의 일부를 둘러싸는 저 저항 게이트 금속층을 포함할 수 있다. 저 저항 게이트 금속층은 인접하는 수직 채널 스택 패턴들 사이에서 게이트 유전체 물질 상으로 연장될 수 있다. 저 저항 게이트 유전체 금속층은 수직 채널 스택 패턴의 각각의 일부의 상부, 하부 및/또는 측벽을 둘러쌀 수 있다. 저 저항 게이트 유전체 금속층(160)은 나노시트(120)의 각각의 외부 가장자리를 더 둘러쌀 수 있다. 게이트 유전체 물질은 저 저항 게이트 금속층(160)으로부터 나노시트(120)를 전기적으로 절연시킬 수 있다. 게이트 스택은 저 저항 게이트 금속층(160)과 게이트 유전체 물질 및/또는 도시된 저 저항 게이트 금속층의 대체 부분 사이에 배치된 일함수 조정 금속층을 포함할 수 있다. 게이트 유전체 물질은 저 저항 게이트 금속층(160) 및/또는 일함수 조정 금속층으로부터 나노시트(120)를 전기적으로 절연시킬 수 있다.
나노시트 스택 전계 효과 트랜지스터(100)은 수직 채널 스택 패턴의 대향하는 단부에 소오스 영역(105s) 및 드레인 영역(105d)을 포함할 수 있다. 소오스 영역(105s) 및 드레인 영역(105d)은 수직 채널 스택 패턴의 각각의 일부의 단부를 전기적으로 연결시킬 수 있다. 즉, 소오스 영역(105s) 및 드레인 영역(105d)은 나노시트(120)의 각각의 일부의 단부를 연결할 수 있다. 소오스 영역(105s)은 나노시트 스택 전계 효과 트랜지스터(100)의 소오스의 역할을 수행할 수 있다. 드레인 영역(105d)은 나노시트 스택 전계 효과 트랜지스터(100)의 드레인 역할을 수행할 수 있다.
나노시트 스택 전계 효과 트랜지스터(100)의 유효 폭은 채널 패턴의 더 수직으로 적층된 층들을 제공함으로써 증가될 수 있다. 따라서, 나노시트 스택 전계 효과 트랜지스터(100)은 벌크 핀 전계 효과 트랜지스터와 비교하여 상대적으로 유리할 수 있다. 하지만, 나노시트 스택 전계 효과 트랜지스터(100)은 벌크 핀 전계 효과 트랜지스터와 비교하여 중요한 단점을 가질 수 있다. 나노시트 스택 전계 효과 트랜지스터(100)는 기생 바이폴라 효과(Parasitic Bipolar Effect, PBE)에 의해 더 중대한 영향을 받을 수 있다. 기생 바이폴라 효과는 다양한 측면에서 모든 장치에 존재할 수 있다. 하지만, 기생 바이폴라 효과는 절연체 상의 반도체(xOI) 및 나노시트 장치와 같은, 완전 절연체 구조로 천명될 수 있다. 기생 바이폴라 효과는 채널에서 소수 캐리어의 축적에 의해 발생될 수 있다. 소수 캐리어는 예를 들어, 드레인 주변의 공핍 영역에서 대역간 터널링(Band-To-Band Tunneling, BTBT) 및 페어 생성(pair generation)을 포함하는 다양한 메커니즘으로 인해 야기될 수 있다.
도 2는 종래의 나노시트 전계 효과 트랜지스터에서 생성된 소수 캐리어와, 전자 에너지 준위와 위치 사이의 관계를 설명하기 위한 도면이다. 도 2를 참조하면, 트랜지스터가 오프 상태인 동안, 전자는 대역간 터널링 누설 전류를 생성하기 위해 게이트에서의 가전자대(valence band)로부터 드레인에서의 도전성 밴드까지 밴드갭을 가로지를 수 있다. 생성된 소수 캐리어는 소오스와 드레인의 정전기 배리어에 직면할 수 있다. 벌크 핀 전계 효과 트랜지스터 장치에서, 기판에 대한 도전 경로가 존재할 수 있다. 벌크 핀 전계 효과 트랜지스터 장치에서 기판에 대한 도전 경로는 생성된 소수 캐리어를 일소할 수 있고, 소수 캐리어는 벌크 핀 전계 효과 트랜지스터 장치의 채널에 미축적될 수 있다. 하지만, xOI와 나노시트 구조에서 그러한 경로가 미존재할 수 있다. 채널의 분리는 채널 영역에서 생성된 소수 캐리어를 트랩할 수 있다.
도 3은 종래의 나노시트 전계 효과 트랜지스터에서 전자 에너지 준위에서의 정공 농도의 영향을 설명하기 위한 도면이다. 도 3을 참조하면, 소수 캐리어의 축적은 채널에서의 전하의 점진적인 축적을 야기할 수 있고, 결과적으로 소오스와 채널 사이의 전의 배리어의 저하를 야기할 수 있다. 이러한 점진적인 저하는 트랜지스터의 오프 상태에서의 전류의 증가(안정 상태에 도달하기 위해 과량의 소수 캐리어를 허용하면서), 소오스로부터 다수 캐리어 주입을 증가시킬 수 있다. 소수 캐리어의 존재로 인한 증가된 다수 캐리어 주입과 소오스/채널 배리어의 저하는 바이폴라 트랜지스터의 동작과 개념적으로 유사하고, 채널에서 주입된 소량의 전류에 대한 소오스에서 추가적으로 주입된 다량의 전류의 비율로 정의되는 관련된 이득(β)으로 "기생 바이폴라 효과"로 지칭될 수 있다.
일부 나노시트 구조는 이러한 효과에 특히 취약할 수 있다. xOI 장치는 신속한 재조합이 일어날 수 있는 채널/BOX 인터페이스를 가질 수 있지만, β를 감소시킴으로써 게이트 올 어라운드(gate-all-around) 나노시트 장치는 그러한 인터페이스가 없을 수 있다. 게이트 올 어라운드 나노시트 장치의 전체 나노시트 채널은 고품질의 게이트 유전체로 래핑될 수 있다. 적절한 재조합 비율을 달성하기 위해 언급된 인터페이스의 결합도를 의도적으로 증가시키는 것은 이동성의 저하, 증가된 1/f 잡음 및 전반적인 성능 손실뿐만 아니라 관련된 수율 손실로 소오스-드레인 쇼트를 야기할 수 있다.
일부 나노시트 트랜지스터에 대한 β값은 상당히 클 수 있다. SiGe 장치에서, ~1000 정도의 이득이 기대될 수 있다. 직접적인 밴드갭 III-V 장치는 10~100 정도의 다소 낮은 이득을 가질 수 있다. 이득은 오거(auger) 재결합의 높은 비율로 인해 III-V 장치에 대하여 상당히 낮을 수 있다. 이러한 결과는 채널에서 안정된 상태의 소수 농도를 감소시킬 수 있고, 결과적으로 이득이 감소될 수 있다. 하지만, 100 정도의 이득은 통상-VT(RVT) 장치에 대하여 심각한 영향을 줄 수 있다. 통상-VT 장치는 ~0.1nA/㎛의 최대 누설 레벨을 요구할 수 있기 때문에, 100의 기생 바이폴라 효과(β)를 갖는 통상-VT 장치는 1pA/um 이하의 모든 누설 메커니즘(예를 들어, BTBT 등)의 합을 줄일 필요가 있다. 이것은 매우 어려울 수 있고, 장치에서의 성능 및/또는 누설 트레이드뿐만 아니라 거의 결합이 없는 공정을 요구할 수 있다. 따라서, 적어도 통상-VT 장치에서, 기생 바이폴라 효과 이득을 최대한 억제하는 것이 바람직하다.
도 4는 본 발명의 일 실시예에 따른 나노시트 전계 효과 트랜지스터를 개략적으로 도시한 단면도이다. 도 4를 참조하면, 나노시트 스택 전계 효과 트랜지스터(400)는 불순물이 도핑되고 기판의 표면에 웰(410)을 포함하는 기판을 포함할 수 있다.
나노시트 전계 효과 트랜지스터(400)는 웰(410) 상에 나노시트 스택(420)을 포함하는 채널을 포함할 수 있다. 나노시트 스택(420)은 웰(410)의 불순물과 동일한 도전형 불순물이 도핑될 수 있는 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 나노시트 스택은 본질적으로 또는 가볍게 도핑될 수 있다. 예를 들어, 나노시트(420)는 p-채널층일 수 있다. 나노시트 스택(420)은 기판의 표면에 수직인 방향으로 서로 이격될 수 있다.
나노시트 전계 효과 트랜지스터(400)는 나노시트 스택(420)의 일부를 둘러싸는 게이트를 포함할 수 있다. 게이트는 일함수 금속(460)과 벌크 금속(490)을 포함할 수 있다. 몇몇 실시예에서, 일함수 금속(460)은 나노시트(420) 상에, 인접한 나노시트(420)들 사이에 및/또는 나노시트(420)와 웰(410) 사이에 형성될 수 있다. 하지만, 다른 몇몇 실시예에서, 도시된 일함수 금속(460)의 일부는 벌크 금속(490)으로 대체될 수 있다. 벌크 금속(490)은 일함수 금속(460) 상에 형성될 수 있다.
나노시트 전계 효과 트랜지스터(400)는 나노시트(420)와 인접할 수 있고, 나노시트(420)와 웰(410)을 전기적으로 연결하는 도전성 물질(470)을 포함할 수 있다. 도전성 물질(470)은 소수 캐리어를 위한 나노시트 스택(420)으로부터 기판까지의 도전 경로를 제공할 수 있다. 몇몇 실시예에서, 도전성 물질(470)과 웰(410)은 나노시트(420)의 불순물 농도보다 더 높은 불순물 농도로 각각 도핑될 수 있다. 예를 들어, 몇몇 실시예에서, 도전성 물질(470)과 웰(410)은 각각 적당히 도핑될 수 있고 나노시트(420)는 본질적으로 또는 가볍게 도핑될 수 있다. 따라서, 나노시트(420)에서 다수 캐리어는 소수 캐리어가 기판으로 들어가는 동안 정전기적 배리어에 직면할 수 있다. 이것은 나노시트(420)의 게이트 올 어라운드의 정전기적 제어를 유지하면서 기생 바이폴라 효과 이득이 감소 및/또는 실질적으로 제거될 수 있다. 따라서, 나노시트 스택 전계 효과 트랜지스터(400)는 통상-VT 애플리케이션에 사용될 수 있고, 0.1~1 nA/㎛ 정도의 누설 전류를 가질 수 있다.
나노시트 스택 전계 효과 트랜지스터(400)의 구조는 나노시트(420)의 폭이 나노시트(420)의 두께보다 상당히 큰 와이드 나노시트(420)에서 특히 안정적일 수 있다. 더 좁은 나노시트를 갖는 나노시트 전계 효과 트랜지스터 예를 들어, 나노와이어는 도전성 물질의 플러그를 사용하는 경우 정전기적 특성에서 무시할 수 없는 패널티를 가질 수 있다. 따라서, 이러한 구조는 나노와이어에서 기생 바이폴라 효과 억제를 위한 최적의 구조가 아닐 수 있다.
나노시트 전계 효과 트랜지스터(400)는 p형 전계 효과 트랜지스터 또는 n형 전계 효과 트랜지스터일 수 있다. p형 나노시트 전계 효과 트랜지스터(400)에서 도전성 물질(470), 웰(410) 및/또는 나노시트(420)는 n도핑될 수 있다. n형 나노시트 전계 효과 트랜지스터(400)에서 도전성 물질(470), 웰(410) 및/또는 나노시트(420)는 p도핑될 수 있다.
나노시트 전계 효과 트랜지스터(400)는 일함수 금속(460)으로부터 웰(410)을 전기적으로 절연시킬 수 있도록 기판의 표면 상에 분리층(430)을 포함할 수 있다. 나노시트 전계 효과 트랜지스터(400)는 일함수 금속(460)으로부터 웰(410)을 전기적으로 절연시킬 수 있도록 기판에 하나 이상의 절연 물질 영역(440)을 포함할 수 있다. 나노시트 전계 효과 트랜지스터(400)는 일함수 금속(460)으로부터 도전성 물질(470)을 전기적으로 절연시킬 수 있도록 도전성 물질(470)과 인접한 내부 스페이서(450)을 포함할 수 있다. 내부 스페이서는 게이트와 나노시트 스택 전계 효과 트랜지스터(400)의 베이스 사이의 기생 용량을 억제하기에 충분한 두께를 포함할 수 있다. 나노시트 전계 효과 트랜지스터(400)는 벌크 금속(490)으로부터 도전성 물질(470)을 전기적으로 절연시킬 수 있도록 도전성 물질(470) 상에 절연막(480)을 포함할 수 있다.
집적 회로는 복수의 나노시트 스택 전계 효과 트랜지스터(400)을 포함할 수 있다. 예를 들어, 집적 회로는 n형 나노시트 스택 전계 효과 트랜지스터(400)와 p형 나노시트 스택 전계 효과 트랜지스터(400)을 포함할 수 있다. 몇몇 실시예에서, 집적 회로의 모든 나노시트 스택 전계 효과 트랜지스터(400)는 동일한 물질을 포함하지 않을 수 있다. 예를 들어, 몇몇 실시예에서, n형 나노시트 스택 전계 효과 트랜지스터(400)는 p형 나노시트 스택 전계 효과 트랜지스터(400)와 다른 물질을 포함할 수 있다.
몇몇 실시예에서, 집적 회로는 나노시트(420)와 웰(410)을 연결하는 도전성 물질(470)을 포함하는 나노시트 스택 전계 효과 트랜지스터(400)를 포함할 수 있고, 도전성 물질을 미포함하는 나노시트 스택 전계 효과 트랜지스터를 포함할 수 있다. 도전성 물질을 미포함하는 나노시트 스택 전계 효과 트랜지스터는 게이트 올 어라운드 나노시트 장치일 수 있다. 게이트 올 어라운드 나노시트 장치의 나노시트는 나노시트 스택 전계 효과 트랜지스터의 나노시트(420)보다 얇을 수 있다.
도 5a 내지 도 5g는 도 4의 나노시트 전계 효과 트랜지스터의 제조 방법을 개략적으로 설명한 단면도들이다. 도 4를 참조하면, 반도체 스택은 기판의 표면의 웰(410) 상에서 성장될 수 있다. 반도체 스택은 웰(410) 상에 분리층(430)과, 분리층(430) 상에 희생 게이트 물질(425)과 채널 물질의 나노시트층(420)이 교대로 적층된 층들을 포함할 수 있다. 웰(410), 분리층(430), 희생 게이트 물질(425)의 층들 및 채널 물질의 나노시트층(420)은 서로 대략적으로 격자 정합을 가질 수 있고, 서로 선택적인 식각비를 가질 수 있는 결정형 물질을 포함할 수 있다.
웰(410)은 변형 이완 버퍼에 있을 수 있고 및/또는 절단될 수 있고, 기판 상에 도너 웨이퍼로부터 전송될 수 있다. 웰(410)은 불순물이 도핑될 수 있다. 예를 들어, 웰(410)은 p+웰일 수 있다. 웰은 큰 영역을 형성할 수 있고, 웰(410) 상에 형성된 복수의 트랜지스터를 가질 수 있다.
채널 물질의 나노시트 층들(420)은 4족 및/또는 3-4족 반도체 물질을 포함할 수 있다. 예를 들어, 채널 물질의 나노시트 층들(420)은 SiGe, InGaAs 및/또는 InGaSb를 포함할 수 있다. 여기에서 사용되는 용어 "나노시트"는 약 10 nm보다 작은 두께의 나노구조를 포함할 수 있다. 몇몇 실시예에서, 채널 물질의 나노시트 층들(420)의 각각의 두께는 약 5nm에서 8nm 사이의 범위일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예들은 5nm보다 작거나 또는 8nm보다 큰 두께를 갖는 나노시트 층들을 포함할 수 있다.
희생 게이트 물질의 층들(425)은 채널 물질의 나노시트 층들(420)과 분리될 수 있다. 몇몇 실시예에서, 희생 게이트 물질의 층들(425)의 각각의 두께는 약 6nm에서 20nm 사이의 범위일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 희생 게이트 물질의 층들(425)의 각각의 두께는 게이트 일함수 금속 공정에 의존할 수 있다. 예를 들어, 몇몇 실시예들은 6nm보다 작거나 또는 20nm보다 큰 두께를 갖는 희생 게이트 물질의 층들(425)을 포함할 수 있다.
분리층(430)은 와이드 밴드갭(wide-bandgap) 반도체를 포함할 수 있다. 예를 들어, 와이드 밴드갭 반도체의 밴드갭은 하나의 전자 볼트(eV)보다 훨씬 더 클 수 있다. 몇몇 실시예에서, 와이드 밴드갭 반도체의 밴드갭은 적어도 3eV일 수 있다. 몇몇 실시예에서, 분리층(430)의 와이드 밴드갭 반도체는 기판의 도전성 밴드 에너지보다 큰 적어도 200meV의 도전성 밴드갭 에너지를 가질 수 있고, 기판의 원자가 밴드 에너지보다 작은 적어도 200meV의 전자가 밴드 에너지를 가질 수 있다. 분리층(430)의 와이드 밴드갭 반도체는 작은 유전체 상수를 가질 수 있고, 적절한 안정적인 특성을 가질 수 있다. 예를 들어, 분리층(430)의 와이드 밴드갭 반도체는 나노시트 전계 효과 트랜지스터(400)의 기대 수명에 대한 나노시트 전계 효과 트랜지스터(400)의 최대 운동 전압을 견딜 수 있다. 몇몇 실시예에서, 기대 수명은 수년으로 측정될 수 있고 예를 들어, 10년일 수 있다. 분리층(430)은 누설 전류를 억제하고, 게이트와 완전한 나노시트 스택 전계 효과 트랜지스터(400) 사이의 커패시턴스를 감소시키기 위해 충분한 두께일 수 있다. 예를 들어, 분리층(430)의 두께는 적어도 약 5nm일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 분리층(430)의 최소 두께는 분리층(430)의 농도 및/또는 특정 기하학적 고려에 의존하여 5nm보다 크거나 작을 수 있다. 몇몇 실시예에서, 채널 물질의 나노시트 층들(420)은 4족 반도체 물질을 포함할 수 있고, 분리층(430)은 ZnS 및/또는 ZnSe를 포함할 수 있다. 몇몇 실시예에서, 채널 물질의 나노시트 층들(420)은 3-4족 반도체 물질을 포함할 수 있고, 분리층(430)은 CdS, CdSe 및/또는 ZnTe를 포함할 수 있다. 몇몇 실시예에서, 분리층(430)의 격자 상수는 채널 물질의 나노시트 층들(420)의 격자 상수와 유사할 수 있다.
도 5b를 참조하면, 반도체 스택은 스택들 사이의 간격을 두는 분리된 스택으로 패터닝되고 에칭될 수 있다. 웰(410)의 주변 표면과 분리된 스택들 사이는 오버 에칭될 수 있다. 웰(410)의 오버 에칭된 일부는 절연 영역(440)을 생성하는 절연 물질로 채워질 수 있다. 랩 어라운드 스페이서는 분리된 스택들 상에 형성될 수 있다.
도 5c를 참조하면, 희생 게이트 물질(425)의 층들의 가장자리 부분들은 에칭될 수 있고, 내부 스페이서(450)를 형성하기 위해 절연 물질로 채워질 수 있다. 희생 게이트 물질(425)의 층들의 물질은 반도체 스택의 다른 층들에 대해 높은 선택적 식각비를 가질 수 있고, 다른 층들은 희생 게이트 물질(425)의 층들이 내부 스페이서(450)를 형성하기 위해 에칭될 때 에칭되지 않을 수 있다.
도 5d를 참조하면, 분리된 스택들 사이의 갭은 레지스트 물질 및/또는 다른 물질을 포함할 수 있는 마스킹층(455)로 채워질 수 있다. 마스킹층(455)은 역시 분리된 스택의 상면의 일부 상에 형성될 수 있다.
도 5e를 참조하면, 희생 물질의 층들(425)의 외부 가장자리 상에 형성된 내부 스페이서(450)는 마스킹층(455)에 의해 보호되기 않고, 선택적 에칭 공정에 의해 제거될 수 있다. 희생 물질의 층들(425)은 역시 선택적 에칭 공정에 의해 제거될 수 있다. 희생 물질의 층들(425)은 마스크층(455)과 인접한 내부 스페이서(450)와 같은 내부 스페이서를 제거하기 위해 사용되는 선택적 에칭 공정과 다른 선택적 에칭 공정에 의해 제거될 수 있다. 희생 물질의 층들(425)이 제거된 후에, 분리된 스택들의 나머지 구조는 랩 어라운드 스페이서에 의해 제 위치에 유지될 수 있다.
도 5f를 참조하면, 채널 물질의 나노시트 층들(420)의 노출된 부분은 하이-k 유전체 물질에 의해 덮일 수 있다. 하이-k 유전체 물질은 후속적으로 형성되는 게이트 스택으로부터 채널 물질의 나노시트 층들(420)을 전기적으로 절연시킬 수 있다. 일함수 금속(460)은 채널 물질의 나노시트 층들(420) 상과, 채널 물질의 나노시트 층들(420)의 주변과, 채널 물질의 나노시트 층들(420) 사이에 증착될 수 있다. 웰(410)은 분리층(430)과 절연 물질 영역(440)에 의해 일함수 금속(460)과 전기적으로 절연될 수 있다.
도 5g를 참조하면, 마스킹층(455)는 제거될 수 있다. 마스킹층(455)를 제거함으로써 노출된 절연 물질 영역(440)은 분리된 스택들의 일부를 미제거하는 선택적 에칭 공정에 의해 제거될 수 있다. 도전성 물질(470)은 절연 물질(440)과 갭의 채워진 부분을 제거함으로써 이전에 채워진 웰(410)의 오버 에칭된 부분을 채우기 위해 갭에 증착될 수 있다. 도전성 물질(470)은 웰로부터 가장 먼 쪽의 내부 스페이서(450)의 측벽에 인접한 레벨까지 에칭될 수 있다. 도전성 물질(470)은 채널 물질의 나노시트 층들(420)의 가장자리 부분과 접촉할 수 있고, 웰(410)과 접촉할 수 있다. 도전성 물질(470)은 다결정형 물질을 포함하는 결정형 및/또는 비결정형 물질을 포함할 수 있다. 도전성 물질(470)은 금속 및/또는 반도체 물질의 집합 중 임의의 것을 포함할 수 있다.
몇몇 실시예에서, 나노시트 전계 효과 트랜지스터(400)은 p형 나노시트 전계 효과 트랜지스터일 수 있고, 채널 물질의 나노시트 층들(420)은 제1 Ge몰분율을 갖는 SiGe를 포함할 수 있고, 도전성 물질(470)은 제1 Ge몰분율보다 큰 제2 Ge몰분율을 갖는 SiGe를 포함할 수 있다. 즉, p형 나노시트 전계 효과 트랜지스터(400)에서 도전성 물질(470)은 다수의 캐리어를 위해 채널 물질의 나노시트 층들(420)과 도전성 물질(470) 사이의 배리어를 증가시킴으로써, 채널 물질의 나노시트 층들(420)보다 큰 Ge의 몰분율을 포함할 수 있다.
몇몇 실시예에서, 나노시트 전계 효과 트랜지스터(400)은 n형 나노시트 전계 효과 트랜지스터일 수 있고, 채널 물질의 나노시트 층들(420)은 제1 In몰분율을 갖는 InGaAs 및/또는 InGaSb를 포함할 수 있고, 도전성 물질(470)은 제1 In몰분율보다 작은 제2 In몰분율을 갖는 InGaAs 및/또는 InGaSb를 포함할 수 있다. 즉, n형 나노시트 전계 효과 트랜지스터(400)에서 도전성 물질(470)은 다수의 캐리어를 위해 채널 물질의 나노시트 층들(420)과 도전성 물질(470) 사이의 배리어를 증가시킴으로써, 채널 물질의 나노시트 층들(420)보다 작은 In의 몰분율을 포함할 수 있다.
도 4를 다시 참조하면, 절연막(480)은 도전성 물질(470) 상에 증착될 수 있고, 벌크 금속 게이트 물질(490)은 절연막(480)과 일함수 금속(460) 상에 증착될 수 있다. 따라서, 나노시트 스택 전계 효과 트랜지스터(400)가 형성될 수 있다.
도 6은 도 4의 나노시트 전계 효과 트랜지스터의 제조 방법을 순차적으로 도시한 순서도이다. 도 4 내지 도 6을 참조하면, 나노시트 스택 전계 효과 트랜지스터(400)을 제조하기 위한 방법(600)에서, 웰(410)은 기판의 표면에 불순물이 도핑되어 형성될 수 있다(601). 나노시트 스택은 웰(410) 상에 증착될 수 있다(602). 나노시트 스택은 기판의 표면과 희생 게이트 물질(425)의 층들과 인접할 수 있고, 각각의 채널 물질의 나노시트 층들(420)에 의해 분리된 분리층(430)을 포함할 수 있다. 채널 물질(420)은 웰(410)의 불순물과 동일한 도전형의 불순물이 도핑될 수 있는 반도체 물질을 포함할 수 있다.
나노시트 스택은 제1 및 제2 분리된 나노시트 스택을 형성하기 위해 마스크되고 에칭될 수 있다(603). 제1 및 제2 분리된 나노시트 스택에 의해 덮이지 않는 기판의 표면의 부분은 오버 에칭될 수 있고(604), 절연 물질(440)은 기판의 표면의 오버 에칭된 부분에 증착될 수 있다(605). 희생 게이트 물질의 층들(425)의 가장자리 부분은 제거될 수 있고, 내부 스페이서(450)는 제거된 희생 게이트 물질의 층들(425)의 가장자리 부분에 형성될 수 있다(606). 마스킹층(455)은 제1 및 제2 분리된 나노시트 스택 사이에 형성될 수 있다(607). 희생 게이트 물질의 층들(425)은 제거될 수 있다(608). 일함수 금속(460)은 제1 및 제2 분리된 나노시트 스택과 희생 게이트 물질의 층들(425)을 제거함으로써 형성된 공간에 증착될 수 있다(609). 마스킹층(455)과 마스킹층(455)의 하부의 기판의 표면의 오버 에칭된 부분의 절연 물질(440)은 제거될 수 있다(610).
도전성 물질(470)은 마스킹층(455)과 절연 물질(440)이 제거됨으로써 형성된 공간에 형성될 수 있다(611). 도전성 물질(470)은 채널 물질의 나노시트 층들(420)의 각각과 웰(410)을 전기적으로 연결시킬 수 있다. 도전성 물질(470)은 웰(410)의 불순물과 동일한 도전형의 불순물이 도핑될 수 있는 반도체 물질을 포함할 수 있다. 절연막(480)은 도전성 물질(470)의 상면 상에 형성될 수 있다(612). 벌크 금속 게이트 물질(490)은 제1 및 제2 나노시트 스택 상에 증착될 수 있다(613). 벌크 금속 게이트 물질(490)은 일함수 금속(460)과 전기적으로 연결될 수 있다. 나노시트 스택 전계 효과 트랜지스터(400)의 형성이 완료될 수 있다(614).
도 7은 본 발명의 다른 실시예에 따른 나노시트 전계 효과 트랜지스터의 개략적으로 도시한 단면도이다. 도 4 및 도 7을 참조하면, 나노시트 스택 전계 효과 트랜지스터(700)는 나노시트 스택 전계 효과 트랜지스터(400)와 유사할 수 있다. 예를 들어, 나노시트 스택 전계 효과 트랜지스터(700)의 웰(710), 나노시트 스택(720), 분리층(730), 절연 물질 영역(740), 내부 스페이서(750), 일함수 금속(760), 도전성 물질(770), 절연막(780) 및 벌크 금속(790)은 나노시트 스택 전계 효과 트랜지스터(400)의 웰(410), 나노시트 스택(420), 분리층(430), 절연 물질 영역(440), 내부 스페이서(450), 일함수 금속(460), 도전성 물질(470), 절연막(480) 및 벌크 금속(490)과 유사할 수 있다. 나노시트 스택 전계 효과 트랜지스터(400)와 유사한 나노시트 스택 전계 효과 트랜지스터(700)의 부분의 설명은 간결함을 위해 생략될 수 있다.
도 8a 내지 도 8h는 도 7의 나노시트 전계 효과 트랜지스터의 제조 방법을 개략적으로 설명한 단면도들이다. 도 8a를 참조하면, 반도체 스택은 기판의 표면의 웰(710) 상에 성장될 수 있다. 반도체 스택은 웰(710) 상의 분리층(730)과, 분리층(730) 상에 희생 게이트 물질(725)과 채널 물질의 나노시트층(720)이 교대로 적층된 층들을 포함할 수 있다. 희생 게이트 물질의 층들(725)는 도 4A에 도시된 희생 게이트 물질의 층들(425)과 유사할 수 있다.
도 8b를 참조하면, 웰(710)의 주변 표면과 반도체 스택은 에칭될 수 있다. 웰(710)의 에칭된 부분은 절연 물질 영역(740)을 생성하기 위해 절연 물질로 채워질 수 있다. 희생 게이트 물질의 층들(725)은 제거될 수 있다. 나머지 구조는 랩 어라운드 스페이서에 의해 제 위치에 유지될 수 있다.
도 8c를 참조하면, 일함수 금속(760)은 채널 물질의 나노시트 층들(720) 상과, 채널 물질의 나노시트 층들(720)의 주변 및 채널 물질의 나노시트 층들(720) 사이에 증착될 수 있다. 웰(710)은 분리층(730)과 절연 물질 영역(740)에 의해 일함수 금속(760)으로부터 전기적으로 절연될 수 있다.
도 8d를 참조하면, 레지스트 물질(755)은 콘택홀을 패턴하기 위해 일함수 금속(760) 상에 증착될 수 있다. 도 8e를 참조하면, 일함수 금속(760), 채널 물질의 나노시트 층들(720), 분리층(730) 및 웰(710)은 레지스트 물질(755)의 패턴에 의해 형성되는 콘택홀을 형성하기 위해 수직으로 에칭될 수 있다. 이방성 에칭은 수직 에칭을 수행하기 위해 사용될 수 있다. 콘택홀은 웰(710)의 표면을 통해 웰(710)의 내부로 연장될 수 있다.
도 8f를 참조하면, 일함수 금속(760)은 부분적으로 에칭될 수 있다. 몇몇 실시예에서, 웨이퍼의 전체 표면은 콘택홀의 내부에서 단지 금속만을 제거하기 위해 콘택홀을 제외하고 덮일 수 있다. 부분적인 에칭은 채널 물질의 나노시트 층들(720)에 대한 선택적인 등방성 에칭을 이용하여 수행될 수 있다.
도 8g를 참조하면, 콘택홀은 로우-k 유전체 물질로 채워질 수 있다. 몇몇 실시예에서, 콘택홀은 산화물로 채워질 수 있다. 로우-k 유전체 물질은 내부 스페이서(750)를 형성하기 위해 레지스트 물질(755)의 콘택홀 패턴을 통해 수직적으로 에칭될 수 있다. 로우-k 유전체 물질의 수직적 에칭은 채널 물질의 층들(720)의 가장자리 일부를 노출시킬 수 있다. 도전성 물질(470)과 유사하게 도전성 물질(770)은 소수 캐리어를 위해 나노시트 스택(720)으로부터 기판까지 도전성 경로를 제공할 수 있다. 몇몇 실시예에서, 도전성 물질(770)과 웰(710)은 나노시트(720)의 불순물 농도보다 큰 불순물 농도로 각각 도핑될 수 있다. 예를 들어, 몇몇 실시예에서, 도전성 물질(770)과 웰(710)은 각각 적당히 도핑될 수 있고, 나노시트(720)는 본질적으로 또는 가볍게 도핑될 수 있다. 따라서, 나노시트(720)의 다수 캐리어는 소수 캐리어가 기판으로 들어가는 동안 정전기적 배리어에 직면할 수 있다. 이것은 나노시트(720)의 게이트 올 어라운드의 정전기적 제어를 유지하면서 기생 바이폴라 효과 이득이 감소 및/또는 실질적으로 제거될 수 있다. 따라서, 나노시트 스택 전계 효과 트랜지스터(700)는 통상-VT 애플리케이션에 사용될 수 있고, 0.1~1 nA/㎛ 정도의 누설 전류를 가질 수 있다.
도 8h를 참조하면, 콘택홀은 나노시트(720)의 각각과 웰(710)을 전기적으로 연결할 수 있는 도전성 물질(770)로 채워질 수 있다. 도 7을 다시 참조하면, 레지스트 물질(755)은 제거될 수 있고, 절연막(780)은 도전성 물질(770) 상에 증착될 수 있고, 벌크 금속 게이트 물질(790)은 절연막(780) 상과 일함수 금속(760) 상에 형성될 수 있다. 따라서, 나노시트 스택 전계 효과 트랜지스터(400)는 형성될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 나노시트 전계 효과 트랜지스터의 제조 방법을 순차적으로 도시한 순서도이다. 도 7 내지 도 9를 참조하면, 나노시트 스택 전계 효과 트랜지스터(700)을 제조하기 위한 방법(900)에서, 웰(710)은 기판의 표면에 불순물이 도핑되어 형성될 수 있다(901). 상기 방법은 웰 상에 나노시트 스택을 증착하는 것을 포함할 수 있다(902). 나노시트 스택은 기판의 표면과 희생 게이트 물질(725)의 층들과 인접할 수 있고, 각각의 채널 물질의 나노시트 층들(720)에 의해 분리된 분리층(730)을 포함할 수 있다. 채널 물질은 웰(710)의 불순물과 동일한 도전형의 불순물이 도핑될 수 있는 반도체 물질을 포함할 수 있다.
랩 어라운드 스페이서는 나노시트 스택 상에 형성될 수 있다(903). 희생 게이트 물질의 층들(725)은 제거될 수 있다(904). 일함수 금속(760)은 희생 게이트 물질의 층들(725)을 제거함으로써 형성된 공간과 스택 상에 증착될 수 있다(905). 콘택홀은 기판의 표면의 일부와 나노시트 스택을 통해 연장되도록 마스킹되고 에칭될 수 있다(906). 콘택홀에 의해 노출된 일함수 금속(760)의 일부는 에칭될 수 있다(907). 내부 스페이서(750)는 일함수 금속(760)의 에칭된 부분에 형성될 수 있다(908).
도전성 물질(770)은 콘택홀에 증착될 수 있다(909). 도전성 물질(770)은 채널 물질의 나노시트 층들(720)의 각각과 웰(710)을 전기적으로 연결시킬 수 있다. 도전성 물질(770)은 웰(710)의 불순물의 도전형과 동일한 불순물로 도핑될 수 있는 반도체 물질을 포함할 수 있다. 절연막(780)은 도전성 물질(770)의 상면에 형성될 수 있다(910). 벌크 금속 게이트 물질(790)은 나노시트 스택 상에 증착될 수 있다(911). 벌크 금속 게이트 물질(790)은 일함수 금속(760)과 전기적으로 연결될 수 있다. 나노시트 스택 전계 효과 트랜지스터(700)의 형성은 완료될 수 있다(912).
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다.
410: 웰 420: 나노시트
430: 분리층 440: 절연 물질 영역
450: 내부 스페이서 460: 일함수 금속
470: 도전성 물질 480: 절연막
490: 벌크 금속

Claims (20)

  1. 기판의 표면에 불순물이 도핑되는 웰;
    상기 웰 상에 적층되고, 상기 웰의 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하고, 상기 기판의 상기 표면에 수직 방향으로 서로 이격된 복수의 나노시트를 포함하는 채널;
    상기 복수의 나노시트 상에서, 인접한 상기 복수의 나노시트 사이와, 상기 복수의 나노시트와 상기 웰 사이에 배치된 일함수 금속을 포함하는 게이트;
    상기 복수의 나노시트와 인접하도록 배치되어 상기 복수의 나노시트를 상기 웰과 전기적으로 연결시키는 도전성 물질; 및
    상기 웰 상에 배치되어 상기 일함수 금속으로부터 상기 웰을 전기적으로 절연시키는 분리층을 포함하는 나노시트 전계 효과 트랜지스터.
  2. 제 1항에 있어서,
    상기 도전성 물질은 상기 웰의 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하는 나노시트 전계 효과 트랜지스터.
  3. 제 2항에 있어서,
    상기 도전성 물질은 상기 복수의 나노시트와 동일한 반도체 물질을 포함하는 나노시트 전계 효과 트랜지스터.
  4. 제 2항에 있어서,
    상기 도전성 물질의 불순물 농도는 상기 복수의 나노시트 각각의 불순물 농도보다 크고,
    상기 웰의 불순물 농도는 상기 복수의 나노시트 각각의 불순물 농도보다 큰 나노시트 전계 효과 트랜지스터.
  5. 제 2항에 있어서,
    상기 웰의 불순물, 상기 복수의 나노시트의 불순물 및 상기 도전성 물질의 불순물은 p형 불순물이고,
    상기 복수의 나노시트 각각은 제1 몰분율을 갖는 게르마늄(Ge)을 포함하는 4족 반도체 물질을 포함하고,
    상기 도전성 물질은 상기 제1 몰분율보다 큰 제2 몰분율을 갖는 게르마늄(Ge)을 포함하는 4족 반도체 물질을 포함하는 나노시트 전계 효과 트랜지스터.
  6. 제 2항에 있어서,
    상기 웰의 불순물, 상기 복수의 나노시트의 불순물 및 상기 도전성 물질의 불순물은 n형 불순물이고,
    상기 복수의 나노시트 각각은 제1 몰분율을 갖는 인듐(In)을 포함하는 3-4족 반도체 물질을 포함하고,
    상기 도전성 물질은 상기 제1 몰분율보다 작은 제2 몰분율을 갖는 인듐(In)을 포함하는 3-4족 반도체 물질을 포함하는 나노시트 전계 효과 트랜지스터.
  7. 제 1항에 있어서,
    상기 분리층은 넓은 밴드갭(bandgap)을 갖는 반도체 물질을 포함하는 나노시트 전계 효과 트랜지스터.
  8. 제 1항에 있어서,
    1 nA/㎛보다 작은 누설 전류를 갖는 나노시트 전계 효과 트랜지스터.
  9. 제 1항에 있어서,
    상기 복수의 나노시트 각각은 상기 기판의 상기 표면에 수직인 방향으로의 두께와 상기 기판의 상기 표면에 평행한 방향으로의 폭을 갖고, 상기 폭은 상기 두께보다 적어도 두배 이상 큰 나노시트 전계 효과 트랜지스터.
  10. 제 1항에 있어서,
    각각의 상기 복수의 나노시트 상에 배치되고, 상기 일함수 금속으로부터 상기 도전성 물질을 전기적으로 절연시키는 복수의 내부 스페이서를 더 포함하는 나노시트 전계 효과 트랜지스터.
  11. 표면에 불순물이 도핑된 웰을 포함하는 기판;
    상기 웰 상에 적층되고, 상기 웰의 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하고, 상기 기판의 상기 표면에 수직인 제1 방향으로 서로 이격된 제1 복수의 나노시트를 포함하는 제1 채널 스택;
    상기 웰 상에 적층되고, 상기 웰의 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하고, 상기 기판의 표면에 수직인 상기 제1 방향으로 서로 이격되고, 상기 제1 복수의 나노시트와 상기 기판의 상기 표면에 평행한 제2 방향으로 서로 이격된 제2 복수의 나노시트를 포함하는 제2 채널 스택;
    상기 제1 복수의 나노시트 상에서, 인접한 상기 제1 복수의 나노시트 사이와, 상기 제1 복수의 나노시트와 상기 웰 사이에 배치되고, 상기 제2 복수의 나노시트 상에서, 인접한 상기 제2 복수의 나노시트 사이와, 상기 제2 복수의 나노시트와 상기 웰 사이에 배치된 일함수 금속을 포함하는 게이트;
    상기 제1 및 제2 복수의 나노시트 사이에 배치되어 상기 제1 및 제2 복수의 나노시트를 상기 웰과 전기적으로 연결시키는 도전성 물질;
    각각의 상기 제1 및 제2 복수의 나노시트 상에 배치되어 상기 일함수 금속으로부터 상기 도전성 물질을 전기적으로 절연시키는 복수의 내부 스페이서; 및
    상기 웰 상에 배치되어 상기 일함수 금속으로부터 상기 웰을 전기적으로 절연시키는 분리층을 포함하는 나노시트 전계 효과 트랜지스터.
  12. 제 11항에 있어서,
    상기 도전성 물질은 상기 웰의 불순물과 동일한 도전형의 불순물이 도핑된 반도체 물질을 포함하는 나노시트 전계 효과 트랜지스터.
  13. 제 12항에 있어서,
    상기 도전성 물질은 상기 제1 및 제2 복수의 나노시트 각각과 동일한 반도체 물질을 포함하는 나노시트 전계 효과 트랜지스터.
  14. 제 12항에 있어서,
    상기 도전성 물질의 불순물 농도는 상기 제1 및 제2 복수의 나노시트 각각의 불순물 농도보다 크고,
    상기 웰의 불순물 농도는 상기 제1 및 제2 복수의 나노시트 각각의 불순물 농도보다 큰 나노시트 전계 효과 트랜지스터.
  15. 제 12항에 있어서,
    상기 웰의 불순물, 상기 제1 및 제2 복수의 나노시트의 불순물 및 상기 도전성 물질의 불순물은 p형 불순물이고,
    상기 제1 및 제2 복수의 나노시트 각각은 제1 몰분율을 갖는 게르마늄(Ge)을 포함하는 4족 반도체 물질을 포함하고,
    상기 도전성 물질은 상기 제1 몰분율보다 큰 제2 몰분율을 갖는 게르마늄(Ge)을 포함하는 4족 반도체 물질을 포함하는 나노시트 전계 효과 트랜지스터.
  16. 제 12항에 있어서,
    상기 웰의 불순물, 상기 제1 및 제2 복수의 나노시트의 불순물 및 상기 도전성 물질의 불순물은 n형 불순물이고,
    상기 제1 및 제2 복수의 나노시트 각각은 제1 몰분율을 갖는 인듐(In)을 포함하는 3-4족 반도체 물질을 포함하고,
    상기 도전성 물질은 상기 제1 몰분율보다 작은 제2 몰분율을 갖는 인듐(In)을 포함하는 3-4족 반도체 물질을 포함하는 나노시트 전계 효과 트랜지스터.
  17. 제 11항에 있어서,
    상기 분리층은 넓은 밴드갭을 갖는 반도체 물질을 포함하는 나노시트 전계 효과 트랜지스터.
  18. 제 11항에 있어서,
    1 nA/㎛보다 작은 누설 전류를 갖는 나노시트 전계 효과 트랜지스터.
  19. 제 11항에 있어서,
    상기 제1 복수의 나노시트 각각과 상기 제2 복수의 나노시트 각각은 상기 기판의 상기 표면에 수직인 상기 제1 방향의 두께와 상기 기판의 상기 표면에 평행한 상기 제2 방향의 폭을 갖고, 상기 폭은 상기 두께보다 적어도 두배 이상 큰 나노시트 전계 효과 트랜지스터.
  20. 제 11항에 있어서,
    각각의 상기 제1 및 제2 복수의 나노시트 상에 배치되고, 상기 일함수 금속으로부터 상기 도전성 물질을 전기적으로 절연시키는 복수의 내부 스페이서를 더 포함하는 나노시트 전계 효과 트랜지스터.
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