TWI677100B - 具有在堆疊奈米片場效電晶體中抑制寄生雙極性效應之結構的半導體裝置及其製造方法 - Google Patents

具有在堆疊奈米片場效電晶體中抑制寄生雙極性效應之結構的半導體裝置及其製造方法 Download PDF

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Borna J. Obradovic
羅伯特 Ｃ． 保文
Robert C. Bowen
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萊恩 Ｍ． 海雀
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Abstract

一種裝置可包含奈米片場效電晶體(FET)，奈米片場效 電晶體可包含基板、在基板的表面處摻雜有雜質的井、包含多個堆疊奈米片的通道、閘極、傳導性材料以及隔離層。多個堆疊奈米片中的堆疊奈米片可包含半導體材料，半導體材料可摻雜有與井的雜質相同的傳導性類型的雜質。傳導性材料可相鄰於多個奈米片，且可將多個奈米片中的奈米片電連接至井。隔離層可電絕緣井與功函數金屬。

Description

具有在堆疊奈米片場效電晶體中抑制寄生雙極 性效應之結構的半導體裝置及其製造方法 【相關申請案的交叉參考】
本申請案主張在USPTO於2014年12月5日申請的標題為「用於在堆疊奈米片FET中抑制寄生雙極性效應的結構(A STRUCTURE FOR SUPPRESSION OF THE PARASITIC BIPOLAR EFFECT IN STACKED NANOSHEET FETS)」的美國臨時申請案第62/088,519號的優先權，其揭露內容以全文引用的方式併入本文中。
本發明概念的一些實施例大體上是關於積體電路，且更明確而言是關於具有堆疊奈米片場效電晶體(FET)的積體電路以及形成所述積體電路的方法。
隨著積體電路的尺寸減小，增加基板上FET裝置的排列 密度已成為所期望的。垂直的鰭片型場效電晶體(fin-based field-effect transistor；finFET)裝置已開發出，所述裝置包含作為傳導通道區的多個垂直鰭片，以使得在覆蓋基板的小佈局區域中，較大的有效傳導寬度是可能的。然而，隨著電路按比例縮放至更小的尺寸且因此更小的區域，相鄰垂直鰭片之間的側向間距可能變得太小以致於垂直finFET裝置不能正確地操作。堆疊奈米片FET已開發出在覆蓋基板的小佈局區域中，進一步使得較大的有效傳導寬度是可能的。堆疊奈米片FET可包含在基板上以三維陣列排列的多個奈米片，其中閘極堆疊形成於奈米片中的奈米片的通道區上。閘極堆疊可環繞奈米片(環繞式閘極，gate-all-around)的通道區的四個側。
根據本發明概念的一些實施例，提供一種裝置。一種裝置可包含奈米片場效電晶體(FET)。奈米片FET可包含基板。基板可包含在基板表面處的井。井可摻雜有雜質。奈米片FET可包含通道、閘極、傳導性材料及隔離層。通道可包含堆疊在井上的多個奈米片。多個堆疊奈米片中的堆疊奈米片可包含半導體材料，其可摻雜有與所述井的雜質相同的傳導性類型的雜質。多個堆疊奈米片中的堆疊奈米片可在垂直於基板表面的方向上彼此隔開。閘極可包含在所述多個奈米片上、在所述多個奈米片中的相鄰奈米片之間且在所述多個奈米片與所述井之間的功函數金屬。傳導性材料可相鄰於多個奈米片，且可將多個奈米片中的奈米片 電連接至井。隔離層可在井上且可電絕緣所述井與所述功函數金屬。
傳導性材料可包含半導體材料，其可摻雜有與所述井的雜質相同的傳導性類型的雜質。
傳導性材料可包含與多個奈米片相同的半導體材料。
所述傳導性材料的雜質濃度可大於所述多個奈米片中的奈米片的雜質濃度。所述井的雜質濃度可大於所述多個奈米片中的所述奈米片的所述雜質濃度。
所述井的所述雜質、所述奈米片的所述雜質以及所述傳導性材料的所述雜質可為p型雜質。所述多個奈米片中的奈米片可包含第IV族半導體材料，其可包含第一莫耳分率的鍺。傳導性材料可包含第IV族半導體材料，其可包含大於所述第一莫耳分率的第二莫耳分率的鍺。
所述井的所述雜質、所述奈米片的所述雜質以及所述傳導性材料的所述雜質可為n型雜質。所述多個奈米片中的奈米片可包含第III-V族半導體材料，其可包含第一莫耳分率的銦。傳導性材料可包含第III-V族半導體材料，其可包含低於所述第一莫耳分率的第二莫耳分率的銦。
所述隔離層可包含寬帶隙半導體材料。
所述奈米片FET可包含低於約1nA/μm的洩漏電流。
所述多個奈米片中的奈米片可包含在垂直於所述基板的所述表面的所述方向上的厚度，以及平行於所述基板的所述表面的方向上的寬度。所述寬度可為所述厚度的至少兩倍。
所述奈米片FET進一步可包含多個內部間隔物。多個內 部間隔物可在多個奈米片中的各別奈米片上，且可電絕緣所述傳導性材料與所述功函數金屬。
根據本發明概念的其他實施例，提供裝置。一種裝置可包含奈米片場效電晶體(FET)。奈米片FET可包含基板、第一通道堆疊、第二通道堆疊、閘極、多個內部間隔物、傳導性材料以及隔離層。基板可包含在基板表面處的井。井可摻雜有雜質。第一通道堆疊可包含在所述井上的第一多個奈米片。第一多個奈米片中的奈米片可包含半導體材料，其可摻雜有與所述井的雜質相同的傳導性類型的雜質。第一多個奈米片中的奈米片可在垂直於基板表面的第一方向上彼此隔開。
第二通道堆疊可包含所述井上的第二多個奈米片。第二多個奈米片中的奈米片可包含半導體材料，其可摻雜有與所述井的雜質相同的傳導性類型的雜質。所述第二多個奈米片中的奈米片在垂直於所述基板的所述表面的所述第一方向上可彼此隔開，且在平行於所述基板的所述表面的第二方向上與所述第一多個奈米片中的各別奈米片隔開。
閘極可包含在所述第一多個奈米片上、在所述第一多個奈米片中的相鄰奈米片之間、在所述第一多個奈米片與所述井之間、在所述第二多個奈米片上、在所述第二多個奈米片中的相鄰奈米片之間且在所述第二多個奈米片與所述井之間的功函數金屬。多個內部間隔物可在所述第一多個奈米片與所述第二多個奈米片中的各別奈米片上，且可使所述傳導性材料與所述功函數金屬電絕緣。傳導性材料可在所述第一多個奈米片與所述第二多個奈米片之間，且可將所述第一多個奈米片以及所述第二多個奈米 片中的奈米片電連接至所述井。隔離層可在所述井上，且可電絕緣所述井與所述功函數金屬。
傳導性材料可包含半導體材料，其可摻雜有與所述井的雜質相同的傳導性類型的雜質。
傳導性材料可包含與第一多個奈米片以及第二多個奈米片相同的半導體材料。
所述傳導性材料的雜質濃度可大於所述第一多個奈米片以及第二多個奈米片中的奈米片的雜質濃度。所述井的雜質濃度可大於所述第一多個奈米片以及第二多個奈米片中的奈米片的所述雜質濃度。
所述井的所述雜質、所述第一多個奈米片以及所述第二多個奈米片中的所述奈米片的所述雜質以及所述傳導性材料的所述雜質可為p型雜質。所述第一多個奈米片以及所述第二多個奈米片中的奈米片可包含第IV族半導體材料，其可包含第一莫耳分率的鍺。傳導性材料可包含第IV族半導體材料，其可包含大於所述第一莫耳分率的第二莫耳分率的鍺。
所述井的所述雜質、所述第一多個奈米片以及所述第二多個奈米片中的所述奈米片的所述雜質以及所述傳導性材料的所述雜質可為n型雜質。所述第一多個奈米片以及所述第二多個奈米片中的奈米片可包含第III-V族半導體材料，其可包含第一莫耳分率的銦。傳導性材料可包含第III-V族半導體材料，其可包含低於所述第一莫耳分率的第二莫耳分率的銦。
所述隔離層可包含寬帶隙半導體材料。
所述裝置可包含低於約1nA/μm的洩漏電流。
所述第一多個奈米片中的奈米片及所述第二多個奈米片中的奈米片可包含垂直於所述基板的所述表面的所述第一方向上的厚度，及平行於所述基板的所述表面的所述第二方向上的寬度。所述寬度可為所述厚度的至少兩倍。
所述奈米片FET還可包含多個內部間隔物，其在所述第一多個奈米片與所述第二多個奈米片中的各別奈米片上。多個內部間隔物可電絕緣所述傳導性材料與所述功函數金屬。
所述裝置可包含第二奈米片FET，其可包含第三通道堆疊。第三通道堆疊可包含在所述井上的第三多個奈米片。第三多個奈米片中的奈米片可不電連接至井。第三多個奈米片中的奈米片可包含在垂直於基板表面的第一方向上的厚度，所述厚度大於在垂直於第一多個奈米片與第二多個奈米片中的奈米片的基板表面的第一方向上的厚度。
根據本發明概念的其他實施例，可提供數種形成包含奈米片FET的裝置的方法。方法可包含形成井，所述井可在基板的表面處摻雜有雜質。方法可包含在井上沈積奈米片堆疊。奈米片堆疊可包含隔離層，其可相鄰於基板表面及犧牲閘極材料的多個層，且可由通道材料的各別奈米片穿插。通道材料可包含半導體材料，其可摻雜有與所述井的雜質相同的傳導性類型的雜質。
方法可包含遮蔽並蝕刻奈米片堆疊，以界定第一分離奈米片堆疊及第二分離奈米片堆疊。方法可包括過度蝕刻基板表面的未被第一分離奈米片堆疊及第二分離奈米片堆疊覆蓋的部分。方法可包含在基板表面的經過度蝕刻部分中，沈積絕緣材料。方法可包含移除第一分離奈米片堆疊及第二分離奈米片堆疊的犧牲 閘極材料的多個層的邊緣的數個部分。方法可包含在第一分離奈米片堆疊及第二分離奈米片堆疊的犧牲閘極材料的多個層的邊緣的經移除部分中，形成內部間隔物。方法可包含在第一奈米片堆疊與第二奈米片堆疊之間，形成包括抗蝕劑或其他材料的遮蔽層。方法可包含移除第一分離奈米片堆疊及第二分離奈米片堆疊的犧牲閘極材料的多個層。方法可包含將功函數金屬沈積於第一奈米片堆疊及第二奈米片堆疊上以及空間中，所述空間是藉由移除第一分離奈米片堆疊及第二分離奈米片堆疊的犧牲閘極材料的多個層而形成的。方法可包含移除遮蔽層以及遮蔽層之下的基板表面的經過度蝕刻部分中的絕緣材料。
方法可包含沈積傳導性材料於藉由移除遮蔽層及絕緣材料而形成的空間中。傳導性材料可將第一奈米片堆疊及第二奈米片堆疊的通道材料的奈米片中的奈米片電連接至井。傳導性材料可包含半導體材料，其可摻雜有與所述井的雜質相同的傳導性類型的雜質。方法可包含在傳導性材料的頂表面上形成絕緣體。方法可包含將塊體金屬閘極材料沈積於第一奈米片堆疊及第二奈米片堆疊上。塊體金屬閘極材料可電連接至功函數金屬。
根據本發明概念的其他實施例，可提供數種形成包含奈米片FET的裝置的方法。方法可包含形成井，所述井可在基板的表面處摻雜有雜質。方法可包含在所述井上沈積奈米片堆疊。奈米片堆疊可包含隔離層，其可相鄰於基板表面及犧牲閘極材料的多個層，且可由通道材料的各別奈米片來穿插。通道材料可包含半導體材料，其可摻雜有與所述井的雜質相同的傳導性類型的雜質。
方法可包含在奈米片堆疊上形成環繞(wrap-around)間隔物。所述方法可包含移除犧牲閘極材料的多個層。所述方法可包含沈積功函數金屬於堆疊上以及空間中，所述空間是藉由移除犧牲閘極材料的多個層所形成的。所述方法可包含遮蔽並蝕刻接觸孔，其延伸穿過奈米片堆疊並至基板表面的一部分。所述方法可包含蝕刻功函數金屬的由接觸孔暴露的數個部分。所述方法可包含在功函數金屬的經蝕刻部分中，形成內部間隔物。
所述方法可包含沈積傳導性材料於接觸孔中。傳導性材料可將通道材料的奈米片中的奈米片電連接至井。傳導性材料可包含半導體材料，其可摻雜有與所述井的雜質相同的傳導性類型的雜質。所述方法可包含沈積塊體金屬閘極材料於奈米片堆疊上。塊體金屬閘極材料可電連接至功函數金屬。
應注意的是，本發明概念的關於一個實施例描述的態樣可併入於不同實施例中，儘管未相對於不同實施例具體描述。即，所有實施例及/或任一實施例的特徵可以任何方式及/或組合來組合。本發明概念的此等及其他目標及/或態樣在以下闡述的描述中詳細地予以解釋。
100、400、700‧‧‧堆疊奈米片FET
105s‧‧‧源極區
105d‧‧‧汲極區
110‧‧‧基板
120、420、720‧‧‧奈米片
160‧‧‧閘極堆疊
410、710‧‧‧井
425、725‧‧‧犧牲閘極材料層
430、730‧‧‧隔離層
440、740‧‧‧絕緣材料區
450、750‧‧‧內部間隔物
455‧‧‧遮蔽層
460、760‧‧‧功函數金屬
470、770‧‧‧傳導性材料
480、780‧‧‧絕緣體
490、790‧‧‧塊體金屬
600、900‧‧‧方法
601、602、603、604、605、606、607、608、609、610、611、612、613、614、901、902、903、904、905、906、907、908、909、910、911、912‧‧‧區塊
755‧‧‧抗蝕劑材料
包含隨附諸圖以提供對本發明概念的進一步理解，且隨附諸圖併入於本說明書中且構成本說明書的一部分。圖式說明本發明概念的一些實施例，且與描述一起用以解釋本發明概念的原理。
圖1A為示意性地說明習知奈米片FET的透視圖。
圖1B為沿圖1A的線B-B'所獲得的橫截面圖。
圖2為說明電子能級與位置之間的關係，且說明產生於習知奈米片FET內的少數載子的圖式。
圖3為說明習知奈米片FET內，電洞濃度對電子能級的效應的圖式。
圖4為示意性地說明根據本發明概念的一些實施例的奈米片FET的橫截面圖。
圖5A至圖5G為示意性地說明製造圖4的奈米片FET的方法的階段的橫截面圖。
圖6為說明製造圖4的奈米片FET的方法的流程圖。
圖7為示意性地說明根據本發明概念的一些實施例的奈米片FET的橫截面圖。
圖8A至圖8H為示意性地說明製造圖7的奈米片FET的方法的階段的橫截面圖。
圖9為說明製造根據本發明概念的一些實施例的奈米片FET的方法的流程圖。
參看隨附圖式詳細地描述實施例。然而，本發明概念可以各種不同形式體現，且不應解釋為僅限於本文所闡述的所說明實施例。確切而言，提供此等實施例作為實例，使得本發明將為透徹且完整的，且將向所屬領域中具通常知識者充分傳達本發明 概念的概念。除非另有說明，否則貫穿附圖及書面描述內容的類似參考數字指類似元件，且因此可不重複描述。
本文中使用的術語僅出於描述特定實施例的目的，且並不意欲限制本發明概念。如本文中所使用，單數術語「一」及「所述」意欲亦包含複數形式，除非上下文另外清楚地指示。如本文所用，術語「及/或」包括相關所列項目中的一或多者的任何及所有組合。
應理解，當諸如層、區或基板的元件被稱作「在另一元件上」時，其可直接在另一元件上或可以存在中間元件。應進一步理解，當將諸如層、區或表面的元件稱作「相鄰」另一元件時，其可直接相鄰於另一元件，或可以存在中間元件。相比之下，術語「直接」意謂不存在中間元件。將進一步理解，術語「包括」及/或「包含」在用於本文中時，指定所陳述的特徵、整數、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
亦應理解，雖然術語第一、第二、第三等可在本文中用以描述各種元件，但此等元件不應受此等術語限制。此等術語僅用以將一個元件與另一元件區分開來。因此，在不脫離本發明概念的教示的情況下，一些實施例中的第一元件可在其他實施例中被稱為第二元件。本文中所解釋以及說明的本發明概念的態樣的實例實施例包含其補充對應物。在本說明書通篇中，相同參考編號或相同參考代號表示相同元件。
此外，本文中參考為理想化實例說明的橫截面說明及/或平面說明來描述實例實施例。因此，將圖形的形狀變化當作例如 製造技術及/或公差之結果是可預期的。因此，實例實施例不應解釋為限於本文中所說明的區域形狀，而是要包含例如由製造造成的形狀偏差。舉例而言，繪示為矩形的蝕刻區將通常具有圓或彎曲特徵。因此，諸圖中所說明的區本質上為示意性的，且其形狀不意欲說明裝置的區的實際形狀，且不意欲限制實例實施例的範疇。
除非另有定義，否則本文所使用的所有術語(包含技術及科學術語)具有與由本發明概念所屬領域的具有通常知識者通常所理解相同的含義。應進一步理解，應將術語(諸如，常用詞典中所定義的所述術語)解釋為具有與其在相關技術及/或本說明書的上下文中的含義一致的含義，且除非本文中如此明確定義，否則將不以理想化或過於正式的含義來加以解釋。
如由本發明的實體所理解，根據本文所描述的各種實施例的裝置可體現於諸如積體電路的微電子裝置中，其中根據本文所描述的各種實施例的多個裝置整合於同一微電子裝置中。因此，可在微電子裝置中在無需正交的兩個不同方向上複製本文中所說明的橫截面圖。因此，體現根據本文中所描述的各種實施例的裝置的微電子裝置的平面圖，可包含基於微電子裝置的功能性的呈陣列及/或二維圖案的多個裝置。
取決於微電子裝置的功能性，根據本文中所描述的各種實施例的裝置可散置於其他裝置當中。此外，可在第三方向上複製根據本文中所描述的各種實施例的微電子裝置以提供三維積體電路，所述第三方向可正交於兩個不同方向。
如本文所使用，術語積體電路可指半導體裝置及/或包含 一或多個電路及/或其組件的電路。
現參考圖1A及圖1B，其分別為示意性地說明習知奈米片FET的透視圖及沿著圖1A的線B-B'獲得的橫截面圖。堆疊奈米片FET 100可形成於基板110上。基板110可為絕緣基板110。舉例而言，基板110可為諸如絕緣體上矽(silicon on insulator；SOI)結構的絕緣體上半導體(semiconductor on insulator；xOI)。堆疊奈米片FET 100可包含垂直堆疊的通道圖案。通道圖案中的通道圖案可包含配置於平行於基板110的表面的水平面中的一或多個奈米片120。儘管說明了各自包含一個奈米片的兩個通道圖案，但堆疊奈米片FET可具有不同數目個堆疊通道圖案及/或在通道圖案的水平面中的不同數目個奈米片。堆疊通道圖案可執行堆疊奈米片FET 100的通道的功能。換言之，奈米片120可執行堆疊奈米片FET 100的通道的功能。奈米片120中的奈米片可包含傳導通道材料的薄層。舉例而言，奈米片120中的奈米片可包含矽(Si)、矽鍺(SiGe)、鍺(Ge)及/或第III-V族半導體材料，例如砷化銦鎵(InGaAs)。
儘管兩個垂直堆疊的通道圖案說明於圖1B中，但可提供更多垂直堆疊的通道圖案。舉例而言，垂直堆疊的通道圖案可包含三個或三個以上垂直堆疊的通道圖案。
堆疊奈米片FET 100可包含包圍垂直堆疊通道圖案部分的閘極堆疊160。閘極堆疊可執行堆疊奈米片FET 100的閘極的功能。閘極堆疊可包含包圍奈米片120中的奈米片之部分的閘極介電材料。舉例而言，閘極介電材料可包圍垂直堆疊通道圖案的奈米片120中的奈米片的頂表面、底表面及/或側壁表面。閘極介電 材料可電絕緣奈米片120與閘極堆疊的導電部分。
閘極堆疊可包含包圍垂直堆疊通道圖案之部分的低電阻閘極金屬層。低電阻閘極金屬層可在閘極介電材料上於垂直堆疊通道圖案的相鄰者之間延伸。低電阻閘極金屬層可包圍垂直堆疊通道圖案中的垂直堆疊通道圖案之部分的頂表面及底表面。低電阻閘極金屬層可進一步包圍奈米片120中的奈米片中的外部奈米片的外部邊緣。閘極介電材料可電絕緣奈米片120與低電阻閘極金屬層。閘極堆疊可包含功函數調諧金屬層，其可在低電阻閘極金屬層與閘極介電材料之間及/或替換所說明低電阻閘極金屬層的部分。閘極介電材料可電絕緣奈米片120與低電阻閘極金屬層及/或功函數調諧金屬層。
堆疊奈米片FET 100可包含在垂直堆疊通道圖案的相對末端上的源極區105s以及汲極區105d。源極區105s以及汲極區105d可連接至垂直堆疊通道圖案中的垂直堆疊通道圖案的各別末端。換言之，源極區105s及汲極區105d可連接至奈米片120中的奈米片的各別末端。源極區105s可執行堆疊奈米片FET 100的源極的功能。汲極區105d可執行堆疊奈米片FET 100的汲極的功能。
堆疊奈米片FET 100的有效寬度可藉由提供更多垂直堆疊通道圖案層來增加。因此，堆疊奈米片FET 100相對於塊體finFET可為有利的。然而，相較於塊體FinFET，堆疊奈米片FET 100可具有重要的缺點。堆疊奈米片FET 100可受寄生雙極性效應(Parasitic Bipolar Effect；PBE)更顯著地影響。PBE可存在於所有裝置中達變化的程度。然而，PBE在諸如絕緣體上半導體(xOI) 及奈米片裝置的完全絕緣結構上最明顯。PBE可由通道中少數載子的堆積而引起。少數載子可歸因於包含(例如)帶至帶穿隧(Band-To-Band Tunneling；BTBT)的各種機構及在汲極附近的空乏區中對產生(pair generation)而發生。
圖2為說明電子能級與位置之間的關係，且說明產生於習知奈米片FET內的少數載子的圖式。參看圖2，縱軸為電子能級，橫軸為在根據本發明概念的一些實施例的奈米片FET中的位置，Eoff為在關閉情況下的源極-通道靜電障壁高度，Eg為帶隙。雖然電晶體處於關閉狀態，但電子可越過帶隙自閘極處的價帶穿隧至汲極處的傳導帶以產生BTBT洩漏電流。電子的價電子穿隧可產生少數載子的累積，所述累積可通常累積於通道區中。對源極和對汲極而言，所產生的少數載子可面臨靜電障壁。在塊體finFET裝置中，可存在至基板的傳導路徑。至塊體finFET裝置中的基板的傳導路徑可掃除所產生的少數載子，且少數載子可不累積於塊體finFET裝置的通道中。然而，在xOI及奈米片構造中，可不存在此路徑。通道的隔離可俘獲所產生少數載子於通道區中。
圖3為說明習知奈米片FET內，電洞濃度對電子能級的效應的圖式。參看圖3，少數載子的堆積可導致通道中電荷的逐漸堆積，從而導致源極與通道之間的電位障壁的減低。此減低反而可使來自源極的多數載子注入增加，從而增加電晶體的關閉狀態下的電流(不過准許過量少數載子達成穩定狀態濃度)。歸因於少數載子的存在的源極/通道障壁的減低與增加的多數載子注入概念上類似於雙極性電晶體的操作，且亦可被稱作「寄生雙極性效應」，其中關聯增益β經定義為源極處的額外注入大半電流與通道 中經注入小量電流的比率。
一些奈米片結構對於此效應可為特別脆弱的。雖然xOI裝置可具有快速再結合可發生的通道/埋入式氧化物(buried oxide，BOX)介面藉此減小β，但環繞式閘極(gate-all-around，GAA)奈米片裝置可不具有此介面。GAA奈米片裝置的整個奈米片通道可在高品質閘極介電質中包覆。使所述介面的缺陷度故意地增加以便達成合適的再結合速率，可導致遷移率衰減、增加的1/f雜訊及總體效能損失以及與關聯產率(yield)損失的可能的源極-汲極短路。
一些奈米片電晶體的β的值可為顯著地大的。對於SiGe裝置，可預期到大約1000的增益。直接帶隙III-V裝置可具有某較低增益，所述增益可為10至100的等級。由於歐傑再結合(Auger recombination)的高速率，增益對於III-V裝置可顯著較低。結果在通道中可為減小的穩態小量濃度，且因此可為減小的增益。然而，即使是100的增益對於常規電壓臨界(Regular-voltage threshold，Regular-VT)裝置可能是非常顯著的。因為RVT裝置可能需要~0.1nA/μm的最大洩漏位準，所以可能需要具有為100的PBE β的RVT裝置，以減小所有洩漏機構(即，BTBT及其他)的總和為1pA/μm以下。此情形可為相當有挑戰性的，且可能需要裝置設計上的效能及/或洩漏折衷，以及幾乎無缺陷處理。因此，至少對於RVT裝置儘可能大地抑制PBE增益是高度合乎需要的。
圖4為示意性地說明根據本發明概念的一些實施例的奈米片FET的橫截面圖。參看圖4，堆疊奈米片FET 400可包含基板，所述基板包含在基板表面處並摻雜有雜質的井410。舉例而 言，井410可為p+井。
奈米片FET 400可包含通道，所述通道包含在井410上的堆疊奈米片420。通道可包含多個奈米片420。堆疊奈米片420可包含可摻雜有與井410的雜質相同的傳導性類型的雜質的半導體材料。在一些實施例中，堆疊奈米片可為本質的或經輕度摻雜。舉例而言，奈米片420可為p型通道層。堆疊奈米片420可在垂直於基板表面的方向上彼此隔開。
奈米片FET 400可包含包圍堆疊奈米片420的部分的閘極。閘極可包含功函數金屬460及塊體金屬490。在一些實施例中，功函數金屬460可在奈米片420上、在奈米片420中的相鄰奈米片之間，及/或在奈米片420與井410之間。然而，在其他實施例中，說明為功函數金屬460的部分可用塊體金屬490替換。塊體金屬490可在功函數金屬460上。
奈米片FET 400可包含傳導性材料470，其可相鄰於奈米片420且可將奈米片420電連接至井410。傳導性材料470可自堆疊奈米片420至基板提供對多數載子的傳導性路徑。在一些實施例中，傳導性材料470及井410可以相較於奈米片420的雜質濃度較大的雜質濃度各自進行摻雜。舉例而言，在一些實施例中，傳導性材料470及井410可各自經中度摻雜且奈米片420可為本質的或經輕度摻雜。因此，在少數載子可被拉動至基板中的同時，奈米片420中的多數載子可能面臨靜電障壁。此情形可在保持奈米片420的幾乎GAA靜電控制的同時，減少及/或實際上消除PBE增益。堆疊奈米片FET 400可因此用於RVT應用，且可具有大約0.1至1nA/μm等級的洩漏電流。
堆疊奈米片FET 400的結構可特別適合於寬的奈米片420，其中奈米片420的寬度顯著地大於奈米片420的厚度。具有較窄奈米片(例如，奈米線)的奈米片FET在使用傳導性材料插塞情況下可能會看到靜電性質的非可忽略損失。因此，此結構對於奈米線中的PBE抑制可並非最佳的。
奈米片FET 400可為p型FET或n型FET。在p型奈米片FET 400中，傳導性材料470、井410及/或奈米片420可經n型摻雜。在n型奈米片FET 400中，傳導性材料470、井410及/或奈米片420可經p型摻雜。
奈米片FET 400可包含在基板表面上的隔離層430，其可電絕緣井410與功函數金屬460。奈米片FET 400可包含在基板中的一或多個絕緣材料區440，所述一或多個絕緣材料區440可電絕緣井410與功函數金屬460。奈米片FET 400可包含相鄰於傳導性材料470的內部間隔物450，所述間隔物可電絕緣傳導性材料470與功函數金屬460。內部間隔物可包含足以抑制堆疊奈米片FET 400的閘極與基極之間的寄生電容的厚度。奈米片FET 400可包含在傳導性材料470上的絕緣體480，所述絕緣體可電絕緣傳導性材料470與塊體金屬490。
積體電路可包含多個堆疊奈米片FET 400。舉例而言，積體電路可包含n型堆疊奈米片FET 400及p型堆疊奈米片FET 400。在一些實施例中，並非積體電路的堆疊奈米片FET 400的全部均可包含相同材料。舉例而言，在一些實施例中，n型堆疊奈米片FET 400可包含不同於p型堆疊奈米片FET 400的材料。
在一些實施例中，積體電路可包含堆疊奈米片FET 400， 所述堆疊奈米片FET 400包含將奈米片420連接至井410的傳導性材料470，且可包含並不包含傳導性材料的堆疊奈米片FET。並且不包含傳導性材料的堆疊奈米片FET可為環繞式閘極(GAA)奈米片裝置。GAA奈米片裝置的奈米片可厚於堆疊奈米片FET 400的奈米片420。
圖5A至圖5G為示意性地說明製造圖4的奈米片FET的方法的階段的橫截面圖。參看圖5A，半導體堆疊可生長在基板的表面處的井410上。半導體堆疊可包含在井410上的隔離層430以及在隔離層430上的犧牲閘極材料層425與通道材料的奈米片420的交替經堆疊層。井410、隔離層430、犧牲閘極材料層425以及通道材料的奈米片420可皆包含結晶材料，所述結晶材料可大致晶格匹配至彼此，且相對於彼此可具有強的相對蝕刻選擇性。
井410可在應變鬆弛緩衝層(strain-relaxed buffer)上及/或可經切割並自施體晶圓(donor wafer)轉移至基板上。井410可摻雜有雜質。舉例而言，井410可為p+井。井可形成大的區，且可具有形成於井410上的多個電晶體。
通道材料的奈米片420可包含第IV族及/或第III-V族半導體材料。舉例而言，通道材料的奈米片420可包含SiGe、InGaAs及/或銻化銦鎵(InGaSb)。如本文中所使用，術語「奈米片」可包含具有小於約10nm的厚度的奈米結構。在一些實施例中，通道材料的奈米片420中的奈米片的厚度可在約5nm至約8nm的範圍內，但本發明概念的態樣不限於此。舉例而言，一些實施例可包含具有低於5nm或大於8nm的厚度的奈米片。
犧牲閘極材料層425可分離通道材料的奈米片420。在一 些實施例中，犧牲閘極材料層425中的犧牲閘極材料層的厚度可在約6nm至約20nm的範圍內，但本發明概念的態樣不限於此。犧牲閘極材料層425中的犧牲閘極材料層的厚度可取決於閘極功函數金屬製程。舉例而言，一些實施例可包含低於6nm或大於20nm的犧牲閘極材料層425。
隔離層430可包含寬帶隙半導體。舉例而言，寬帶隙半導體的帶隙可顯著地大於一個電子伏特(electron volt，eV)。在一些實施例中，寬帶隙半導體的帶隙可為至少3eV。在一些實施例中，隔離層430的寬帶隙半導體可具有比基板的傳導帶能量大至少200meV的傳導帶能量，且可具有在基板的價帶能量以下至少200meV的價帶能量。隔離層430的寬帶隙半導體可具有小的介電常數，且可具有合適的可靠性性質。舉例而言，對於奈米片FET 400的預期壽命，隔離層430的寬帶隙半導體可能能夠耐受奈米片FET 400的最大操作電壓。在一些實施例中，預期壽命可以年數來量測，且可為(例如)10年。隔離層430可足夠厚以抑制洩漏電流，且減小完成的堆疊奈米片FET 400的閘極與基極之間的電容。舉例而言，隔離層430的厚度可為至少約5nm，但本發明概念的態樣不限於此。在一些實施例中，隔離層430的最小厚度取決於隔離層430的組合物及/或某些幾何考量而可大於或小於5nm。在一些實施例中，通道材料的奈米片420可包含第IV族半導體材料，且隔離層430可包含硫化鋅(ZnS)及/或硒化鋅(ZnSe)。在一些實施例中，通道材料的奈米片420可包含第III-V族半導體材料，且隔離層430可包含硫化鎘(CdS)、硒化鎘(CdSe)及/或碲化鋅(ZnTe)。在一些實施例中，隔離層430的晶格常數可類似於通道 材料的奈米片420的晶格常數。
參看圖5B，半導體堆疊可經圖案化並蝕刻成分離堆疊，其中在分離堆疊之間具有間隙。包圍分離堆疊且在分離堆疊之間的井410的表面可經過度蝕刻。井410的經過度蝕刻部分可由絕緣材料填充以產生絕緣材料區440。環繞間隔物可形成於分離堆疊上。
參看圖5C，沿著犧牲閘極材料層425的邊緣的部分可經蝕刻，且由絕緣材料填充以形成內部間隔物450。因為犧牲材料層425的材料可具有對半導體堆疊的其他層的高蝕刻選擇性，所以其他層在犧牲閘極材料層425經蝕刻以形成內部間隔物450時可能並非經顯著地蝕刻。
參看圖5D，分離堆疊之間的間隙可由可包含抗蝕劑材料及/或其他材料的遮蔽層455填充。遮蔽層455亦可在分離堆疊的頂表面的數個部分上。
參看圖5E，犧牲材料層425的外部邊緣上的內部間隔物450，換言之，未由遮蔽層455保護的內部間隔物450，可由選擇性蝕刻製程移除。犧牲材料層425亦可由選擇性蝕刻製程移除。犧牲材料層425可由不同於用以移除內部間隔物450的選擇性蝕刻製程的選擇性蝕刻製程移除，使得相鄰於遮蔽層455的內部間隔物450不被移除。在移除犧牲材料層425之後，分離堆疊的剩餘結構可由環繞間隔物固持於適當位置。
參看圖5F，通道材料的奈米片420的經暴露部分可由高k介電材料來覆蓋。高k介電材料可電絕緣通道材料的奈米片420與隨後形成的閘極堆疊。功函數金屬460可在通道材料的奈米片 420上、圍繞通道材料的奈米片420且在通道材料的奈米片420之間沈積。井410可由隔離層430及絕緣材料區440來與功函數金屬460電絕緣。
參看圖5G，可移除遮蔽層455。藉由移除遮蔽層455暴露的絕緣材料區440可在並不顯著地移除分離堆疊的部分的選擇性蝕刻製程中移除。傳導性材料470可沈積於間隙中，以填充先前由絕緣材料區440填充的井410的經過度蝕刻部分，並填充間隙的數個部分。傳導性材料470可經回蝕達相鄰於內部間隔物450的距井最遠的側壁的位準。傳導性材料可接觸通道材料的奈米片420的邊緣部分，且可接觸井410。傳導性材料470可包含結晶及/或非結晶材料，包含多晶材料。傳導性材料470可包含金屬及/或半導體材料的集合中的任一者。
在一些實施例中，奈米片FET 400可為p型FET，通道材料的奈米片420可包含具有第一Ge莫耳分率的SiGe，且傳導性材料470可包含具有大於第一Ge莫耳分率的第二Ge莫耳分率的SiGe。換言之，在p型奈米片FET 400中，傳導性材料470可包含大於通道材料奈米片420的Ge的莫耳分率，藉此增加針對多數載子的通道材料的奈米片420與傳導性材料470之間的障壁。
在一些實施例中，奈米片FET 400可為n型FET，通道材料的奈米片420可包含具有第一In莫耳分率的InGaAs及/或InGaSb，且傳導性材料470可包含具有低於第一銦(In)莫耳分率的第二In莫耳分率的InGaAs及/或InGaSb。換言之，在n型奈米片FET 400中，傳導性材料470可包含小於通道材料的奈米片420的In的莫耳分率，藉此增加針對多數載子的通道材料的奈米片420 與傳導性材料470之間的障壁。
再次參看圖4，絕緣體480可沈積於傳導性材料470上，且塊體金屬閘極材料可沈積於絕緣體480上且功函數金屬460上以形成塊體金屬490。因此，可形成堆疊奈米片FET 400。
圖6為說明製造圖4的奈米片FET的方法的流程圖。參看圖4至圖6，在用於形成堆疊奈米片FET 400的方法600中，可形成井410(區塊601)，所述井可在基板的表面處摻雜有雜質。奈米片堆疊可沈積於井410上(區塊602)。奈米片堆疊可包含相鄰於基板表面的隔離層430及可由通道材料的各別奈米片420穿插的犧牲閘極材料層425。通道材料可包含半導體材料，其可摻雜有與井410的雜質相同的傳導性類型的雜質。
奈米片堆疊可經遮蔽並蝕刻以界定第一分離奈米片堆疊及第二分離奈米片堆疊(區塊603)。可過度蝕刻基板表面的未由的第一分離奈米片堆疊及第二分離奈米片堆疊覆蓋的部分(區塊604)，且可將絕緣材料440沈積於基板表面的經過度蝕刻部分中(區塊605)。可移除犧牲閘極材料層425的邊緣的數個部分，且內部間隔物450可形成於犧牲閘極材料層425的邊緣的經移除部分中(區塊606)。遮蔽層455可形成於第一奈米片堆疊與第二奈米片堆疊之間(區塊607)。可移除犧牲閘極材料層425(區塊608)。功函數金屬460可沈積於第一奈米片堆疊以及第二奈米片堆疊上，及藉由移除犧牲閘極材料層425而形成的空間中(區塊609)。可移除遮蔽層455及遮蔽層455之下的基板表面的經過度蝕刻部分中的絕緣材料440(區塊610)。
傳導性材料470可形成於藉由移除遮蔽層455及絕緣材 料440形成的空間中(區塊611)。傳導性材料470可將通道材料的奈米片420中的奈米片電連接至井410。傳導性材料470可包含半導體材料，其可摻雜有與井410的雜質相同的傳導性類型的雜質。絕緣體480可形成於傳導性材料470的頂表面上(區塊612)。塊體金屬閘極材料可沈積於第一奈米片堆疊及第二奈米片堆疊上(區塊613)。塊體金屬閘極材料可電連接至功函數金屬460。可完成堆疊奈米片FET 400的形成(區塊614)。
圖7為示意性地說明根據本發明概念的一些實施例的奈米片FET的橫截面圖。參看圖4及圖7，堆疊奈米片FET 700可類似於堆疊奈米片FET 400。舉例言之，堆疊奈米片FET 700的井710、堆疊奈米片720、隔離層730、絕緣材料區740、內部間隔物750、功函數金屬760、傳導性材料770、絕緣體780以及塊體金屬790可類似於堆疊奈米片FET 400的井410、堆疊奈米片420、隔離層430、絕緣材料區440、內部間隔物450、功函數金屬460、傳導性材料470、絕緣體480及塊體金屬490。類似於堆疊奈米片FET 400的奈米片FET 700的數個部分的描述為簡潔起見可被省略。
圖8A至圖8H為示意性地說明製造圖7的奈米片FET的方法的階段的橫截面圖。參看圖8A，半導體堆疊可生長於在基板的表面處的井710上。半導體堆疊可包含井710上的隔離層730以及隔離層730上犧牲閘極材料725與通道材料的奈米片720的交替堆疊層。犧牲閘極材料層725可類似於上文參看圖4A所描述的犧牲閘極材料層425。
參看圖8B，可蝕刻包圍半導體堆疊的井710的表面。井 710的經蝕刻部分可由絕緣材料填充以產生絕緣材料區740。可移除犧牲閘極材料層725。剩餘結構可由環繞間隔物固持於適當位置。
參看圖8C，功函數金屬760可在通道材料的奈米片720上、圍繞通道材料的奈米片720且在通道材料的奈米片720之間沈積。井710可藉由隔離層730及絕緣材料區740而與功函數金屬760電絕緣。
參看圖8D，抗蝕劑材料755可沈積於功函數金屬760上以圖案化接觸孔。參看圖8E，功函數金屬760、通道材料的奈米片720、隔離層730及井710可經垂直地蝕刻以形成由抗蝕劑材料755的圖案界定的接觸孔。各向異性蝕刻可用以執行垂直蝕刻。接觸孔可延伸穿過井710的表面並至井710中。
參看圖8F，可部分蝕刻功函數金屬760。在一些實施例中，可藉由抗蝕劑材料755覆蓋晶圓的除接觸孔之外的整個表面，使得僅移除來自接觸孔內的金屬。部分蝕刻可使用對於通道材料的奈米片720為選擇性的各向異性蝕刻來執行。
參看圖8G，接觸孔可填充有低k介電材料。在一些實施例中，接觸孔可填充有氧化物。可經由抗蝕劑材料755的接觸孔圖案垂直蝕刻低k介電材料以形成內部間隔物750。低k介電質的垂直蝕刻可暴露通道材料層720的邊緣部分。類似於傳導性材料470，傳導性材料770可提供針對少數載子的自堆疊奈米片720至基板的導電路徑。在一些實施例中，傳導性材料770及井710可各自以相較於奈米片720的雜質濃度較大的雜質濃度進行摻雜。舉例而言，在一些實施例中，傳導性材料770及井710可各自經 中度摻雜且奈米片720可為本質的或經輕度摻雜。因此，在同時少數載子可被拉動至基板中同時，奈米片720中的多數載子可能面臨靜電障壁。此情形可在保持對奈米片720的幾乎GAA靜電控制的同時，減小及/或實際上消除PBE增益。堆疊奈米片FET 700可因此用於RVT應用且可具有大約0.1至1nA/μm等級的洩漏電流。
參看圖8H，接觸孔可由傳導性材料770填充，所述傳導性材料可將奈米片720中的奈米片電連接至井710。再次參看圖7，可移除抗蝕劑材料755，可將絕緣體780沈積於傳導性材料770上，且塊體金屬閘極材料可形成於絕緣體780上及功函數金屬760上。因此，可形成堆疊奈米片FET 700。
圖9為說明製造根據本發明概念的一些實施例的奈米片FET的方法的流程圖。參看圖7至圖9，在形成堆疊奈米片FET 700的方法900中，可提供井710(區塊901)，所述井可在基板的表面處摻雜有雜質。方法可包含將奈米片堆疊沈積於井上(區塊902)。奈米片堆疊可包含隔離層730，其可相鄰於基板表面及犧牲閘極材料層725，所述犧牲閘極材料層可由通道材料的各別奈米片720穿插。通道材料可包含半導體材料，其摻雜有與井410的雜質相同的傳導性類型的雜質。
環繞間隔物可形成於奈米片堆疊上(區塊903)。可移除犧牲閘極材料層725(區塊904)。功函數金屬760可沈積於堆疊上，及藉由移除犧牲閘極材料層725形成的空間中(區塊905)。接觸孔可經遮蔽並蝕刻，其延伸穿過奈米片堆疊並至基板表面的一部分中(區塊906)。可蝕刻由接觸孔暴露的功函數金屬760的 部分(區塊907)。內部間隔物750可形成於功函數金屬760的經蝕刻部分中(區塊908)。
傳導性材料770可沈積於接觸孔中(區塊909)。傳導性材料770可將通道材料的奈米片720中的奈米片電連接至井710。傳導性材料770可包含半導體材料，其可摻雜有與井410的雜質相同的傳導性類型的雜質。絕緣體780可形成於傳導性材料770的頂表面上(區塊910)。塊體金屬閘極材料可沈積於奈米片堆疊上(區塊911)。塊體金屬閘極材料可電連接至功函數金屬760。可完成堆疊奈米片FET 700的形成(區塊912)。
雖然已參考一些實施例描述了本發明概念，但對於所屬領域中具通常知識者將顯而易見的是，可在不脫離本發明概念的精神及範疇的情況下，作出各種改變以及修改。應理解，以上實施例並非限制性的，而是說明性的。因此，本發明概念的範疇應由以下申請專利範圍以及其等效物的最廣泛容許解釋來判定，且不應由前述描述約束或限制。

Claims (19)

  1. 一種包括奈米片場效電晶體的裝置，所述奈米片場效電晶體包括：井，其在基板的表面處摻雜有雜質；通道，其包括堆疊在所述井上的多個奈米片，所述多個奈米片中的奈米片包括摻雜有與所述井的所述雜質相同的傳導性類型的雜質的半導體材料，且所述多個奈米片中的所述奈米片在垂直於所述基板的所述表面的方向上彼此隔開；閘極，其包括在所述多個奈米片上、在所述多個奈米片中的相鄰奈米片之間且在所述多個奈米片與所述井之間的功函數金屬；傳導性材料，其相鄰於所述多個奈米片且電連接所述多個奈米片中的所述奈米片至所述井；以及隔離層，位於所述井上，其電絕緣所述井與所述功函數金屬。
  2. 如申請專利範圍第1項所述的包括奈米片場效電晶體的裝置，其中所述傳導性材料包括半導體材料，所述半導體材料摻雜有與所述井的所述雜質相同的所述傳導性類型的雜質。
  3. 如申請專利範圍第2項所述的包括奈米片場效電晶體的裝置，其中所述傳導性材料包括與所述多個奈米片相同的所述半導體材料。
  4. 如申請專利範圍第2項所述的包括奈米片場效電晶體的裝置，其中所述傳導性材料的雜質濃度大於所述多個奈米片中的所述奈米片的雜質濃度，且其中所述井的雜質濃度大於所述多個奈米片中的所述奈米片的所述雜質濃度。
  5. 如申請專利範圍第2項所述的包括奈米片場效電晶體的裝置，其中所述井的所述雜質、所述奈米片的所述雜質以及所述傳導性材料的所述雜質為p型雜質，其中所述多個奈米片中的所述奈米片包括第IV族半導體材料，所述第IV族半導體材料包括第一莫耳分率的鍺，且其中所述傳導性材料包括第IV族半導體材料，所述第IV族半導體材料包括大於所述第一莫耳分率的第二莫耳分率的鍺。
  6. 如申請專利範圍第2項所述的包括奈米片場效電晶體的裝置，其中所述井的所述雜質、所述奈米片的所述雜質以及所述傳導性材料的所述雜質為n型雜質，其中所述多個奈米片中的所述奈米片包括第III-V族半導體材料，所述第III-V族半導體材料包括第一莫耳分率的銦，且其中所述傳導性材料包括第III-V族半導體材料，所述第III-V族半導體材料包括低於所述第一莫耳分率的第二莫耳分率的銦。
  7. 如申請專利範圍第1項所述的包括奈米片場效電晶體的裝置，其中所述隔離層包括寬帶隙半導體材料。
  8. 如申請專利範圍第1項所述的包括奈米片場效電晶體的裝置，其中所述奈米片場效電晶體包括低於約1nA/μm的洩漏電流。
  9. 如申請專利範圍第1項所述的包括奈米片場效電晶體的裝置，其中所述多個奈米片中的所述奈米片包括在垂直於所述基板的所述表面的所述方向上的厚度，以及平行於所述基板的所述表面的方向上的寬度，其中所述寬度為所述厚度的至少兩倍。
  10. 如申請專利範圍第1項所述的包括奈米片場效電晶體的裝置，其中所述奈米片場效電晶體更包括在所述多個奈米片中的各別奈米片上且使所述傳導性材料與所述功函數金屬電絕緣的多個內部間隔物。
  11. 一種包括奈米片場效電晶體的裝置，所述奈米片場效電晶體包括：基板，其包括在所述基板的表面處摻雜有雜質的井；第一通道堆疊，其包括在所述井上的第一多個奈米片，所述第一多個奈米片中的奈米片包括摻雜有與所述井的所述雜質相同的傳導性類型的雜質的半導體材料，且所述第一多個奈米片中的所述奈米片在垂直於所述基板的所述表面的第一方向上彼此隔開；第二通道堆疊，其包括在所述井上的第二多個奈米片，所述第二多個奈米片中的奈米片包括摻雜有與所述井的所述雜質相同的所述傳導性類型的所述雜質的所述半導體材料，且所述第二多個奈米片中的所述奈米片在垂直於所述基板的所述表面的所述第一方向上彼此隔開，且在平行於所述基板的所述表面的第二方向上與所述第一多個奈米片中的各別奈米片隔開；閘極，其包括在所述第一多個奈米片上、在所述第一多個奈米片中的相鄰奈米片之間、在所述第一多個奈米片與所述井之間、在所述第二多個奈米片上、在所述第二多個奈米片中的相鄰奈米片之間且在所述第二多個奈米片與所述井之間的功函數金屬；多個內部間隔物，其在所述第一多個奈米片與所述第二多個奈米片中的各別奈米片上，且使傳導性材料與所述功函數金屬電絕緣；所述傳導性材料，其在所述第一多個奈米片與所述第二多個奈米片之間，且將所述第一多個奈米片以及所述第二多個奈米片中的所述奈米片電連接至所述井；以及隔離層，位於所述井上，其電絕緣所述井與所述功函數金屬。
  12. 如申請專利範圍第11項所述的包括奈米片場效電晶體的裝置，其中所述傳導性材料包括半導體材料，所述半導體材料摻雜有與所述井的所述雜質相同的所述傳導性類型的雜質。
  13. 如申請專利範圍第12項所述的包括奈米片場效電晶體的裝置，其中所述傳導性材料包括與所述第一多個奈米片以及所述第二多個奈米片相同的半導體材料。
  14. 如申請專利範圍第12項所述的包括奈米片場效電晶體的裝置，其中所述傳導性材料的雜質濃度大於所述第一多個奈米片以及所述第二多個奈米片中的所述奈米片的雜質濃度，且其中所述井的雜質濃度大於所述第一多個奈米片以及所述第二多個奈米片中的所述奈米片的所述雜質濃度。
  15. 如申請專利範圍第12項所述的包括奈米片場效電晶體的裝置，其中所述井的所述雜質、所述第一多個奈米片以及所述第二多個奈米片中的所述奈米片的所述雜質以及所述傳導性材料的所述雜質為p型雜質，其中所述第一多個奈米片以及所述第二多個奈米片中的所述奈米片包括第IV族半導體材料，所述第IV族半導體材料包括第一莫耳分率的鍺，且其中所述傳導性材料包括第IV族半導體材料，所述第IV族半導體材料包括大於所述第一莫耳分率的第二莫耳分率的鍺。
  16. 如申請專利範圍第12項所述的包括奈米片場效電晶體的裝置，其中所述井的所述雜質、所述第一多個奈米片以及所述第二多個奈米片中的所述奈米片的所述雜質以及所述傳導性材料的所述雜質為n型雜質，其中所述第一多個奈米片以及所述第二多個奈米片中的所述奈米片包括第III-V族半導體材料，所述第III-V族半導體材料包括第一莫耳分率的銦，且其中所述傳導性材料包括第III-V族半導體材料，所述第III-V族半導體材料包括低於所述第一莫耳分率的第二莫耳分率的銦。
  17. 如申請專利範圍第11項所述的包括奈米片場效電晶體的裝置，其中所述隔離層包括寬帶隙半導體材料。
  18. 如申請專利範圍第11項所述的包括奈米片場效電晶體的裝置，其包括低於約1nA/μm的洩漏電流。
  19. 如申請專利範圍第11項所述的包括奈米片場效電晶體的裝置，其中所述第一多個奈米片中的所述奈米片及所述第二多個奈米片中的所述奈米片包括垂直於所述基板的所述表面的所述第一方向上的厚度，及平行於所述基板的所述表面的所述第二方向上的寬度，其中所述寬度為所述厚度的至少兩倍。
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