TW202401839A - 雙通道半導體裝置與其製造方法 - Google Patents

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賈邁勒 拉馬達尼
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Abstract

一種雙通道半導體裝置。雙通道半導體裝置是一種疊接解決方案，整合兩個半導體通道：HEMT通道與薄膜電晶體（Thin Film Transistor；TFT）通道。HEMT通道可為AlGaN／GaN HEMT通道，TFT通道可為多晶矽TFT通道。多晶矽TFT可有利地在增強模式下操作以實現增強模式疊接裝置。

Description

雙通道半導體裝置與其製造方法
本發明係關於一種雙通道半導體裝置，且尤其係關於一種包含薄膜電晶體之疊接（cascode）半導體裝置。
氮化鎵（GaN）與其他寬能隙基於III族氮化物之直接過渡半導體材料具有高崩潰電場且有助於高電流密度。在這考量下，GaN基半導體裝置被積極研究作為矽基半導體裝置在功率與高頻應用中之替代品。例如，相對於同等面積之矽功率場效應電晶體，GaN高電子遷移率電晶體（High Electron Mobility Transistor；HEMT）可提供較低之導通電阻與較高之崩潰電壓。
薄膜電晶體（Thin Film Transistor；TFT）可由多晶矽、非晶矽、有機與金屬氧化物製成。遷移率取決於其引發散射情況之結晶形態與不規則結構。多晶矽TFT中之載流子遷移率最高可達100平方厘米／伏特秒。
薄膜電晶體通常包含源極、汲極及閘極。介電層將閘極電極與主動半導體膜隔開，而源極與汲極接點直接連接到半導體。當電壓施加到閘極電極時，多數電荷載流子被電場吸引並形成導電通道。
本發明提供一種半導體裝置，其係包含一高電子遷移率電晶體（High Electron Mobility Transistor；HEMT）以及與該HEMT疊接電耦合的一薄膜電晶體（Thin Film Transistor；TFT）。
本發明還提供一種製造一雙通道半導體裝置之方法，包含：生長一異質結構裝置；在該異質結裝置中構建一源極區域與一汲極區域；產生一隔離區域；以及形成一TFT。
在以下說明中，為了提供對雙通道半導體裝置之全面理解，許多具體細節被加以闡述。然而，對於本發明所屬技術領域中具有通常知識者為顯而易見的是，並不需要採用特定細節來實踐本發明。在其他情況下，為了避免混淆本發明，未詳細闡述眾所周知的材料或方法。
在本說明書通篇中提及的「一個實施方式」、「一實施方式」、「一個實例」或「一實例」意指結合該實施方式或實例闡述之一特定特徵、結構、方法、流程及／或特性包含於雙通道半導體裝置之至少一個實施方式中。因此，在本說明書中各處出現之片語「在一個實施方式中」、「在一實施方式中」、「一個實例」或「一實例」未必皆指同一實施方式或實例。此外，在一或多個實施方式或實例中，特定的特徵、結構、方法、流程及／或特性可以任何合適的組合及／或子組合進行組合。此外，應理解，在本文中提供的圖式係用於向本發明所屬技術領域中具有通常知識者進行闡釋之目的，且圖式未必按比例繪製。
在本申請案之上下文中，當電晶體處於「關斷狀態」或「關斷」時，電晶體阻擋電流及／或基本上不傳導電流。相反地，當電晶體處於「導通狀態」或「導通」時，電晶體能夠實質地傳導電流。舉例來說，電晶體可包含N通道金屬氧化物半導體（N-channel Metal-Oxide-Semiconductor；NMOS）場效應電晶體（Field Effect Transistor；FET），其在第一端子（汲極）與第二端子（源極）之間承載有高電壓。
此外，本說明書通篇使用某些術語。這些術語具有它們所屬領域中的一般含義，除非在本文中具體定義或者它們的使用的上下文清楚地表示不同。例如，本發明所屬技術領域中具有通常知識者能識別及區分薄層電阻（即，薄層rho）與電阻率。此外，應注意者，元素名稱與符號在全文中可交替使用（例如，Si與矽）；然而，兩者具有相同之含義。
如本文所討論，增強模式裝置可指具有大於零之臨界電壓之電晶體，而耗盡模式裝置可指具有小於零之臨界電壓之電晶體。在許多電路與開關應用中，可能會希望使用增強模式電晶體（即增強模式裝置）來實現電路功能。例如，在功率應用中，通常希望使用功率電晶體作為開關（即，電源開關）。理想的情況下，當功率電晶體在一種狀態下（例如，零控制電壓之狀態）阻擋電流並在第二種狀態（例如，非零控制電壓之狀態）提供低導通電阻與低功率損耗之電流時，功率電晶體可作為開關工作。
基於氮化物之高電子遷移率電晶體（High Electron Mobility Transistor；HEMT）是天然的常通（normally-on）裝置（即，耗盡模式裝置），藉此當施加零閘極偏壓時，通道傳導電流，且關斷狀態是透過施加負閘極偏壓來實現。這使得它們在電力電子裝置中的使用變得複雜，因為考量到安全性，常閉操作是較佳選擇。因此，需要一種可常閉（normally-off）操作（即，增強模式操作）之HEMT。
目前最先進之增強模式GaN HEMT包含p-GaN HEMT及凹入式閘極金屬絕緣體半導體HEMT（Metal Insulator Semiconductor HEMT；MISHEMT）。可透過在閘極區域中提供p-GaN層（即，p型層）來偏移臨界電壓，藉此製造p-GaN HEMT。凹陷閘極MISHEMT去除（即，凹陷）氮化鋁鎵（AlGaN）阻擋層，以防止在凹陷閘極區域形成二維電子氣。
可惜的是，相較於耗盡模式GaN HEMT，p-GaN HEMT與凹陷閘極MISHEMT遭受相對高之薄層電阻。此外，凹入式閘極MISHEMT之製造可能需要通過至少10奈米之必要阻擋層進行反應離子蝕刻（Reactive Ion Etching；RIE）（例如，通過至少10奈米之AlGaN層），以便暴露閘極區域中之GaN表面。在RIE期間長時間暴露會造成表面損壞且導致不可靠之裝置行為。舉例而言，表面損傷可能導致高漏電流與不良的次臨界斜率特性。
一個疊接（cascode）解決方案通常需要在一個封裝中整合兩個或更多個晶粒（dice）（例如：分離的裝置）。舉例而言，一個AlGaN／GaN HEMT可與一低電壓金屬氧化物半導體場效應電晶體（Metal Oxide Semiconductor Field Effect Transistor；MOSFET）放在一個封裝中。低電壓MOSFET通常是矽低電壓MOSFET。可惜的是，將矽低電壓MOSFET與AlGaN／GaN HEMT封裝一起會增加產品與封裝成本。由於這點也可能不受歡迎，因此還需要一種替代整合矽低電壓MOSFET之方法。
在此提出一種雙通道半導體裝置。雙通道半導體裝置是一種疊接解決方案，其整合了兩個半導體通道：一HEMT通道及一薄膜電晶體（Thin Film Transistor；TFT）通道。HEMT通道可為AlGaN／GaN HEMT通道，且TFT通道可為多晶矽（polysilicon）TFT通道。多晶矽TFT可有利地在增強模式下操作以實現增強模式疊接裝置。
第1A圖描繪根據第一實施方式之雙通道半導體裝置100之橫截面。雙通道半導體裝置100包含基底101、GaN緩衝層102、AlGaN阻擋層103、二維電子氣（two-Dimensional Electron Gas；2DEG）104、HEMT源極接點105、HEMT汲極接點106、植入隔離區域107、HEMT閘極介電層108、第一鈍化層109、第二鈍化層110、第三鈍化層111、HEMT閘極112、犧牲介電區域113、薄膜電晶體（Thin Film Transistor；TFT）閘極114、TFT閘極氧化物115、TFT薄膜116、TFT源極接點117、TFT汲極接點118、TFT源極互連區域119、第一HEMT場板120、第二HEMT場板121以及第三HEMT場板122。
第1B圖描繪第一實施方式之薄膜電晶體（TFT）140與高電子遷移率電晶體（HEMT）150。薄膜電晶體（TFT）140包含犧牲介電區域113、薄膜電晶體（TFT）閘極114、TFT閘極氧化物115、TFT薄膜116、TFT源極接點117、TFT汲極接點118以及TFT源極互連區域119。高電子遷移率電晶體（HEMT）150包含GaN緩衝層102、AlGaN阻擋層103、二維電子氣（2DEG）104、HEMT源極接點105、HEMT汲極接點106以及HEMT閘極介電層108。在操作期間，2DEG 104可作為HEMT通道，且HEMT 150可為耗盡模式HEMT 150。
基底101可包含矽、藍寶石及／或碳化矽（SiC）。2DEG 104可形成在GaN緩衝層102與AlGaN阻擋層103之界面處或附近。此外，第二鈍化層110、第三鈍化層111、犧牲介電區域113、第二HEMT場板121以及第三HEMT場板122是可選擇的。
如圖所示，薄膜電晶體（TFT）140可為底閘薄膜電晶體140。根據本文之教示，TFT薄膜116可為低溫多晶矽（Low Temperature PolySilicon；LTPS）TFT電晶體。例如，可透過沉積非晶矽再透過退火步驟使非晶矽再結晶來形成TFT薄膜116。或者，任何TFT材料都可能被用作TFT薄膜116。例如，TFT薄膜116可為包含氧化銦鎵鋅（Indium Gallium Zinc Oxide；IGZO）之有機TFT薄膜116。如本文所述，在操作期間，通道可在TFT材料（例如，IGZO、LTPS）內形成，且TFT 140可為增強模式TFT 140。
此外，如圖所示，TFT 140可電耦合（例如，互連電耦合）至HEMT 150。例如，TFT汲極接點118電耦合至HEMT源極接點105；TFT源極接點117電耦合至HEMT閘極112。
此外，TFT源極接點117可被視為TFT源極電極S1。TFT閘極114可被視為TFT閘極電極G1；且TFT汲極接點118可被視為TFT汲極電極D1。類似地，HEMT源極接點105可被視為HEMT源極電極S2；HEMT閘極112可被視為HEMT閘極電極G2；且HEMT汲極接點106可被視為HEMT汲極電極D2。
第2A圖繪示根據第二實施方式之雙通道半導體裝置200之橫截面。類似於雙通道半導體裝置100，雙通道半導體裝置200亦包含基底101、GaN緩衝層102、AlGaN阻擋層103、二維電子氣（2DEG）104、HEMT源極接點105、HEMT汲極接點106、植入隔離區域107、HEMT閘極介電層108、第一鈍化層109、第二鈍化層110、第三鈍化層111、HEMT閘極112、第一HEMT場板120、第二HEMT場板121以及第三HEMT場板122。
與雙通道半導體裝置100相較，雙通道半導體裝置200包含薄膜電晶體（TFT）閘極214、TFT閘極氧化物215、TFT薄膜216、TFT源極接點217及TFT汲極接點218。此外，如圖所示，TFT薄膜216包含TFT源極區域221與TFT汲極區域222。TFT源極接點217可與TFT源極區域221電接觸（例如，可形成歐姆接點）；TFT汲極接點218可與TFT汲極區域222電接觸。在一個實施方式中，TFT源極區域221與TFT汲極區域222可使用離子植入形成在TFT薄膜216內。
第2B圖描繪第二實施方式之薄膜電晶體140與高電子遷移率電晶體150。如圖所示，薄膜電晶體（TFT）140可為頂閘薄膜電晶體140。根據本文之教示，TFT薄膜216可為低溫多晶矽（LTPS）TFT電晶體。例如，可透過沉積非晶矽再透過退火步驟使非晶矽再結晶來形成TFT薄膜216。或者，任何TFT材料都可能被用作TFT薄膜216。例如，TFT薄膜216可為包含氧化銦鎵鋅（Indium Gallium Zinc Oxide；IGZO）之有機TFT薄膜216。如本文所述，在操作期間，通道可在TFT材料（例如，IGZO、LTPS）內形成，且TFT 140可為增強模式TFT 140。
此外，如圖所示，TFT 140可電耦合（例如，互連電耦合）至HEMT 150。例如，TFT汲極接點218電耦合至HEMT源極接點105；且TFT源極接點217電耦合至HEMT閘極112。
此外，TFT源極接點217可被視為TFT源極電極S1。TFT閘極214可被視為TFT閘極電極G1；且TFT汲極接點218可被視為TFT汲極電極D1。
第3A圖描繪根據第三實施方式之雙通道半導體裝置300之橫截面。雙通道半導體裝置300類似於雙通道半導體裝置200，除了雙通道半導體裝置300包含在TFT薄膜216上延伸之TFT閘極氧化物215與TFT場效閘極氧化物335。另外，雙通道半導體裝置300包含在TFT閘極氧化物215與TFT場效閘極氧化物335二者上延伸之TFT閘極334。如本文所述，TFT場效閘極氧化物335可降低峰值電場，因而改善關斷狀態阻擋特性。
第3B圖描繪第三實施方式之薄膜電晶體140與高電子遷移率電晶體150。如圖所示，薄膜電晶體（TFT）140可為頂閘薄膜電晶體140。如上所述，TFT場效閘極氧化物335可降低峰值電場以提高關斷狀態阻擋特性。因此，第三實施方式之TFT 140也可稱為高壓薄膜電晶體（High Voltage Thin Film Transistor；HVTFT）140。另外，TFT閘極334可被視為TFT閘極電極G1。
第4圖繪示用於製造第一實施方式之雙通道半導體裝置100之製程流程400，其包含步驟401～405。步驟401可對應於生長一AlGaN／GaN異質結構（即，AlGaN／GaN HEMT）。在一個實施方式中，可使用金屬有機化學氣相沉積（Metal Organic Chemical Vapor Deposition；MOCVD）技術在基底101上生長AlGaN／GaN異質結構。步驟402可對應於構建AlGaN／GaN異質結構之源極／汲極。可形成至2DEG 104之多個歐姆接點以構建HEMT源極接點105與HEMT汲極接點106。步驟403可對應於產生隔離區域107。在步驟403期間，可執行離子植入及／或平台式結構蝕刻以隔離2DEG 104（即，隔離HEMT之主動區）。
步驟404可對應於形成TFT 140。TFT結構（即，TFT 140）係形成在AlGaN／GaN異質結構之植入及／或蝕刻掉之部分上，且接近HEMT源極接點105。TFT 140可包含基底絕緣層（例如，基底101），例如氮化矽（SiN）、氧化鋁（AlO x）、二氧化矽（SiO 2）及／或複合層。另外，TFT 140可包含金屬閘極、閘極介電層（例如，TFT閘極氧化物115）、未摻雜多晶矽層及／或N摻雜（N型）多晶矽層（例如，TFT薄膜116）。在一實施方式中，可進行低溫（例如，攝氏400度及攝氏600度之間的溫度）退火處理以使多晶矽再結晶並提高遷移率。在步驟404期間，可形成至多晶矽之多個歐姆接點（例如，TFT源極接點117與TFT汲極接點118）。另外，HEMT源極接點105可電耦合至TFT汲極接點118。
步驟405可對應於形成鈍化層及／或金屬互連層。例如，可採用以下方式形成多個鈍化層與金屬化層：一金屬層可通過鈍化層（例如，第一鈍化層109）中之通孔電耦合至TFT源極接點117；以及TFT汲極接點118可與HEMT源極接點105電耦合。另外，場板（例如，第一、第二、第三HEMT場板120-122）可在步驟405中形成。
第5A圖繪示用於製造第二實施方式之雙通道半導體裝置100之製程流程500a，其包含步驟501～510。類似於步驟401，步驟501可對應於形成AlGaN／GaN異質結構（例如，AlGaN／GaN HEMT 150）。步驟502可對應於沉積一隔離層。在步驟 502期間，可透過使用金屬有機化學氣相沉積之原位（即，在同一反應器中）方法或是透過使用電漿增強化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition；PECVD）或低壓化學氣相沉積（Low Pressure Chemical Vapor Deposition；LPCVD）之非原位方法，將氮化矽（SiN）或類似材料沉積在AlGaN／GaN異質結構之頂部。SiN之厚度可在五至五十奈米（5-50 nm）之間。
步驟503可對應於在SiN上沉積犧牲介電區域（例如，犧牲介電區域113）之可選擇的步驟。犧牲介電區域113可包含氧化矽（SiO x）且可被圖案化以形成對準標記。步驟504可對應於用於產生隔離區域（例如，隔離區域107）之植入方法。步驟505可對應於形成TFT閘極（例如，TFT閘極114）。步驟506可對應於沉積TFT閘極氧化物（例如，TFT閘極氧化物115）。
步驟507～509可對應於形成TFT通道（例如，TFT薄膜116）之製程步驟。例如，步驟507可對應於沉積非晶矽層。非晶矽亦可在步驟507期間被摻雜（例如，被摻雜N型或P型雜質）。步驟508可對應於隨後之退火步驟以將非晶矽轉化為多晶矽層；且步驟509可對應於圖案化多晶矽以形成TFT通道（例如，TFT薄膜116）。在一個實施方式中，退火步驟508可在攝氏九百至九百五十度之間之溫度下執行。
步驟510可對應於將歐姆接點（例如，TFT源極接點117與TFT汲極接點118）圖案化至TFT通道（例如，TFT薄膜116）。
第5B圖繪示用於製造第二實施方式之雙通道半導體裝置100之額外的製程流程500b，其包含步驟511～517。步驟511可對應於去除犧牲氧化物（例如，犧牲介電區域113）。步驟512可對應於沉積2DEG介電層（例如，HEMT閘極介電層108）與鈍化層（例如，第一鈍化層109）。步驟513可對應於形成源極與汲極接點（例如，HEMT源極與汲極接點105、106）。在步驟513期間，HEMT源極接點105可以電耦合到TFT汲極接點118。
步驟514可對應於沉積額外的、可選擇的鈍化層（例如，第二與第三鈍化層110、111）。可選擇的鈍化層可包含複合蝕刻停止層以形成固定深度之溝槽。
步驟515可對應於蝕刻多個介電層以形成多個場板並限定HEMT閘極覆蓋區（例如，HEMT閘極112）。步驟516可對應於沉積金屬以及圖案化場板與互連。在步驟516期間，沉積之金屬層可被圖案化以將閘極（例如，HEMT閘極112）及／或場板連接到TFT源極（例如，TFT源極互連區域119）。步驟517可對應於額外之後端處理，包含形成封裝層與用於TFT源極、HEMT汲極及TFT閘極之可選擇的平坦化與互連。
第6圖繪示根據一實施方式之包含HEMT 150與TFT 140之雙通道半導體裝置之示意圖。該示意圖繪示HEMT源極電極S2電耦合至TFT汲極電極D1之疊接連接。HEMT 150可為耗盡模式HEMT 150；相應地，HEMT閘極電極G2可與TFT源極電極S1電連接；且當HEMT閘極－源極（gate-to-source）電壓VGS2之值大於耗盡臨界值，HEMT 150可在「導通狀態」運作。另外，TFT 140可為增強模式TFT 140；相應地，TFT閘極電極G1可用於控制汲極電流ID。
根據本文之教示，可施加TFT閘極－源極電壓VGS1，使得當TFT閘極－源極電壓VGS1減小至零時汲極電流ID實質上減小至零。在「關斷狀態」下，汲極電流ID可實質上等於零；且HEMT 150可在HEMT汲極電極D2與HEMT源極電極S2之間支持大的HEMT汲極－源極（drain-to-source）電壓VDS2。在「關斷狀態」中，TFT 140可支持HEMT閘極－源極電壓VGS2。
另外，TFT 140可基於最大的「關斷狀態」HEMT閘極－源極電壓VGS2來定制。例如，若HEMT 150之耗盡臨界值為20伏特，則TFT 140將被定制以支持至少20伏特或更高以阻擋汲極電流ID。因此，TFT 140可被製造成能維持至少等於或大於耗盡臨界值之TFT汲極－源極電壓VDS1。藉由HEMT 150之優點，可在關斷狀態下支持大的汲極電壓VD。例如，在「關斷狀態」下，由於HEMT汲極－源極電壓VDS2支持八百伏特加上TFT汲極－源極電壓VDS1支持二十五伏特，汲極電壓VD可阻擋（即，支持）八百二十五伏特。
此外，根據本文之教示，當TFT閘極－源極電壓VGS1大於一正臨界值時，TFT閘極－源極電壓VGS1可被施加用於大汲極電流 ID。例如，TFT 140與HEMT 150可根據複合特定導通電阻及／或最大指定汲極電流ID來製造。 TCAD 裝置模擬
可使用計算機輔助設計技術（Technology Computer Aided Design；TCAD）來模擬雙通道半導體裝置（例如，雙通道半導體裝置100～300）之實施方式。「TCAD模擬」或「TCAD裝置模擬」或「Synopsys Sentaurus TCAD 裝置與製程模擬」係指使用 SYNOPSYS® 工具進行模擬。SYNOPSYS® 與 SYNOPSYS™ 為設址於690 East Middlefield Road, Mountain View, CA 94043之Synopsys, Inc.之商標。在以下關於裝置模擬之討論中，應用與裝置結構可指由TCAD資料庫提供及／或採用之結構。例如，可從 SYNOPSYS™ SolvNetPlus應用資料庫中找到之應用程序庫適應地修改出一或多個薄膜裝置。
第7圖描繪根據一模擬實施方式之薄膜電晶體（TFT）140與高電子遷移率電晶體（HEMT）150之所實現的裝置結構。TFT 140之模擬結構係適應地修改自「Thin-Film Transistor Simulation for Active Matrix Flat Panel Displays」中標題為「APAC 2018 Examples」之「Sentaurus Application Examples and Notes」。TFT 140之模擬裝置結構可至少部分地基於實驗資料驗證。（參見，例如，Kimura, M.所發表之「 Behavior Analysis of an LDD Poly-Si TFT Using 2-D Device SimulationIn: IEEE Trans. Electron Devices,. Vol.59, No. 3, March 2012, p. 705-709」）
HEMT 150之模擬裝置結構亦可根據Sentaurus模板或資料庫進行修改。例如，第7圖所示之HEMT 150可基於從用於耗盡模式高電子遷移率電晶體（HEMT）之GaN處理庫而來之裝置結構。
如本文所討論之，雙通道半導體裝置之Sentaurus混合模式模擬係基於根據第6圖所示之電極之電連接。因此，且如第7圖所示，為TFT源極電極S1、TFT汲極電極D1、TFT閘極電極G1、HEMT源極電極S2、HEMT汲極電極D2及HEMT閘極電極G2定義模擬電極。
第8圖描繪根據第一雙通道實施方式之TFT 140之裝置結構。TFT 140裝置結構包含TFT源極電極S1 801、TFT閘極電極G1 804及TFT汲極電極D1 808。另外，TFT 140包含閘極氧化物816、TFT薄膜源極區域802、TFT薄膜汲極區域807、TFT通道區域805及TFT薄膜橫向汲極擴散（lateral drain diffusion；LDD）延伸803與806。裝置深度以微米為單位顯示在Y軸上，且裝置寬度以微米為單位顯示在X軸上。面積比例因子可等效於沿Z軸之垂直維度。例如，若面積比例因子為1000，則例如裝置電流等模擬量將調整為以安培每毫米（A／mm）為單位。
第8圖所示之TFT 140可用於雙通道半導體裝置之TCAD Sentaurus混合模式模擬。例如，第8圖所示之TFT 140可用於使用底閘TFT 140之雙通道半導體裝置100之模擬，或用於使用頂閘TFT 140之雙通道半導體裝置200之模擬。
TFT 140可基於低溫多晶矽薄膜（LTPS）製程製作。因此，閘極氧化物816可為二氧化矽（SiO 2）；薄的TFT薄膜源極區域802、薄的TFT薄膜汲極區域807、TFT通道區域805及TFT薄膜橫向汲極擴散延伸803與806可藉由一LTPS薄膜模型來建模。在一實施方式中，TCAD「實體」模型係根據經驗資料校準。（參見，例如，Kimura, M.所發表之「 Behavior Analysis of an LDD Poly-Si TFT Using 2-D Device SimulationIn: IEEE Trans. Electron Devices,. Vol.59, No. 3, March 2012, p. 705-709」）
在一個實施方式中，TFT薄膜源極區域802與汲極區域807可為重摻雜之N型區（例如，摻雜2.0E19立方厘米倒數）。TFT薄膜LDD外延可為摻雜程度較輕之N型摻雜區域（例如，摻雜1.0E17立方厘米倒數）。此外，TFT通道區域805可為輕摻雜之N型或P型材料（例如，摻雜2.0E15立方厘米倒數）。根據本文之教示，TFT通道區域805可被摻雜使得一導電通道區域（例如，N型積累區域及／或反轉區）在增強模式條件下形成（例如，正的TFT閘極－源極電壓VGS1）。
第9圖繪示根據第一雙通道實施方式模擬的汲極電流ID相對於施加的閘極電壓VIN之曲線902。曲線902說明增強模式行為，藉此，對於閘極電壓VIN之值小於TFT臨界值者，汲極電流ID實質上等於零。在第9圖之實施方式中，HEMT 150可為GaN HEMT 150，例如第8圖之HEMT 150，而TFT 140可對應第8圖之TFT 140。為了模擬雙通道半導體裝置100及／或雙通道半導體裝置200，模擬的TFT 140之面積比例因子與模擬的HEMT 150之面積比例因子被指定相等之值（例如，面積比例因子為一千）。因此，汲極電流ID之單位為安培每毫米（A／mm）。
TFT 140可對應於第8圖之TFT 140，且閘極電壓VIN可等於TFT閘極－源極電壓VGS1。另外，HEMT 150可具有大約負兩伏特（-2V）之臨界值，且汲極電壓VD可等於十伏特（10V）。
第10圖繪示根據第一雙通道實施方式之模擬特性曲線1002、1004、1006與1008。特性曲線1002、1004、1006與1008呈現汲極電流ID，以安培每毫米（A／mm）為單位且作為汲極電壓VD之函數。特性曲線1002可對應於等於零伏特（0 V）之閘極電壓VIN。特性曲線1004可對應於等於四伏特（4 V）之閘極電壓VIN。特性曲線1006可對應於等於六伏特（6 V）之閘極電壓VIN；且特性曲線1008可以對應於等於十伏特（10 V）之閘極電壓VIN。
第11圖繪示根據第一雙通道實施方式之模擬開關波形1102與1104。開關波形1102、1104被繪製為時間之函數以圖示電阻負載之開關行為。開關波形1102可以對應於閘極電壓VIN；且開關波形1104可對應於以安培每毫米為單位之汲極電流ID。
第12圖繪示根據第二雙通道實施方式之TFT 140之裝置結構。第12圖之TFT 140可用於像是使用高電壓TFT 140之雙通道半導體裝置300之雙通道半導體裝置之TCAD Sentaurus混合模式模擬。
第二雙通道實施方式中之高電壓TFT 140之模擬材料可類似於第一雙通道實施方式中之TFT 140之材料，但第12圖之TFT 140可被圖案化以支持及／或阻擋更高值之TFT汲極－源極電壓VDS1。
如圖所示，TFT 140裝置結構包含TFT源極電極S1 1201、TFT閘極電極G1 1204以及TFT汲極電極D1 1208。為了模擬一場氧化物區域，第12圖所示之TFT 140還包含延伸（例如，場板）TFT閘極電極G1 1224。此外，TFT 140包含閘極氧化物1216、場效閘極氧化物1226、TFT薄膜源極區域1202、TFT薄膜汲極區域1207、TFT通道區域1205以及TFT薄膜橫向汲極擴散（LDD）延伸1203與1206。
裝置深度以微米為單位顯示在Y軸上，且裝置寬度以微米為單位顯示在X軸上。面積比例因子可等效於沿Z軸之垂直維度。例如，若面積比例因子為 1000，則例如裝置電流等模擬量將調整為以安培每毫米（A／mm） 為單位。
第13圖繪示根據第二雙通道實施方式之TFT 140之模擬電場。如圖所示，電場通過場效閘極氧化物1226而終止於場板延伸（例如，場板）TFT閘極電極G1 1224。如圖所示，場效閘極氧化物1226之厚度tox2大於閘極氧化物1216之厚度tox1。因此， 如下所述，可降低第二雙通道實施方式中之峰值電場。進而，第二雙通道實施方式可與具有更大幅度（即，更負向）臨界電壓之HEMT 150一同使用。
第14圖繪示根據第二雙通道實施方式之模擬特性曲線1402、1404、1406及1408。特性曲線 1402、1404、1406及1408呈現汲極電流ID，以安培每毫米（A／mm）為單位且作為汲極電壓VD之函數。特性曲線1402可對應等於零伏特（0 V）之閘極電壓VIN。特性曲線1404可對應等於四伏特（4 V）之閘極電壓VIN。特性曲線1406可對應等於六伏特（6 V）之閘極電壓VIN；特性曲線1408可對應等於十伏特（10 V）之閘極電壓VIN。
第15A圖比較根據薄膜電晶體實施方式之模擬關斷狀態電流之曲線1502、1504。曲線1502與1504二者皆繪製汲極電流ID作為汲極電壓VD之函數。曲線1502可對應使用具有大約負十二伏特（-12V）之耗盡臨界值之HEMT 150與使用第8圖之TFT 140之雙通道半導體裝置之TCAD模擬。HEMT 150與TFT 140二者之面積比例因子皆增加至十萬（100K）。
曲線1502可對應使用具有大約負十二伏特（-12V）之耗盡臨界值之HEMT 150與使用第8圖之TFT 140之雙通道半導體裝置之模擬。曲線1504可對應於使用具有大約負十二伏特（-12V）之耗盡臨界值之HEMT 150，但使用第12圖之高電壓TFT 140之雙通道半導體裝置之模擬。對比之下，曲線1504呈現第12圖之高電壓TFT 140在雙通道半導體裝置中提供較佳之阻擋（即，出現較低的漏電）。
作為比較，第15B圖繪示根據曲線1502之實施例之TFT 140之模擬電場1512；而第15C圖繪示根據曲線1504之實施例之TFT 140之模擬電場1514。模擬電場1512與1514均對應於汲極電壓VD等於二十伏特之情形。如圖所示，高電壓TFT 140之電場1514具有之峰值（例如，大約1.6E-6伏特／厘米）有利地低於電場1512之峰值（例如，大約2.9E-6伏特／厘米）。
以上對本公開所闡述之示例之描述（包含摘要中描述之內容），並非意圖窮舉或限制所公開之精確形式。儘管出於說明之目的而在本文中闡述雙通道半導體裝置之具體實施方式與製造步驟在此的描述是為了說明目的，但在不背離本公開之更廣泛精神與範圍之情況下，其他各種等效修改亦為可能。實際上，應理解，本文所提供的具體示例製程方法（即，製程步驟）與裝置橫截面係出於闡釋之目的，而其他具有更多或更少步驟之製程方法也可根據本文之教示而用於其他實施方式與示例中。
100、200、300:雙通道半導體裝置 101:基底 102:GaN緩衝層 103:AlGaN阻擋層 104:二維電子氣 105:HEMT源極接點 106:HEMT汲極接點 107:植入隔離區域／隔離區域 108:HEMT閘極介電層 109:第一鈍化層 110:第二鈍化層 111:第三鈍化層 112:HEMT閘極 113:犧牲介電區域 114、214、334:TFT閘極 115、215:TFT閘極氧化物 116、216:TFT薄膜 117、217:TFT源極接點 118、218:TFT汲極接點 119:TFT源極互連區域 120:第一HEMT場板 121:第二HEMT場板 122:第三HEMT場板 140:TFT 150:HEMT 221:TFT源極區域 222:TFT汲極區域 335:TFT場效閘極氧化物 400、500a、500b:製程流程 401～405、501～517:步驟 801、1201、S1:TFT源極電極 802、1202:TFT薄膜源極區域 803、806、1203、1206:TFT薄膜橫向汲極擴散延伸 804、1204、1224、G1:TFT閘極電極 805、1205:TFT通道區域 807、1207:TFT薄膜汲極區域 808、1208、D1:TFT汲極電極 816、1216:閘極氧化物 902:曲線 1002、1004、1006、1008:特性曲線 1102、1104:開關波形 1226:場效閘極氧化物 1402、1404、1406、1408:特性曲線 1502、1504:曲線 1512、1514:電場 D2:HEMT汲極電極 ID:汲極電流 G2:HEMT閘極電極 S2:HEMT源極電極 tox1、tox2:厚度 VD:汲極電壓 VIN:閘極電壓 VDS1:TFT汲極－源極電壓 VDS2:HEMT汲極－源極電壓 VGS1:TFT閘極－源極電壓 VGS2:HEMT閘極－源極電壓
關於雙通道半導體裝置之非限制性及非窮舉性實施方式，將參照以下圖式進行闡述。除非另有說明，否則在各圖式中，雷同之參考符號代表雷同之部分。
第1A圖繪示根據第一實施方式之雙通道半導體裝置之橫截面。
第1B圖繪示第一實施方式中之薄膜電晶體與高電子遷移率電晶體。
第2A圖繪示根據第二實施方式之雙通道半導體裝置之橫截面。
第2B圖繪示第二實施方式中之薄膜電晶體與高電子遷移率電晶體。
第3A圖繪示根據第三實施方式之雙通道半導體裝置之橫截面。
第3B圖繪示第三實施方式中之薄膜電晶體與高電子遷移率電晶體。
第4圖繪示用於製造第一實施方式之雙通道半導體裝置之製程流程步驟。
第5A圖繪示用於製造第二實施方式之雙通道半導體裝置之製程流程步驟。
第5B圖繪示用於製造第二實施方式之雙通道半導體裝置之額外的製程流程步驟。
第6圖繪示根據一實施方式之包含HEMT與TFT之雙通道半導體裝置之示意圖。
第7圖繪示根據一模擬實施方式之薄膜電晶體與高電子遷移率電晶體之所實現的裝置結構。
第8圖繪示根據第一雙通道實施方式之薄膜電晶體之裝置結構。
第9圖繪示根據第一雙通道實施方式模擬的汲極電流相對於施加的閘極電壓之曲線圖。
第10圖繪示根據第一雙通道實施方式之模擬特性曲線。
第11圖繪示根據第一雙通道實施方式之模擬開關波形。
第12圖繪示根據第二雙通道實施方式之薄膜電晶體之裝置結構。
第13圖繪示根據第二雙通道實施方式之薄膜電晶體之模擬電場。
第14圖繪示根據第二雙通道實施方式之模擬特性曲線。
第15A圖繪示根據薄膜電晶體實施方式之模擬關斷電流的比較。
第15B圖繪示根據一實施方式之薄膜電晶體之模擬電場。
第15C圖繪示根據另一實施方式之薄膜電晶體之模擬電場。
圖式的不同視圖中，對應的參考符號皆代表對應的組件。本發明所屬技術領域中具有通常知識者將理解，圖式中各元件係出於簡潔及清晰目的而例示，且未必按比例繪製。舉例而言，圖式中一些元件及層之尺寸可能相對於其他元件被誇大，以幫助提高對本發明之各種實施方式之理解。此外，在商業上可行的實施方式中有用或必要的常見但眾所周知之元件、層或／及流程步驟通常未予以繪示，以便在觀察本發明之雙通道半導體裝置之各種實施例時存在較少的阻礙。
無
103:AlGaN阻擋層
105:HEMT源極接點
106:HEMT汲極接點
107:植入隔離區域/隔離區域
111:第三鈍化層
112:HEMT閘極
120:第一HEMT場板
121:第二HEMT場板
140:TFT
150:HEMT
216:TFT薄膜
217:TFT源極接點
218:TFT汲極接點
221:TFT源極區域
222:TFT汲極區域
300:雙通道半導體裝置
334:TFT閘極
335:TFT場效閘極氧化物
D1:TFT汲極電極
D2:HEMT汲極電極
G1:TFT閘極電極
G2:HEMT閘極電極
S1:TFT源極電極
S2:HEMT源極電極

Claims (21)

  1. 一種半導體裝置，包含： 一高電子遷移率電晶體（High Electron Mobility Transistor；HEMT）；以及 一薄膜電晶體（Thin Film Transistor；TFT），與該HEMT疊接電耦合。
  2. 如請求項1所述之半導體裝置，其中該HEMT包含氮化鎵（GaN）。
  3. 如請求項1所述之半導體裝置，其中該TFT包含矽。
  4. 如請求項1所述之半導體裝置，其中該TFT包含非晶矽（a-Si）。
  5. 如請求項1所述之半導體裝置，其中該TFT包含多晶矽（polysilicon）。
  6. 如請求項5所述之半導體裝置，其中該TFT為一低溫多晶矽（Low Temperature PolySilicon；LTPS）TFT。
  7. 如請求項1所述之半導體裝置，其中該TFT包含銦。
  8. 如請求項7所述之半導體裝置，其中該TFT為一氧化銦鎵鋅（Indium Gallium Zinc Oxide；IGZO）TFT。
  9. 如請求項1所述之半導體裝置，其中該TFT包含一閘極氧化物與一場效閘極氧化物。
  10. 如請求項9所述之半導體裝置，其中該場效閘極氧化物之厚度大於該閘極氧化物之厚度。
  11. 一種製造一雙通道半導體裝置之方法，包含： 生長一異質結構裝置； 在該異質結裝置中構建一源極區域與一汲極區域； 產生一隔離區域；以及 形成一薄膜電晶體（Thin Film Transistor；TFT）。
  12. 如請求項11所述之方法，其中生長該異質結構裝置之步驟包含： 在一化學氣相沉積（Chemical Vapor Deposition；CVD）反應器中沉積一層氮化鎵（GaN）；以及 在該CVD反應器中沉積一層氮化鋁鎵（AlGaN）。
  13. 如請求項12所述之方法，其中在該異質結構裝置中構建該源極區域與該汲極區域之步驟包含： 與該異質結構裝置之一二維電子氣（two-Dimensional Electron Gas；2DEG）形成一歐姆接點。
  14. 如請求項13所述之方法，其中該歐姆接點是一源極歐姆接點。
  15. 如請求項13所述之方法，其中該歐姆接點是一汲極歐姆接點。
  16. 如請求項13所述之方法，其中產生該隔離區域之步驟包含： 隔離該2DEG之一主動區。
  17. 如請求項16所述之方法，其中隔離該2DEG之該主動區之步驟包含： 蝕刻一平台式結構。
  18. 如請求項12所述之方法，其中形成該TFT之步驟包含： 形成與該源極區域相鄰之一多晶矽TFT。
  19. 如請求項18所述之方法，其中形成該多晶矽TFT之步驟包含： 在低於攝氏六百度之一溫度下對該多晶矽TFT進行退火。
  20. 如請求項18所述之方法，其中形成該多晶矽TFT之步驟包含： 在該多晶矽TFT中形成一歐姆接點。
  21. 如請求項20所述之方法，其中形成該多晶矽TFT之步驟包含： 將該歐姆接點電耦合到該異質結構裝置中之該源極區域。
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US5246870A (en) * 1991-02-01 1993-09-21 North American Philips Corporation Method for making an improved high voltage thin film transistor having a linear doping profile
US20180254290A1 (en) * 2017-03-01 2018-09-06 Government Of The United States, As Represented By The Secretary Of The Air Force Metal Oxide Thin Film Semiconductor Device Monolithically Integrated With Dissimilar Device on the Same Wafer
US20200335526A1 (en) * 2019-04-22 2020-10-22 Intel Corporation Integration of Si-based transistors with non-Si technologies by semiconductor regrowth over an insulator material
CN111863806A (zh) * 2020-07-30 2020-10-30 西安电子科技大学 双向阻断的单片异质集成Cascode结构场效应晶体管及制作方法

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