KR101838913B1 - 복수의 나노와이어를 가진 터널링 전계효과 트랜지스터 및 그의 제조 방법 - Google Patents

복수의 나노와이어를 가진 터널링 전계효과 트랜지스터 및 그의 제조 방법 Download PDF

Info

Publication number
KR101838913B1
KR101838913B1 KR1020150189480A KR20150189480A KR101838913B1 KR 101838913 B1 KR101838913 B1 KR 101838913B1 KR 1020150189480 A KR1020150189480 A KR 1020150189480A KR 20150189480 A KR20150189480 A KR 20150189480A KR 101838913 B1 KR101838913 B1 KR 101838913B1
Authority
KR
South Korea
Prior art keywords
substrate
nanowire
gate
forming
effect transistor
Prior art date
Application number
KR1020150189480A
Other languages
English (en)
Other versions
KR20170079188A (ko
Inventor
최양규
박준영
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020150189480A priority Critical patent/KR101838913B1/ko
Priority to US15/041,559 priority patent/US9997596B2/en
Publication of KR20170079188A publication Critical patent/KR20170079188A/ko
Application granted granted Critical
Publication of KR101838913B1 publication Critical patent/KR101838913B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/7311—Tunnel transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명에 따른 터널링 전계효과 트랜지스터는, 기판, 기판상에 형성되고, p+형 불순물 이온이 주입된 소스, 기판상에 형성되고, n+형 불순물 이온이 주입된 드레인, 기판상에 형성된 복수의 수직 적층형 나노와이어 채널, 복수의 나노와이어 채널에 형성된 게이트 절연막 및 게이트 절연막상에 형성된 게이트를 포함한다. 이에 의하여, 게이트 길이와 채널의 면적(집적도)을 변화시키지 않고도 더 높은 구동전류를 구현할 수 있다.

Description

복수의 나노와이어를 가진 터널링 전계효과 트랜지스터 및 그의 제조 방법{TUNNELING FIELD-EFFECT TRANSISTOR WITH A PLURALITY OF NANO-WIRES AND FABRICATION METHOD THEREOF}
본 발명은 터널링 전계효과 트랜지스터 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 복수의 수직 적층형 나노와이어를 가진 터널링 전계효과 트랜지스터 및 그의 제조 방법에 관한 것이다.
게이트 전압에 의해 형성된 채널과 드레인 전압에 의한 캐리어의 드리프트 형식으로 구동되는 금속산화물 반도체 전계효과 트랜지스터(metal oxide semiconductor field effect transistor, 이하, 'MOSFET'이라 함)에 기반한 반도체 기술은 혁신적인 성장을 이루어왔다.
최근에는 밴드간 터널링을 이용한 터널링 전계효과 트랜지스터(tunneling field effect transistor, 이하, 'TFET'이라 함)가 활발히 연구되고 있다. TFET은 게이트 전압과 드레인 전압에 의한 에너지 밴드 특성을 기반으로 한 캐리어의 터널링 현상으로 동작하며, MOSFET과 비교하여, SS(sub-threshold slope) 특성이 매우 뛰어나다는 특성을 지닌다. 이는 트랜지스터의 스위치로서의 성능을 평가하는 지표로서, SS값이 낮을수록 대기전력 소모량이 적다. 기존의 MOSFET은 60mV/dec이지만, TFET은 이보다 낮은 값을 갖는다.
하지만, 드리프트 메커니즘(도 14a 및 14b)을 이용하는 MOSFET과 달리, 터널링 메커니즘(도 15a 및 15b)을 이용하는 TFET은 낮은 구동전류를 가진다는 한계를 갖고 있다. 구동전류는 트랜지스터의 동작 속도와 관련이 있고, 높은 구동전류를 가질수록 빠른 스위치 기능을 수행하게 된다.
TFET의 낮은 구동전류의 문제점을 해결하기 위한 한 가지 방법으로 게이트 길이를 짧게 하는 방법이 있다. 하지만, TFET의 게이트 길이를 짧게 하면 단채널 효과라는 새로운 문제가 발생한다.
또 다른 방법으로, TFET의 채널 면적을 증가시키는 방법이 있다. 이는, 채널의 면적을 증가시켜, 구동전류를 증가시키는 방법이다. 하지만, 이 방법은 트랜지스터의 소형과 및 반도체 칩의 집적도가 증가하는 현재의 추세에 역행한다.
본 발명은 상기 문제점을 감안하여 안출된 것으로, 본 발명의 목적은 게이트 길이와 채널의 면적(집적도)을 변화시키지 않고도 더 높은 구동전류를 구현할 수 있는 터널링 전계효과 트랜지스터 및 그의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한, 본 발명에 따른 터널링 전계효과 트랜지스터는, 기판; 상기 기판상에 형성되고, p+형 불순물 이온이 주입된 소스; 상기 기판상에 형성되고, n+형 불순물 이온이 주입된 드레인; 상기 기판상에 형성된 복수의 수직 적층형 나노와이어 채널; 상기 복수의 나노와이어 채널에 형성된 게이트 절연막; 및 상기 게이트 절연막상에 형성된 게이트;를 포함한다.
또한, 상기 기판은 인트린식(Intrinsic)형 기판일 수 있다.
한편, 상기 목적을 달성하기 위한 본 발명에 따른 터널링 전계효과 트랜지스터 제조 방법은, (a) 기판에 하드마스크를 증착하는 단계; (b) 상기 기판에 감광막을 형성하고, 상기 감광막의 적어도 일부를 패터닝하여, 상기 하드마스크를 노출시키는 단계; (c) 상기 노출된 하드마스크를 식각하고 상기 감광막을 제거하는 단계; (d) 이방성 식각을 이용하여, 상기 기판에 채널을 패터닝하는 단계; (e) 상기 기판에 보호막을 형성하는 단계; (f) 등방성 식각을 이용하여, 상기 기판에 나노와이어를 형성하는 단계; (g) 상기 (d)단계 내지 (f)단계를 반복하여, 복수의 나노와이어를 형성하는 단계; 및 (h) 상기 복수의 나노와이어를 구비한 터널링 전계효과 트랜지스터를 제조하는 단계;를 포함한다.
또한, 상기 (h)단계는, 상기 기판에 게이트 절연막 및 게이트층을 적층하는 단계; 상기 게이트 절연막 및 상기 게이트층을 패터닝하여 게이트 전극을 패터닝하는 단계; 상기 기판 위에 감광막을 형성하여 p+형 불순물 이온을 주입하여 소스 전극을 형성하는 단계; 및 상기 감광막 제거 후, 상기 기판 위에 다시 감광막을 형성하여 n+형 불순물 이온을 주입하여 드레인 전극을 형성하는 단계;를 포함할 수 있다.
그리고, 상기 (h)단계는, 상기 나노와이어가 존재하는 영역을 패터닝한 후 상기 산화 실리콘을 식각하여 트렌치(trench)를 형성하는 단계; 및 희생 산화(sacrificial oxidation)를 통해 상기 나노와이어의 단면의 크기를 제어하고, 식각 과정에서 발생한 손상을 치료하는 단계;를 더 포함할 수 있다.
또한, 상기 (h)단계는, 열처리를 통해 n+형 또는 p+형 불순물 이온을 활성화시키는 단계; 및 수소 어닐링을 통해 상기 나노와이어의 표면 거칠기를 완화하는 단계;를 더 포함할 수 있다.
또한, 상기 기판은 인트린식(Intrinsic)형 기판일 수 있다.
상기 구성에 따른 터널링 전계효과 트랜지스터 및 그의 제조 방법에 의하면, 게이트 길이와 채널의 면적(집적도)을 변화시키지 않고도 더 높은 구동전류를 구현할 수 있다.
도 1은 본 발명에 따른 터널링 전계효과 트랜지스터의 사시도이다.
도 2a 내지 도 2e는 본 발명에 따른 터널링 전계효과 트랜지스터의 제조 방법을 나타낸다.
도 3a 내지 도 3c는 본 발명에 따른 터널링 전계효과 트랜지스터의 제조 방법을 나타낸다.
도 4a 및 도 4b는 본 발명에 따른 터널링 전계효과 트랜지스터의 수직 적층형 나노와이어의 구조를 나타내는 개략도이다.
도 4c 및 도 4d는 본 발명에 따른 터널링 전계효과 트랜지스터의 수직 적층형 나노와이어의 주사전자현미경 사진이다.
도 5 내지 도 11은 본 발명에 따른 터널링 전계효과 트랜지스터 제조 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터 제조 방법을 나타내는 흐름도이다.
도 13은 본 발명의 다른 실시예에 따른 터널링 전계효과 트랜지스터 제조 방법을 나타내는 흐름도이다.
도 14a 및 도 14b는 MOSFET의 드리프트 메커니즘을 도식화한 도면이다.
도 15a 및 도 15b는 TFET의 터널링 메커니즘을 도식화한 도면이다.
실시 가능한 특정 실시예를 도시한 첨부 도면을 참조하면서 본 발명이 설명된다. 해당 실시예는 당업자가 본 발명을 실시하기에 충분하게 설명된다. 본 발명의 다양한 실시예는 상이하지만 상호 배타적일 필요는 없다. 예를 들어, 이하에 기재된 형상, 구조나 특성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다른 실시예로 구현될 수 있다. 또한, 각 실시예에 기재된 개별 구성요소의 위치나 배치는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경될 수 있다. 즉, 아래에서 설명하는 실시예는 본 발명을 이해하기 위한 예시에 불과하며, 본 발명의 구조, 사용, 응용 방식을 한정하려는 의도를 갖지 않는다. 본 발명의 실시예에 대한 설명은 첨부된 도면과 연관되어 이해할 수 있고, 첨부된 도면은 본 발명에 대한 설명의 일부로 간주될 수 있다.
도 1은 본 발명의 일실시예에 따른 터널링 전계효과 트랜지스터(1000)의 사시도이다.
본 발명에 따른 터널링 전계효과 트랜지스터(1000)는, 도 1에 도시된 바와 같이, 복수의 나노와이어(100a 내지 100i)를 포함한다. 도 1에는 총 9개의 나노와이어가 수직 적층된 구성을 취하고 있지만, 이보다 적거나 많은 수의 나노 와이어를 포함할 수 있다. 나노와이어(100a 내지 100i)의 양단에 소스(200) 및 드레인(300)이 형성되고, 복수의 수직 적층형 나노와이어(100a 내지 100i)를 둘러싸는 게이트(400)가 구비된다.
이때, 소스(200)는 기판(100) 위에 p+형 불순물 이온을 주입하여 형성되며, 드레인(300)은 기판(10) 위에 n+형 불순물 이온을 주입하여 형성된다. 또, 기판(10)은 인트린식(Intrinsic)형 기판인 것이 바람직하다.
복수의 나노와이어(100a 내지 100i)는 등간격으로 이격될 수 있지만, 반드시 이에 한정되는 것은 아니다. 또한, 복수의 나노와이어(100a 내지 100i)는 각각 개별적인 채널로서 동작할 수 있다.
이하에서는, 도 2a 내지 도 10을 참조하면서, 본 발명에 따른 터널링 전계효과 트랜지스터(1000)의 제조 방법을 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이 기판(substrate)(10)을 제공한다. 제공되는 기판(10)은 인트린식형 기판인 것이 바람직하다.
기판(10)이 제공되면, 도 2b에 도시된 바와 같이, 하드마스크(110)를 적층한 뒤, 감광막(photoresist)(105)을 패터닝하여, 제1 나노와이어(100a)를 형성하기 위한 준비를 한다.
이어서, 도 2c에 도시된 바와 같이, 적층된 감광막(105)을 보호막으로 하여 하드마스크(105)를 식각(etch)하고 잔존하는 감광막(105)을 제거한다. 이와 같은 과정을 거친 상태가 도 2c에 도시되어 있다.
감광막(105)이 모두 제거된 상태에서, 도 2d에 도시된 바와 같이, 이방성 식각(anisotropic etching)을 통해, 제1 나노와이어(100a)가 될 영역을 형성하고, 이어서 보호막(passivation layer)(120a)을 형성한다.
이때, 이방성 식각에는 염소(Cl2) 기체가 이용될 수 있고, 보호막(120a)은 폴리머(polymer) 계열의 CxFy 가스일 수 있고, 그 중 하나인 옥타플루오로시클로부탄(C4F8)일 수 있다.
그 다음, 도 2e에 도시된 바와 같이, 등방성 식각(isotropic etching)을 이용하여, 기판(10)과 분리된 제1 나노와이어(100a)를 형성한다. 이때, 등방성 식각에는 육불화황(SF6)이 이용될 수 있다.
도 3a는 내지 도 3c는, 상기 과정에 의해 형성된 제1 나노와이어(100a)의 하부에 제2 나노와이어(100b)를 형성하는 과정을 도시한다.
도 3a에 도시된 바와 같이, 제1 나노와이어(100a)가 형성되면, 이방성 식각 과정을 다시 수행한다. 이때, 이방성 식각에는 염소(Cl2) 기체가 이용될 수 있다.
그 다음, 도 3b에 도시된 바와 같이, 폴리머(polymer) 계열의 옥타플루오로시클로부탄(C4F8)을 이용하여 보호막(120b)을 형성하고, 마지막으로, 육불화황(SF6)을 이용하여 등방성 식각 과정을 거치면, 제2 나노와이어(100b)가 형성된다.
이와 같은 과정을 n번 거치게 되면, n개의 수직 적층형 나노와이어가 형성된다.
도 4a는 상기 과정을 거쳐 총 9개의 나노와이어가 형성된 기판의 사시도이고, 도 4b는 9개의 수직 적층형 나노와이어의 단면도이며, 도 4c 및 4d는 그에 대한 주사전자현미경 사진이다.
도 4a 내지 4d에 도시된 바와 같이, 인트린식형 기판(10) 상에 9개의 수직 적층된 나노와이어(100a 내지 100i)가 형성된 것을 볼 수 있다. 이때, 도 4c 및 4에 기재된 수치는 구현 가능한 실시예일 뿐이고, 본 발명이 그 수치에 한정되는 것은 아니다.
도 4a 내지 도 4d와 같이 수직 적층된 복수의 나노와이어(100a 내지 100i)가 기판상에 형성되면, 게이트 절연막 및 게이트층을 패터닝하여 게이트 전극을 패터닝한다. 이후, 기판 위에 감광막을 형성하여 p+형 불순물 이온을 주입하여 소스(200)를 형성한다. 소스(200)가 형성되면, 소스(200) 형성시 이용했던 감광막을 제거하고, 다른 감광막을 소스(200)가 위치한 영역에 형성한 뒤, 그 반대편 영역에 n+형 불순물 이온을 주입하여 드레인(300)을 형성한다. 이와 같은 방식으로, 터널링 전계효과 트랜지스터(1000)를 제조할 수 있게 된다.
이하에서는, 도 5 내지 10을 참조하면서 본 발명에 따른 터널링 전계효과 트랜지스터(1000)의 제조 방법을 더욱 구체적으로 설명하기로 한다.
수직 적층형 나노와이어(100a 내지 100i)가 형성된 eln, 산화 실리콘(140)을 증착하고 화학적-기계적 연마(chemical-mechanical polishing)를 수행하면, 도 5와 같은 형상이 만들어진다.
이후, 수직 적층형 나노와이어(100a 내지 100i)가 존재하는 영역에 패터닝된 감광막을 형성하고, 감광막의 패터닝에 의해 드러난 영역의 산화 실리콘을 식각하여, 트렌치(trench)(도 6의 A영역)를 형성한다. 이에 따라, 수직 적층형 나노와이어(100a 내지 100i)가 존재하는 영역이 드러난다.
이후, 감광막 제거와 희생 산화(sacrificaial oxidation)를 통해 수직 적층형 나노와이어(100a 내지 100i)의 단면의 크기를 조절하고, 식각 과정에서 발생한 손상(damage)을 치료(curing)하는 단계가 더 이루어질 수 있다.
이어, 도 7에 도시된 바와 같이, 트렌치(A) 형성을 통해 드러난 나노와이어에 게이트 절연막(130)을 형성시키고, 게이트 절연막(130)상에 게이트층(150)을 형성한다.
여기서, 게이트 절연막(130)은 실리콘 산화막 또는 고유전막(High-K)일 수 있다. 더욱 구체적으로, 게이트 절연막(130)은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinc oxide), 란타늄 옥사이드(lanthanum oxide), 하프늄 실리콘 옥사이드(hafnium silicon oxide) 등으로 이루어질 수 있지만, 이에 한정되지 않는다.
한편, 게이트층(150)은 금속 또는 폴리 실리콘으로 이루어질 수 있다. 즉, 게이트층(150)은 폴리 실리콘, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 금(Au), 백금(Pt), 타이타늄(Ti)과 같은 금속성 물질로 이루어질 수 있다. 다만, 본 발명은 이에 한정되지 않는다.
이후, 도 8a에 도시된 바와 같이, 포토 리소그래피(photolithography) 공정을 통해 산화 실리콘(140) 및 게이트층(150)을 패터닝한 결과이다. 이때, 산화 실리콘(140) 및 게이트층(150)에서 제거될 영역은 소스와 드레인이 형성될 영역이므로, 이를 고려하여, 적절한 패터닝을 수행한다.
도 8b는 도 8a의 a-a'선을 따라 절개한 단면도이다. 도 8a에 도시된 바와 같이, 복수의 나노와이어(100a 내지 100i)가 수직 적층된 영역에는 게이트 절연막(130)이 존재하며, 양 측면에 산화 실리콘(140)이 형성되어 있고, 게이트층(150)이 존재한다.
이후, 도 9에 도시된 바와 같이, 게이트층(150) 및 기판(10)의 일부 영역(드레인(300)이 형성될 영역)에 다시 감광막(105)을 패터닝하고, 감광막(105)이 존재하지 않는 영역(소스(200)가 형성될 영역)에 고농도 p+형 불순물 이온(원자 주기율표 3족 원소)을 주입한다.
그리고, 상기 감광막(105)을 제거한 뒤, 도 10에 도시된 바와 같이, 게이트층(150) 및 기판(10)의 일부 영역(소스(200)가 형성되는 영역)에 다시 감광막(105)을 패터닝하고, 감광막(105)이 존재하지 않는 영역(드레인(200)이 형성될 영역)에 고농도 n+형 불순물 이온(원자 주기율표 5족 원소)을 주입한다.
이렇게 제조된 터널링 전계효과 트랜지스터(1000)가 도 11에 도시되어 있고, 인트린식형 기판(10)을 열처리하여, 주입된 이온들을 활성화(activation)시키면, 소스(200)와 드레인(300) 영역이 접합 영역(junction)이 된다. 이때, 폴리 실리콘에 고농도 n-형 이온(원자 주기율표 5족)을 주입한 것을 게이트층으로 이용하는 대신, 금속을 이용할 수도 있다.
마지막으로, 수소 어닐링(hydrogen annealing)을 거쳐 수직적층형 나노와이어(100a 내지 100i) 형상의 표면 거칠기를 완화한다.
본 발명의 일실시예에 따른 터널링 전계효과 트랜지스터(1000)의 제조 방법에 의하면, 게이트 길이와 채널의 면적(집적도)을 변화시키지 않고도 더 높은 구동전류를 구현할 수 있다.
또한, 트렌치 형성을 통한 전면 게이트 전극 형성 방법으로, 게이트 물질의 증착과 식각이 용이하여, 안정적인 전극 형성이 가능해진다. 이에 의하면, 표면 거칠기 산란이 야기하는 이동도 감소에 따른 전류 감소를 다채널로 극복함과 동시에 단채널 효과를 억제하여 소자의 성능을 향상시킬 수 있게 된다.
도 12는 본 발명의 일실시예에 따른 터널링 전계효과 트랜지스터(1000)의 제조 방법을 나타내는 흐름도이다.
먼저, 인트린식형 기판에 하드마스크를 증착하고(S500), 감광막(photoresist)을 형성한 뒤, 감광막의 일부영역을 패터닝하여 하드마스크를 노출시킨다(S510). 패터닝되는 상기 일부영역은 불필요한 하드마스크를 제거하기 위함이다.
감광막에 의해 노출되는 일부영역의 하드마스크가 식각 과정을 거친 뒤, 감광막이 제거된다(S520). 남겨진 하드마스크 영역은 이어 진행되는 복수의 수직 적층형 나노와이어가 형성되는 영역이다.
이어서, 염소(Cl2) 기체를 이용하여 이방성 식각을 통해 제1 나노와이어를 패터닝한다. 염소(Cl2) 기체를 이용한 건식 식각(dry etching)으로, 기판(10) 면에 대해 수직 방향으로 식각이 진행되게 된다. 여기서는, 염소(Cl2) 기체를 이용하는 것으로 상정하여 설명했지만, 다른 실시예에서는, 염소(Cl2) 기체 이외의 다른 할로겐화물 등의 화학적 활성 가스를 이용할 수 있다.
이방성 식각으로 인트린식형 기판(10)에 수직인 방향으로 제1 나노와이어의 측면이 패터닝되면, 보호막을 기판(10) 위에 형성시킨다. 이때, 보호막은 옥타플루오로시클로부탄(C4F8)를 이용할 수 있다. 물론, 보호막 기능을 가지는 다른 물질을 이용할 수도 있다. 이는 당업자에 의해 적절히 선택될 수 있을 것이다.
보호막 형성 후에는 등방성 식각이 수행된다(S550). 등방성 식각은 모든 방향에 대해 동일한 식각비를 갖기 때문에, 제1 나노와이어의 하부면을 형성시킬 수 있게 된다. 등방성 식각에는 육불화황(SF6)이 이용될 수 있다. 이와 같이, 이방성 식각-패시베이션(passivation)-등방성 식각이 순서대로 이루어지면, 제1 나노와이어가 형성된다.
한편, S530 내지 S540 단계를 n번 반복하여 수행하면, n의 수직 적층형 나노와이어가 소정의 이격 거리를 갖고 수직 적층될 수 있다.
이후, 게이트 절연막 및 게이트층을 적층시키고(S570), 게이트 절연막과 게이트층을 패터닝하여 게이트 전극을 형성시킨다(S580).
그리고, 게이트층 및 기판 위에 감광막을 형성시킨다. 구체적으로, 기판 위의 일부 영역에 감광막을 패터닝하고, 감광막이 존재하지 않는 영역에 고농도 p+형 불순물 이온(원자 주기율표 3족 원소)을 주입하여 소스 전극을 형성시킨다(S590).
그리고, 감광막을 제거한 뒤, 기판 위에 다시 감광막을 패터닝하고, 감광막이 존재하지 않는 영역에 고농도 n+형 불순물 이온을 주입하여 드레인 전극을 형성시킨다(S595). 이에 따라, 본 발명에 따른 터널링 전계효과 트랜지스터가 제조된다.
한편, 도 13은 본 발명에 따른 터널링 전계효과 트랜지스터 제조 방법을 더욱 구체적으로 나타내는 흐름도이다. S605 내지 S635 단계는 도 12의 S500 내지 S560 단계와 동일하므로, 설명을 생략하기로 한다.
S620 내지 S630 단계를 반복하여, 복수의 수직 적층형 나노와이어가 형성되면(S635), 나노와이어에 산화 실리콘을 증착한 후 화학적-기계적 연마를 수행한다(S640).
이어, 감광막을 형성하고, 나노와이어가 존재하는 영역을 패터닝한 뒤, 산화 실리콘을 식각하여 트렌치(trench)를 형성한다(S645). 여기서 트렌치란, 도 6의 A영역을 말하는 것으로, 수직 적층된 나노와이어만을 드러내기 위한 공동(空洞)을 의미한다.
이어, 감광막을 제거하고, 희생 산화(sacrificial oxidation)를 통해 나노와이어의 단면의 크기를 제어한 뒤, 식각 과정에서 발생한 손상을 치료한다(S650).
그 다음, 트렌치에 게이트 절연막을 적층시키고, 게이트 절연막 위에 게이트층을 적층시킨다. 이 과정은 순차적으로 이루어진다(S655). 또한, 게이트 절연막 및 게이트층에 화학적-기계적 연마를 수행한다(S660).
화학적-기계적 연마가 수행된 게이트 절연막 및 게이트층을 패터닝하여 게이트 전극을 형성한다(S665).
그리고, 게이트층 및 기판 위에 감광막을 형성시킨다. 구체적으로, 기판 위의 일부 영역에 감광막을 패터닝하고, 감광막이 존재하지 않는 영역에 고농도 p+형 불순물 이온(원자 주기율표 3족 원소)을 주입하여 소스 전극을 형성시킨다(S670).
그리고, 감광막을 제거한 뒤, 기판 위에 다시 감광막을 패터닝하고, 감광막이 존재하지 않는 영역에 고농도 n+형 불순물 이온을 주입하여 드레인 전극을 형성시킨다(S675). 이렇게, 소스, 드레인 및 게이트 전극이 형성되면, 열처리를 통해 n+형 또는 p+형 불순물 이온을 활성화시킨다(S685). 마지막으로, 수소 어닐링을 통해 나노와이어의 표면 거칠기를 완화(S670)시키는 것으로, 본 발명에 따른 터널링 전계효과 트랜지스터(1000)가 제조된다.
이때, S640 내지 S690 중 일부 단계가 생략될 수도 있고, 필요하다면 또 다른 단계가 부가될 수도 있을 것이다.
본 발명에 따르면, 무접합 구조의 전면 게이트 수직 적층형 실리콘 나노와이어를 포함한 터널링 전계효과 트랜지스터의 제작이 가능하고, 이는 소자의 소형화에 따른 단채널 효과를 효율적으로 제어할 수 있을 뿐만 아니라, 게이트 길이와 채널의 면적(집적도)을 변화시키지 않고도 더 높은 구동전류를 구현할 수 있다.
상술한 설명과 첨부된 도면은 본 발명의 가능한 실시예를 보여주고 있지만, 본 발명의 권리범위는 오로지 첨부된 특허청구범위에 의해 정의된다. 즉, 특허청구범위에 기재된 본 발명의 범위나 사상으로부터 벗어나지 않는 한 다양한 부가, 변형 및 대체가 이루어질 수 있고, 다른 특정 형태, 구조, 배치, 성분, 크기로 구현되거나, 기타 요소, 물질, 부품과 함께 구현될 수 있을 것이다. 또한, 본 발명의 기본적인 원리를 벗어나지 않으면서 특정 환경이나 동작 조건에 적응될 수 있을 것이며, 이는 당업자에 자명할 것이다.
1000‥‥‥‥‥‥‥터널링 전계효과 트랜지스터
100a∼100i‥‥‥‥나노와이어
200‥‥‥‥‥‥‥소스(전극)
300‥‥‥‥‥‥‥드레인(전극)
400‥‥‥‥‥‥‥게이트(전극)

Claims (7)

  1. 삭제
  2. 삭제
  3. (a) 기판에 하드마스크를 증착하는 단계;
    (b) 상기 기판에 감광막을 형성하고, 상기 감광막의 적어도 일부를 패터닝하여, 상기 하드마스크를 노출시키는 단계;
    (c) 상기 노출된 하드마스크를 식각하고 상기 감광막을 제거하는 단계;
    (d) 이방성 식각을 이용하여, 상기 기판에 채널을 패터닝하는 단계;
    (e) 상기 기판에 보호막을 형성하는 단계;
    (f) 등방성 식각을 이용하여, 상기 기판에 나노와이어를 형성하는 단계;
    (g) 상기 (d)단계 내지 (f)단계를 반복하여, 복수의 나노와이어를 형성하는 단계; 및
    (h) 상기 복수의 나노와이어를 구비한 터널링 전계효과 트랜지스터를 제조하는 단계;를 포함하는 터널링 전계효과 트랜지스터 제조 방법.
  4. 제3항에 있어서,
    상기 (h)단계는,
    상기 기판에 게이트 절연막 및 게이트층을 적층하는 단계;
    상기 게이트 절연막 및 상기 게이트층을 패터닝하여 게이트 전극을 패터닝하는 단계;
    상기 기판 위에 감광막을 형성하여 p+형 불순물 이온을 주입하여 소스 전극을 형성하는 단계; 및
    상기 감광막 제거 후, 상기 기판 위에 다시 감광막을 형성하여 n+형 불순물 이온을 주입하여 드레인 전극을 형성하는 단계;를 포함하는 터널링 전계효과 트랜지스터 제조 방법.
  5. 제4항에 있어서,
    상기 (h)단계는,
    상기 나노와이어에 산화 실리콘을 증착한후 화학적-기계적 연마를 수행하는 단계;
    상기 나노와이어가 존재하는 영역에 패터닝된 감광막을 형성하고, 상기 감광막의 패터닝에 의해 드러난 영역의 상기 산화 실리콘을 식각하여 트렌치(trench)를 형성하는 단계; 및
    상기 감광막을 제거하고, 희생 산화(sacrificial oxidation)를 통해 상기 나노와이어의 단면의 크기를 제어하고, 식각 과정에서 발생한 손상을 치료하는 단계;를 더 포함하는 터널링 전계효과 트랜지스터 제조 방법.
  6. 제4항에 있어서,
    상기 (h)단계는,
    열처리를 통해 n+형 또는 p+형 불순물 이온을 활성화시키는 단계; 및
    수소 어닐링을 통해 상기 나노와이어의 표면 거칠기를 완화하는 단계;를 더 포함하는 터널링 전계효과 트랜지스터 제조 방법.
  7. 제3항에 있어서,
    상기 기판은 인트린식(Intrinsic)형 기판인 터널링 전계효과 트랜지스터 제조 방법.
KR1020150189480A 2015-12-30 2015-12-30 복수의 나노와이어를 가진 터널링 전계효과 트랜지스터 및 그의 제조 방법 KR101838913B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150189480A KR101838913B1 (ko) 2015-12-30 2015-12-30 복수의 나노와이어를 가진 터널링 전계효과 트랜지스터 및 그의 제조 방법
US15/041,559 US9997596B2 (en) 2015-12-30 2016-02-11 Tunneling field-effect transistor with a plurality of nano-wires and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150189480A KR101838913B1 (ko) 2015-12-30 2015-12-30 복수의 나노와이어를 가진 터널링 전계효과 트랜지스터 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170079188A KR20170079188A (ko) 2017-07-10
KR101838913B1 true KR101838913B1 (ko) 2018-03-15

Family

ID=59226896

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150189480A KR101838913B1 (ko) 2015-12-30 2015-12-30 복수의 나노와이어를 가진 터널링 전계효과 트랜지스터 및 그의 제조 방법

Country Status (2)

Country Link
US (1) US9997596B2 (ko)
KR (1) KR101838913B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109950147A (zh) * 2019-03-26 2019-06-28 上海华力集成电路制造有限公司 栅极制造方法、场效应晶体管形成方法及场效应晶体管
KR20200141697A (ko) 2019-06-11 2020-12-21 삼성전자주식회사 반도체 장치
KR102291339B1 (ko) * 2019-11-26 2021-08-20 광운대학교 산학협력단 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법, 이로부터 제조된 나노트랜지스터 및 이를 이용한 익스텐디드 게이트(extended-gate) 구조의 센서
WO2022102868A1 (ko) * 2020-11-16 2022-05-19 경희대학교산학협력단 수직 배열을 갖는 수평구조 실리콘 나노와이어 어레이의 하향식 제조방법
WO2023224331A1 (ko) * 2022-05-20 2023-11-23 한양대학교 산학협력단 핀 형태의 반도체 패턴을 갖는 터널링 전계 효과 트랜지스터
WO2023224332A1 (ko) * 2022-05-20 2023-11-23 한양대학교 산학협력단 핀 형태의 반도체 패턴 및 가운데가 오목한 드레인 영역을 갖는 터널링 전계 효과 트랜지스터

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007294908A (ja) * 2006-03-30 2007-11-08 Matsushita Electric Ind Co Ltd ナノワイヤトランジスタ及びその製造方法
US20110168982A1 (en) * 2010-01-08 2011-07-14 International Business Machines Corporation Nanowire pin tunnel field effect devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5767430B2 (ja) * 2007-08-10 2015-08-19 ローム株式会社 半導体装置および半導体装置の製造方法
CN102664165B (zh) * 2012-05-18 2014-06-04 北京大学 基于标准cmos ic工艺制备互补隧穿场效应晶体管的方法
US9647098B2 (en) * 2014-07-21 2017-05-09 Samsung Electronics Co., Ltd. Thermionically-overdriven tunnel FETs and methods of fabricating the same
US9343529B2 (en) * 2014-09-05 2016-05-17 International Business Machines Corporation Method of formation of germanium nanowires on bulk substrates
US9379182B1 (en) * 2015-02-03 2016-06-28 United Microelectronics Corp. Method for forming nanowire and semiconductor device formed with the nanowire
US9508795B2 (en) * 2015-02-04 2016-11-29 Globalfoundries Inc. Methods of fabricating nanowire structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007294908A (ja) * 2006-03-30 2007-11-08 Matsushita Electric Ind Co Ltd ナノワイヤトランジスタ及びその製造方法
US20110168982A1 (en) * 2010-01-08 2011-07-14 International Business Machines Corporation Nanowire pin tunnel field effect devices

Also Published As

Publication number Publication date
US9997596B2 (en) 2018-06-12
US20170194428A1 (en) 2017-07-06
KR20170079188A (ko) 2017-07-10

Similar Documents

Publication Publication Date Title
KR101838913B1 (ko) 복수의 나노와이어를 가진 터널링 전계효과 트랜지스터 및 그의 제조 방법
TWI770192B (zh) 半導體裝置
JP4745663B2 (ja) ダブルゲートＦｉｎ−ＦＥＴデバイスを形成する方法
EP1926147B1 (en) Method of manufacturing a semiconductor device and products made thereby
TWI503894B (zh) 形成具有遮蔽電極結構的絕緣閘場效應電晶體裝置的方法
JP4309967B2 (ja) 半導体装置およびその製造方法
US20230386936A1 (en) Dual Channel Gate All Around Transistor Device and Fabrication Methods Thereof
JP5984282B2 (ja) 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置
JP4938157B2 (ja) 半導体装置およびその製造方法
US7033892B2 (en) Trench power MOSFET in silicon carbide and method of making the same
JP6423110B2 (ja) 半導体超接合パワーデバイス及びその製造方法
TWI446485B (zh) 具有溝槽電荷補償區的半導體裝置及方法
EP1883116B1 (en) Semiconductor device with high breakdown voltage and manufacturing method thereof
JP4435847B2 (ja) 半導体装置およびその製造方法
JP2016072482A (ja) 半導体装置およびその製造方法
JP2006128507A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP4727426B2 (ja) 半導体装置および半導体装置の製造方法
US8609493B2 (en) Method of fabricating semiconductor device
US7335945B2 (en) Multi-gate MOS transistor and method of manufacturing the same
CN1875456A (zh) 用于双栅极晶体管半导体制造方法的限制性间隔件
JP4948784B2 (ja) 半導体装置及びその製造方法
KR101783403B1 (ko) 수직 적층형 나노와이어 형성 방법 및 수직 적층형 나노와이어를 포함하는 트랜지스터 제조 방법
JP4627211B2 (ja) 炭化珪素半導体装置、及びその製造方法
CN116615806A (zh) 碳化硅功率器件及其制造方法
JP5014622B2 (ja) 絶縁ゲート型半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant