KR102148408B1 - 3d 크로스바 비휘발성 메모리 - Google Patents

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장-피에르 콜린지
카를로스 에이치. 다아즈
타-펜 구오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

비휘발성 메모리 어레이에 사용되는 결정질 무접합 트랜지스터를 위한 반도체 구조 및 방법이 소개된다. 본 개시내용에 따른 다양한 실시형태는 낮은 서멀 버짓으로 3D 크로스바 비휘발성 메모리 에레이를 제조하는 방법을 제공한다. 이 방법은 시드 웨이퍼로부터 도핑형 결정질 반도체 재료층을 전사하여 무접합 트랜지스터의 소스, 드레인, 및 접속 채널을 형성함으로써, 결정질 무접합 트랜지스터를 비휘발성 메모리 구조에 통합시킨다.

Description

3D 크로스바 비휘발성 메모리{3D CROSS-BAR NONVOLATILE MEMORY}
비휘발성 메모리는 흔히 컴퓨터와 같은 다양한 디바이스에 이용된다. 비휘발성 메모리는 전원이 공급되지 않더라도 데이터를 유지할 수 있는 메모리 스토리지의 일종이다. 비휘발성 메모리는 전기적으로 어드레싱될 수 있다. 전기적으로 어드레싱되는 비휘발성 메모리의 예는 플래시 메모리, EPROM(electrically programmable read-only memory) 및 EEPROM(electrically erasable programmable read-only memory)를 포함한다. 비휘발성 메모리의 기능은 메모리에 프로그래밍된 정보를 갖는 것, 메모리로부터 판독된 정보를 갖는 것, 및/또는 메모리로부터 소거된 정보를 갖는 것을 포함한다.
비휘발성 메모리 회로는 흔히 예컨대, 다이오드, 커패시터, 및 레지스터 등의 전기적 구성요소를 포함하는데, 이들 각각은 트랜지스터와 결합되어 전기 회로를 형성할 수 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 일반적 관행에 따라, 다양한 피처를 실척으로 도시하지 않는 것을 알아야 한다. 사실상, 다양한 피처의 치수는 도시 및 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 무접합(junctionless) 트랜지스터 구조의 등각도이다.
도 2는 본 개시내용에 따른 n타입 실리콘 무접합 트랜지스터의 단면도이다.
도 3은 본 개시내용에 따른 p타입 실리콘 무접합 트랜지스터의 단면도이다.
도 4a 내지 도 4c는 일부 실시형태에 따른, n타입 무접합 트랜지스터의 예시적인 동작 상태를 나타낸다.
도 5a 내지 도 5c는 일부 실시형태에 따라 n타입 무접합 트랜지스터를 형성하는 다양한 제조 단계의 단면도이다.
도 5d 내지 도 5f는 일부 실시형태에 따라 n타입 무접합 트랜지스터를 형성하는 다양한 제조 단계의 등각도이다.
도 6은 일부 실시형태에 따른 p타입 무접합 트랜지스터 구조의 등각도이다.
도 7은 일부 실시형태에 따른 비휘발성 메모리 어레이의 상면도이다.
도 8a 내지 도 8f는 일부 실시형태에 따른, 3D 크로스바 비휘발성 메모리 어레이를 제조하는 중간 단계에서의 예시적인 구조를 나타내는 단면도이다.
도 9는 일부 실시형태에 따른 방법을 나타내는 흐름도이다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위에서의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 배치될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 약어 "FET"는 전계 효과 트랜지스터(field effect transistor)를 가리킨다. 매우 일반적인 유형의 FET는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로 불린다. 역사적으로, MOSFET은 반도체 웨이퍼와 같은 기판의 평탄한 표면 내에 그리고 그 표면 상에 구축되는 평면 구조(planar structure)이다. 그러나 최근의 반도체 제조의 발전으로 수직 구조가 사용되고 있다.
"S/D" 및 "소스 및 드레인"이라는 용어는 MOSFET의 상황에서 사용될 때에는 FET의 4개 단자 중 2개를 형성하는 소스 및 드레인 접합을 지칭한다.
무접합 FET의 상황에서 사용될 때에는 "S/D" 및 "소스 및 드레인"이라는 용어는 일부 실시형태에 따른 무접합 FET의 3개의 단자 중 2개를 형성하는 소스 및 드레인 단자를 지칭한다.
"무접합 트랜지스터(junctionless transistor)"라는 용어는 제1 S/D 단자, 제2 S/D 단자, 및 제1 및 제2 S/D 단자 사이에 배치된 채널을 갖는 트랜지스터 아키텍처를 지칭한다. 무접합 트랜지스터의 채널은 높은 도핑 농도를 가지며, 제1 및 제2 S/D 단자와 동일한 전도성 타입을 갖는다. 무접합 트랜지스터를 본 명세서에서는 "JLFET"이라 칭한다. 일부 실시형태에 있어서, 초고농도 도핑(ultra-high doping)은 농도가 5 x 1018 atoms/cm3 이상인 것이다. JLFET는 제1 및 제2 S/D 단자 및 채널이 모두 n타입인 경우의 n타입 JLFET을 가리킨다. 마찬가지로, JLFET는 제1 및 제2 S/D 단자 및 채널이 모두 p타입인 경우의 p타입 JLFET도 가리킨다. JLFET는 채널 위에 배치되며 게이트 유전체에 의해 채널로부터 분리되는 게이트 전극을 더 포함한다.
본원에서 "결정질층"이라는 표현은 단결정 재료의 층 또는 구조를 가리킨다. 마찬가지로, "에피택셜 성장"이라는 표현도 단결정 재료의 층 또는 구조를 가리킨다. 에피택셜 성장 재료는 도핑될 수도 도핑되지 않을 수도 있다.
본원에서 사용되는 "수직"이라는 용어는 명목상 기판의 표면에 수직인 것을 의미한다.
본 개시내용에 따른 다양한 실시형태는 3D 크로스바 비휘발성 메모리를 구비한 집적 회로를 제조하는 방법을 제공한다. 일부 실시형태에 따른 방법은 비교적 낮은 서멀 버짓(thermal budget) 내에서 결정질 JLFET를 3D 크로스바 비휘발성 메모리에 통합한다. 구체적으로, 도핑형 결정질 반도체 재료층이 시드 웨이퍼(seed wafer)로부터 전사되어 JLFET의 소스, 드레인 및 접속 채널을 형성한다. 3D 비휘발성 메모리를 제조하는 다른 방법은 도핑 공정 후에 도핑된 소스 및 드레인 영역을 결정화하기 위해 고온 어닐링 단계를 이용한다. 종래의 어닐링 공정은 600℃에서 수 시간이 걸리는 고상(solid-phase) 결정화 어닐링 또는 고온(예, 1,100℃)에서 수 나노초가 걸리는 단시간 어닐링 중 하나이다. 이들 공정은 높은 서멀 버짓을 필요로 한다. 전사된 도핑형 결정질층을 사용하여 JLFET를 형성하는 것의 한가지 이점은, 어닐링 공정을, 기판 상에의 전사 전에 JLFET 구조에 대해 수행할 수 있거나, 도핑형 결정질 반도체층을 JLFET 구조에 직접 통합함으로써 제거할 수 있다는 것이다.
3D 모노리식 크로스바 비휘발성 메모리 구조의 설계 및 제조와 관련된 실시형태를 설명하기 전에, JLFET에 대한 예시적인 동작 프로세스를 제시한다.
도 1은 본 개시내용에 따른 JLFET(1)의 등각도이다. 반도체 나노와이어 구조, 예컨대 나노와이어, 핀(fin), 또는 나노리본이 소스(104S), 드레인(104D). 및 채널(게이트 유전체로 덮임, 도 1에서는 볼 수 없음)을 형성하는데, 채널은 게이트 전극(108)으로 부분적으로 둘러싸인다. 소스(104S)와 드레인(104D)은 게이트 전극(108)으로 둘러싸이지 않는 반도체 나노와이어의 부분이다. 게이트 유전체(106)가 게이트 전극(108)과 채널 사이에 배치된다. 이에, 채널은 게이트 전극(108)과 유전체(106)로 덮이며, 도 1에서는 볼 수 없다.
종래의 MOSFET에서는, S/D 접합부가 게이트 구조에 자체 정렬된다. 유사한 방식으로, JLFET의 S/D 단자도 JLFET의 게이트 구조에 자체 정렬된다.
도 2는 n타입 JLFET의 실시형태를 도시한다. n타입 결정질 실리콘 반도체 재료부터 제1 소스/드레인 단자(204S), 채널(204C) 및 제2 소스/드레인 단자(204D)가 패터닝된다. 게이트 전극(208)은 p도핑된 폴리실리콘이다. 게이트 유전체(206)가 게이트 전극(208)과 채널(204C) 사이에 배치된다.
도 3은 p타입 JLFET의 실시형태를 도시한다. p타입 결정질 실리콘 반도체 재료부터 제1 소스/드레인 단자(304S), 채널(304C) 및 제2 소스/드레인 단자(304D)가 패터닝된다. 게이트 전극(308)은 n타입의 폴리실리콘이다. 게이트 유전체(306)가 게이트 전극(308)과 채널(304C) 사이에 배치된다.
도 4a 내지 도 4c는 일부 실시형태에 따른 n타입 JLFET의 샘플 동작을 도시하는 여러 도면이다. 다양한 게이트 전압 VG(A)<VG(B)<VG(C)에 의한 디바이스(예, n타입 디바이스)의 동작은 다음과 같다.
도 4a에 도시하는 바와 같이, 낮은 게이트 전압의 경우, 예컨대 0 V에서, 게이트 전극(208) 밑의 채널 영역(204C)은 캐리어의 공핍으로 소스(204S)와 드레인(204D) 사이에 전류가 흐를 수 없다. 디바이스는 사실상 오프 상태이다.
도 4b에 도시하는 바와 같이, 높은 게이트 전압의 경우, 예컨대 0.4 V에서, 게이트 전극(208) 밑의 채널 영역(204C)은 캐리어가 부분적으로 공핍되어 소스(204S)와 드레인(204D) 사이에 약간의 전류가 흐를 수 있다.
도 4c에 도시하는 바와 같이, 더 높은 게이트 전압의 경우, 예컨대 1 V에서, 게이트 전극(208) 밑의 영역은 더이상 캐리어가 공핍되지 않아 소스(204S)와 드레인(204D) 사이에 전류가 흐를 수 있다. 디바이스는 온 상태이다.
게이트 전압이 게이트 밑의 영역에서의 전자 농도의 증가를 통해 VG(C) 넘어 상승하면 전류가 더 증가할 수 있는 것을 알 것이다.
도 5a 내지 도 5f는 다양한 제조 단계에서의 JLFET를 포함한 반도체 디바이스의 다양한 도면을 제공한다. 여기에 제시하는 제조 공정은 예시적인 것이며, 이들 도면에 도시하지 않는 다수의 다른 단계가 수행될 수도 있다.
도 5a에 도시하는 바와 같이, 제조 공정은 시드 웨이퍼(500)와 디바이스 웨이퍼(510)에서 시작된다. 웨이퍼(500)는 제1 기판(502)과 결정질 반도체층(504')을 포함한다. 웨이퍼(500)는 기타 유전체층이나 주입층 등의 다른 적절한 층도 포함할 수 있다. 다른 적절한 층은 제1 기판(502)과 결정질 반도체층(504') 사이에 배치되거나, 제1 기판(502) 안에 매립될 수 있다. 제1 기판(502)은 결정질 반도체층(504')을 기계적으로 지지하는 시드 웨이퍼로서 사용되며, 임의의 적절한 재료, 예컨대 실리콘을 포함할 수 있다. 일부 실시형태에서는, 결정질 반도체층(504')이 실리콘계 재료이다. 예컨대, 결정질 반도체층(504')은 결정질 실리콘으로 구성되며, 예컨대 (100), (110) 또는 (111) 결정 배향을 갖는 여러 상이한 결정 배향을 가질 수 있다. 일 실시형태에 있어서, 결정질 반도체층(504')은 에피택셜 성장 공정을 통해 제1 기판(502) 위에 직접 형성된다. 예를 들어, 결정질 반도체층(504')은 에피택셜 성장한 실리콘 또는 실리콘 게르마늄일 수 있다. 다른 실시형태에 있어서, 결정질 반도체층(504')의 결정질 구조는 고상 에피택셜(SPE, solid-phase epitaxial) 재성장 방법을 통해 얻어진다. 다른 실시형태에 있어서, 결정질 반도체층(504')의 결정 구조는 이온 주입 및 어닐링, 또는 임의의 다른 도핑 기술을 통해 얻어진다. 결정질 반도체층(504')의 상부 표면은 실리콘 이산화물층(도시 생략) 등의 산화물층에 의해 덮일 수 있다.
일 실시형태에 있어서, 결정질 반도체층(504')은 도핑형 반도체층이다. 결정질 반도체층(504')은 인으로 도핑되거나(Si:P) 또는 인과 탄소 둘 다로 도핑된(Si:CP) n타입 도핑형 실리콘층일 수 있다. 탄소는 실리콘계 재료로부터의 인의 외부 확산(out-diffusion)을 저해할 수 있다. 일부 실시형태에 있어서, 결정질 반도체층(504')은 비소로 도핑된 n타입 도핑형 실리콘층일 수 있다. 다른 타입의 도펀트도 포함될 수 있다. 일부 실시형태에 있어서, 인 도펀트 농도는 약 5 x 1018 atoms/cm3 내지 약 5 x 1019 atoms/cm3의 범위 내이다. 일부 실시형태에 있어서, 탄소 도펀트 농도는 약 0% 내지 약 50%(원자 퍼센트)의 범위 내이다. 결정질 반도체층(504')은 p타입의 강도핑형 실리콘층일 수도 있다. 예를 들어, 결정질 반도체층(504')은 붕소로 강도핑될 수 있다. p타입의 도핑형 실리콘층을 형성하기 위한 다른 타입의 도펀트, 예컨대 갈륨 또는 인듐이 또한 포함될 수도 있다. 이온 주입은 다수의 기술 노드에서 도핑 공정으로서 사용되고 있다. 본 개시내용에 따른 실시형태들은 결정질 반도체층(504')에 대한 도핑 공정으로서 이온 주입에 제한되지 않는다. 어닐링 공정이 도핑 공정에 이어서 수행될 수 있다.
디바이스 웨이퍼(510)는 제2 기판(512) 및 절연층(514)을 포함한다. 제2 기판(512)은 실리콘 기판일 수 있다. 한편, 제2 기판(512)은 게르마늄 등의 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합 등을 포함할 수 있다. 제2 기판(512)은 또한 n타입 또는 p타입의 도핑형 실리콘층일 수 있다. 제2 기판은 예컨대 CMOS 회로로 구성되는 복수의 트랜지스터를 포함한 프로세싱된 집적 회로 웨이퍼일 수도 있다. 이들 회로는 다양한 트랜지스터, 커패시터, 레지스터 및 상호접속부로 만들어진 로직, 아날로그, RF(무선 주파수) 부품을 포함할 수 있다. 절연층(514)은 층간 유전체(ILD)/금속간 절연체(IMD)층일 수 있다. 절연층(514)은 스피닝, 화학적 기상 증착(CVD, chemical vapor deposition), 및 PECVD(plasma enhanced CVD) 등의 해당 기술 분야에 알려진 임의의 적절한 방법에 의해, 예컨대 포스포실리케이트 글래스(phosphosilicate glass, PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass, BPSG), FSG, SiOxCy, 스핀 온 글래스(Spin-On-Glass), 스핀 온 폴리머(Spin-On-Polymer), 실리콘 탄소 재료, 이들의 화합물(compound), 이들의 복합물(composite), 이들의 조합물(combination), 또는 동류를 포함한다. 또한, 절연층(514)은 구리 상호접속부 및 텅스텐, 코발트 또는 티타늄 질화물 비아 등의, 금속성 상호접속부가 매립되어 있는 복수의 유전체층을 포함할 수도 있음을 알아야 한다.
디바이스 웨이퍼(510)는 또한 로직 회로, CMOS 회로, 아날로그-디지털 컨버터, 데이터 프로세싱 회로, 메모리 회로, 바이어스 회로, 기준 회로 등을 포함할 수도 있다.
도 5b는 시드 웨이퍼(500)와 디바이스 웨이퍼(510)를 접합하기 위해 수행되는 접합 공정을 도시한다. 시드 웨이퍼(500)로부터의 결정질 반도체층(504')과 디바이스 웨이퍼(510)로부터의 절연층(514)이 서로 마주보는 상태에서, 시드 웨이퍼(500)와 디바이스 웨이퍼(510)는 예컨대 유전체 대 유전체 본딩(예, 산화물 대 산화물 본딩), 금속 대 유전체 본딩(예, 산화물 대 구리 본딩), 이들의 임의의 조합, 및/또는 동류 등의 직접 본딩 공정을 이용하여 본딩된다. 본딩은 시드 웨이퍼(500)의 상부 표면, 즉 결정질 반도체층(504')의 표면과 디바이스 웨이퍼(510)의 상부 표면, 즉 절연층(514)의 표면 사이에서 일어난다. 본딩 전에, 본딩될 웨이퍼의 표면은 웨이퍼 표면으로부터 잔류 액체 또는 입자를 제거하기 위해 세정된다. 본딩 공정은 웨이퍼 어셈블리(520)를 형성한다.
본딩은 웨이퍼 레벨에서 이루어질 수 있으며, 시드 웨이퍼(500)와 디바이스 웨이퍼(510)는 서로 본딩된 다음 분리된다. 한편, 본딩은 다이 대 다이 레벨 또는 다이 대 웨이퍼 레벨에서 이루어질 수도 있다.
도 5c를 참조하면, 웨이퍼 어셈블리(520)로부터 제1 기판(502)을 제거하기 위해 박막화 공정이 수행된다. 박막화 공정은 연삭 및 CMP(chemical-mechanical polishing) 등의 적절한 기술을 사용하여 구현된다. 박막화 공정 외에, 본딩 및 분리 공정도 필요하다. 박막화 공정의 결과로서, 제1 기판(502)이 제거되거나 분리되고 결정질 반도체층(504')이 노출된다.
결정질 반도체층(504')은 나노와이어, 핀, 또는 나노리본(이하, "나노와이어"라고 함)(504)을 형성하도록 추가 처리된다. 나노와이어(504)는 JLFET의 소스/드레인 및 채널 영역으로서 사용된다. 나노와이어는, 레지스트의 형성 및 패터닝, 노출 부분의 에칭, 및 패터닝된 레지스트의 박리를 포함하나 이들에 한정되지 않은 잘 알려진 공정 단계를 이용하여 결정질 반도체층(504')으로부터 포토 리소그래피 방식으로 패터닝된다. 도 5c에서는 직사각형 단면적을 갖는 나노와이어(504)를 보여주지만, 나노와이어(504)는 임의의 적절한 형상으로 형성될 수 있다.
도 5d 내지 도 5f를 참조하면, n타입 JLFET를 제조하는 실시형태 공정으로부터 생성된 다양한 중간 구조의 등각도가 도시된다. n타입 JLFET는 전술한 웨이퍼 어셈블리(520)를 사용하여 제조될 수 있다. 이 예시적인 실시형태에서는, 나노와이어(504)가 도핑형 n타입 결정질 실리콘 재료이고, 절연층(514)은 구리 상부접속부가 매립된 ILD층을 포함하며, 제2 기판(512)은 도핑형 p타입 실리콘 재료를 포함한다. 제2 웨이퍼(512)와 절연층(514)은 로직 회로, CMOS 회로, 아날로그- 디지털 컨버터, 데이터 프로세싱 회로, 메모리 회로, 메모리 제어 회로, 바이어스 회로, 기준 회로 등을 포함할 수도 있다. 일부 실시형태에서는, 웨이퍼 어셈블리(520)가 나노와이어(504)와 절연층(514) 사이의 계면에 위치한 절연체층(도 5d 내지 도 5f에는 도시되지 않음)을 포함한다.
도 5e에서, 게이트 유전체층(206')이 나노와이어(504)의 적어로 일부 주위에 형성된다. 일 실시형태에 있어서, 게이트 유전체층(206')은 처음에 절연층(514)과 나노와이어(504)의 노출면 상에 적층된다. 전하 트랩핑 비휘발성 메모리 어레이의 경우, 게이트 유전체층(206')은 산화물-질화물-산화물(ONO)과 같은 재료의 스택이지만, 이것에 한정되지 않는다. ONO 스택은 실리콘 표면보다 신뢰성이 높으며, 통상 커패시터 절연체로 사용된다. ONO 스택은, 실리콘 표면을 열 산화시켜 초박형 하부 산화물층을 형성하고, LPCVD 실리콘 질화물층을 적층하며, 실리콘 질화물층을 산화시켜 상부 산화물층을 형성함으로써 형성될 수 있다. NO, Ta2O5, TiO2, PZT(lead zirconate titanate), 또는 BST(barium strontium) 등의 다른 재료도 게이트 유전체층(206')으로 사용될 수 있다.
도 5f에 도시하는 바와 같이, 하나 이상의 게이트 전극(208)이 게이트 유전체층(206')의 일부 주위에 형성되어 n타입 JLFET를 형성한다. 게이트 전극(208)과 접촉하는 게이트 유전체층(206')의 부분은, 게이트 전극(208)에 의해 덮혀 있기 때문에 도 6에서 볼 수 없는 복수의 게이트 유전체(206)를 형성한다. 게이트 유전체(206)와 게이트 전극(208)은 함께, 소스/드레인 영역을 접속하는 채널 영역의 전도성을 제어하도록 구성된 게이트 영역을 포함한다. 게이트 전극(208)은 임의의 적절한 금속 또는 전기 전도성 재료, 예컨대 TiN, Pt, Ni, 실리사이드, 도핑형 p타입 실리콘 재료, 또는 다른 재료/이들의 조합으로 형성될 수 있다. 게이트 전극(208)은 리소-에칭 게이트 퍼스트 공정 또는 다마신 공정을 이용하여 형성될 수 있다. 일 실시형태에 있어서, 게이트 유전체층(206')은 게이트 전극(208) 밑에만 남아 있도록 추가 처리될 수 있는데, 이 경우 소스/드레인 영역이 추가 처리 시에 노출되게 된다. 따라서, n타입 JLFET은 소스/드레인 영역, 채널 영역, 및 게이트 유전체(206) 및 게이트 전극(208)을 포함하는 게이트 영역을 포함한다. 도 5f는 한 쌍의 S/D 단자를 구비한 복수의 JLFET 각각과 직렬로 접속된 복수의 JLFET를 도시한다.
도 6에서, p타입 JLFET는 도 5a 내지 도 5f와 관련하여 설명한 바와 유사한 공정을 사용하여 형성된다. 이 예시적인 실시형태에 있어서, 나노와이어(504)는 붕소, 갈륨 또는 인듐 등의 p타입 도펀트로 강도핑된다. 제2 기판(512)은 또한 n타입, p타입, 또는 H타입 도펀트로 도핑되는 실리콘층일 수도 있다. 제2 기판(512)은 또한 무도핑 실리콘층일 수도 있다. 또한, 제2 기판(512)은 예컨대 CMOS 회로를 포함한 프로세싱된 집적 회로 웨이퍼일 수 있다. 이들 회로는 다양한 트랜지스터, 커패시터, 레지스터 및 상호접속부로 만들어진 로직, 아날로그, RF(무선 주파수) 부품을 포함할 수 있다. 따라서, p타입 JLFET은 소스/드레인 영역, 채널 영역, 및 게이트 유전체(306) 및 게이트 전극(308)을 포함하는 게이트 영역을 포함한다. 게이트 유전체(306)가 게이트 전극(308)에 의해 덮이기 때문에, 도 6에서는 게이트 유전체층(306')만 볼 수 있다.
도 1 내지 도 6과 관련하여 전술한 JLFET는 도 7 내지 도 8f와 관련하여 후술하는 3D 비휘발성 메모리 어레이와 같은, 그러나 이에 한정되지 않는 다양한 구조를 형성하는 데에 이용될 수도 있다.
도 7은 JLFET를 포함하는 전하 트랩핑 메모리 어레이(700)의 상면도를 도시한다. 이 예시적인 실시형태에 있어서, 나노와이어(504)와 전극(108)은 각각 비트 라인과 워드 라인으로서 사용되어 크로스바 아키텍처를 갖는 비휘발성 메모리 어레이를 형성한다. 그 결과, 비휘발성 메모리(700)의 메모리 셀이 워드 라인과 비트 라인의 교차점에 위치하게 되어 셀이 개별적으로 어드레싱될 수 있다. 게이트 유전체(106)(도 7에는 도시되지 않음)도 각각의 JLFET에 형성된다. 게이트 유전체(106)는 산화물-질화물-산화물(ONO)과 같은 재료의 적절한 전하 트랩핑 스택일 수 있다. 비휘발성 메모리 어레이(700)는 이하에 자세하게 설명하는 바와 같이 디바이스 웨이퍼(510)(도 7에는 도시되지 않음) 상에 형성될 수 있다.
도 8a는 결정질 반도체층(504')의 전사에 앞서, 실시형태의 디바이스 웨이퍼(510)의 도 7의 절단선(702)을 따라 취한 단면도를 나타낸다. 도 5a를 참조하여 전술한 바와 같이, 디바이스 웨이퍼(510)는 내부 및/또는 상부에 형성된 하나 이상의 디바이스 또는 피처를 포함할 수 있다. 도 8a에 도시하는 이러한 하나 이상의 디바이스 또는 피처의 예는 제2 기판(512) 및 절연층(514)에 형성된 금속 상호접속부(803) 및 트랜지스터(805)를 포함한다. 상호접속부(803) 및 트랜지스터(805)가 매립되어 있는 다수의 절연층(514')이 있을 수 있다. 구리 비아 등의 금속 상호접속부(803)는 디바이스 웨이퍼(510)의 다양한 부분에 전기적 접속을 제공한다. 예시적인 실시형태에 있어서, 절연층(514)은 구리 비아가 매립된 ILD층일 수 있다.
도 8b는 도 7의 절단선(702)을 따라 취한 단면도로서, 전사된 결정질 반도체층(504')이 상부 표면에 형성된 디바이스 웨이퍼(510)를 보여준다. 도 5a 내지 도 5c를 참조하여 전술한 바와 같이, 결정질 반도체층(504')은 적절한 웨이퍼 본딩 방법을 통해 시드 웨이퍼(500)로부터 전사될 수 있다. 예를 들어, 직접 본딩 공정, 금속 대 유전체 본딩 공정, 이들의 임의의 조합, 및/또는 동류의 방식이 있다. 결정질 반도체층(504')은 전사 공정에 앞서, n타입 또는 p타입 JLFET를 제조하기 위해 원하는 도펀트 타입 및 농도로 도핑된다.
도 8c는 나노와이어(504)를 형성하기 위해 추가 처리된 후의 결정질 반도체층(504')을 도시한다. 도 8c에 도시하는 바와 같이, 복수의 나노와이어(504)가 절연층(514) 상에 형성된다. 나노와이어(504)는 JLFET의 소스/드레인 및 채널 영역으로서 사용된다. 나노와이어(504)는 포토리소그래피 및 에칭 공정을 포함하는 적절한 공정을 이용하여 결정질 반도체층(504')으로부터 패터닝된다. 복수의 나노와이어(504)는 3D 비휘발성 메모리 어레이(700)의 비트 라인으로 사용된다.
도 8d에서는, 도 5f를 참조하여 전술한 공정과 마찬가지로, 게이트 유전체(106)(도시 생략)와 게이트 전극(108)을 포함하는 게이트 영역이 복수의 나노와이어(504) 위에 형성된다. 도 7과 도 8d에 도시하는 바와 같이, 각각의 게이트 전극(108)은 대응하는 JLFET를 제어하는데 사용될 수 있다. 이 예시적인 실시형태에서는, 각각의 JLFET가 비휘발성 메모리 셀로서 기능한다. 제2 절연층(804)이 복수의 JLFET 위에 형성된 것으로 도시된다. 다른 실시형태에서는, 제2 절연층(804)이 추가의 메모리 어레이를 적층하기 위한 표면을 제공한다. 절연층(514)과 마찬가지로, 제2 절연층(804)도 스핀온, CVD, 및 PECVD 등의 해당 기술 분야에 알려진 임의의 적절한 방법에 의해 로우k 유전체 재료로 형성된 ILD층일 수 있다. 제2 절연층(804)도 마찬가지로 금속 상호접속부가 매립되어 있는 복수의 유전체층을 포함할 수 있다.
도 8e에서, 게이트 전극(108)과 금속 상호접속부(803)를 접속하는 워드 라인 상호접속부(803W)가 절연층(514) 및 제2 절연층(804)에 형성되어, 디바이스 웨이퍼(510)에서 비휘발성 메모리 어레이(700)와 트랜지스터(805) 사이에 수직 전기 접속을 제공한다. 이 3D 크로스바 아키텍처는 평방 밀리미터당 2.5 기가비트보다 높은 저장 밀도 및 소형의 디바이스 풋 프린트를 가진 구조를 생성한다. 워드 라인 상호접속부(803W)는 전도성 비아 또는 전도성 와이어 등의 금속 상호접속부일 수 있고, 또한 통상의 비아나 컨택 등의 수직 및 수평 상호접속부, 및 금속 라인 등의 수평 상호접속부를 포함하는 다층의 상호접속부(MLI)일 수도 있다. MLI 구조는 전도성 라인, 전도성 비아, 및/또는 개재형 유전체층(예, 층간 유전체(ILD))을 포함할 수 있다. MLI 구조는 또한 트랜지스터에 그리고 그것들 사이에 전기적 접속을 제공한다. 다양한 레벨의 전도성 라인은 구리, 알루미늄, 텅스텐, 탄탈, 티타늄, 니켈, 코발트, 금속 실리사이드, 금속 질화물, 폴리실리콘, 이들의 조합, 및/또는 하나 이상의 층 또는 라이닝을 포함할 수도 있는 다른 재료를 포함할 수 있다. 라이닝은 접착층, 장벽층, 에칭 정지층, 및 반사 방지 코팅을 포함한다. 개재형 또는 층간 유전체층(예, ILD층)은 실리콘 이산화물, 플루오르화 실리콘 글래스(FSG), 또는 적어도 하나의 로우k 유전체 재료를 포함할 수 있다. MLI는 CVD, PVD, ALD, 도금, 스핀온 코팅, 및/또는 다른 공정 등의, 그러나 이들에 한정되지 않는, 통상 CMOS 제조 방식의 적절한 공정에 의해 형성될 수 있다. 일례로, 구리 다층 상호접속 구조를 형성하는 데에 다마신 공정이 사용된다. 예시적인 다마신 공정에서는, 개구부가 유전체층에 형성되어 수직으로 이격된 금속층들을 분리시킨다. 개구부는 대개 통상의 포토리소그래피 및 에칭 기술을 이용해 형성될 수 있다. 형성 후에, 개구부는 티타늄 질화물, 텅스텐 또는 다른 금속, 금속 합금, 또는 금속 및/또는 금속 합금의 스택으로 충전되어 비아를 형성한다. 그런 다음 유전체층의 표면 상의 잉여 금속 재료가 CMP(화학적 기계 연마)에 의해 제거된다. 구리 또는 전도성 재료가 비아에 접속되는 상호접속 라인을 형성한다.
도 8f는 비트 라인 상호접속부(803B)의 형성 후에 도 7의 절단선(704)을 따라 취한 예시적인 비휘발성 메모리 어레이(700) 및 디바이스 웨이퍼(510)의 단면도이다. 비트 라인 상호접속부(803B)는 또한 디바이스 웨이퍼(510)에서 트랜지스터(805)와 비휘발성 메모리 어레이(700) 사이에 수직 전기 접속을 제공한다. 비트 라인 상호접속부(803B)는 텅스텐 비아 또는 전도성 와이어와 같은 금속 상호 접속부일 수도 있지만, 이에 한정되지는 않는다. 다양한 층의 비트 라인 상호접속부(803B)는 전술한 다양한 피처를 접속시키는데 사용될 수 있다. 비트 라인 상호접속부(803B)는 또한 통상의 비아나 컨택 등의 수직 및 수평 상호접속부, 및 금속 라인 등의 수평 상호접속부를 포함한 다층의 상호접속부일 수도 있다. 일례로, 구리계 다층 상호접속 구조를 형성하는 데에 다마신 공정이 사용된다.
도 9는 결정질 JLFET를 이용하여 3D 크로스바 비휘발성 메모리 어레이를 형성하는 예시적인 방법(900)의 흐름도이다. 방법(900)의 다양한 단계들 사이에 다른 단계들이 수행될 수도 있다.
방법(900)은 하나 이상의 디바이스 또는 피처가 내부에 또는 상부에 형성되어 있는 기판을 제공하는 단계 902에서 시작된다. 기판은 예컨대, ILD층, 유전체층, 또는 주입층의 다층을 포함할 수 있고, 매립되어 있는 디바이스 또는 전기적 상호접속부를 구비할 수 있다. 일부 실시형태에 있어서, 기판은 하나 이상의 디바이스 또는 피처가 내부에 또는 상부에 형성되어 있는 벌크 Si 기판이다.
방법(900)은 반도체층을 기판에 전사시키는 단계 904에서 계속되며, 여기서 반도체층은 도핑형 결정질 반도체층이다. 결정질 반도체층은 시드 웨이퍼의 일부일 수도 또는 시드 웨이퍼에 부착될 수도 있다. 결정질 반도체층은 전사 공정에 앞서, n타입 또는 p타입 JLFET에 적절한 농도 및 원하는 도펀트 타입으로 도핑된다. 전사 공정은 반도체층을 기판에 본딩하는 것에서 시작할 수 있다. 직접 본딩 공정, 금속 대 유전체 본딩 공정, 및 이들의 임의의 조합, 및/또는 동류가 이용될 수 있다. 반도체층이 시드층에 부착되거나 또는 시드 웨이퍼의 일부라면, 전사 공정은 시드층 또는 시드 웨이퍼의 잔여부(remainder)를 제거하는 것에서 계속될 수 있다. 제거 공정은 연삭, 화학적 기계 연마(CMP), Smart Cut™ 프로시저, ELTRAN® 프로시저, 및/또는 화학적 예칭 등의 적절한 기술을 이용하여 구현될 수 있다. 박막화 공정의 결과로, 시드층 또는 시드 웨이퍼의 잔여부가 제거되고, 결정질 반도체층은 기판에 전사되며, 후속 처리를 위해 노출된다.
방법(900)은 도핑형 결정질 반도체층으로부터 나노와이어를 형성하는 단계 906에서 계속된다. 나노와이어는 이어서 JLFET의 소스/드레인 단자 및 채널 영역으로서 사용된다. 나노와이어는 포토리소그래피 및 에칭 공정을 포함한 적절한 공정을 이용하여 결정질 반도체층으로부터 제조될 수 있다. 나노와이어는 임의의 적절한 형상으로 패터닝될 수 있다.
방법(900)은 나노와이어의 부분 주위에 게이트 유전체층과 유전체 전극을 형성하는 단계 908에서 계속된다. 게이트 유전체는 하이k 유전체 재료, 산화물-질화물-산화물(ONO) 스택의 재료, 또는 다른 적절한 재료를 포함할 수 있고, ALD, PECVD, 및/또는 기타 적절한 적층 공정에 의해 형성될 수 있다. 게이트 전극은 게이트 유전체의 일부 위에 형성된다. 게이트 전극과 게이트 유전체는 함께, 채널 영역의 전도성을 제어하도록 구성되는 게이트 영역을 포함한다. 게이트 전극은 임의의 적절한 전도성 재료를 포함할 수 있고, 리소-에칭 게이트 퍼스트 공정 또는 다마신 공정을 이용하여 형성될 수 있다. 결정질 나노와이어 및 게이트 전극은 각각 비트 라인과 워드 라인으로서 사용되어 크로스바 아키텍처를 갖는 비휘발성 전하 트랩핑 메모리 어레이를 형성한다. 그 결과, 비휘발성 메모리 어레이의 메모리 셀이 워드 라인과 비트 라인의 교차점에 위치하게 되어 셀이 개별적으로 어드레싱될 수 있다.
방법(900)은 비휘발성 메모리 어레이에 전기적 접속을 제공하는 상호접속부를 형성하는 단계 910에서 계속된다. 상호접속부는 비트 라인 상호접속부와 워드 라인 상호접속부를 포함하며, 비휘발성 메모리 어레이 및 기타 회로와 전원 간의 전기적 접속을 제공하기 위해 ILD층 또는 기판에 형성된다. 이 3D 크로스바 아키텍처는 평방 밀리미터당 2.5 기가비트보다 높은 저장 밀도 및 소형의 풋 프린트를 가진 구조를 생성한다. 비트 라인과 워드 라인 교차점은 비아 또는 전도성 와이어 등의 금속 상호접속부일 수 있다.
본 개시내용에 따른 실시형태의 효과는, 열 처리할 필요 없이 JLFET가 생성되는 것이다. 시드 웨이퍼(500)의 본딩, 제1 기판(502)의 제거, 에칭, 소스/드레인 및 채널 영역의 형성, 게이트 유전체(106) 및 게이트 전극(108)의 형성을 포함한 전술한 단계들 모두는 저온에서 수행되어, 디바이스 웨이퍼(510) 또는 형성된 웨이퍼 어셈블리(520)를 손상시키지 않는다. 일 실시형태에 있어서, 모든 공정 단계들은 600℃ 미만의 온도에서 수행된다. 이러한 저온 공정은 이들 디바이스의 여러 층의 적층을 가능하게 하는데, 각 층을 추가하는데 추가 이전에 형성된 디바이스층을 손상시키지 않는 저온 공정을 포함하기 때문이다.
본 개시내용에 따른 실시형태의 다른 효과는, 가열을 필요로 하고 결정화, 이온 주입, 또는 어닐링 등의 도핑형 결정질 반도체층(504')을 형성하는데 필요할 수 있는 다른 공정이 본딩 및 전사 공정 이전에 수행될 수 있다는 것이다. 이에, 결정질 소스, 드레인 및 채널 영역을 갖는 JLFET를 제조하는데 사용된 처리 온도에 의해 하부층(예, 디바이스 웨이퍼(510)에 형성된 하나 이상의 디바이스 또는 피처)에 형성된 디바이스가 손상되는 것을 방지한다.
일 실시형태에 있어서, 비휘발성 메모리 셀의 어레이를 형성하는 방법은 상부 유전체층 및 상기 상부 유전체층 아래에 형성된 복수의 트랜지스터를 갖는 기판을 제공한다. 다층의 상호접속부가 트랜지스터 위에 형성된다. 기판은 벌크 웨이퍼일 수도 있다. 도핑형 결정질 반도체층이 상기 상부 유전체층 위에 배치되며, 기판 표면에 대해 수평 배향되는 복수의 나노와이어를 형성하도록 에칭된다. 전하 트랩핑 스택 층이 복수의 나노와이어 상에 형성된다. 복수의 게이트 전극이 전하 트랩핑 스택 층 상에 형성된다. 제1 상호접속부가 복수의 나노와이어 중 제1 나노와이어와 상기 복수의 트랜지스터 중 제1 트랜지스터 사이에 형성된다. 제2 상호접속부가 복수의 게이트 구조 중 제1 게이트 구조와 상기 복수의 트랜지스터 중 제2 트랜지스터 사이에 형성된다.
다른 실시형태에 있어서, JLFET 기반의 비휘발성 메모리를 형성하는 방법은 제1 유전체층 및 제1 유전체층 아래에 형성된 복수의 트랜지스터를 갖는 기판을 제공한다. 다층의 상호접속부가 트랜지스터 위에 형성된다. 도핑형 결정질 반도체층이 상기 제1 유전체층 상에 배치되며, 상기 제1 유전체층 상에 복수의 도핑형 결정질 반도체 구조를 형성하도록 에칭된다. 복수의 게이트 구조가 상기 복수의 도핑형 결정질 반도체 구조의 각각에 형성된다. 제1 전기 전도성 상호접속부가 상기 복수의 도핑형 결정질 반도체 구조 중 제1 도핑형 결정질 반도체 구조와 상기 복수의 트랜지스터 중 제1 트랜지스터 사이에 형성된다. 제2 전기 전도성 상호접속부가 복수의 게이트 구조 중 제1 게이트 구조와 상기 복수의 트랜지스터 중 제2 트랜지스터 사이에 형성된다. 복수의 게이트 구조의 각각의 게이트 구조는 게이트 전극을 포함한다.
다른 실시형태에 있어서, JLFET 기반의 비휘발성 메모리 구조는 제1 유전체층과 상기 제1 유전체층 아래에 배치된 복수의 트랜지스터를 갖는 기판과, 상기 제1 유전체층 상의 복수의 도핑형 결정질 반도체 구조를 포함한다. JLFET 기반의 비휘발성 메모리 구조는 상기 트랜지스터 위에 있는 다층의 상호접속부와 상기 복수의 도핑형 결정질 반도체 구조의 각각의 도핑형 결정질 반도체 구조 상에 있는 복수의 게이트 구조를 더 포함한다. 상기 구조는, 복수의 도핑형 결정질 반도체 구조 중 제1 도핑형 결정질 반도체 구조와 복수의 트랜지스터 중 제1 트랜지스터 사이에 전기적으로 연결된 제1 상호접속부와, 복수의 게이트 구조 중 제1 게이트 구조와 복수의 트랜지스터 중 제2 트랜지스터 사이에 전기적으로 연결된 제2 상호접속부를 더 포함한다.
본원의 [구체적인 내용]과 [발명의 내용] 또는 [요약]은 청구범위를 해석하는데 사용되는 것을 의도하지 않음이 이해되어야 한다. 본원의 [발명의 내용]과 [요약]은 고려한 모든 예시적인 실시형태 중 하나 이상만 나타낼 뿐이며, 청구하는 발명의 대상을 제한하기 위한 것이 아니다.
이상의 개시내용은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 이해할 것이다. 또한 당업자라면 이러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 첨부하는 청구범위의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 비휘발성 메모리 셀 어레이를 형성하는 방법에 있어서,
상부 유전체층과, 상기 상부 유전체층 아래에 배치된 복수의 트랜지스터를 갖는 기판을 제공하는 단계와,
상기 트랜지스터 위에 다층의 상호접속부를 형성하는 단계와,
도핑형 결정질 반도체층을 형성하는 단계와,
상기 상부 유전체층 위에 상기 도핑형 결정질 반도체층을 배치하는 단계와,
상기 기판의 표면에 대해 수평 배향되는 복수의 나노와이어를 형성하도록 상기 도핑형 결정질 반도체층을 에칭하는 단계와,
상기 복수의 나노와이어 상에 전하 트랩핑 스택 층을 형성하는 단계와,
상기 전하 트랩핑 스택 층 상에 복수의 게이트 전극을 형성하는 단계와,
상기 복수의 나노와이어 중 제1 나노와이어와 상기 복수의 트랜지스터 중 제1 트랜지스터 사이에 제1 상호접속부를 형성하는 단계와,
상기 복수의 게이트 전극 중 제1 게이트 전극과 상기 복수의 트랜지스터 중 제2 트랜지스터 사이에 제2 상호접속부를 형성하는 단계를 포함하고,
상기 기판은 벌크 웨이퍼인 것인 비휘발성 메모리 셀 어레이 형성 방법.
2. 제1항에 있어서, 상기 도핑형 결정질 반도체층을 형성하는 단계는 반도체층을 에피택셜 성장시키는 단계를 포함하는 것인 비휘발성 메모리 셀 어레이 형성 방법.
3. 제1항에 있어서, 상기 상부 유전체층 위에 도핑형 결정질 반도체층을 배치하기 전에, 상기 도핑형 결정질 반도체층을 형성하기 위해 반도체층에 적어도 하나의 도펀트종을 주입하는 단계를 더 포함하는 비휘발성 메모리 셀 어레이 형성 방법.
4. 제1항에 있어서, 상기 도핑형 결정질 반도체층은 5 x 1018 atoms/cm3 내지 5 x 1019 atoms/cm3의 범위 내의 도핑 농도로 n도핑되는 것인 비휘발성 메모리 셀 어레이 형성 방법.
5. 제1항에 있어서, 상기 도핑형 결정질 반도체층은 5 x 1018 atoms/cm3 내지 5 x 1019 atoms/cm3의 범위 내의 도핑 농도로 p도핑되는 것인 비휘발성 메모리 셀 어레이 형성 방법.
6. 제2항에 있어서, 상기 반도체층을 에피택셜 성장시키는 단계는 실리콘을 에피택셜 성장시키는 단계를 포함하는 것인 비휘발성 메모리 셀 어레이 형성 방법.
7. 제2항에 있어서, 상기 반도체층을 에피택셜 성장시키는 단계는 실리콘 게르마늄을 에피택셜 성장시키는 단계를 포함하는 것인 비휘발성 메모리 셀 어레이 형성 방법.
8. 제1항에 있어서, 상기 제1 상호접속부를 형성하는 단계는 상기 상부 유전체층을 관통하는 제1 개구부를 에칭하는 단계를 포함하고, 상기 제2 상호접속부를 형성하는 단계는 상기 상부 유전체층을 관통하는 제2 개구부를 에칭하는 단계를 포함하는 것인 비휘발성 메모리 셀 어레이 형성 방법.
9. 제1항에 있어서, 상기 전하 트랩핑 스택 층을 형성하는 단계는, 상기 복수의 나노와이어의 각각의 나노와이어 상에 제1 산화물층을 적층하는 단계와, 상기 제1 산화물층 상에 질화물층을 적층하는 단계와, 상기 질화물층 상에 제2 산화물층을 적층하는 단계를 포함하는 것인 비휘발성 메모리 셀 어레이 형성 방법.
10. 제1항에 있어서, 상기 복수의 게이트 전극은, 상기 기판의 표면에 대해 수평 배향되고 상기 복수의 나노와이어에 대해 수직 배향되는 복수의 행으로 배열되는 것인 비휘발성 메모리 셀 어레이 형성 방법.
11. 무접합 전계 효과 트랜지스터(JLFET, junctionless field effect transistor) 기반의 비휘발성 메모리를 형성하는 방법에 있어서,
제1 유전체층과, 상기 제1 유전체층 아래에 배치된 복수의 트랜지스터를 갖는 기판을 제공하는 단계와,
상기 트랜지스터 위에 다층의 상호접속부를 형성하는 단계와,
상기 제1 유전체층 상에 도핑형 결정질 반도체층을 배치하는 단계와,
상기 제1 유전체층 상에 복수의 도핑형 결정질 반도체 구조를 형성하도록 상기 도핑형 결정질 반도체층을 에칭하는 단계와,
상기 복수의 도핑형 결정질 반도체 구조의 각각의 도핑형 결정질 반도체 구조 상에 복수의 게이트 구조를 형성하는 단계와,
상기 복수의 도핑형 결정질 반도체 구조 중 제1 도핑형 결정질 반도체 구조와 상기 복수의 트랜지스터 중 제1 트랜지스터 사이에 제1 전기 전도성 상호접속부를 형성하는 단계와,
상기 복수의 게이트 구조 중 제1 게이트 구조와 상기 복수의 트랜지스터 중 제2 트랜지스터 사이에 제2 전기 전도성 상호접속부를 형성하는 단계를 포함하고,
상기 복수의 게이트 구조의 각각의 게이트 구조는 게이트 전극을 포함하는 것인 JLFET 기반의 비휘발성 메모리의 형성 방법.
12. 제11항에 있어서, 상기 도핑형 결정질 반도체층은 5 x 1018 atoms/cm3 내지 5 x 1019 atoms/cm3의 범위 내의 도핑 농도로 n도핑되는 것인 JLFET 기반의 비휘발성 메모리의 형성 방법.
13. 제11항에 있어서, 상기 도핑형 결정질 반도체층은 5 x 1018 atoms/cm3 내지 5 x 1019 atoms/cm3의 범위 내의 도핑 농도로 p도핑되는 것인 JLFET 기반의 비휘발성 메모리의 형성 방법.
14. 제11항에 있어서, 상기 복수의 게이트 구조를 형성하는 단계는 상기 복수의 도핑형 결정질 반도체 구조 위에 산화물-질화물-산화물 전하 트랩핑 스택을 적층하는 단계를 포함하는 것인 JLFET 기반의 비휘발성 메모리의 형성 방법.
15. 제14항에 있어서, 상기 복수의 게이트 구조를 형성하는 단계는, 게이트 전극층을 적층하는 단계와, 상기 게이트 전극층을 패터닝하는 단계를 더 포함하는 것인 JLFET 기반의 비휘발성 메모리의 형성 방법.
16. 무접합 전계 효과 트랜지스터(JLFET, junctionless field effect transistor) 기반의 비휘발성 메모리 구조에 있어서,
제1 유전체층과, 상기 제1 유전체층 아래에 배치된 복수의 트랜지스터를 갖는 기판과,
상기 트랜지스터 위에 있는 다층의 상호접속부와,
상기 제1 유전체층 상에 있는 복수의 도핑형 결정질 반도체 구조와,
상기 복수의 도핑형 결정질 반도체 구조의 각각의 도핑형 결정질 반도체 구조 상에 있는 복수의 게이트 구조와,
상기 복수의 도핑형 결정질 반도체 구조 중 제1 도핑형 결정질 반도체 구조와 상기 복수의 트랜지스터 중 제1 트랜지스터 사이에 전기적으로 연결되는 제1 상호접속부와,
상기 복수의 게이트 구조 중 제1 게이트 구조와 상기 복수의 트랜지스터 중 제2 트랜지스터 사이에 전기적으로 연결되는 제2 상호접속부를 포함하는 JLFET 기반의 비휘발성 메모리 구조.
17. 제16항에 있어서, 상기 복수의 도핑형 결정질 반도체 구조는 5 x 1018 atoms/cm3 내지 5 x 1019 atoms/cm3의 범위 내의 도핑 농도를 갖는 n도핑형 반도체 결정질 실리콘인 것인 JLFET 기반의 비휘발성 메모리 구조.
18. 제16항에 있어서, 상기 복수의 도핑형 결정질 반도체 구조는 5 x 1018 atoms/cm3 내지 5 x 1019 atoms/cm3의 범위 내의 도핑 농도로 p도핑형 반도체 결정질 실리콘인 것인 JLFET 기반의 비휘발성 메모리 구조.
19. 제16항에 있어서, 상기 복수의 게이트 구조 중 제1 게이트 구조는 전하 트랩핑 게이트 유전체 스택을 포함하고, 상기 전하 트랩핑 게이트 유전체 스택 상에 전기 전도성 게이트 전극을 더 포함하는 것인 JLFET 기반의 비휘발성 메모리 구조.
20. 제19항에 있어서, 상기 복수의 도핑형 결정질 반도체 구조는 복수의 열로 배열되고, 상기 복수의 게이트 구조는 복수의 행으로 배열되는 것인 JLFET 기반의 비휘발성 메모리 구조.

Claims (10)

  1. 비휘발성 메모리 셀 어레이를 형성하는 방법에 있어서,
    상부 유전체층과, 상기 상부 유전체층 아래에 배치된 복수의 트랜지스터를 갖는 기판을 제공하는 단계와,
    상기 트랜지스터 위에 다층의 상호접속부(multi-layer interconnect)를 형성하는 단계와,
    도핑형 결정질 반도체층(doped crystalline semiconductor layer)을 형성하는 단계와,
    상기 상부 유전체층 위에 상기 도핑형 결정질 반도체층을 배치하는 단계와,
    상기 기판의 표면에 대해 수평 배향되는 복수의 나노와이어를 형성하도록 상기 도핑형 결정질 반도체층을 에칭하는 단계와,
    상기 복수의 나노와이어 상에 전하 트랩핑 스택 층(charge-trapping stack of layers)을 형성하는 단계와,
    상기 전하 트랩핑 스택 층 상에 복수의 게이트 전극을 형성하는 단계와,
    상기 복수의 나노와이어 중 제1 나노와이어와 상기 복수의 트랜지스터 중 제1 트랜지스터 사이에 제1 상호접속부를 형성하는 단계와,
    상기 복수의 게이트 전극 중 제1 게이트 전극과 상기 복수의 트랜지스터 중 제2 트랜지스터 사이에 제2 상호접속부를 형성하는 단계를 포함하고,
    상기 기판은 벌크 웨이퍼이며,
    상기 복수의 나노와이어와 상기 복수의 게이트 전극이 서로 수직인 방향으로 연장되도록, 상기 복수의 나노와이어는 복수의 열로 배열되고 상기 복수의 게이트 전극은 복수의 행으로 배열되는 것인 비휘발성 메모리 셀 어레이 형성 방법.
  2. 제1항에 있어서, 상기 도핑형 결정질 반도체층을 형성하는 단계는 반도체층을 에피택셜 성장시키는 단계를 포함하는 것인 비휘발성 메모리 셀 어레이 형성 방법.
  3. 제1항에 있어서, 상기 상부 유전체층 위에 도핑형 결정질 반도체층을 배치하기 전에, 상기 도핑형 결정질 반도체층을 형성하기 위해 반도체층에 적어도 하나의 도펀트종을 주입하는 단계를 더 포함하는 비휘발성 메모리 셀 어레이 형성 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 제1 상호접속부를 형성하는 단계는 상기 상부 유전체층을 관통하는 제1 개구부를 에칭하는 단계를 포함하고, 상기 제2 상호접속부를 형성하는 단계는 상기 상부 유전체층을 관통하는 제2 개구부를 에칭하는 단계를 포함하는 것인 비휘발성 메모리 셀 어레이 형성 방법.
  7. 제1항에 있어서, 상기 전하 트랩핑 스택 층을 형성하는 단계는, 상기 복수의 나노와이어의 각각의 나노와이어 상에 제1 산화물층을 적층하는 단계와, 상기 제1 산화물층 상에 질화물층을 적층하는 단계와, 상기 질화물층 상에 제2 산화물층을 적층하는 단계를 포함하는 것인 비휘발성 메모리 셀 어레이 형성 방법.
  8. 제1항에 있어서, 상기 도핑형 결정질 반도체층은 5 x 1018 atoms/cm3 내지 5 x 1019 atoms/cm3의 범위 내의 도핑 농도로 n도핑되거나 p도핑되는 것인 비휘발성 메모리 셀 어레이 형성 방법.
  9. 무접합 전계 효과 트랜지스터(JLFET, junctionless field effect transistor) 기반의 비휘발성 메모리를 형성하는 방법에 있어서,
    제1 유전체층과, 상기 제1 유전체층 아래에 배치된 복수의 트랜지스터를 갖는 기판을 제공하는 단계와,
    상기 트랜지스터 위에 다층의 상호접속부를 형성하는 단계와,
    상기 제1 유전체층 상에 도핑형 결정질 반도체층을 배치하는 단계와,
    상기 제1 유전체층 상에 복수의 도핑형 결정질 반도체 구조를 형성하도록 상기 도핑형 결정질 반도체층을 에칭하는 단계와,
    상기 복수의 도핑형 결정질 반도체 구조의 각각의 도핑형 결정질 반도체 구조 상에 복수의 게이트 구조를 형성하는 단계와,
    상기 복수의 도핑형 결정질 반도체 구조 중 제1 도핑형 결정질 반도체 구조와 상기 복수의 트랜지스터 중 제1 트랜지스터 사이에 제1 전기 전도성 상호접속부를 형성하는 단계와,
    상기 복수의 게이트 구조 중 제1 게이트 구조와 상기 복수의 트랜지스터 중 제2 트랜지스터 사이에 제2 전기 전도성 상호접속부를 형성하는 단계
    를 포함하고,
    상기 복수의 게이트 구조의 각각의 게이트 구조는 게이트 전극을 포함하고,
    상기 복수의 도핑형 결정질 반도체 구조와 상기 복수의 게이트 구조가 서로 수직인 방향으로 연장되도록, 상기 복수의 도핑형 결정질 반도체 구조는 복수의 열로 배열되고 상기 복수의 게이트 구조는 복수의 행으로 배열되는 것인 JLFET 기반의 비휘발성 메모리의 형성 방법.
  10. 무접합 전계 효과 트랜지스터(JLFET, junctionless field effect transistor) 기반의 비휘발성 메모리 구조에 있어서,
    제1 유전체층과, 상기 제1 유전체층 아래에 배치된 복수의 트랜지스터를 갖는 기판과,
    상기 트랜지스터 위에 있는 다층의 상호접속부와,
    상기 제1 유전체층 상에 있는 복수의 도핑형 결정질 반도체 구조와,
    상기 복수의 도핑형 결정질 반도체 구조의 각각의 도핑형 결정질 반도체 구조 상에 있는 복수의 게이트 구조와,
    상기 복수의 도핑형 결정질 반도체 구조 중 제1 도핑형 결정질 반도체 구조와 상기 복수의 트랜지스터 중 제1 트랜지스터 사이에 전기적으로 연결되는 제1 상호접속부와,
    상기 복수의 게이트 구조 중 제1 게이트 구조와 상기 복수의 트랜지스터 중 제2 트랜지스터 사이에 전기적으로 연결되는 제2 상호접속부
    를 포함하고,
    상기 복수의 도핑형 결정질 반도체 구조와 상기 복수의 게이트 구조가 서로 수직인 방향으로 연장되도록, 상기 복수의 도핑형 결정질 반도체 구조는 복수의 열로 배열되고 상기 복수의 게이트 구조는 복수의 행으로 배열되는 것인 JLFET 기반의 비휘발성 메모리 구조.
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