CN114927520A - 存储器装置、集成电路及存储器装置的制造方法 - Google Patents

存储器装置、集成电路及存储器装置的制造方法 Download PDF

Info

Publication number
CN114927520A
CN114927520A CN202110766113.2A CN202110766113A CN114927520A CN 114927520 A CN114927520 A CN 114927520A CN 202110766113 A CN202110766113 A CN 202110766113A CN 114927520 A CN114927520 A CN 114927520A
Authority
CN
China
Prior art keywords
gate electrode
layer
source
gate
channel layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110766113.2A
Other languages
English (en)
Inventor
钟昀晏
郑兆钦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114927520A publication Critical patent/CN114927520A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02568—Chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7606—Transistor-like structures, e.g. hot electron transistor [HET]; metal base transistor [MBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种存储器装置包括晶体管及存储单元。晶体管包括第一栅极电极、第二栅极电极、沟道层及栅极介电层。第二栅极电极位于第一栅极电极上。沟道层位于第一栅极电极与第二栅极电极之间。栅极介电层位于沟道层与第二栅极电极之间。存储单元夹置在第一栅极电极与沟道层之间。

Description

存储器装置、集成电路及存储器装置的制造方法
技术领域
本发明实施例涉及一种存储器装置、集成电路及存储器装置的制造方法。更具体来说，本发明实施例涉及一种将存储单元以及栅极电极分别设置在沟道层两侧的存储器装置、集成电路及存储器装置的制造方法。
背景技术
半导体集成电路(integrated circuit，IC)产业已经历快速增长。IC材料及设计的技术进展已造就了几代IC，其中每一代具有比前一代更小且更复杂的电路。在IC演化的过程中，功能密度(即，每芯片区域中的内连装置的数目)普遍增大，同时几何大小(即，可使用制作工艺形成的最小组件或迹线)已减小。此种按比例缩小工艺一般通过提高生产效率及降低相关联的成本来提供有益效果。
发明内容
一种存储器装置包括晶体管及存储单元。所述晶体管包括第一栅极电极、第二栅极电极、沟道层及栅极介电层。所述第二栅极电极位于所述第一栅极电极上。所述沟道层位于所述第一栅极电极与所述第二栅极电极之间。所述栅极介电层位于所述沟道层与所述第二栅极电极之间。所述存储单元夹置在所述第一栅极电极与所述沟道层之间。
一种集成电路包括衬底、第一晶体管及内连线结构。所述第一晶体管位于所述衬底上。所述内连线结构设置在所述衬底上。所述内连线结构包括多个介电层及存储器装置，所述存储器装置嵌置在所述多个介电层中的一者中。所述存储器装置包括第二晶体管及存储单元。所述第二晶体管包括第一栅极电极、沟道层、第二栅极电极、栅极介电层及源极/漏极区。所述沟道层位于所述第一栅极电极上。所述第二栅极电极位于所述沟道层上。所述栅极介电层位于所述沟道层与所述第二栅极电极之间。所述源极/漏极区位于所述沟道层与所述栅极介电层之间。所述存储单元夹置在所述第一栅极电极与所述沟道层之间。
一种存储器装置的制造方法包括至少以下步骤。提供介电层。在所述介电层上形成第一栅极电极。在所述介电层及所述第一栅极电极上共形地形成存储单元。在所述存储单元上沉积沟道层。在所述沟道层及所述存储单元上形成源极/漏极区。在所述源极/漏极区及所述存储单元上沉积栅极介电层。在所述栅极介电层上形成第二栅极电极。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是根据本公开一些实施例的集成电路的示意性剖视图。
图2A到图2H是图1中的存储器装置的制造方法的各个阶段的示意性透视图。
图3A到图3H是图2A到图2H中的存储器装置的制造方法的各个阶段的剖视图。
图4是根据本公开一些替代性实施例的存储器装置的剖视图。
附图标号说明
20：衬底
30：内连线结构
32：导通孔
34：导电图案
36、100：介电层
40：钝化层
50：后钝化层
60：导电垫
70：导电端子
200：第一栅极电极
200a、700a：第一部分
200b、700b：第二部分
300、300’：存储单元
302：障壁层
304：陷获层
306：穿隧层
400：沟道层
500：源极/漏极区
600：栅极介电层
700：第二栅极电极
800：源极/漏极接触件
900：栅极接触件
D1：第一方向
D2：第二方向
IC：集成电路
MD、MD’：存储器装置
OP：开口
T1：第一晶体管
T2：第二晶体管
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用附图标号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
图1是根据本公开一些实施例的集成电路IC的示意性剖视图。在一些实施例中，集成电路IC包括衬底20、内连线结构30、钝化层40、后钝化层50、多个导电垫60及多个导电端子70。在一些实施例中，衬底20由以下材料制成：元素半导体材料，例如晶体硅、金刚石或锗；化合物半导体材料，例如碳化硅、砷化镓、砷化铟或磷化铟；或合金半导体材料，例如硅锗、碳化硅锗、磷化镓砷、或磷化镓铟。衬底20可为块状硅衬底(bulk silicon substrate)、绝缘体上硅(silicon-on-insulator，SOI)衬底、或绝缘体上锗(germanium-on-insulator，GOI)衬底。
在一些实施例中，根据电路要求(例如，p型半导体衬底或n型半导体衬底)而定，衬底20包括各种掺杂区。在一些实施例中，使用p型或n型掺杂剂对掺杂区进行掺杂。举例来说，可使用p型掺杂剂(例如，硼或BF2)、n型掺杂剂(例如，磷或砷)及/或其组合对掺杂区进行掺杂。在一些实施例中，这些掺杂区用作第一晶体管T1的源极/漏极区，且所述第一晶体管T1位于衬底20上。根据掺杂区中的掺杂剂的类型而定，第一晶体管T1可被称为n型晶体管或p型晶体管。在一些实施例中，第一晶体管T1还包括金属栅极及位于金属栅极下的沟道。沟道位于源极区与漏极区之间以在第一晶体管T1接通时用作电子行进的路径。另一方面，金属栅极位于衬底20上且嵌置在内连线结构30中。在一些实施例中，使用合适的前段(Front-end-of-line，FEOL)工艺形成第一晶体管T1。为简明起见，在图1中示出一个第一晶体管T1。然而，应理解的是，根据集成电路IC的应用而定，可存在多于一个第一晶体管T1。当存在多个第一晶体管T1时，这些第一晶体管T1可被位于两个相邻的第一晶体管T1之间的浅沟槽隔离(shallow trench isolation，STI；未示出)隔开。
如图1所示，内连线结构30设置在衬底20上。在一些实施例中，内连线结构30包括多个导通孔32、多个导电图案34、多个介电层36及多个存储器装置MD。如图1所示，导电图案34及导通孔32嵌置在介电层36中。在一些实施例中，位于不同水平高度上的导电图案34通过导通孔32相互连接。换句话说，导电图案34通过导通孔32相互电连接。在一些实施例中，最底部的导通孔32连接到第一晶体管T1。举例来说，最底部的导通孔32连接到第一晶体管T1的金属栅极，所述金属栅极嵌置在最底部的介电层36中。换句话说，最底部的导通孔32在第一晶体管T1与内连线结构30的导电图案34之间建立电连接。如图1所示，最底部的导通孔32连接到第一晶体管T1的金属栅极。应注意的是，在一些替代性剖视图中，其他最底部的导通孔32也连接到第一晶体管T1的源极/漏极区。也就是说，在一些实施例中，最底部的导通孔32可被称为第一晶体管T1的“接触结构(contact structure)”。
在一些实施例中，介电层36的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、或任何其他合适的聚合物介电材料。作为另外一种选择，介电层36可由例如氧化硅、氮化硅、或类似材料等氧化物或氮化物形成。介电层36可通过例如旋涂、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)、或类似技术等合适的制作技术形成。
在一些实施例中，导电图案34及导通孔32的材料包括铝、钛、铜、镍、钨、或其合金。导电图案34及导通孔32可通过电镀、沉积及/或光刻及刻蚀形成。在一些实施例中，导电图案34与下伏的导通孔32是同时形成的。应注意的是，图1中示出的介电层36的数目、导电图案34的数目及导通孔32的数目仅出于例示目的，且本公开并不限于此。在一些替代性实施例中，根据电路设计而定，可形成更少或更多层的介电层36、导电图案34及/或导通孔32。
在一些实施例中，存储器装置MD也嵌置在内连线结构30中。举例来说，每一存储器装置MD嵌置在介电层36中的一者中。稍后将详细阐述存储器装置MD的形成方法及结构。根据存储器装置MD中的存储单元的类型而定，存储器装置MD可为硅-氧化物-氮化物-氧化物-硅(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)装置、铁电式随机存取存储器(Ferroelectric Random Access Memory，FeRAM)装置、电阻式随机存取存储器(ResistiveRandom Access Memory，RRAM)装置、动态随机存取存储器(Dynamic Random AccessMemory，DRAM)装置、静态随机存取存储器(Static Random Access Memory，SRAM)装置、磁阻式随机存取存储器(Magnetoresistive Random Access Memory，MRAM)装置、或类似装置。
如图1所示，钝化层40、导电垫60、后钝化层50及导电端子70依序地形成在内连线结构30上。在一些实施例中，钝化层40设置在最顶部的介电层36及最顶部的导电图案34上。在一些实施例中，钝化层40具有多个开口，所述多个开口局部地暴露出每一最顶部的导电图案34。在一些实施例中，钝化层40为氧化硅层、氮化硅层、氮氧化硅层或由其他合适的介电材料形成的介电层。钝化层40可通过例如高密度等离子体化学气相沉积(high-density-plasma chemical vapor deposition，HDP-CVD)、PECVD、或类似技术等合适的制作技术形成。
在一些实施例中，导电垫60形成在钝化层40上。在一些实施例中，导电垫60延伸到钝化层40的开口中以直接接触最顶部的导电图案34。也就是说，导电垫60电连接到内连线结构30。在一些实施例中，导电垫包括铝垫、铜垫、钛垫、镍垫、钨垫、或其他合适的金属垫。导电垫60可通过例如电镀、沉积及/或光刻及刻蚀形成。应注意的是，图1中示出的导电垫60的数目及形状仅出于例示目的，且本公开并不限于此。在一些替代性实施例中，可基于需求来调整导电垫60的数目及形状。
在一些实施例中，后钝化层50形成在钝化层40及导电垫60上。在一些实施例中，后钝化层50形成在导电垫60上以保护导电垫60。在一些实施例中，后钝化层50具有多个接触开口(contact opening)，所述多个接触开口局部地暴露出每一导电垫60。后钝化层50可为聚酰亚胺层、PBO层或由其他合适的聚合物形成的介电层。在一些实施例中，后钝化层50通过例如HDP-CVD、PECVD、或类似技术等合适的制作技术形成。
如图1所示，导电端子70形成在后钝化层50及导电垫60上。在一些实施例中，导电端子70延伸到后钝化层50的接触开口中以直接接触对应的导电垫60。也就是说，导电端子70通过导电垫60电连接到内连线结构30。在一些实施例中，导电端子70为导电柱(conductive pillar)、导电杆(conductive post)、导电球、导电凸块、或类似物。在一些实施例中，导电端子70的材料包括各种金属、金属合金、或金属与其他材料的混合物。举例来说，导电端子70可由铝、钛、铜、镍、钨、锡及/或其合金制成。导电端子70通过例如沉积、电镀、丝网印刷(screen printing)或其他合适的方法形成。在一些实施例中，导电端子70用于与随后形成或提供的其他组件(未示出)建立电连接。
如上所述，存储器装置MD嵌置在内连线结构30中。以图1所示的最顶部的存储器装置MD为例，以下将结合图2A到图2H及图3A到图3H来阐述此种存储器装置MD的形成方法及结构。
图2A到图2H是图1中的存储器装置MD的制造方法的各个阶段的示意性透视图。图3A到图3H是图2A到图2H中的存储器装置MD的制造方法的各个阶段的剖视图。应注意的是，图3A到图3H的剖视图是沿着图2A到图2H中的剖面线A-A’截取的。
参照图2A及图3A，提供介电层100。在一些实施例中，介电层100是图1的内连线结构30的介电层36中的一者，因而本文中不再对其予以赘述。
参照图2B及图3B，在介电层100上形成第一栅极电极200。在一些实施例中，通过光刻及刻蚀工艺形成第一栅极电极200。举例来说，在介电层100上共形地形成金属材料(未示出)。在一些实施例中，所述金属材料通过原子层沉积(atomic layer deposition，ALD)、CVD、物理气相沉积(physical vapor deposition，PVD)、或类似工艺进行沉积。此后，在金属材料上形成图案化光刻胶层(未示出)以界定随后形成的第一栅极电极200的形状。随后，执行刻蚀工艺以移除未被图案化光刻胶层覆盖的金属材料。刻蚀工艺包括例如各向异性刻蚀工艺(例如干式刻蚀)或各向同性刻蚀工艺(例如湿式刻蚀)。然后，通过剥除工艺(stripping process)或类似工艺移除图案化光刻胶层以暴露出剩余的金属材料，而所述剩余的金属材料构成第一栅极电极200。
在一些实施例中，第一栅极电极200的金属材料包括铜、钛、钽、钨、铝、锆、铪、钴、钛铝、钽铝、钨铝、锆铝、铪铝、任何其他合适的含金属材料、或其组合。在一些实施例中，第一栅极电极200也包含用于微调对应的功函数的材料。举例来说，第一栅极电极200的金属材料可包括p型功函数材料(例如Ru、Mo、WN、ZrSi2、MoSi2、TaSi2、NiSi2、或其组合)或n型功函数材料(例如Ag、TaCN、Mn、或其组合)。
在一些实施例中，视需要在第一栅极电极200与介电层100之间可选地形成障壁层(未示出)，以避免原子在元件之间的扩散。在一些实施例中，障壁层的材料包括氮化钛(TiN)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钨硅(WSiN)、碳化钛(TiC)、碳化钽(TaC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、或其组合。
在一些实施例中，第一栅极电极200的厚度介于约30埃到约250埃的范围内。在一些实施例中，第一栅极电极200具有第一部分200a及连接到第一部分200a的第二部分200b。如图2B所示，第一栅极电极200的第一部分200a沿着第一方向D1延伸。与此同时，第一栅极电极200的第二部分200b沿着与第一方向D1垂直的第二方向D2延伸。换句话说，第一栅极电极200的第一部分200a与第一栅极电极200的第二部分200b垂直。举例来说，如图2B所示，从俯视图来看，第一栅极电极200呈现T字形状。
参照图2C及图3C，在介电层100及第一栅极电极200上共形地形成存储单元300。举例来说，存储单元300被形成为与介电层100及第一栅极电极200实体接触。在一些实施例中，存储单元300是多层结构。举例来说，存储单元300包括依序堆叠在介电层100及第一栅极电极200上的障壁层302、陷获层304及穿隧层306。
在一些实施例中，障壁层302共形地形成在介电层100及第一栅极电极200上。例如，障壁层302与介电层100及第一栅极电极200实体接触。在一些实施例中，障壁层302通过例如CVD、PECVD、可流动式化学气相沉积(flowable chemical vapor deposition，FCVD)、高密度等离子体化学气相沉积(HDP-CVD)、次大气压化学气相沉积(sub-atmosphericchemical vapor deposition，SACVD)、PVD、或ALD等合适的沉积工艺形成。在一些实施例中，障壁层302被形成为具有介于约10埃到约60埃的范围内的厚度。在一些实施例中，障壁层302的材料包括氧化铝(AlOx)、氧化硅(SiOx)、或类似材料。
如图2C及图3C所示，陷获层304共形地形成在障壁层302上。举例来说，陷获层304与障壁层302实体接触。在一些实施例中，陷获层304通过例如CVD、PECVD、FCVD、HDP-CVD、SACVD、PVD、或ALD等合适的沉积工艺形成。在一些实施例中，陷获层304被形成为具有介于约10埃到约60埃的范围内的厚度。在一些实施例中，陷获层304的材料与障壁层302的材料不同。举例来说，陷获层304的材料包括氧化铪(HfOx)、氮化硅(SiNx)、或类似材料。在一些实施例中，陷获层304用于陷获(trap)电子。举例来说，可利用陷获层304来储存数据。因此，在一些实施例中，陷获层304被称为“储存层”。
在一些实施例中，穿隧层306共形地形成在陷获层304上。举例来说，穿隧层306与陷获层304实体接触，以使得陷获层304夹置在障壁层302与穿隧层306之间。在一些实施例中，穿隧层306通过例如CVD、PECVD、FCVD、HDP-CVD、SACVD、PVD、或ALD等合适的沉积工艺形成。在一些实施例中，穿隧层306被形成为具有比障壁层302的厚度及陷获层304的厚度都小的厚度。举例来说，穿隧层306的厚度介于约10埃到约30埃的范围内。在一些实施例中，穿隧层306的材料包括氧化铝(AlOx)、氧化硅(SiOx)、或类似材料。也就是说，穿隧层306的材料与障壁层302的材料相同，但与陷获层304的材料不同。然而，本公开并不限于此。在一些替代性实施例中，穿隧层306的材料可与障壁层302的材料不同。举例来说，障壁层302的材料可为氧化铝，而穿隧层306的材料可为氧化硅。
根据所利用的材料而定，在一些实施例中，存储单元300可被称为“SONOS存储单元”。在一些实施例中，存储单元300还被称为“浮栅存储单元(floating gate memorycell)”。
参照图2D及图3D，在第一栅极电极200及存储单元300上形成沟道层400。举例来说，沟道层400设置在存储单元300的穿隧层306上。在一些实施例中，沟道层400与穿隧层306实体接触。在一些实施例中，沟道层400局部地覆盖存储单元300。举例来说，存储单元300的穿隧层306的至少一部分被沟道层400暴露出。在一些实施例中，沟道层400与位于存储单元300下面的第一栅极电极200局部地交叠。举例来说，如图2D所示，从俯视图来看，沟道层400与第一栅极电极200的第二部分200b的一部分交叠。在一些实施例中，存储单元300的至少一部分夹置在第一栅极电极200与沟道层400之间。
在一些实施例中，沟道层400包含氧化物半导体材料、二维(2D)材料、或其组合。氧化物半导体材料的实例包括ZnO、IGZO、类似材料、或其组合。另一方面，2D材料的实例包括MoS2、WS2、WSe2、InSe、类似材料、或其组合。在一些实施例中，沟道层400由具有前述材料中的一种材料的单个层制成。然而，本公开并不限于此。在一些替代性实施例中，沟道层400可由前述材料中的至少两种材料的层叠结构(laminate structure)制成。在一些实施例中，使用掺杂剂对沟道层400进行掺杂以获得额外的稳定性。举例来说，可使用硅掺杂剂或类似掺杂剂对沟道层400进行掺杂。在一些实施例中，沟道层400是通过例如CVD、ALD、PVD、PECVD、外延生长、或类似技术等任何合适的技术进行沉积。
在一些实例中，沟道层400具有介于约7埃到约10埃的范围内的厚度。如图2D所示，沟道层400沿着第一方向D1延伸。换句话说，沟道层400与第一栅极电极200的第一部分200a平行。同时，沟道层400与第一栅极电极200的第二部分200b垂直。
参照图2E及图3E，在沟道层400及存储单元300上形成源极/漏极区500。举例来说，源极/漏极区500形成在沟道层400的两端附近且从沟道层400延伸到存储单元300。也就是说，源极/漏极区500覆盖沟道层400的两个尾部以与沟道层400及存储单元300实体接触。举例来说，源极/漏极区500从沟道层400的两个尾部延伸到存储单元300的穿隧层306。在一些实施例中，源极/漏极区500的材料包括钴、钨、铜、钛、钽、铝、锆、铪、其组合、或其他合适的金属材料。在一些实施例中，源极/漏极区500通过CVD、ALD、镀覆、或其他合适的沉积技术形成。
在一些实施例中，源极/漏极区500被形成为具有介于约10埃到约100埃的范围内的厚度。如图2E所示，从俯视图来看，源极/漏极区500分别呈现漏斗形状。此外，源极/漏极区500分别沿着第一方向D1延伸。在一些实施例中，源极/漏极区500与位于存储单元300及沟道层400下面的第一栅极电极200局部地交叠。举例来说，如图2E所示，从俯视图来看，源极/漏极区500与第一栅极电极200的第二部分200b的一部分交叠。
参照图2F及图3F，在存储单元300、沟道层400及源极/漏极区500上共形地形成栅极介电层600。在一些实施例中，栅极介电层600与沟道层400、源极/漏极区500及存储单元300的穿隧层306实体接触。如图2F及图3F所示，源极/漏极区500的一部分位于沟道层400与栅极介电层600之间，且源极/漏极区500的另一部分位于存储单元300的穿隧层306与栅极介电层600之间。在一些实施例中，栅极介电层600具有介于约10埃到约100埃的厚度。
在一些实施例中，栅极介电层600包含氧化硅、氮化硅、氮氧化硅、高介电常数介电质、或其组合。应注意的是，高介电常数介电材料一般为具有大于4、大于约12、大于约16、或甚至大于约20的介电常数的介电材料。在一些实施例中，栅极电极层600包含金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、或其组合。举例来说，栅极介电层600包含氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、硅酸锆、铝酸锆、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝(Al2O3)、二氧化铪-氧化铝(HfO2-Al2O3)合金及/或其组合。前述材料可通过合适的制作技术，例如ALD、CVD、金属有机CVD(metalorganic CVD，MOCVD)、PVD、热氧化、紫外线-臭氧氧化(UV-ozone oxidation)、远程等离子体原子层沉积(remote plasma atomic layer deposition，RPALD)、等离子体增强原子层沉积(plasma-enhanced atomic layer deposition，PEALD)、分子束沉积(molecular beam deposition，MBD)、或其组合进行沉积。然而，本公开并不限于此。在一些替代性实施例中，栅极介电层600的材料包括六方氮化硼(hexagonal boron nitride，hBN)。当栅极介电层600包含hBN时，通过以下步骤形成栅极介电层600。首先，提供铜膜(未示出)。此后，在铜膜上形成hBN膜。在一些实施例中，通过CVD、低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)或其他合适的沉积方法沉积hBN膜。在一些实施例中，用于形成hBN膜的前驱物(例如，工艺气体)包括硼烷氨(H3NBH3)、硼嗪(B3H6N3)、其组合及/或类似材料。在一些实施例中，前驱物的温度介于约60℃到约130℃的范围内。在一些实施例中，在沉积hBN膜期间，铜膜的被暴露出的铜原子可充当催化剂来活化前驱物分子(即，硼及氮化物)，因而在铜膜上生长氮化硼单层(boron nitride monolayer)。在形成hBN膜之后，可从铜膜上剥离hBN膜且将hBN膜转移到存储单元300、沟道层400及源极/漏极区500上，以用作栅极介电层600。
参照图2G及图3G，在栅极介电层600上形成第二栅极电极700。举例来说，第二栅极电极700被形成为使得栅极介电层600夹置在沟道层400与第二栅极电极700之间。在一些实施例中，第二栅极电极700的形成方法类似于第一栅极电极200的形成方法，因而在本文中不再对其予以赘述。在一些实施例中，第二栅极电极700的材料与第一栅极电极200的材料相同。然而，本公开并不限于此。在一些替代性实施例中，第二栅极电极700的材料与第一栅极电极200的材料不同。在一些实施例中，第二栅极电极700的材料包括铜、钛、钽、钨、铝、锆、铪、钴、钛铝、钽铝、钨铝、锆铝、铪铝、任何其他合适的含金属材料、或其组合。在一些实施例中，第二栅极电极700也包含用于微调对应的功函数的材料。举例来说，第二栅极电极700的材料包括p型功函数材料(例如Ru、Mo、WN、ZrSi2、MoSi2、TaSi2、NiSi2或其组合)或n型功函数材料(例如Ag、TaCN、Mn、或其组合)。
在一些实施例中，第二栅极电极700的厚度介于约10埃到约1000埃之间。在一些实施例中，第二栅极电极700具有第一部分700a及连接到第一部分700a的第二部分700b。如图2G所示，第二栅极电极700的第一部分700a沿着第二方向D2延伸。同时，第二栅极电极700的第二部分700b沿着第一方向D1延伸。换句话说，第二栅极电极700的第一部分700a与第二栅极电极700的第二部分700b垂直。举例来说，如图2G所示，从俯视图来看，第二栅极电极700呈现漏斗形状或T字形状。在一些实施例中，如图2G及图3G所示，第二栅极电极700与源极/漏极区500、沟道层400、存储单元300及第一栅极电极200局部地交叠。也就是说，存储单元300的一部分、沟道层400的一部分、源极/漏极区500的一部分及栅极介电层600的一部分位于第一栅极电极200与第二栅极电极700之间。
参照图2H及图3H，在栅极介电层600上形成源极/漏极接触件800及栅极接触件900以获得存储器装置MD。在一些实施例中，通过以下步骤形成源极/漏极接触件800。首先，在栅极介电层600中形成开口OP以暴露出源极/漏极区500的至少一部分。举例来说，栅极介电层600的开口OP暴露出源极/栅极区500的两端。在形成开口OP之后，将金属材料填充到开口OP中，以形成源极/漏极接触件800。在一些实施例中，源极/漏极接触件800的材料与源极/漏极区500的材料相同。然而，本公开并不限于此。在一些替代性实施例中，源极/漏极接触件800的材料可与源极/漏极区500的材料不同。在一些实施例中，源极/漏极接触件800的材料包括钴、钨、铜、钛、钽、铝、锆、铪、其组合、或其他合适的金属材料。在一些实施例中，源极/漏极接触件800的金属材料通过CVD、ALD、镀覆、或其他合适的沉积技术形成。如图3H所示，源极/漏极接触件800延伸到栅极介电层600的开口OP中以与源极/漏极区500实体接触。换句话说，源极/漏极接触件800电连接到源极/漏极区500以用作接触插塞(contact plug)而在源极/漏极区500与其他组件之间传送信号。
在一些实施例中，栅极接触件900也形成在栅极介电层600上。栅极接触件900的材料及形成方法类似于源极/漏极接触件800的材料及形成方法，因而不再对其予以赘述。在一些实施例中，形成穿透过栅极介电层600及存储单元300的开口(未示出)以局部地暴露出第一栅极电极200。栅极接触件900延伸到此开口中以与第一栅极电极200实体接触。换句话说，栅极接触件900电连接到第一栅极电极200以用作接触插塞而在第一栅极电极200与其他组件之间传送信号。举例来说，第一栅极电极200通过栅极接触件900连接到对地电压。在一些实施例中，对地电压可为参考电压且保持恒定。在一些实施例中，第一栅极电极200与第二栅极电极700电绝缘。举例来说，如图2H所示，第二栅极电极700与栅极接触件900间隔开，以与栅极接触件900电绝缘。在一些实施例中，第二栅极电极700连接到与第一栅极电极200所连接到的对地电压不同的电压。也就是说，在存储器装置MD的操作期间，对第一栅极电极200及第二栅极电极700施加不同的偏压。举例来说，第二栅极电极700可连接到比对地电压高的电压。然而，本公开并不限于此。在一些替代性实施例中，第二栅极电极700可连接到比对地电压低的电压。
在一些实施例中，源极/漏极接触件800及栅极接触件900分别被形成为具有介于约10埃到约1000埃的范围内的厚度。在一些实施例中，源极/漏极接触件800与栅极接触件900是同时形成的。也就是说，源极/漏极接触件800与栅极接触件900属于同一个层且由同一工艺形成。应注意的是，尽管图2G到图2H及图3G到图3H示出在形成源极/漏极接触件800及栅极接触件900之前先形成第二栅极电极700，然而本公开并不限于此。在一些替代性实施例中，可通过相同的工艺同时形成第二栅极电极700、源极/漏极接触件800及栅极接触件900。如图3H所示，源极/漏极接触件800的顶表面与第二栅极电极700的顶表面是实质上齐平的(即，位于同一水平高度上)。然而，本公开并不限于此。在一些替代性实施例中，源极/漏极接触件800的顶表面可位于高于或低于第二栅极电极700的顶表面的水平高度上。
在形成源极/漏极接触件800与栅极接触件900之后，实质上已经完成了存储器装置MD的制造工艺。在一些实施例中，第一栅极电极200、沟道层400、源极/漏极区500、栅极介电层600、第二栅极电极700、源极/漏极接触件800及栅极接触件900被统称为第二晶体管T2。换句话说，存储器装置MD包括第二晶体管T2及存储单元300，且存储单元300嵌置/集成在第二晶体管T2内。在一些实施例中，第二晶体管T2的第一栅极电极200用作存储单元300的底部电极，而第二晶体管T2的第二栅极电极700用作存储单元300的顶部电极。
在一些实施例中，第二晶体管T2为薄膜晶体管(thin film transistor，TFT)。由于第二晶体管T2包括第一栅极电极200及第二栅极电极700，因而第二晶体管T2可被称为“双重栅极晶体管(double gate transistor)”或“双栅极晶体管(dual gatetransistor)”。参照图1及图3H，源极/漏极接触件800从沟道层400延伸到内连线结构30的导电垫34。换句话说，第二晶体管T2经过内连线结构30的导通孔32及导电图案34电连接到第一晶体管T1及导电端子80。在一些实施例中，第二晶体管T2为存储器装置MD的选择器(selector)。
此外，如上所述，存储器装置MD嵌置在内连线结构30中，而内连线结构30被认为在后段(BEOL)工艺期间形成。也就是说，第二晶体管T2及存储单元300二者被认为在后段工艺期间形成。然而，本公开并不限于此。在一些替代性实施例中，存储器装置MD可在前段(FEOL)工艺中形成。当存储器装置MD在前段(FEOL)工艺中形成时，图1中的衬底20可为SOI衬底且图2A及图3A中的介电层100可为SOI衬底的介电质。
如图3H所示，沟道层400及源极/漏极区500位于存储单元300与第二栅极电极700之间。也就是说，第二栅极电极700及存储单元300位于沟道层400的相对的侧上。因此，当对第二栅极电极700施加偏压以开启第二晶体管T2(即，驱动电子穿过沟道层400)时，所产生的电场会远离存储单元300的储存层(即，陷获层304)。因此，储存在储存层中的电荷不会受到因施加偏压而产生的电场影响，从而增强读取抗扰度(read disturbance immunity)。换句话说，可增强存储单元300的储存能力的稳定性，且可延长存储器装置MD的循环时间(cycle time)。此外，如图3H所示，沟道层400位于源极/漏极区500与存储单元300之间，且源极/漏极区500与第一栅极电极200交叠。因此，储存在存储单元300的陷获层304中的电荷可与沟道层400中的电子/电荷相互作用或影响沟道层400中的电子/电荷，从而使得能够基于储存在陷获层304中的电荷及给予第一栅极电极200的脉冲来调节第二晶体管T2的导通电阻(on-resistance，RON)。由于存储器装置MD的电导(conductance)与RON成反比，因而通过对第二晶体管T2的RON进行调节，可调整存储器装置MD的电导，从而在存储器装置MD中获得更高的灵活性。
图4是根据本公开一些替代性实施例的存储器装置MD’的剖视图。参照图4，图4中的存储器装置MD’类似于图3H中的存储器装置MD，因而相似的元件由相似的附图标号指示且本文中不再对其予以赘述。然而，在图4的存储器装置MD’中，存储单元300’为单层结构。举例来说，存储单元300’由单个铁电层形成。在一些实施例中，铁电层包括Pb3Ge5O11(PGO)、钛酸锆酸铅(PZT)、SrBi2Ta2O9(SBTO)、SrB4O7(SBO)、SraBibTacNbdOx(SBTN)、SrTiO3(STO)、BaTiO3(BTO)、(BixLay)Ti3O12(BLT)、LaNiO3(LNO)、YMnO3、ZrO2、硅酸锆、ZrAlSiO、HfO2、硅酸铪、HfAlO、LaAlO、氧化镧、掺杂Si的HfO2、Ta2O5、HfZrOx、或其组合。在一些实施例中，铁电层被称为“储存层”。
如图4所示，沟道层400及源极/漏极区500位于存储单元300’与第二栅极电极700之间。也就是说，第二栅极电极700及存储单元300’位于沟道层400的相对的侧上。因此，当对第二栅极电极700施加偏压以开启第二晶体管T2(即，驱动电子穿过沟道层400)时，所产生的电场会远离存储单元300’。因此，储存在存储单元300’中的电荷不会受到因施加偏压而产生的电场影响，从而增强读取抗扰度。换句话说，可增强存储单元300’的储存能力的稳定性，且可延长存储器装置MD’的循环时间。此外，如图4所示，沟道层400位于源极/漏极区500与存储单元300’之间，且源极/漏极区500与第一栅极电极200交叠。因此，储存在存储单元300’中的电荷可与沟道层400中的电子/电荷相互作用或影响沟道层400中的电子/电荷，从而使得能够基于储存在存储单元300’中的电荷及给予第一栅极电极200的脉冲来调节第二晶体管T2的导通电阻。由于存储器装置MD’的电导与RON成反比，因而通过对第二晶体管T2的RON进行调节，可调整存储器装置MD’的电导，从而在存储器装置MD’中获得更高的灵活性。
根据本公开的一些实施例，一种存储器装置包括晶体管及存储单元。所述晶体管包括第一栅极电极、第二栅极电极、沟道层及栅极介电层。所述第二栅极电极位于所述第一栅极电极上。所述沟道层位于所述第一栅极电极与所述第二栅极电极之间。所述栅极介电层位于所述沟道层与所述第二栅极电极之间。所述存储单元夹置在所述第一栅极电极与所述沟道层之间。
根据本公开的一些实施例，所述第一栅极电极连接到对地电压。
根据本公开的一些实施例，所述第二栅极电极连接到比所述对地电压高的电压。
根据本公开的一些实施例，所述晶体管还包括源极/漏极区以及源极/漏极接触件。所述源极/漏极区位于所述沟道层与所述栅极介电层之间。所述源极/漏极接触件位于所述栅极介电层上，其中所述源极/漏极接触件电连接到所述源极/漏极区。
根据本公开的一些实施例，所述沟道层包含ZnO、IGZO、MoS2、WS2、WSe2、InSe、或其组合。
根据本公开的一些实施例，所述栅极介电层包含六方氮化硼。
根据本公开的一些实施例，所述存储单元包括障壁层、穿隧层以及陷获层。所述障壁层设置在所述第一栅极电极上。所述穿隧层设置在所述障壁层上。所述陷获层夹置在所述障壁层与所述穿隧层之间。
根据本公开的一些实施例，所述障壁层与所述穿隧层包含氧化铝或氧化硅，且所述陷获层包含氧化铪或氮化硅。
根据本公开的一些实施例，所述存储单元包括铁电层，且所述铁电层包含Pb3Ge5O11、钛酸锆酸铅、SrBi2Ta2O9、SrB4O7、SraBibTacNbdOx、SrTiO3、BaTiO3、(BixLay)Ti3O12、LaNiO3、YMnO3、ZrO2、硅酸锆、ZrAlSiO、HfO2、硅酸铪、HfAlO、LaAlO、氧化镧、掺杂Si的HfO2、Ta2O5、HfZrOx、或其组合。
根据本公开的一些实施例，一种集成电路包括衬底、第一晶体管及内连线结构。所述第一晶体管位于所述衬底上。所述内连线结构设置在所述衬底上。所述内连线结构包括多个介电层及存储器装置，所述存储器装置嵌置在所述多个介电层中的一者中。所述存储器装置包括第二晶体管及存储单元。所述第二晶体管包括第一栅极电极、沟道层、第二栅极电极、栅极介电层及源极/漏极区。所述沟道层位于所述第一栅极电极上。所述第二栅极电极位于所述沟道层上。所述栅极介电层位于所述沟道层与所述第二栅极电极之间。所述源极/漏极区位于所述沟道层与所述栅极介电层之间。所述存储单元夹置在所述第一栅极电极与所述沟道层之间。
根据本公开的一些实施例，所述第一栅极电极与所述第二栅极电极电绝缘。
根据本公开的一些实施例，所述沟道层包含氧化物半导体材料或二维材料。
根据本公开的一些实施例，所述存储单元包括障壁层、穿隧层以及陷获层。所述障壁层设置在所述第一栅极电极上。所述穿隧层设置在所述障壁层上。所述陷获层夹置在所述障壁层与所述穿隧层之间。
根据本公开的一些实施例，所述障壁层的材料与所述穿隧层的材料相同，且所述障壁层的所述材料与所述陷获层的材料不同。
根据本公开的一些实施例，所述存储单元包括铁电层。
根据本公开的一些实施例，所述源极/漏极区与所述沟道层及所述存储单元实体接触。
根据本公开的一些实施例，所述栅极介电层与所述源极/漏极区及所述存储单元实体接触。
根据本公开的一些实施例，一种存储器装置的制造方法包括至少以下步骤。提供介电层。在所述介电层上形成第一栅极电极。在所述介电层及所述第一栅极电极上共形地形成存储单元。在所述存储单元上沉积沟道层。在所述沟道层及所述存储单元上形成源极/漏极区。在所述源极/漏极区及所述存储单元上沉积栅极介电层。在所述栅极介电层上形成第二栅极电极。
根据本公开的一些实施例，形成所述存储单元包括至少以下步骤。在所述介电层及所述第一栅极电极上沉积障壁层。在所述障壁层上沉积陷获层。在所述陷获层上沉积穿隧层，其中所述障壁层的材料与所述穿隧层的材料相同，且所述障壁层的所述材料与所述陷获层的材料不同。
根据本公开的一些实施例，所述的存储器装置的制造方法还包括至少以下步骤。在所述栅极介电层中形成开口，以暴露出所述源极/漏极区的至少一部分。在所述栅极介电层上形成源极/漏极接触件，其中所述源极/漏极接触件延伸到所述开口中以与所述源极/漏极区实体接触。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对本文作出各种改变、代替及变更。

Claims (10)

1.一种存储器装置，其中，包括：
晶体管，包括：
第一栅极电极；
第二栅极电极，位于所述第一栅极电极上；
沟道层，位于所述第一栅极电极与所述第二栅极电极之间；以及
栅极介电层，位于所述沟道层与所述第二栅极电极之间；以及
存储单元，夹置在所述第一栅极电极与所述沟道层之间。
2.根据权利要求1所述的存储器装置，其中所述第一栅极电极连接到对地电压。
3.根据权利要求2所述的存储器装置，其中所述第二栅极电极连接到比所述对地电压高的电压。
4.根据权利要求1所述的存储器装置，其中所述存储单元包括：
障壁层，设置在所述第一栅极电极上；
穿隧层，设置在所述障壁层上；以及
陷获层，夹置在所述障壁层与所述穿隧层之间。
5.一种集成电路，其中，包括：
衬底；
第一晶体管，位于所述衬底上；以及
内连线结构，设置在所述衬底上，包括：
多个介电层；以及
存储器装置，嵌置在所述多个介电层中的一者中，包括：
第二晶体管，包括：
第一栅极电极；
沟道层，位于所述第一栅极电极上；
第二栅极电极，位于所述沟道层上；
栅极介电层，位于所述沟道层与所述第二栅极电极之间；以及
源极/漏极区，位于所述沟道层与所述栅极介电层之间；以及
存储单元，夹置在所述第一栅极电极与所述沟道层之间。
6.根据权利要求5所述的集成电路，其中所述沟道层包含氧化物半导体材料或二维材料。
7.根据权利要求5所述的集成电路，其中所述存储单元包括铁电层。
8.根据权利要求5所述的集成电路，其中所述源极/漏极区与所述沟道层及所述存储单元实体接触。
9.一种存储器装置的制造方法，其中，包括：
提供介电层；
在所述介电层上形成第一栅极电极；
在所述介电层及所述第一栅极电极上共形地形成存储单元；
在所述存储单元上沉积沟道层；
在所述沟道层及所述存储单元上形成源极/漏极区；
在所述源极/漏极区及所述存储单元上沉积栅极介电层；以及
在所述栅极介电层上形成第二栅极电极。
10.根据权利要求9所述的存储器装置的制造方法，还包括：
在所述栅极介电层中形成开口，以暴露出所述源极/漏极区的至少一部分；以及
在所述栅极介电层上形成源极/漏极接触件，其中所述源极/漏极接触件延伸到所述开口中以与所述源极/漏极区实体接触。
CN202110766113.2A 2021-04-23 2021-07-07 存储器装置、集成电路及存储器装置的制造方法 Pending CN114927520A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/238,228 2021-04-23
US17/238,228 US20220344357A1 (en) 2021-04-23 2021-04-23 Memory device, integrated circuit, and manufacturing method of memory device

Publications (1)

Publication Number Publication Date
CN114927520A true CN114927520A (zh) 2022-08-19

Family

ID=82804080

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110766113.2A Pending CN114927520A (zh) 2021-04-23 2021-07-07 存储器装置、集成电路及存储器装置的制造方法

Country Status (3)

Country Link
US (1) US20220344357A1 (zh)
CN (1) CN114927520A (zh)
TW (1) TW202243214A (zh)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0160182B1 (ko) * 1993-12-28 1998-12-01 다나까 미노루 반도체 기억 장치 및 그 제조방법
JP3336813B2 (ja) * 1995-02-01 2002-10-21 ソニー株式会社 不揮発性半導体メモリ装置
EP0820644B1 (en) * 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
GB9520888D0 (en) * 1995-10-12 1995-12-13 Philips Electronics Nv Electronic devices comprising thin-film circuitry
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7781061B2 (en) * 2007-12-31 2010-08-24 Alcatel-Lucent Usa Inc. Devices with graphene layers
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
CN102386236B (zh) * 2008-10-24 2016-02-10 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
US20150008428A1 (en) * 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9312349B2 (en) * 2013-07-08 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6615490B2 (ja) * 2014-05-29 2019-12-04 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US10192995B2 (en) * 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US20220344357A1 (en) 2022-10-27
TW202243214A (zh) 2022-11-01

Similar Documents

Publication Publication Date Title
TWI763356B (zh) 具有記憶體裝置的半導體結構及其形成方法
US11729986B2 (en) Ferroelectric memory device and method of forming the same
US20210343731A1 (en) METHOD AND STRUCTURES PERTAINING TO IMPROVED FERROELECTRIC RANDOM-ACCESS MEMORY (FeRAM)
US11949020B2 (en) Transistor, integrated circuit, and manufacturing method
US11955549B2 (en) Layered structure, semiconductor device including the same, and manufacturing method thereof
US11515332B2 (en) Ferroelectric memory device and method of forming the same
US20230187562A1 (en) Transistor, integrated circuit, and manufacturing method of transistor
US11527552B2 (en) Ferroelectric memory device and method of forming the same
US20230106816A1 (en) Ferroelectric memory device and method of forming the same
US20220344357A1 (en) Memory device, integrated circuit, and manufacturing method of memory device
US20240072169A1 (en) Transistor, integrated circuit, and manufacturing method of transistor
US11637203B2 (en) Semiconductor device and manufacturing method of the same
US11575043B1 (en) Semiconductor device and manufacturing method of the same
US20240055518A1 (en) Transistor, integrated circuit, and manufacturing method of transistor
US20240096712A1 (en) Integrated circuit, semiconductor device and method of fabricating the same
US11862726B2 (en) Transistor, integrated circuit, and manufacturing method of transistor
US20230369438A1 (en) Transistor, integrated circuit, and manufacturing method of transistor
US20240128378A1 (en) Semiconductor device and method of fabricating the same
US20230413514A1 (en) Integrated circuit and manufacturing method thereof
US11721747B2 (en) Integrated circuit, transistor and method of fabricating the same
US20240081077A1 (en) Transistor, memory device and manufacturing method of memory device
US20230328997A1 (en) Ferroelectric memory device and method of forming the same
US20230395658A1 (en) Transistor and manufacturing method of the same
US20240194796A1 (en) Transistor device having ultraviolet attenuating capability
US20230058626A1 (en) Transistor, semiconductor structure, and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication