CN104272444B - 具突变结的隧穿晶体管的制造方法 - Google Patents

具突变结的隧穿晶体管的制造方法 Download PDF

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Abstract

一种制造隧穿场效晶体管(TFET)的方法，包括在被外延生长的源极材料(220)覆盖的衬底(200)上形成被侧壁间隔物(320)围绕的伪栅极堆叠(310)；形成掺杂的源极区(530)和漏极区(520)，之后形成围绕该侧壁间隔物的层间电介质(510)；去除该伪栅极堆叠(310)，蚀刻自对准腔(710)；在该自对准蚀刻腔内外延生长薄沟道区；在该自对准蚀刻腔内共形沉积栅极电介质和金属栅极材料；以及，平坦化该置换金属栅极堆叠的顶表面，以去除该栅极电介质和该金属栅极材料的残余物。

Description

具突变结的隧穿晶体管的制造方法
相关申请的交叉引用
本申请要求受益于2012年4月30日递交的、名称为“A Method of FabricatingTunnel Transistors with Abrupt Junctions”的、序列号为No.13/459278的美国专利申请，通过引用将其全部并入在此。
技术领域
本发明涉及半导体装置，更具体地，涉及结隧穿晶体管(TFET)及其制造方法，所述结隧穿晶体管具有可控的栅极重迭和突变结，其作为置换栅极工艺流程的一部分。
背景技术
隧穿场效晶体管(TFET)已经表明可作为一种替代的晶体管设计，其可应用于非常低电压的操作。TFET是与常规的热MOSFET不同类型的晶体管，因为与在源极区的热势垒相反，在TFET中，隧穿能量势垒是在源极区调节。这种隧穿势垒(特别是，能带至能带隧穿(band-to-band tunnel，BTBT)势垒)的调节导致漏极电流对栅极电压的灵敏度(即，亚阈值摆动(sub-threshold swing)或SS)可优于热MOSFET中的灵敏度。在热MOSFET中，SS的热限制被定义为n*k*T*ln(10)，其中k为波兹曼常数(Boltzman's constant)，T为温度(开氏温标)，而n为理想因子(大于或等于1，但理想地为1)。在处于室温的理想条件下，热MOSFET的SS限制为60mV/十，即，将漏极电流增加10倍所需的栅极偏置的最小变化为60mV。任何可以提供低于60mV/十倍的室温SS限制的装置将允许缩减晶体管阀值电压(Vt)，并因此缩减电源电压(VDD)，而不增加关态(off-state)的泄漏电流。从电路设计的角度来看这是期望的，因为VDD缩减降低了动态功耗，同时保持关态的泄漏不变，使得待机功耗没有增加。
在理论上和实践中皆已实现SS值低于60mV/十的各种TFET设计。这是利用在导带边缘和价带边缘之间隧穿载流子的能量分布来完成。为了获得BTBT，装置的一部分的导带必须存在于比另一部分的价带低的能量下。这被称为带边缘重迭。此带边缘重迭的程度限定载流子可以在这些区域中在导带和价带之间隧穿的能量范围。隧穿载流子的能量分布在决定SS中扮演重要的角色，因为在TFET中实现的低SS由零或负的带边缘重迭(即，零BTBT)和某一有限的带边缘重迭(即，有限BTBT)之间的转移(transition)所限定。这可以经由使用不同的材料(例如，Si、Ge、III-V族元素)和/或几何特征(例如，1维、2维或3维的态密度)来设计。
由于Ge相对于Si或SiGe有减少的带隙，在TFET结构中实现亚60mV/十SS的常规Ge源极区已经被经验性地证明并显示出相比先前的技术明显改善了性能。已经通过进行各向同性蚀刻来底切栅极，之后沉积Ge来填充蚀刻的区域，呈现出将Ge源极放置于栅极电极下的布置。该改良的限制主要涉及使用各向同性蚀刻来底切栅极电极。因为期望将Ge直接放在栅极电介质下，所以栅极电介质最终被曝露于各向同性蚀刻，曝露而损伤栅极电介质，并导致高的栅极泄漏。此外，精确地控制底切蚀刻也有挑战性，因为Ge源极区与栅极重迭的程度将决定可调节多少BTBT。这倾向于在设计是“垂直”TFET(也称为横向TFET)时发生，这是由于大多数的BTBT电流是在源极区上在与栅极电极成横向的方向上流动。在这样的设计中，总BTBT电流是与源极区和栅极重迭的程度成线性比例。
已引入碎裂能隙(broken-gap)TFET的概念以有效地工程设计BTBT势垒两侧的材料，以使得能带边缘偏移(band edge offset)均衡地存在(即，没有任何栅极偏置引起的能带边缘偏移)，已知为III型结(type-III junction)。在此特定的设计中，碎裂能隙区存在于距离栅极电极足够远处，使得其不受栅极电极的影响。其目的是构建其中SS与栅极偏置无关的TFET结构，而不似前述其中SS随着栅极偏置变化的说明。有效地工程设计BTBT势垒以在能带边缘重迭区中得到高效地为100％的隧穿机率，是不容易实现的。装置的其余部分优选为常规的热MOSFET，并且使得结构整体基本上是源极受限制的热MOSFET，其中由栅极电极调节的热势垒控制在源极BTBT势垒处注入的载流子的能量分布部分。当与类似规模的热MOSFET的性能相比时，这在电流的若干个十倍上实现了非常陡峭的SS。本实例的限制在于，没有现有的集成方案可用于实际构建该装置。
已经显示常规的具有掺杂区的TFET是垂直地形成，而不是如已知在例如典型的MOSFET中那样侧向地(水平地)形成，栅极电极围绕侧壁区。Delta-掺杂的p+SiGe层存在于p+Si源极和未掺杂的主体区之间，以方便BTBT注入，并因此改善了性能。一个优点在于，掺杂的区域可以为任意地厚或薄，并通过外延生长精确地限定。此装置结构的限制与所有其他的“垂直”晶体管设计的限制相同，其中由于栅极电极和源极区皆覆盖相同的大的区域，故栅极到源极的寄生电容非常高。
在TFET结构中使用抬升的Ge源极是已知的。其操作概念与前述的相同，不同之处在于，这里采用抬升的源极提供了一些优点。首先，与抬升的源极相邻的底部栅极角部的存在通过抑制进入源极(其中BTBT发生)中栅极引起的耗尽区的漏极场渗透而改善了装置的静电特性。其次，使用抬升的源极，排除了对于使用所需的各向同性蚀刻的需求，所以可以使用外延更精确地控制栅极对源极的重迭。然而，这种结构受限于所述的集成方案，其中Ge外延是依靠着电介质侧壁区形成的。众所周知的是，靠着电介质侧壁形成的半导体外延(例如，常规MOSFET中的抬升的源极/漏极外延)导致沿着电介质侧壁产生小面和降低的外延薄膜品质。在TFET的背景下，由于在外延区中存在结晶缺陷，这将导致显著的性能劣化。
参照图1a，示出了平面的TFET结构，其以“垂直”(也称为横向)模式操作。可以相反地掺杂源极区和漏极区，并且将主体区掺杂为与源极区相同的极性。举例来说，对于n型的TFET，源极和主体可以是p型的，而漏极可以是n型的。如果源极被掺杂“低位”(例如，1E19cm-3)而主体被掺杂“高位”(例如，1E18cm-3)，则主要的BTBT方向将是垂直的，或横向于栅极电介质相对于源极的边界。
参照图1b，如果源极为重掺杂的(例如，1E20cm-3)，而主体为轻掺杂的(例如，1E16cm-3)，则主要的BTBT方向将是“侧向的”(也称为纵向的)，或是在栅极电介质下方的沟道中的电流方向上。这是由于在源极区和主体区中相对的掺杂水平所导致的，其决定何种BTBT模式首先启动。使用高位的源极掺杂和低位的主体掺杂时，侧向的BTBT阀值电压(Vt)将是较低的，而垂直的BTBT Vt将会较高，造成侧向BTBT主导的操作模式，反之亦然。
侧向和垂直的用语仅对于简单的平面结构是准确的。然而，当源极区变成升高时，BTBT的方向改变，这是因为现在控制BTBT电流的是栅极侧壁。这可参照图1c来说明，其中隧穿模式是横向的(如图1a中那样)，但隧穿的方向是侧向的(如图1b中那样)。隧穿模式是TFET类型的基本特征，因此操作模式被限定为横向(即，平面结构中的“垂直”)或纵向(即，平面结构中的“侧向”)。
虽然TFET在本技术领域中是已知的，但仍需要设置有桥接装置结构的源极区、主体区及漏极区(p-i-n结)的本征外延层的结构。
概述
在一个方面中，本发明的一个实施例提供了形成TFET装置的方法，该TFET装置具有桥接源极区、主体区及漏极区(p-i-n结)的薄外延层，该薄外延层在N+区和P+区之间提供薄的势垒，且该薄外延层受该栅极调节。
在另一个方面中，本发明的一个实施例提供了两种类型的TFET设计，即“垂直”TFET和“侧向”TFET，分别指代更精确的术语的“横向”TFET和“纵向”TFET。
在进一步的方面中，本发明的一个实施例提供了利用置换栅极或“栅极最后”工艺流程，直接在栅极电极下方形成自对准蚀刻腔，其中外延层沿着源极/漏极侧壁形成。
在又一个方面中，一实施例描述了通过改变该自对准蚀刻腔的形状而调整其中发生BTBT的晶体方向，其中鉴于具有不同有效穿隧质量的不同晶体方向(crystaldirection)，可以根据用于BTBT区中的材料来调整晶体方向。
在再一个方面中，在一实施例中，使用外延、注入或其任意组合形成P+区和N+区以及本征/轻掺杂区，其限定TFET源极区、主体区及漏极区，邻接具有将所述P+区与N+区分开的本征/轻掺杂区的结构。
在另一方面中，在一实施例中，MESA蚀刻限定TFET沟道区的形状，优选在置换栅极制程(例如金属置换)的过程中进行，其中该伪栅极区决定MESA蚀刻腔的长度和宽度。
在又一个方面中，在TFET结构之上外延生长沟道区，其至少覆盖源极区(对于N型TFET为P+区，或者，对于P型TFET为N+区)。该外延沟道区可以是掺杂或未掺杂的。
在另一个方面中，一实施例提供了一种制造TFET的方法，该方法包括：在被外延生长的源极材料覆盖的衬底上形成被侧壁间隔物围绕的伪栅极堆叠；形成掺杂的源极区和漏极区，之后形成围绕该侧壁间隔物的层间电介质；去除该伪栅极堆叠，蚀刻自对准腔；在该自对准蚀刻腔内外延生长薄沟道区；以及，在该自对准蚀刻腔内共形地沉积栅极介电质和金属栅极材料。
在再一个方面中，本发明的一个实施例提供了一种穿隧场效晶体管(TFET)，该TFET包括：用于n型TFET的p+源极区或用于p型TFET的n+源极区；用于n型TFET的n+漏极区或用于p型TFET的p+漏极区；本征的或掺杂的主体区，该主体区的掺杂浓度小于该源极区的掺杂浓度，该主体区将该p+和n+源极区/漏极区分开；自对准蚀刻腔，将该p+和n+源极区/漏极区分开；生长于该自对准蚀刻腔内的薄外延沟道区，其至少覆盖该源极区；置换栅极堆叠，其包括高k栅极电介质以及一种金属或金属的组合；以及，邻近该置换栅极堆叠的侧壁间隔物区。
附图说明
附图被并入在申请文件中并构成申请文件的一部分，附图示出了本发明的目前优选的具体实施例，附图连同上面提供的一般性描述和下面提供的优选具体实施例的详细说明用以解释本发明的原理，其中相同的参照符号表示相同的组件和部件，在附图中：
图1a为示出了现有技术的“垂直地”(即，横向于栅极电介质相对于TFET源极的边界)发生的BTBT的剖面视图；
图1b示出了图示现有技术的“侧向地”(即，在纵向的电流流动方向上)发生的BTBT的剖面侧视图；
图1c示出了图示现有技术的“侧向地”但横向于栅极电介质地发生的BTBT的剖面侧视图；
图2为图示迭置了外延生长的p+源极材料的p型衬底的剖面侧视图；
图3为示出了在外延层上的被间隔物围绕的伪栅极堆叠的剖面侧视图；
图4a至图4c示出了说明被蚀刻掉并填充原位掺杂的n+外延材料的漏极区的剖面侧视图；
图5示出了图示被沉积并平坦化的层间电介质(ILD)的剖面视图；
图6a至图6d示出了图示去除该伪栅极堆叠之后蚀刻出腔的剖面侧视图，更具体的，图6a至图6d示出了分别图示各向异性、各向同性以及两个西格玛形(sigma-shaped，Σ形)腔的四个实例的剖面侧视图；
图7a至图7d为在蚀刻腔内外延生长的沟道的剖面侧视图；
图8a至图8d示出了一实施例的剖面侧视图，其示出了装置的最终视图，其中在最后步骤中，首先沉积高k/金属栅极堆叠，之后将其平坦化，其中BTBT电流的方向被示出了为在源极区之上横向于栅极电极；
图9a至图9d示出了图8a至图8d中所示出的装置的最终视图的剖面侧视图，其包括每个电流向量(以在与栅极电极横向的方向从源极到沟道区的箭头示出)。
具体实施方式
这里描述了本公开的方法和结构的详细实施例；然而，应理解，所公开的实施例只是说明所述的方法和结构，这些方法和结构可以以多种形式实施。此外，关于本公开的各种实施例所给出的每个实例皆意图是说明性的，而非限制性的。另外，附图并不必然依比例绘制，某些特征可以被夸大，以显示特定组件的细节。因此，本文所公开的具体结构和功能性细节不应被解释为限制性的，而是仅作为教导本领域技术人员以多种方式采用本公开的方法和结构的代表性的基础。为了以下描述的目的，术语“上”、“下”、“顶”、“底”及其衍生词应与所公开的结构相关，如它们在附图中所取向的。
在此所描述的工艺说明了n型TFET的工艺流程(即，NMOS类的)。然而，p型TFET(即，PMOS类的)也可以以相同的方式形成，不同之处在于对于源极、沟道和漏极区使用不同的带隙设计的材料。
参照图2，示出了衬底(200)，其上生长有外延层(220)，该外延层(220)最终限定源极材料。对于n型TFET，优选的源极材料相对于沟道材料具有价带边缘偏移，使得源极材料中的价带边缘能量高于沟道中的价带边缘能量，其中导带边缘偏移使得沟道材料中的导带边缘能量低于源极材料中的导带边缘能量。说明性的材料选择包括硅锗(SiGe)或纯锗。纯锗的电子亲和势为4eV，且带隙为0.66eV。SiGe的电子亲和势在4eV和4.05eV之间，而带隙在0.66eV和1.12eV之间(取决于Ge含量)。外延层的厚度范围为5到20nm。
参照图3，伪栅极堆叠(310)和侧壁间隔物(320)是通过以下方式获得：首先生长或沉积伪栅极电介质(例如，厚度优选为3nm的二氧化硅，当图案化伪栅极堆叠时足以作为蚀刻停止层或终点检测层)。之后沉积伪栅极材料(通常为多晶硅，厚度在50nm的量级)。接着，在上述步骤之后，在伪栅极材料之上沉积盖层(通常为氮化硅，厚度为30nm的量级)。出于图示的目的，将至此描述的全部三层仅示出为一层。然后通过平板印刷术(lithography)图案化该伪栅极堆叠，并随后与平板印刷术限定的图案共形地进行蚀刻。然后，沉积侧壁间隔物材料(通常为氮化硅，厚度在10nm的量级)并进行各向异性蚀刻。
参照图4a至图4c，在一个实施例中使用常规的离子注入/退火处理形成漏极区，或者替代地，选择性地蚀刻掉该漏极区并填充原位掺杂的n+外延材料。后一种方法是优选的，并被示出，以避免过度的热处理，否则该过度的热处理可以会松弛在外延层和下方的衬底之间的任何应变(其可能导致结晶缺陷)。漏极区的凹陷蚀刻形状可以是通过在伪栅极堆叠下对突出的漏极侧侧壁间隔物进行底切所形成的任何形状。鉴于自对准的腔蚀刻(以下在该工艺流程中)，漏极区被曝露出，从伪栅极堆叠下延伸终止到源极区中。
参照图4a，沉积蚀刻掩模(410)(例如，二氧化硅)并将其图案化，使得TFET的源极侧被覆盖，留下TFET的漏极侧(430)被曝露出。接着，进行到TFET的漏极侧中的凹陷蚀刻。在图4b中该凹陷蚀刻被示出为优选具有与外延源极材料相同的深度(440)，但也可以是任何比该深度大或等于该深度的深度。为了在凹陷蚀刻轮廓中实现底切(450)，以使得伪栅极的底部与该凹陷蚀刻轮廓部分重迭，可以使用基于氯或基于氟的等离子体作为反应核素来进行各向同性反应离子蚀刻(RIE)，或进行湿法蚀刻，或上述工艺的组合。
仍参照图4b，漏极区优选为外延生长的。层(460)的厚度可以大于或等于凹陷蚀刻深度的厚度。在n型TFET的实施例中，可以使用原位掺杂的SiP或SiCP来形成n+漏极区。
参照图4c，从该结构中去除蚀刻掩模。如果蚀刻掩模(410)由二氧化硅制成，则可以使用湿法HF蚀刻，来选择性去除蚀刻掩模。
现在参照图5，沉积层间电介质(ILD)层(510)并对其进行平坦化。优选使用的ILD材料包括二氧化硅和/或氮化硅。优选采用化学机械平坦化(CMP)来平坦化ILD和栅极堆叠，曝露出该栅极堆叠内的伪栅极材料(在本实例中，多晶硅)。还示出了源极区(530)和漏极区(520)。
参照图6a至图6d，优选通过湿法和/或干法蚀刻的组合去除伪栅极(310，图3)(例如，对多晶硅选择性的各向异性RIE，继之以氢氧化铵湿法蚀刻以去除残留的多晶硅)，并形成腔。示出了四个非限制性的实例：对于各向异性凹陷蚀刻，在图6a中示出；各向同性凹陷蚀刻(图6b)；以及，西格玛(Σ)形(sigma-shaped)(即，西格玛蚀刻1和西格玛蚀刻2)腔(图6c和图6d)。每种蚀刻形状导致具有不同曝露晶面的蚀刻表面。取决于所使用的材料和有效质量各向异性的方向，不同组的晶面将是优化的，以最大化BTBT电流，并因此，最大化TFET驱动电流。此外，各向异性凹陷蚀刻和西格玛凹陷蚀刻中的角部区域限制了在角部区域和漏极端之间发生的漏极电压降。这导致在该角部区域造成的沿着源极/沟道结处BTBT周界产生均匀的表面电位，由于从角部区域内侧向外延伸向沟道的电场稀释，反型电荷(inversion charge)处于比“平面”区域中低的浓度。这产生较高电阻的区域，一些或大部分的漏极电压在这里下降，降低了跨源极区的漏极电压降。如果这种效应不发生(例如，对于平面的TFET，图1a至图1c)，则将有漏极偏置引发的电位分布遍及源极，这导致源极内非均匀的横向电场分布。这又导致其中一些部分的BTBT为横向而其他部分为纵向的操作模式。由于横向和纵向模式具有不同的Vt，故净结果是SS劣化，并因此，导致在相同的关态泄漏下的驱动电流劣化。因此，各向异性蚀刻和西格玛蚀刻对于最大化TFET性能是优选的。
参照图6a，可以使用基于HBr(溴化氢)的RIE来实现各向异性蚀刻。凹陷腔的深度优选为大于外延源极材料的厚度，并且可以在50nm的量级。
参考图6b，可以利用基于氯的等离子蚀刻来形成各向同性蚀刻腔。再次地，蚀刻腔的深度优选大于外延源极材料的厚度。
参照图6c，可以通过RIE和湿法蚀刻的组合形成西格玛形状。举例来说，可以进行基于HBr的RIE，以形成初始蚀刻腔，与图6a中的各向异性蚀刻腔类似，但具有较小的蚀刻深度。替代地，可以进行基于氯或基于氟的各向同性RIE，以形成初始蚀刻腔，与前述的各向同性蚀刻腔(图6b)类似，但具有较小的蚀刻深度。这些中的任一者皆可以具有在5-10nm量级的蚀刻深度，继之以以氢氧化铵的湿法蚀刻，以形成所示出的最终的西格玛形状。初始RIE蚀刻轮廓的深度决定了西格玛角部区域延伸于侧壁间隔物下方/通过侧壁间隔物并进入掺杂的源极/漏极区的布置。然而，该西格玛角部区域不需要在掺杂的源极/漏极区内终止。初始RIE可以足够深，使得最终的西格玛轮廓产生在源极/漏极区下延伸的角部区域。
参照图6d，形成西格玛形状的工艺使得延伸进入源极/漏极区的西格玛角部区域不延伸到表面以下的深度。这可以通过进行氢氧化铵湿法蚀刻来实现，其中该湿法蚀刻底切侧壁间隔物，而产生西格玛角部区域的一些侧向凸出。
参照图7，在蚀刻腔内外延生长沟道材料。这是可选的步骤，但却是优选的步骤，其可被用于形成在结内具有较大能带边缘偏移的BTBT结(例如，碎裂能隙隧穿结)。值得注意的是，可以放弃(forego)该外延生长，并直接进行到下一个步骤(即，形成栅极堆叠)，使得BTBT纯在源极材料内发生，而不跨源极和沟道之间的结。
现在参考图7a和图7b，在自对准蚀刻腔内在所有曝露的半导电区域之上生长外延沟道材料。该材料的优化的厚度取决于所使用的材料和该材料内量子约束的蕴涵影响，以及底层材料上的应力驰豫(stress relaxation)。外延沟道(710、720)的厚度可以在5-10nm的量级。为了说明的目的，材料的实例包括但不限于InP、InSb、InAs以及其他的III-V族半导体、以及Ge或石墨烯(graphene)。
参照图7c和图7d，在自对准蚀刻腔中的所有曝露的半导体区之上生长外延沟道(730、740)材料。在这里示出的实例中，沟道材料和源极材料之间的界面存在于(111)晶面上。
仍参照图7d，由于蚀刻腔切穿源极/漏极区并且外延沟道生长在源极/漏极区“之上”，故有效沟道宽度与外延沟道厚度无关(与纵向模式的TFET不同，在纵向模式的TFET中沟道厚度在决定BTBT横截面面积中扮演重要的角色)。这意味着可以采用相对薄的外延区，允许在源极/漏极和衬底区上使用具有较大晶格不匹配的材料，而不松弛界面应变(否则如果外延层太厚，界面应变会出现)。此外，随着外延沟道层的厚度减小，横向电场增加，这导致在导通状态(on-state)下的较高的BTBT电流(假设该材料不是薄到以至于量子约束增加了有效隧穿带隙并降低了隧穿载流子在发生BTBT的能量范围上的可用性)。
参照图8a至图8d，分别沉积并平坦化高k/金属栅极堆叠。相应的高k材料最初共形沉积，覆盖整个沟道区。高k电介质的通常选择包括HfO2、Al3O2及Ta2O5。高k电介质的厚度优选是在l-2nm的量级。为了减少在沟道到高k的界面的界面态的存在，可以在高k材料的沉积之前，进行使用氟、氧、硒、硫、碳、氢等中的任意者或其组合的某种形式的界面钝化和/或薄氧化物沉积或生长步骤。在沉积相应高k材料之后，然后将金属栅极堆叠相应沉积于自对准蚀刻腔中。可以使用为满足源极和沟道材料所需的栅极功函数和栅极泄漏规范所需的任何金属来形成每个金属栅极堆叠，以实现优化的性能。这可以包括TiN、TaN、TiAl、Ti、Ta、W、Al、Dy、Er等中的一者或组合。沉积各个金属栅极堆叠之后，然后进行CMP来从每个结构的顶部(即，间隔物和ILD区上)去除金属残余物，而产生各电隔离的金属栅极堆叠。
参照图8a，在导通状态BTBT电流的从源极到沟道的方向可以是在侧向方向上，但横向于栅极电极。参照本发明实施例中所描述的源极区之上的薄外延沟道层，栅极电极在源极区之上形成反型层(inversion layer)，引起在横向于栅极电极的方向上从源极区向沟道区的BTBT电流。
参照图8b，在源极区和栅极区之间的界面形状是弯曲的，表示在导通状态下BTBT电流的方向既非侧向亦非垂直的。然而，对于每个电流向量(由箭头示出)，电流从源极向沟道区的流动是与栅极电极成横向的。因此，对于图8a和图8b，不管BTBT电流的不同绝对方向(即，在源极区和栅极区之间，图8a具有1维界面，而图8b具有2维弯曲界面)如何，在这两种情况中，BTBT电流在横向于栅极电极的方向上流动。
参照图8c和图8d，源极区和栅极区之间的界面沿着(111)晶面存在，但操作原理与图8a和图8b所示的相同，其中在源极区和栅极电极之间的整个界面上，导通状态下的BTBT电流是在横向于栅极电极的方向，如图8c和图8d中的箭头所绘示的。替代地，在图8c和图8d中，BTBT电流的方向是在<111>方向。对于具有有效质量各向异性的材料，在<111>方向上的有效载流子隧穿质量可能会低于在任何其他晶面方向(例如，<100>方向)上的有效载流子隧穿质量。与图8a和图8b中的结构相比，使用如图8c和图8d中所述的西格玛形状应可导致BTBT电流增加。
虽然已经就优选的实施例具体地图示和描述了本发明，但本领域普通技术人员将理解，可以进行形式和细节的上述和其他的变化而不偏离本发明的精神和范围。因此，本发明不限于所描述和图示的确切形式和细节，而是落入所附权利要求的范围内。
工业应用性
本发明在结合在集成电路芯片中的高性能半导体隧穿场效应晶体管(FET)的设计和制造方面具有工业应用性，而这样的隧穿场效应晶体管(FET)以及集成电路可应用在大量的多种电子和电器装置中。

Claims (21)

1.一种制造隧穿场效晶体管的方法，包括以下步骤：
在被外延生长的源极材料层(220)覆盖的衬底(200)上形成伪栅极堆叠(310)，所述伪栅极堆叠被侧壁间隔物(320)围绕；
形成掺杂的源极(510)区和漏极(520)区，其中所述伪栅极堆叠(310)在所述源极区和漏极区的相邻的各一部分之上；
在所述源极区和漏极区上形成围绕所述侧壁间隔物(320)的层间电介质(ILD)层(510)；
去除所述伪栅极堆叠(310)，以露出所述源极区和所述漏极区的部分表面；
经所露出的所述源极区和所述漏极区的部分表面进行蚀刻以形成自对准蚀刻腔(710)；
在所述自对准蚀刻腔内外延生长沟道材料层；以及
在所述自对准蚀刻腔内沉积栅极堆叠，
其中所述栅极堆叠的一部分直接在所述源极区和所述漏极区之间。
2.一种制造隧穿场效晶体管的方法，包括以下步骤：
在衬底(200)上形成源极材料层(220)，所述源极材料层包括邻接的第一部分和第二部分；
在所述源极材料层上形成伪栅极堆叠(310)，其中所述伪栅极堆叠(310)在所述第一部分和所述第二部分的相邻的各一部分之上；
在所述伪栅极堆叠(310)的侧壁上形成侧壁间隔物(320)；
移除所述源极材料层的所述第二部分；
形成在所述衬底(200)之上且与作为源极区的所述源极材料层的所述第一部分邻接的漏极区，
在所述源极区和所述漏极区上形成围绕所述侧壁间隔物(320)的层间电介质(ILD)层(510)；
去除所述伪栅极堆叠(310)以露出所述源极区和所述漏极区的部分表面；
经所露出的所述源极区和所述漏极区的部分表面进行蚀刻，以形成自对准蚀刻腔(710)；
在所述自对准蚀刻腔内外延生长沟道材料层；以及
在所述自对准蚀刻腔内在所述沟道材料层的表面上形成栅极堆叠。
3.如权利要求1或2所述的方法，其中形成所述层间电介质层的步骤包括：在所述源极区、所述伪栅极堆叠以及所述漏极区上，形成层间电介质；以及
将所述层间电介质平坦化而曝露出伪栅极堆叠的顶表面。
4.如权利要求1或2所述的方法，其中所述自对准蚀刻腔穿过所述所述源极区和所述漏极区延伸到所述衬底中。
5.如权利要求2所述的方法，其中所述栅极堆叠的一部分直接在所述源极区和所述漏极区之间。
6.如权利要求1或2所述的方法，其中所述沟道材料层厚度为5-10nm。
7.如权利要求1或2所述的方法，其中伪栅极堆叠限定所述自对准蚀刻腔的顶部的长度和宽度。
8.如权利要求1或2所述的方法，其中所述源极区包括P+材料，而所述漏极区包括N+材料。
9.如权利要求1或2所述的方法，其中所述沟道材料层还形成在所述自对准蚀刻腔的侧壁上。
10.如权利要求1或2所述的方法，其中形成所述栅极堆叠包括：在所述外延生长的沟道材料层上形成栅极电介质以及金属栅极电极。
11.如权利要求1或2所述的方法，还包括对所述栅极堆叠进行平坦化，去除在所述层间电介质层上的金属栅极材料和栅极电介质材料。
12.如权利要求1或2所述的方法，其中所述隧穿场效晶体管被形成具有主要为横向或纵向隧穿的隧穿场效晶体管。
13.如权利要求1或2所述的方法，其中所述沟道材料层桥接所述源极区和漏极区。
14.如权利要求8所述的方法，其中介于所述N+区和所述P+区之间的所述沟道材料层受所述栅极调节。
15.如权利要求1或2所述的方法，其中所述蚀刻腔包括各向异性、各向同性或西格玛形结构中的一者。
16.如权利要求15所述的方法，其中每一蚀刻产生具有不同的曝露晶面的蚀刻表面。
17.如权利要求16所述的方法，其中根据材料和有效质量各向异性的方向，所述不同的曝露晶面使隧穿场效晶体管驱动电流最大化。
18.如权利要求16所述的方法，其中在所述各向异性凹陷蚀刻和西格玛凹陷蚀刻中的角部区域限制在所述角部区域和漏极端之间发生的漏极电压降，导致沿着所述源极到所述沟道的结处的能带至能带隧穿周界的均匀的表面电位。
19.一种隧穿场效晶体管装置，包括：
用于第一类型隧穿场效晶体管的第一掺杂源极区，或，用于第二类型隧穿场效晶体管的第二掺杂源极区(530)；
用于所述第一类型隧穿场效晶体管的第二掺杂漏极区，或，用于所述第二类型隧穿场效晶体管的第一掺杂漏极区(520)；
本征的或掺杂的主体区，所述主体区的掺杂浓度小于所述第一或第二掺杂源极区的掺杂浓度，所述主体区将所述第一或第二掺杂源极区与所述第一或第二掺杂漏极区分开；
自对准蚀刻腔(710)，其将所述第一或第二掺杂源极区(530)与漏极区(520)分开；
外延沟道区，生长于所述自对准蚀刻腔(710)内，至少覆盖所述第一或第二掺杂源极区；
置换栅极堆叠(310)，包括高k栅极电介质，以及金属和多晶硅之一或其组合；以及
邻近所述置换栅极堆叠的侧壁间隔物(320)。
20.如权利要求19所述的隧穿场效晶体管装置，进一步包括：
n型隧穿场效晶体管的p+源极区；
用于所述n型隧穿场效晶体管的n+漏极区；
本征或掺杂的主体区，所述主体区的掺杂浓度小于所述p+源极区的掺杂浓度，所述主体区将所述p+源极区和n+漏极区分开；
自对准蚀刻腔，将所述p+源极区和n+漏极区分开；
薄外延沟道区，生长于所述自对准蚀刻腔内，至少覆盖所述p+源极区；
置换栅极堆叠，包括高k栅极电介质，以及一种金属或金属的组合；以及
邻近所述置换栅极堆叠的侧壁间隔物区。
21.如权利要求19所述的隧穿场效晶体管装置，进一步包括：
p型隧穿场效晶体管的n+源极区；
用于所述p型隧穿场效晶体管的p+漏极区；
本征或掺杂的主体区，所述主体区的掺杂浓度小于所述n+源极区的掺杂浓度，所述主体区将所述n+源极区与p+漏极区分开；
自对准蚀刻腔，将所述n+源极区和p+漏极区分开；
薄外延沟道区，生长于所述自对准蚀刻腔内，至少覆盖所述n+源极区；
置换栅极堆叠，包括高k栅极电介质，以及一种金属或金属的组合；以及
邻近所述置换栅极堆叠的侧壁间隔物区。
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