KR20160023645A - 도핑되지 않은 드레인 언더랩 랩-어라운드 영역들을 갖는 터널링 전계 효과 트랜지스터들(ｔｆｅｔ들) - Google Patents

도핑되지 않은 드레인 언더랩 랩-어라운드 영역들을 갖는 터널링 전계 효과 트랜지스터들(ｔｆｅｔ들) Download PDF

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Abstract

도핑되지 않은 드레인 언더랩 랩-어라운드 영역들을 갖는 터널링 전계 효과 트랜지스터들(TFET들)이 기재되어 있다. 예를 들어, 터널링 전계 효과 트랜지스터(TFET)는 기판 위에 형성된 동종접합 활성 영역을 포함한다. 동종접합 활성 영역은 도핑된 소스 영역, 도핑되지 않은 채널 영역, 랩-어라운드 영역 및 도핑된 드레인 영역을 포함한다. 도핑되지 않은 채널 영역 상에서 소스 영역과 랩-어라운드 영역 사이에 게이트 전극 및 게이트 유전체 층이 형성된다.

Description

도핑되지 않은 드레인 언더랩 랩-어라운드 영역들을 갖는 터널링 전계 효과 트랜지스터들(ＴＦＥＴ들){TUNNELING FIELD EFFECT TRANSISTORS (TFETS) WITH UNDOPED DRAIN UNDERLAP WRAP-AROUND REGIONS}
본 발명의 실시예들은 반도체 디바이스들의 분야에 있으며, 구체적으로는 도핑되지 않은 드레인 언더랩 랩-어라운드 영역들(undoped drain underlap wrap-around regions)을 갖는 터널링 전계 효과 트랜지스터들(TFET들)의 분야에 있다.
지난 수십년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소시키는 것은 칩 상의 증가된 개수의 메모리 디바이스들의 통합을 허용하여, 증가된 용량을 갖는 제품들의 제조를 초래한다. 그러나, 훨씬 더 큰 용량에 대한 드라이브가 이슈가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.
집적 회로 디바이스들의 제조에서, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 서브스레숄드 기울기(sub-threshold slope)는 kT/q의 이론적인 하한을 갖는데(실온에서 60㎷/dec), 여기서 k는 볼츠만 상수이고, T는 절대 온도이며, q는 전자 상의 전자 전하(electron charge)의 크기이다. 낮은 활성 전력에 있어서, 공급 전압에 대한 활성 전력의 강한 종속성(예를 들어, 대략 커패시턴스(C)*전압(V)2의 종속성) 때문에 더 낮은 공급 전압에서 동작하는 것이 매우 유리하다. 그러나, 오프-전류로부터 온-전류로의 전류의 제한된 증가율(kT/q)로 인해, MOSFET가 낮은 공급 전압에서 동작할 때, 온-전류는 상당히 더 낮을 것인데, 그 이유는 그것이 그것의 문턱 전압에 근접하여 동작하고 있을 수 있기 때문이다. 상이한 타입의 트랜지스터인 터널링 FET(TFET)는 MOSFET보다 더 급격한 턴온 거동(turn-on behavior)(더 가파른 서브스레숄드 기울기)을 달성하는 것으로 보여졌다. 도 1에 도시된 바와 같이, 이것은 낮은 공급 전압에서 MOSFET보다 더 높은 온-전류를 가능하게 한다. 도 1은 20 나노미터(㎚)의 게이트 길이에 있어서의 저전력 MOSFET 및 InAs TFET에 대한 드레인 전류(Id) 대 게이트 전압(Vg)을 도시한다. 더 높은 터널링 전류를 가능하게 하기 위해서 2개의 반도체 재료의 조합을 이용하는 이종접합(heterojunction) TFET는 도 2에 도시된 바와 같이 양호한 TFET 특성들을 가능하게 한다. 도 2는 15㎚의 게이트 길이, 0.8㎚의 게이트 산화물 두께, 0.3볼트의 드레인-소스 전압 및 1㎁/㎛의 오프 전류에 있어서의 저전력 MOSFET 및 동종접합(homojunction) InAS TFET를 또한 도시한다.
그러나, TFET 디바이스들은 짧은 게이트 길이에서 낮은 오프-전류 누설 및 가파른 서브스레숄드 기울기를 유지하기 위해서 게이트 에지와 도핑된 드레인 영역 사이에 도핑되지 않은 영역인 긴 드레인 언더랩을 필요로 한다. 도 3은 드레인 언더랩을 갖는 InAS TFET 곡선(302) 및 드레인 언더랩을 갖지 않으면서 대칭적인 소스/드레인 스페이서들을 갖는 InAS TFET 곡선(306)을 도시한다. 드레인 언더랩을 갖지 않는 경우, 곡선(306)에 대해 서브스레숄드 기울기는 가파르지 않고, 누설 전류는 높다. 드레인 언더랩이 도입되는 경우, 누설이 감소하고, 60㎷/dec보다 더 가파른 서브스레숄드 기울기가 달성될 수 있다. 곡선(304)은 저전력 MOSFET에 대한 디바이스 특성들을 도시한다.
도 4는 드레인 언더랩을 갖는 TFET 디바이스(400) 및 드레인 언더랩을 갖지 않는 TFET 디바이스(450)에 대한 단면도들을 도시한다. 드레인 언더랩을 갖는 TFET 디바이스(400)는 더 낮은 누설 및 더 가파른 서브스레숄드 기울기를 포함하는 양호한 디바이스 특성들을 달성하지만, 그것은 더 긴 디바이스를 필요로 하며, 이는 트랜지스터 레이아웃에 대한 추가의 면적을 요한다. 또한, 더 긴 드레인 언더랩 영역(410)은 상이한 스페이서 처리를 필요로 할 가능성이 있으며, 이는 프로세스 복잡도 및 비용을 증가시킨다.
도 1은 종래의 접근법에 있어서 TFET 디바이스 대 저전력 MOSFET 디바이스에 대한 턴온 거동을 도시한다.
도 2는 종래의 접근법에 있어서 동종접합 및 이종접합 TFET 디바이스들 대 저전력 MOSFET 디바이스에 대한 턴온 거동을 도시한다.
도 3은 종래의 접근법에 있어서 드레인 언더랩을 갖는 TFET 디바이스, 드레인 언더랩을 갖지 않는 TFET 디바이스 및 저전력 MOSFET 디바이스에 대한 턴온 거동을 도시한다.
도 4는 종래의 접근법에 있어서 드레인 언더랩을 갖는 TFET 디바이스 및 드레인 언더랩을 갖지 않는 TFET 디바이스의 단면들을 도시한다.
도 5는 드레인 언더랩을 갖는 이종접합 TFET 디바이스의 소스측에서의 전자의 터널링 경로를 도시한다.
도 6a는 본 발명의 실시예에 따른 다중 게이트 디바이스 아키텍처의 톱 다운 도면(top down view)(600)을 도시한다.
도 6b는 본 발명의 실시예에 따른 도 6a의 다중 게이트 디바이스 아키텍처의 활성 영역(620)의 단면(610)을 통하는 단면도(650)를 도시한다.
도 7a는 본 발명의 실시예에 따른 리소그래피 동작 중의 다중 게이트 디바이스 아키텍처의 톱 다운 도면(700)을 도시한다.
도 7b는 본 발명의 실시예에 따른 도 7a의 다중 게이트 디바이스 아키텍처의 활성 영역(720)의 단면(710)을 통하는 단면도(750)를 도시한다.
도 8a는 본 발명의 실시예에 따른 다중 게이트 디바이스 아키텍처의 톱 다운 도면(800)을 도시한다.
도 8b는 본 발명의 실시예에 따른 도 8a의 다중 게이트 디바이스 아키텍처의 활성 영역의 단면(810)을 통하는 단면도(850)를 도시한다.
도 9a는 본 발명의 실시예에 따른 다중 게이트 디바이스 아키텍처의 톱 다운 도면(900)을 도시한다.
도 9b는 본 발명의 실시예에 따른 도 9a의 다중 게이트 디바이스 아키텍처의 활성 영역(920)의 단면(910)을 통하는 단면도(950)를 도시한다.
도 10a는 본 발명의 실시예에 따른 다중 게이트 디바이스 아키텍처의 톱 다운 도면(1000)을 도시한다.
도 10b는 본 발명의 실시예에 따른 도 10a의 다중 게이트 디바이스 아키텍처의 활성 영역(1020)의 단면(1010)을 통하는 단면도(1050)를 도시한다.
도 11a는 본 발명의 실시예에 따른 랩-어라운드 및 대칭적인 스페이서들을 갖는 다중 게이트 디바이스 아키텍처의 톱 다운 도면(1100)을 도시한다.
도 11b는 본 발명의 실시예에 따른 도 11a의 다중 게이트 디바이스 아키텍처의 활성 영역(1120)의 단면(1110)을 통하는 단면도(1150)를 도시한다.
도 12a는 본 발명의 실시예에 따른 대칭적인 스페이서들을 갖는 랩-어라운드 드레인 언더랩을 구비한 다중 게이트 디바이스 아키텍처의 톱 다운 도면(1200)을 도시한다.
도 12b는 본 발명의 실시예에 따른 도 12a의 다중 게이트 디바이스 아키텍처의 활성 영역(1220)의 단면(1210)을 통하는 단면도(1250)를 도시한다.
도 13은 본 발명의 실시예에 따른 도 12b의 다중 게이트 디바이스 아키텍처의 활성 영역(1220)의 단면(1212)을 통하는 단면도(1300)를 도시한다.
도 14는 종래의 긴 TFET의 활성 영역의 단면을 통하는 단면도(1400)를 도시한다.
도 15는 본 발명의 실시예에 따른 랩-어라운드 TFET에 대한 디바이스 단면을 도시한다.
도 16은 종래의 긴 수평 TFET에 대한 디바이스 단면을 도시한다.
도 17 및 도 18은 본 발명의 실시예에 따른 종래의 긴 수평 TFET 및 랩-어라운드 TFET에 대한 전위 프로파일들을 도시한다.
도 19는 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
도핑되지 않은 드레인 언더랩 랩-어라운드 영역들을 갖는 터널링 전계 효과 트랜지스터들(TFET들)이 기재되어 있다. 다음의 설명에서, 본 발명의 실시예들의 철저한 이해를 제공하기 위해서, 특정 집적 및 재료 체제들과 같은 다수의 특정 상세가 제시된다. 본 발명의 실시예들은 이들 특정 상세 없이 실시될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우에, 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해서 집적 회로 설계 레이아웃들과 같은 잘 알려진 특징들은 상세하게 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 비례에 맞춰 그려진 것은 아니라는 것이 이해되어야 한다.
일 실시예에서, TFET들은, 대략 60㎷/decade의 열 한계(thermal limit)를 갖는 대응하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에 비해 더 가파른 서브스레숄드 기울기(SS) 및 더 낮은 누설을 달성하기 위해 사용된다. 일반적으로, 본 명세서에 설명된 실시예들은 저전력 애플리케이션들을 갖는 로직 디바이스들을 위한 스케일링된 트랜지스터들 또는 높은 성능에 적합할 수 있다.
배경 콘텍스트를 제공하기 위해서, 종래의 TFET 설계는, 게이트 에지와 n+ 도핑된 드레인 영역 사이에, 도 4에 도시된 바와 같이 드레인 언더랩 영역이라고 불리는 도핑되지 않은 영역을 필요로 한다. 이것은 TFET 디바이스의 가파른 서브스레숄드 기울기의 저하를 방지하며, 누설 전류를 낮게 유지한다. 누설 및 서브스레숄드 저하는 양극성 누설 및 쇼트 채널 효과로 인한 것이다. 양극성 누설은 채널과 드레인 영역 사이의 BTBT(band-to-band-tunneling)에 의해 야기된다. 쇼트 채널 효과는, 짧은 소스-드레인 거리 및 채널 전위에 대한 드레인 영향으로 인한 소스로부터 채널 또는 드레인으로의 터널링을 포함한다.
도 5는 드레인 언더랩 영역을 갖는 이종접합 TFET 디바이스의 소스측에서의 전자의 터널링 경로를 도시한다. TFET 디바이스(500)는 게이트(520), 소스 영역(522)(예를 들어, p+ 도핑됨), 채널(524)(예를 들어, 도핑되지 않은 채널), 드레인 언더랩 영역(526)(예를 들어, 도핑되지 않음) 및 드레인 영역(528)(예를 들어, n+ 도핑됨)을 포함한다. TFET 디바이스에 대한 에너지대 구조(544)가 TFET 디바이스 아래에 도시되어 있다. 에너지대 구조(544)는 전도대(540) 및 가전자대(542)를 포함한다. 전도대 내의 전자들은 고체 상태 디바이스들에서의 이동 전하 캐리어들(mobile charge carriers)이다. 에너지대 구조는 수직축에서 전자 에너지(eV 단위)를 나타내며, 수평축에서 TFET 디바이스 내의 위치(나노미터 단위)를 나타낸다.
누설은 TFET 디바이스의 소스로부터 드레인에서의 소정 지점까지의 터널링 거리에 의해 좌우된다. 이 거리가 길어지는 경우, 누설은 작아질 것이다. 장벽의 높이와 함께 화살표(550)에 의해 도시된 밴드갭의 다른 측까지의 최단 경로는 준고전적으로(semi-classically) 터널링 전류가 얼마나 큰지를 설명한다. 따라서, 이러한 터널링 거리를 TFET 디바이스의 온 상태 동안에는 더 짧게 유지하고, 오프 상태 동안에는 더 길게 유지하는 것이 바람직하다.
일반적으로, 도 6a는 본 발명의 실시예에 따른 다중 게이트 디바이스 아키텍처의 톱 다운 도면(600)을 도시한다. 일 실시예에서, 디바이스 아키텍처(예를 들어, 트라이게이트(tri-gate), FinFET)는 게이트 전극들(602, 604, 606), 활성 영역 또는 핀(fin)(620), 및 격리 영역(630)을 포함한다. 일반적으로, 도 6b는 본 발명의 실시예에 따른 도 6a의 다중 게이트 디바이스 아키텍처의 활성 영역(620)의 단면(610)을 통하는 단면도(650)를 도시한다. 디바이스 아키텍처는 게이트들(602, 604, 606), 유전체 층들(660-662), 게이트 스페이서들(640-645), 활성 영역(620) 및 기판(690)을 포함한다. 이러한 설계 아키텍처는, 도 14에 도시되어 있는 수평 드레인 언더랩 설계와 같은 더 긴 디바이스 레이아웃 또는 두꺼운 게이트 스페이서들을 갖지 않는 TFET 디바이스들을 달성하기 위해서 도 6a 내지 도 13 및 도 15에 도시된 바와 같은 랩-어라운드 드레인 언더랩 설계를 포함한다.
일반적으로, 도 7a는 본 발명의 실시예에 따른 리소그래피 동작 중의 다중 게이트 디바이스 아키텍처의 톱 다운 도면(700)을 도시한다. 일 실시예에서, 디바이스 아키텍처(예를 들어, 트라이게이트, FinFET)는, 활성 영역(720) 및 게이트 전극들(702, 704)을 노출시키는 개구를 갖는 차단층(blocking layer)(712)을 포함한다. 개구는 폴리실리콘 피치와 대략 동등한 길이(708) 및 폭(709)을 갖는다. 일반적으로, 도 7b는 본 발명의 실시예에 따른 도 7a의 다중 게이트 디바이스 아키텍처의 활성 영역(720)의 단면(710)을 통하는 단면도(750)를 도시한다. 디바이스 아키텍처는 게이트 전극들(702, 704, 706) 및 각각의 게이트 스페이서들(740-745) 및 게이트 유전체 층들(760-762)을 포함한다. 디바이스 아키텍처는 차단층(712), 활성 영역(720) 및 기판(790)을 또한 포함한다. 차단층(712)은 소스 영역에서 활성 영역에 대한 개구를 제공한다. 그러면, 노출된 활성 영역은 p+ 도핑으로 임플란트되거나 에칭되고, 도 8a 및 도 8b에 도시된 바와 같이 p+ 인시튜 도핑된 소스 영역(in-situ doped source region)이 성장된다.
일반적으로, 도 8a는 본 발명의 실시예에 따른 다중 게이트 디바이스 아키텍처의 톱 다운 도면(800)을 도시한다. 일 실시예에서, 디바이스 아키텍처(예를 들어, 트라이게이트, finFET)는, 소스 영역(808)(p+ 소스 영역) 및 게이트 전극들(802 및 804)을 노출시키는 개구를 갖는 차단층(812)을 포함한다. 일반적으로, 도 8b는 본 발명의 실시예에 따른 도 8a의 다중 게이트 디바이스 아키텍처의 활성 영역의 단면(810)을 통하는 단면도(850)를 도시한다. 디바이스 아키텍처는 게이트 전극들(802, 804, 806) 및 각각의 게이트 스페이서들(840-845) 및 게이트 산화물 층들(860-862)을 포함한다. 디바이스 아키텍처는 차단층(812), 활성 영역(820) 및 기판(890)을 또한 포함한다. p+ 소스 영역이 임플란트를 이용하여 활성 영역(820)에 형성되거나, 또는 에칭 및 인시튜 도핑 소스 성장을 이용하여 활성 영역에 부분적으로 형성된다. 포토레지스트 및 차단층(812)(또는 하드마스크)이 제거된 이후에, 새로운 리소그래피 동작이 수행되어, 도 9a 및 도 9b에 도시된 바와 같이 드레인 영역들을 개방한다.
일반적으로, 도 9a는 본 발명의 실시예에 따른 다중 게이트 디바이스 아키텍처의 톱 다운 도면(900)을 도시한다. 일 실시예에서, 디바이스 아키텍처(예를 들어, 트라이게이트, finFET)는, 드레인 영역을 형성하기 위한 활성 영역(920) 및 게이트 전극들(902 및 904)을 노출시키는 개구를 갖는 차단층(912)을 포함한다. 일반적으로, 도 9b는 본 발명의 실시예에 따른 도 9a의 다중 게이트 디바이스 아키텍처의 활성 영역(920)의 단면(910)을 통하는 단면도(950)를 도시한다. 디바이스 아키텍처는 게이트 전극들(902, 904, 906) 및 각각의 게이트 스페이서들(940-945) 및 게이트 유전체 층들(960-962)을 포함한다. 디바이스 아키텍처는 차단층(912), 활성 영역(920) 및 기판(990)을 또한 포함한다. 도 10a 및 도 10b에 도시된 바와 같이, 도핑되지 않은 부가적인 재료의 얇은 층을 성장시킨 다음, 인시튜 n 도핑된 재료를 성장시키거나 또는 저선량(low dose) 및 저에너지 n형 도핑을 그 영역에 임플란트함으로써, 도핑되지 않은 활성 영역(920) 상에 드레인 영역이 형성된다.
일반적으로, 도 10a는 본 발명의 실시예에 따른 다중 게이트 디바이스 아키텍처의 톱 다운 도면(1000)을 도시한다. 일 실시예에서, 디바이스 아키텍처(예를 들어, 트라이게이트, finFET)는, n+ 도핑을 갖는 드레인 영역을 형성하기 위한 활성 영역(1020) 및 게이트들(1004 및 1008)을 노출시키는 개구를 갖는 차단층(1012)을 포함한다. 일반적으로, 도 10b는 본 발명의 실시예에 따른 도 10a의 다중 게이트 디바이스 아키텍처의 활성 영역의 단면(1010)을 통하는 단면도(1050)를 도시한다. 디바이스 아키텍처는 게이트 전극들(1002, 1004, 1006) 및 각각의 게이트 스페이서들(1040-1045) 및 게이트 산화물 층들(1060-1062)을 포함한다. 디바이스 아키텍처는 차단층(1012), 활성 영역(1020) 및 기판(1090)을 또한 포함한다. 도핑되지 않은 부가적인 재료의 얇은 층(1071)을 성장시킨 다음, 인시튜 n 도핑된 재료(1070)를 성장시키거나 또는 저선량 및 저에너지 n형 도핑을 그 영역에 임플란트함으로써, 도핑되지 않은 활성 영역(1020) 상에 드레인 영역(1072)이 형성된다. 포토레지스트 및 차단층(1012)(또는 하드마스크)이 제거된 이후에, 도 11a 및 도 11b에 도시된 바와 같이 대칭적인 스페이서들을 갖는 랩-어라운드 드레인 언더랩을 구비한 TFET가 형성된다.
일반적으로, 도 11a는 본 발명의 실시예에 따른 랩-어라운드 드레인 언더랩 및 대칭적인 스페이서들을 갖는 다중 게이트 디바이스 아키텍처의 톱 다운 도면(1100)을 도시한다. 일 실시예에서, 디바이스 아키텍처(예를 들어, 트라이게이트, FinFET)는, 소스 영역(1108)(예를 들어, p+ 소스 영역) 및 드레인 영역(1160)(예를 들어, n+ 드레인 영역)을 형성하기 위한 활성 영역(1120)(예를 들어, 핀 또는 바디) 및 게이트들(1102, 1104 및 1106)을 포함한다. 일반적으로, 도 11b는 본 발명의 실시예에 따른 도 11a의 다중 게이트 디바이스 아키텍처의 활성 영역(1120)의 단면(1110)을 통하는 단면도(1150)를 도시한다. 디바이스 아키텍처는 게이트 전극들(1102, 1104, 1106) 및 각각의 게이트 스페이서들(1140-1145) 및 게이트 유전체 층들(1160-1162)(예를 들어, 게이트 산화물 층들)을 포함한다. 디바이스 아키텍처는 활성 영역(1120) 및 기판(1190)을 또한 포함한다. 도핑되지 않은 부가적인 재료의 얇은 층(1171)을 성장시킨 다음, 인시튜 n 도핑된 재료(1170)를 성장시키거나 또는 저선량 및 저에너지 n형 도핑을 층(1171)을 포함한 영역에 임플란트함으로써, 도핑되지 않은 활성 영역(1120) 상에 드레인 영역이 형성된다. 도핑되지 않은 활성 영역(1120) 상에 또한 소스 영역(1108)(예를 들어, p+ 소스 영역)이 형성된다. 도 6a 내지 도 11b에 도시된 유사한 프로세스 접근법이 이종접합 TFET 디바이스 설계에 대해 적용되어, 증대된 TFET 성능을 제공할 수 있다.
일반적으로, 도 12a는 본 발명의 실시예에 따른 대칭적인 스페이서들을 갖는 랩-어라운드 드레인 언더랩을 구비한 다중 게이트 디바이스 아키텍처의 톱 다운 도면(1200)을 도시한다. 일 실시예에서, 디바이스 아키텍처(예를 들어, 트라이게이트, finFET)는, 작은 크기의 TFET 트랜지스터(1270)를 위해 드레인 영역(예를 들어, n+ 드레인 영역) 및 소스 영역(예를 들어, p+ 소스 영역)을 형성하기 위한 활성 영역(1220) 및 게이트 전극들(1202, 1204 및 1206)을 포함한다. 일반적으로, 도 12b는 본 발명의 실시예에 따른 도 12a의 다중 게이트 디바이스 아키텍처의 활성 영역(1220)의 단면(1210)을 통하는 단면도(1250)를 도시한다. 디바이스 아키텍처는 게이트 전극들(1202, 1204, 1206) 및 각각의 대칭적인 게이트 스페이서들(1240-1245) 및 게이트 유전체 층들(1260-1262)을 포함한다. 디바이스 아키텍처는 활성 영역(1220)(예를 들어, 도핑되지 않은 InAs), 기판(1290), p+ 도핑(예를 들어, GaSb)을 갖는 소스 영역(1208), 및 드레인 영역(1273)을 또한 포함한다. 도핑되지 않은 부가적인 재료(예를 들어, InAs)의 얇은 층(1271)을 성장시킨 다음, 인시튜 n 도핑된 재료(1272)(예를 들어, n형 InAs)를 성장시키거나 또는 저선량 및 저에너지 n형 도핑을 층(1271)을 포함한 영역에 임플란트함으로써, 도핑되지 않은 활성 영역(1220) 상에 드레인 영역(1273)이 형성된다. 도 12a 및 도 12b는 드레인 영역(1273) 및 또한 게이트 영역들 아래의 채널 영역들을 포함하는 활성 영역에서는 InAs를 이용하며, 소스 영역에서는 GaSb를 이용하는 n형 TFET의 상이한 도면들을 도시한다. 일 실시예에서, 드레인 영역들 및 또한 게이트 영역들 아래의 채널 영역들을 포함하는 활성 영역에서는 Si, Ge, Sn 또는 이들 재료들의 임의의 합금을 이용하며, 소스 영역에서는 Si, Ge, Sn 또는 이들 재료들의 임의의 합금을 이용하여, p형 TFET가 설계될 수 있다. 실시예에서, 드레인 영역들 및 또한 게이트 영역들 아래의 채널 영역들을 포함하는 활성 영역에서는 In, Ga, Al, As, Sb, P, N 또는 이들 재료들의 임의의 합금을 이용하며, 소스 영역에서는 In, Ga, Al, As, Sb, P, N 또는 이들 재료들의 임의의 합금을 이용하여, TFET가 설계될 수 있다. 콘택들(예를 들어, 소스 콘택(1280) 및 드레인 콘택(1281))을 포함하여, TFET 디바이스는 카운터파트 MOSFET 디바이스만큼 작게 설계될 수 있다.
일반적으로, 도 13은 본 발명의 실시예에 따른 도 12b의 다중 게이트 디바이스 아키텍처의 활성 영역(1220)의 단면(1212)을 통하는 단면도(1300)를 도시한다. 디바이스 아키텍처는 게이트 전극(1304) 및 각각의 대칭적인 게이트 스페이서들(1340-1343) 및 게이트 산화물 층들(1360-1361)을 포함한다. 디바이스 아키텍처는 활성 영역(1320)(예를 들어, 도핑되지 않은 InAs), p+ 도핑(예를 들어, GaSb)을 갖는 소스 영역(1308), 및 드레인 영역(1325)을 또한 포함한다. 도핑되지 않은 부가적인 재료(예를 들어, InAs)의 얇은 층(1321, 1324)을 성장시킨 다음, 인시튜 n 도핑된 재료(1322, 1323)(예를 들어, n형 InAs)를 성장시키거나 또는 저선량 및 저에너지 n형 도핑을 층(1321, 1324)을 포함한 영역에 임플란트함으로써, 도핑되지 않은 활성 영역(1320) 상에 드레인 영역(1325)이 형성된다. 화살표들(1380 및 1381)은 소스 영역으로부터 드레인 영역으로의 전자들의 경로들을 나타낸다.
일반적으로, 도 14는 종래의 다중 게이트 디바이스 아키텍처의 활성 영역의 단면을 통하는 단면도(1400)를 도시한다. 디바이스 아키텍처는 게이트 전극(1404) 및 각각의 비대칭적인 게이트 스페이서들(1420, 1421, 1440, 1441) 및 게이트 유전체 층들을 포함한다. 디바이스 아키텍처는 활성 영역(1430)(예를 들어, 도핑되지 않은 InAs), p+ 도핑(예를 들어, GaSb)을 갖는 소스 영역(1408), 드레인 언더랩 영역(1431) 및 드레인 영역(1410)(예를 들어, n형 InAs)을 또한 포함한다. 도 14는 종래의 긴 수평 드레인 언더랩 TFET를 도시하는 한편, 도 13은 랩-어라운드 드레인 언더랩 TFET를 도시한다. 화살표(1422)는 소스 영역으로부터 드레인 영역으로의 전자들의 경로를 나타낸다.
도 13의 랩-어라운드 TFET는 도 14의 TFET와 비교하여 더 짧은 디바이스 길이를 갖지만, 랩-어라운드 TFET는 여전히 양호한 정전특성(electrostatics)을 가져, 누설 전류를 낮게 유지한다.
도 15 및 도 16은 랩-어라운드 TFET(1500) 및 종래의 긴 수평 TFET에 대한 디바이스 단면들을 각각 도시한다. 일반적으로, 도 15는 본 발명의 실시예에 따른 랩-어라운드 TFET에 대한 디바이스 단면을 도시한다. 랩-어라운드 TFET(1500)는 게이트 전극들(1520a, 1520b), 게이트 스페이서(1560) 및 게이트 유전체 층들(1522 및 1523)을 포함한다. 도 15에는 부가적인 대칭 게이트 스페이서 및 부가적인 드레인 부분이 도시되어 있지 않은데, 부가적인 대칭 게이트 스페이서는 스페이서(1560)에 대하여 대칭이며, 부가적인 드레인 부분은 드레인 전극(1540) 및 드레인 영역(1542)에 대하여 대칭이다. TFET 디바이스는 활성 영역(1525) 또는 바디(예를 들어, 도핑되지 않은 InAs), 소스 전극(1510), p+ 도핑(예를 들어, GaSb)을 갖는 소스 영역(1511), 드레인 영역(1542)을 갖는 드레인 전극(1540), 및 드레인 언더랩 영역(1530)을 포함한다. 일 실시예에서, 활성 영역(1525) 또는 바디는 더블 화살표들(1531 및 1532)로 표시된 바와 같이 5㎚의 폭을 갖는다. 소스는 30㎚의 길이(1512)를 갖고, 활성 영역의 채널은 20㎚의 길이(1524)를 갖고, 드레인 언더랩은 5㎚의 제1 길이(1532) 및 10㎚의 제2 길이(1533)를 갖고, 드레인 영역은 15㎚의 길이(1541)를 갖는다. 게이트 유전체 층들은 대략 1㎚의 두께(1526)를 가질 수 있다. 스페이서(1560)는 대략 3㎚의 두께(1561)를 갖는다. 드레인 언더랩(1530)의 제1 길이(1532) 및 제2 길이(1533)는, 개선된 누설 특성들을 위해 길이(1532 및 1533)를 여전히 제공하지만 디바이스 길이의 방향으로의 드레인 언더랩(1530)의 폭(1531)에만 기여하기 위해서 디바이스 길이에 대략 수직이다.
일반적으로, 도 16은 종래의 긴 수평 TFET에 대한 디바이스 단면을 도시한다. 종래의 긴 수평 TFET(1600)는 도 14의 TFET(1400)에 대응한다. TFET(1600)는 게이트 전극들(1620a, 1620b), 게이트 스페이서들(1626 및 1627) 및 게이트 산화물 층들(1660a 및 1660b)을 포함한다. TFET 디바이스는 활성 영역(1622) 또는 바디(예를 들어, 도핑되지 않은 InAs), 소스 전극(1610), p+ 도핑(예를 들어, GaSb)을 갖는 소스 영역(1612), n+ 도핑을 갖는 드레인 영역(1642)을 갖는 드레인 전극(1640), 및 드레인 언더랩 영역(1625)을 또한 포함한다. 활성 영역(1622) 또는 바디는 더블 화살표(1641)로 표시된 바와 같이 5㎚의 폭을 갖는다. 드레인은 20㎚의 길이(1665)를 갖고, 채널은 20㎚의 길이(1623)를 갖고, 드레인 언더랩은 10㎚의 길이(1624)를 갖고, 소스 영역은 30㎚의 길이(1611)를 갖는다.
도 17 및 도 18은 본 발명의 실시예에 따른 종래의 긴 수평 TFET 및 랩-어라운드 TFET에 대한 전위 프로파일들을 도시한다. 도 17은 본 발명의 실시예에 따른 TFET 디바이스들의 게이트들이 ON일 때의 종래의 긴 수평 TFET 및 랩-어라운드 TFET에 대한 전위 프로파일들을 도시한다. 그래프(1700)는 에너지(eV) 대 각각의 TFET 디바이스 내의 위치를 도시한다. 종래의 긴 수평 TFET(1730)의 전도대(상부 대역) 및 가전자대(하부 대역)는, 게이트 전압 바이어스가 디바이스들을 턴온하기에 충분한 상태에서, 랩-어라운드 TFET(1740)의 전도대(상부 대역) 및 가전자대(하부 대역)와 거의 동일하다.
도 18은 본 발명의 실시예에 따른 TFET 디바이스들이 OFF일 때의 종래의 긴 수평 TFET 및 랩-어라운드 TFET에 대한 전위 프로파일들을 도시한다. 그래프(1800)는 에너지(eV) 대 각각의 TFET 디바이스 내의 위치를 도시한다. 종래의 긴 수평 TFET(1830)의 전도대(상부 대역) 및 가전자대(하부 대역)는, 0 내지 40의 위치(㎚)에 있어서, 랩-어라운드 TFET(1840)의 전도대(상부 대역) 및 가전자대(하부 대역)와 거의 동일하다. 이들 디바이스들의 전도대 및 가전자대는, 디바이스들이 OFF 상태를 위해 바이어스되는 상태에서, 대략 40 내지 80의 위치에서 갈라진다. 랩-어라운드 TFET에 있어서 가전자대로부터 전도대로의 전자의 터널링 경로(1850)는 종래의 긴 수평 TFET의 터널링 경로(1852)보다 상당히 더 길다. 터널링 경로는 누설 전류와 상관되며, 따라서 랩-어라운드 TFET는 더 낮은 누설 전류를 초래한다.
따라서, 랩-어라운드 TFET는, 종래의 긴 수평 TFET와 비교하여, 복잡한 스페이서 프로세스가 없으며, 더 작은 면적과 비용을 위해 더 짧은 디바이스 길이를 갖는다. 또한, 랩-어라운드 TFET는, 종래의 긴 수평 TFET와 비교하여, 양호하게 제어된 전위 프로파일을 가져, 더 낮은 OFF 상태 터널링 전류를 초래하고, 따라서 더 낮은 누설을 갖는 TFET를 초래한다.
전술한 실시예들에서, 실제 기판 층들(virtual substrate layers) 상에 형성되든지 또는 벌크 기판들 상에 형성되든지 간에, TFET 디바이스 제조에 이용되는 기저의 기판은 제조 프로세스를 견딜 수 있는 반도체 재료로 구성될 수 있다. 실시예에서, 기판은 반도체 산업에서 통상적으로 사용되는 P형 실리콘 기판과 같은 벌크 기판이다. 실시예에서, 기판은, 인, 비소, 붕소 또는 이들의 조합과 같지만 이에 제한되지는 않는 전하 캐리어로 도핑된 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성된다. 다른 실시예에서, 기판은 별개의 결정질 기판의 상부에 성장된 에피택셜 층, 예를 들어 붕소 도핑된 벌크 실리콘 단결정질(mono-crystalline) 기판의 상부에 성장된 실리콘 에피택셜 층으로 구성된다.
대신에, 기판은, 예를 들어 SOI(silicon-on-insulator) 기판을 형성하기 위해 벌크 결정 기판과 에피택셜 층 사이에 형성된 절연층을 포함할 수 있다. 실시예에서, 절연층은, 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물 또는 하이-k 유전체 층과 같지만 이에 제한되지는 않는 재료로 구성된다. 대안적으로, 기판은 Ⅲ-Ⅴ족 재료로 구성될 수 있다. 실시예에서, 기판은, 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물 또는 이들의 조합과 같지만 이에 제한되지는 않는 Ⅲ-Ⅴ 재료로 구성된다. 다른 실시예에서, 기판은 Ⅲ-Ⅴ족 재료 및 전하 캐리어 도펀트 불순물 원자들(charge-carrier dopant impurity atoms)(예컨대, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같지만 이에 제한되지는 않음)로 구성된다.
위의 실시예들에서, TFET 디바이스들은 전하 캐리어 불순물 원자들로 도핑될 수 있는 소스 드레인 영역들을 포함한다. 실시예에서, Ⅳ족 재료 소스 및/또는 드레인 영역들은, 인 또는 비소와 같지만 이에 제한되지는 않는 N형 도펀트들을 포함한다. 다른 실시예에서, Ⅳ족 재료 소스 및/또는 드레인 영역들은 붕소와 같지만 이에 제한되지는 않는 P형 도펀트들을 포함한다.
위의 실시예들에서, 항상 도시되지는 않았지만, TFET들은, 게이트 전극 층 및 게이트 유전체 층을 갖는 게이트 스택들을 포함한다는 것이 이해되어야 한다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되며, 게이트 유전체 층은 하이-K 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈룸 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 이들의 조합과 같지만 이에 제한되지는 않는 재료로 구성된다. 또한, 게이트 유전체 층의 일부는 대응하는 채널 영역의 수개의 상부 층으로부터 형성된 자연 산화물(native oxide)의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 반도체 재료의 산화물로 구성된 하부 부분, 및 상부 하이-k 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분, 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
실시예에서, 게이트 전극은, 금속 질화물들, 금속 탄화물들, 금속 규화물들, 금속 알루미나이드들(metal aluminides), 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 전도성 금속 산화물들과 같지만 이에 제한되지는 않는 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정 층(metal workfunction-setting layer) 위에 형성된 비일함수-설정 충전 재료(non-workfunction-setting fill material)로 구성된다. 실시예에서, 게이트 전극은 P형 또는 N형 재료로 구성된다. 게이트 전극 스택은 유전체 스페이서들을 또한 포함할 수 있다.
전술한 TFET 반도체 디바이스들은 게이트-올-어라운드(gate-all-around) 디바이스들을 비롯하여 비평면 디바이스들 및 평면 디바이스들의 양쪽 모두를 커버한다. 따라서, 보다 일반적으로, 반도체 디바이스들은, 게이트, 채널 영역 및 한 쌍의 소스/드레인 영역을 포함하는 반도체 디바이스일 수 있다. 실시예에서, 반도체 디바이스는 MOS-FET와 같은 것이지만, 이에 제한되지는 않는다. 일 실시예에서, 반도체 디바이스는 평면 또는 3차원 MOS-FET이며, 격리된 디바이스이거나 또는 복수의 중첩된(nested) 디바이스에서의 하나의 디바이스이다. 통상적인 집적 회로에 대해 인식되는 바와 같이, N 채널 트랜지스터 및 P 채널 트랜지스터의 양쪽 모두는 CMOS 집적 회로를 형성하기 위해 단일의 기판 상에 제조될 수 있다. 또한, 이러한 디바이스들을 집적 회로에 집적하기 위해서 부가적인 인터커넥트 배선이 제조될 수 있다.
일반적으로, 본 명세서에 설명된 하나 이상의 실시예는 도핑되지 않은 드레인 언더랩 랩-어라운드 영역들을 갖는 터널링 전계 효과 트랜지스터들(TFET들)을 타깃으로 한다. 이러한 디바이스들을 위한 Ⅳ족 또는 Ⅲ-Ⅴ족 활성 층들은, CVD(chemical vapor deposition) 또는 MBE(molecular beam epitaxy) 또는 다른 유사한 프로세스들과 같지만 이에 제한되지는 않는 기술들에 의해 형성될 수 있다.
도 19는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(1900)를 도시한다. 컴퓨팅 디바이스(1900)는 보드(1902)를 하우징한다. 보드(1902)는, 프로세서(1904) 및 적어도 하나의 통신 칩(1906)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1904)는 보드(1902)에 물리적으로 그리고 전기적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(1906)도 또한 보드(1902)에 물리적으로 그리고 전기적으로 연결된다. 추가 구현들에서, 통신 칩(1906)은 프로세서(1904)의 일부이다.
그 애플리케이션들에 따라, 컴퓨팅 디바이스(1900)는, 보드(1902)에 물리적으로 그리고 전기적으로 연결될 수도 있고 연결되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 콤팩트 디스크(CD), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩(1906)은 컴퓨팅 디바이스(1900)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩(1906)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1900)는 복수의 통신 칩(1906)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1906)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(1906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(1900)의 프로세서(1904)는 프로세서(1904) 내에 패키징된 집적 회로 다이(1910)를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라 구축된 터널링 전계 효과 트랜지스터들(TFET들)과 같은 하나 이상의 디바이스(1912)를 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1906)도 통신 칩(1906) 내에 패키징된 집적 회로 다이(1920)를 또한 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는, 본 발명의 구현들에 따라 구축된 터널링 전계 효과 트랜지스터들(TFET들)과 같은 하나 이상의 디바이스(1921)를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(1900) 내에 하우징된 다른 컴포넌트는, 본 발명의 구현들에 따라 구축된 터널링 전계 효과 트랜지스터들(TFET들)과 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1900)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1900)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 도핑되지 않은 드레인 언더랩 랩-어라운드 영역들을 갖는 터널링 전계 효과 트랜지스터들(TFET들)을 포함한다.
실시예에서, 터널링 전계 효과 트랜지스터(TFET)는, 기판 위에 형성된(예를 들어, 놓여진, 배열된, 위치된, 배치된) 동종접합 활성 영역을 포함한다. 동종접합 활성 영역은 도핑된 소스 영역, 도핑되지 않은 채널 영역, 랩-어라운드 영역 및 도핑된 드레인 영역을 포함한다. 도핑되지 않은 채널 영역 상에서 소스 영역과 랩-어라운드 영역 사이에 게이트 스택이 형성된다. 게이트 스택은 게이트 유전체 부분 및 게이트 전극 부분을 포함한다. TFET는 제1 방향에 있어서 길이를 갖고, 제2 방향에 있어서 폭을 갖는 한편, 랩-어라운드 영역은 제1 방향에서의 길이보다 큰 제2 방향에서의 폭을 갖는다. TFET의 길이 및 폭은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 길이 및 폭과 유사한 치수를 갖도록 설계될 수 있다.
일 실시예에서, TFET는 핀펫(finfet) 또는 트라이게이트 기반 디바이스이다.
실시예에서, TFET 디바이스는, 게이트 전극에 각각 인접한 대칭적인 게이트 스페이서들을 더 포함한다. 랩-어라운드 영역은 활성 영역의 노출된 부분 상에 성장될 수 있으며, 게이트 전극의 게이트 스페이서들 중 하나에 인접한다.
일 실시예에서, 랩-어라운드 영역의 노출된 부분 상에 인시튜 도핑된 재료를 성장시킴으로써 도핑된 드레인 영역이 형성된다.
일 실시예에서, TFET 디바이스는, p+ 도펀트를 갖는 소스 영역 및 n형 도펀트를 갖는 드레인 영역을 포함하는 n형 TFET이다.
일 실시예에서, 터널링 전계 효과 트랜지스터(TFET)는, 기판 위에 형성된 이종접합 활성 영역을 포함한다. 이종접합 활성 영역은 도핑된 소스 영역, 도핑되지 않은 채널 영역, 랩-어라운드 영역 및 도핑된 드레인 영역을 포함한다. 도핑되지 않은 채널 영역 상에서 소스 영역과 랩-어라운드 영역 사이에 게이트 전극 및 게이트 유전체 층이 형성된다. 게이트 스택이 게이트 유전체 부분 및 게이트 전극 부분을 포함한다.
일 실시예에서, TFET는 제1 방향에 있어서 길이를 갖고, 제2 방향에 있어서 폭을 가지며, 랩-어라운드 영역은 제1 방향에서의 길이보다 큰 제2 방향에서의 폭을 갖는다.
실시예에서, TFET의 길이 및 폭은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 길이 및 폭과 유사하다. TFET는 핀펫 또는 트라이게이트 기반 디바이스일 수 있다.
일 실시예에서, TFET 디바이스는, 대략 동일한 두께를 가지며 게이트 전극에 각각 인접한 대칭적인 게이트 스페이서들을 더 포함한다.
실시예에서, 랩-어라운드 영역은 활성 영역의 노출된 부분 상에 성장되며, 게이트 전극의 게이트 스페이서들 중 하나에 인접한다.
랩-어라운드 영역의 노출된 부분 상에 인시튜 도핑된 재료를 성장시킴으로써 도핑된 드레인 영역이 형성된다.
일 실시예에서, TFET 디바이스는, 갈륨 안티몬(GaSb)을 갖는 소스 영역, 인듐 비화물(InAs)을 갖는 채널 영역, 및 InAs를 갖는 드레인 영역을 포함하는 n형 TFET이다.
일 실시예에서, 컴퓨팅 디바이스는 전자 데이터를 저장하는 메모리; 및 메모리에 연결된 프로세서를 포함한다. 프로세서는 전자 데이터를 처리한다. 프로세서는 터널링 전계 효과 트랜지스터들(TFET들)을 갖는 집적 회로 다이를 포함한다. 적어도 하나의 TFET는, 기판 위에 형성되는 이종접합 활성 영역을 포함한다. 이종접합 활성 영역은 도핑된 소스 영역, 도핑되지 않은 채널 영역, 랩-어라운드 영역 및 도핑된 드레인 영역을 포함한다. 도핑되지 않은 채널 영역 상에서 소스 영역과 랩-어라운드 영역 사이에 게이트 전극 및 게이트 유전체 층이 형성된다. 게이트 스택이 게이트 유전체 부분 및 게이트 전극 부분을 포함한다.
일 실시예에서, TFET는 제1 방향에 있어서 길이를 갖고, 제2 방향에 있어서 폭을 가지며, 랩-어라운드 영역은 제1 방향에서의 길이보다 큰 제2 방향에서의 폭을 갖는다.
실시예에서, TFET의 길이 및 폭은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 길이 및 폭과 유사하다. TFET는 핀펫 또는 트라이게이트 기반 디바이스일 수 있다.
일 실시예에서, TFET 디바이스는, 대략 동일한 두께를 가지며 게이트 전극에 각각 인접한 대칭적인 게이트 스페이서들을 더 포함한다.
실시예에서, 랩-어라운드 영역은 활성 영역의 노출된 부분 상에 성장되며, 게이트 전극의 게이트 스페이서들 중 하나에 인접한다.
랩-어라운드 영역의 노출된 부분 상에 인시튜 도핑된 재료를 성장시킴으로써 도핑된 드레인 영역이 형성된다.
일 실시예에서, TFET 디바이스는, 갈륨 안티몬(GaSb)을 갖는 소스 영역, 인듐 비화물(InAs)을 갖는 채널 영역, 및 InAs를 갖는 드레인 영역을 포함하는 n형 TFET이다.

Claims (24)

  1. 터널링 전계 효과 트랜지스터(TFET: tunneling field effect transistor)로서,
    기판 위에 형성된 동종접합 활성 영역(homojunction active region) - 상기 동종접합 활성 영역은 도핑된 소스 영역, 도핑되지 않은 채널 영역, 랩-어라운드 드레인 언더랩 영역(wrapped-around drain underlap region) 및 도핑된 드레인 영역을 포함함 -; 및
    상기 도핑되지 않은 채널 영역 상에서 상기 소스 영역과 상기 랩-어라운드 영역 사이에 형성된 게이트 전극 및 게이트 유전체 층
    을 포함하는 TFET.
  2. 제1항에 있어서,
    상기 TFET는 제1 방향에 있어서 길이를 갖고, 제2 방향에 있어서 폭을 가지며, 상기 랩-어라운드 영역은 상기 제1 방향에서의 길이보다 큰 상기 제2 방향에서의 폭을 갖는 TFET.
  3. 제1항에 있어서,
    상기 TFET의 길이 및 폭은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 길이 및 폭과 유사한 TFET.
  4. 제1항에 있어서,
    상기 TFET는 핀펫(finfet) 또는 트라이게이트(trigate) 기반 디바이스인 TFET.
  5. 제1항에 있어서,
    상기 TFET 디바이스는, 상기 게이트 전극에 각각 인접한 대칭적인 게이트 스페이서들을 더 포함하는 TFET.
  6. 제5항에 있어서,
    상기 랩-어라운드 영역은 상기 활성 영역의 노출된 부분 상에 성장되며, 상기 게이트 전극의 상기 게이트 스페이서들 중 하나에 인접하는 TFET.
  7. 제1항에 있어서,
    상기 랩-어라운드 영역의 노출된 부분 상에 인시튜 도핑된 재료(in-situ doped material)를 성장시킴으로써 도핑된 드레인 영역이 형성되는 TFET.
  8. 제1항에 있어서,
    상기 TFET 디바이스는, p+ 도펀트를 갖는 상기 소스 영역 및 n형 도펀트를 갖는 드레인 영역을 포함하는 n형 TFET인 TFET.
  9. 터널링 전계 효과 트랜지스터(TFET)로서,
    기판 위에 형성된 이종접합 활성 영역(hetero-junction active region) - 상기 이종접합 활성 영역은 도핑된 소스 영역, 도핑되지 않은 채널 영역, 랩-어라운드 영역 및 도핑된 드레인 영역을 포함함 -; 및
    상기 도핑되지 않은 채널 영역 상에서 상기 소스 영역과 상기 랩-어라운드 영역 사이에 형성된 게이트 전극 및 게이트 유전체 층
    을 포함하는 TFET.
  10. 제9항에 있어서,
    상기 TFET는 제1 방향에 있어서 길이를 갖고, 제2 방향에 있어서 폭을 가지며, 상기 랩-어라운드 영역은 상기 제1 방향에서의 길이보다 큰 상기 제2 방향에서의 폭을 갖는 TFET.
  11. 제9항에 있어서,
    상기 TFET의 길이 및 폭은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 길이 및 폭과 유사한 TFET.
  12. 제9항에 있어서,
    상기 TFET는 핀펫 또는 트라이게이트 기반 디바이스인 TFET.
  13. 제9항에 있어서,
    상기 TFET 디바이스는, 대략 동일한 두께를 가지며 상기 게이트 전극에 각각 인접한 대칭적인 게이트 스페이서들을 더 포함하는 TFET.
  14. 제13항에 있어서,
    상기 랩-어라운드 영역은 상기 활성 영역의 노출된 부분 상에 성장되며, 상기 게이트 전극의 상기 게이트 스페이서들 중 하나에 인접하는 TFET.
  15. 제9항에 있어서,
    상기 랩-어라운드 영역의 노출된 부분 상에 인시튜 도핑된 재료를 성장시킴으로써 도핑된 드레인 영역이 형성되는 TFET.
  16. 제9항에 있어서,
    상기 TFET 디바이스는, 갈륨 안티몬(GaSb)을 갖는 상기 소스 영역, 인듐 비화물(InAs)을 갖는 상기 채널 영역, 및 InAs를 갖는 상기 드레인 영역을 포함하는 n형 TFET인 TFET.
  17. 컴퓨팅 디바이스로서,
    전자 데이터를 저장하는 메모리; 및
    상기 메모리에 연결된 프로세서 - 상기 프로세서는 전자 데이터를 처리하고, 상기 프로세서는 복수의 터널링 전계 효과 트랜지스터(TFET)를 갖는 집적 회로 다이를 포함함 -
    를 포함하고,
    적어도 하나의 TFET는,
    기판 위에 형성된 이종접합 활성 영역 - 상기 이종접합 활성 영역은 도핑된 소스 영역, 도핑되지 않은 채널 영역, 랩-어라운드 영역 및 도핑된 드레인 영역을 포함함 -; 및
    상기 도핑되지 않은 채널 영역 상에서 상기 소스 영역과 상기 랩-어라운드 영역 사이에 형성된 게이트 전극 및 게이트 유전체 층
    을 포함하는 컴퓨팅 디바이스.
  18. 제17항에 있어서,
    상기 TFET는 제1 방향에 있어서 길이를 갖고, 제2 방향에 있어서 폭을 가지며, 상기 랩-어라운드 영역은 상기 제1 방향에서의 길이보다 큰 상기 제2 방향에서의 폭을 갖는 TFET.
  19. 제17항에 있어서,
    상기 TFET의 길이 및 폭은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 길이 및 폭과 유사한 TFET.
  20. 제17항에 있어서,
    상기 TFET는 핀펫 또는 트라이게이트 기반 디바이스인 TFET.
  21. 제17항에 있어서,
    상기 TFET 디바이스는, 대략 동일한 두께를 가지며 상기 게이트 전극에 각각 인접한 대칭적인 게이트 스페이서들을 더 포함하는 TFET.
  22. 제17항에 있어서,
    상기 랩-어라운드 영역은 상기 활성 영역의 노출된 부분 상에 성장되며, 상기 게이트 전극의 상기 게이트 스페이서들 중 하나에 인접하는 TFET.
  23. 제17항에 있어서,
    상기 랩-어라운드 영역의 노출된 부분 상에 인시튜 도핑된 재료를 성장시킴으로써 도핑된 드레인 영역이 형성되는 TFET.
  24. 제17항에 있어서,
    상기 TFET 디바이스는, 갈륨 안티몬(GaSb)을 갖는 상기 소스 영역, 인듐 비화물(InAs)을 갖는 상기 채널 영역, 및 InAs를 갖는 상기 드레인 영역을 포함하는 n형 TFET인 TFET.
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