KR20190027653A - 터널링 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따르면, 기판 상에 배치된 제1전극; 상기 제1전극 상에 배치된 제1절연층; 상기 제1절연층 상에 배치된 플로팅(floating) 전극; 상기 플로팅 전극 상에 배치된 제2절연층; 상기 제2절연층 상에 배치된 제2전극; 및 상기 제1전극 및 상기 제2전극과 절연되어 배치되며, 상기 제1전극과 상기 제2전극 사이의 터널링 전류를 제어하는 게이트 전극을 포함하는, 터널링 트랜지스터를 제공한다.
Description
본 발명의 실시예들은 터널링 트랜지스터에 관한 것으로서, 더 상세하게는 전기장이 통과할 수 잇는 통로(path)를 포함하는 적어도 하나의 전극을 포함하는 터널링 트랜지스터에 관한 것이다.
트랜지스터(transistor)는 전류나 전압 흐름을 조절하여 증폭 또는 스위치 역할을 하는 소자이다. 이러한 트랜지스터는 지난 반세기 동안 수십 마이크로미터에서 수십 나노미터까지 크기가 작아졌으며, PC, 태블릿 및 스마트 폰 등과 같은 다양한 전자 소자의 소형화 및 저전력 구동에 주요한 역할을 수행하였다.
하나의 칩 내에는 점점 더 많은 수의 트랜지스터가 배치되고 있으며, 이에 따라 트랜지스터 사이의 간격이 줄어들고 있다. 즉, 트랜지스터에 포함된 전극들 사이의 거리가 가까워짐에 따라, 양자 터널링(quantum tunneling) 현상에 의해 하나의 전극에 포함된 전자가 의도치 않게 다른 전극으로 이동하는 문제가 발생한다.
터널링 트랜지스터는 이와 같은 종래의 트랜지스터의 근원적인 문제를 역으로 이용한 트랜지스터로서, 입력 전극과 출력 전극 사이의 에너지 장벽을 높이거나 낮추는 방법을 통해 터널링 전류를 제어하는 방식을 이용한 소자이다.
터널링 트랜지스터는 적은 에너지를 사용하여 구동될 수 있으며, 전극들 사이의 간격이 수 내지 수십 나노미터로 매우 작기 때문에 소형화에 적합하다.
그러나, 터널링 전류를 제어하기 위하여 제어 전극을 사용하는 경우, 제어 전극에 의해 형성된 전기장이 입력 전극 및/또는 출력 전극에 의해 차폐에서 터널링 전류를 효과적으로 제어하기 어려운 문제가 존재한다.
본 발명은 소스 전극과 드레인 전극을 상하로 배치하여, 소스 전극과 드레인 전극 사이의 간격 조절이 용이한 수직형 터널링 트랜지스터를 제공하는 것을 목적으로 한다.
또한, 소스 전극과 드레인 전극 중 적어도 하나에 전기장이 통과할 수 있는 통로(path)를 형성함으로써, 게이트 전극에 의한 전기장이 차폐되지 않고 소스 전극과 드레인 전극 사이에 전기장을 형성하도록 하여 터널링 전류를 효과적으로 제어할 수 있는 터널링 트랜지스터를 제공하는 것을 목적으로 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판 상에 배치된 게이트 전극; 상기 게이트 전극 상에 배치된 제1절연층; 상기 제1절연층 상에 배치되며, 상기 게이트 전극에 의해 발생한 전기장이 통과할 수 있는 적어도 하나의 통로(path)를 포함하는 제1전극; 상기 제1절연층 상에 상기 제1전극을 덮도록 배치된 제2절연층; 및 상기 제2절연층 상에 배치된 제2전극을 포함하는, 터널링 트랜지스터를 제공한다.
상기 게이트 전극, 상기 제1전극, 상기 제2전극은 평면 상 서로 중첩되도록 배치될 수 있다.
상기 통로는 복수 개의 홀을 포함할 수 있다.
상기 제1전극은 그물(mesh) 형태이며, 상기 통로는 상기 그물 사이의 공간에 대응될 수 있다.
상기 제1전극은 상기 그물 형태를 갖는 단층(monolayer)의 그래핀(graphene)일 수 있다.
상기 제1전극은 복수의 나노튜브(nanotube) 또는 복수의 나노와이어(nanowire)의 네트워크(network)로 구성되며, 상기 통로는 상기 복수의 나노튜브 사이의 공간 또는 상기 복수의 나노와이어 사이의 공간에 대응될 수 있다.
적어도 하나의 상기 나노튜브 또는 상기 나노와이어는, 중앙부 및 상기 중앙부로부터 상기 제2전극 방향으로 돌출된 가장자리부를 포함할 수 있다.
상기 제1전극과 상기 제2전극은 서로 다른 형태를 가질 수 있다.
상기 제2전극은 주요(main) 영역 및 상기 주요 영역과 연결된 부분에서부터 단부까지 점차 너비가 감소하는 뾰족한(sharped) 영역을 포함할 수 있다.
상기 제2전극은 상기 기판의 주요면에 수직한 방향으로 연장된 나노튜브, 나노와이어, 또는 나노실린더로 구성될 수 있다.
상기 제2전극은 상기 적어도 하나의 통로와 평면 상 중첩되도록 배치될 수 있다.
상기 제2전극은 전기적으로 연결된 복수의 수직전극을 포함하고 상기 통로는 복수의 홀을 포함하며, 상기 복수의 수직전극 각각은 상기 복수의 홀 각각과 평면 상 중첩되도록 배치될 수 있다.
상기 제2전극은 복수의 나노튜브 또는 복수의 나노와이어의 네트워크로 구성될 수 있다.
적어도 하나의 상기 나노튜브 또는 상기 나노와이어는, 중앙부 및 상기 중앙부로부터 상기 제1전극 방향으로 돌출된 가장자리부를 포함할 수 있다.
상기 제1전극과 상기 제2전극 사이의 거리는 1 nm 내지 150 nm일 수 있다.
상기 제1전극과 상기 게이트 전극의 거리는 1 nm 내지 10 μm일 수 있다.
상기 제1전극 및 상기 제2전극은 각각 복수의 나노튜브 또는 복수의 나노와이어의 네트워크로 구성되며, 상기 제2전극의 상기 복수의 나노튜브 또는 복수의 나노와이어의 밀도는 상기 제1전극의 상기 복수의 나노튜브 또는 복수의 나노와이어의 밀도보다 클 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 제1절연층을 형성하는 단계; 상기 제1절연층 상에 상기 게이트 전극에 의해 발생한 전기장이 통과하는 적어도 하나의 통로를 포함하는 제1전극을 형성하는 단계; 상기 제1절연층 상에 상기 제1전극을 덮도록 제2절연층을 형성하는 단계; 및 상기 제2절연층 상에 제2전극을 형성하는 단계를 포함하는, 터널링 트랜지스터의 제조 방법을 제공한다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 소스 전극과 드레인 전극을 상하로 배치하여, 소스 전극과 드레인 전극 사이의 간격 조절이 용이한 수직형 터널링 트랜지스터를 제공할 수 있다.
또한, 소스 전극과 드레인 전극 중 적어도 하나에 전기장이 통과할 수 있는 통로를 형성함으로써, 게이트 전극에 의한 전기장이 차폐되지 않고 소스 전극과 드레인 전극 사이에 전기장을 형성하도록 하여 터널링 전류를 효과적으로 제어할 수 있는 터널링 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 터널링 트랜지스터를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 취한 단면도이다.
도 3은 비교예에 따른 터널링 트랜지스터를 개략적으로 나타낸 단면도이다.
도 4 내지 도 6은 본 발명의 다른 실시예들에 따른 터널링 트랜지스터를 개략적으로 나타낸 사시도들이다.
도 7 내지 도 9는 본 발명의 다른 실시예들에 따른 플로팅 전극을 개략적으로 나타낸 평면도들이다.
도 10은 본 발명의 또 다른 실시예에 따른 플로팅 전극을 개략적으로 나타낸 단면도이다.
도 11 및 도 12는 본 발명의 다른 실시예들에 따른 게이트 전극을 개략적으로 나타낸 평면도들이다.
도 13은 본 발명의 일 실시예에 따른 터널링 트랜지스터의 제조 방법을 나타낸 순서도이다.
도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 취한 단면도이다.
도 3은 비교예에 따른 터널링 트랜지스터를 개략적으로 나타낸 단면도이다.
도 4 내지 도 6은 본 발명의 다른 실시예들에 따른 터널링 트랜지스터를 개략적으로 나타낸 사시도들이다.
도 7 내지 도 9는 본 발명의 다른 실시예들에 따른 플로팅 전극을 개략적으로 나타낸 평면도들이다.
도 10은 본 발명의 또 다른 실시예에 따른 플로팅 전극을 개략적으로 나타낸 단면도이다.
도 11 및 도 12는 본 발명의 다른 실시예들에 따른 게이트 전극을 개략적으로 나타낸 평면도들이다.
도 13은 본 발명의 일 실시예에 따른 터널링 트랜지스터의 제조 방법을 나타낸 순서도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 터널링 트랜지스터를 개략적으로 나타낸 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 취한 단면도이다.
도 1 및 도 2를 참고하면, 일 실시예에 따른 터널링 트랜지스터(1)는 기판(101) 상에 배치된 게이트 전극(130), 게이트 전극(130) 상에 배치된 제1절연층(103), 제1절연층(103) 상에 배치된 제1전극(110), 제1절연층(103) 상에 제1전극(110)을 덮도록 배치된 제2절연층(105), 제2절연층(105) 상에 배치된 제2전극(120)을 포함한다.
상기 기판(101)은 유리 또는 플라스틱 등 다양한 소재로 구성될 수 있으며, 예컨대 실리콘 기반의 절연 기판일 수 있다. 특히, 고온 공정이 필요하지 않으므로 내열성과 무관하게 다양한 소재의 기판을 사용할 수 있다.
제1전극(110)은 소스 전극 또는 드레인 전극일 수 있으며, 제2전극(120)은 드레인 전극 또는 소스 전극일 수 있다. 일 실시예에 따르면, 제1전극(110)은 신호가 출력되는 출력 전극일 수 있으며, 제2전극(120)은 신호가 입력되는 입력 전극일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1전극(110)이 입력 전극이고 제2전극(120)이 출력 전극일 수도 있다.
일 실시예에 따른 터널링 트랜지스터(1)는 기판(101)의 주요면(101S)에 수직인 방향을 따라 제1전극(110) 및 제2전극(120)이 배치된 수직형 터널링 트랜지스터일 수 있다.
터널링 트랜지스터는 반도체 물질을 사용하는 대신 양자 터널링(quantum tunneling) 현상을 이용하여 증폭 또는 스위치 역할을 수행하는 소자로서, 절연층을 사이에 두고 2개의 전극을 터널링이 일어날 수 있을 정도로 가깝게 배치함으로써 입력 전극에 전압이 인가되었을 때 터널링에 의해 출력 전극으로 전자가 이동시킴으로써 터널링 전류를 발생시킨다.
본 발명의 일 실시예에 따르면, 제1전극(110)과 제2전극(120) 사이의 거리는 터널링 트랜지스터의 특성, 예컨대 인가되는 전압에 따른 터널링 전류에 대한 특성에 영향을 미치는 중요한 요소이다. 그러나, 제1전극(110)과 제2전극(120)이 기판(101)의 주요면(101S)에 대하여 서로 수평인 방향을 따라 배치된 수평형 터널링 트랜지스터를 형성하고자 하는 경우, 제1전극(110)과 제2전극(120)이 수 나노미터 내지 수십 나노미터의 거리를 유지하도록 형성하는 데 공정 상의 어려움이 존재한다. 예컨대, 도전 물질을 패터닝하는 데 일반적으로 사용되는 포토리소그래피 공정에 의해 제1전극(110)과 제2전극(120)이 수 나노미터 내지 수십 나노미터의 거리만큼 분리되어 배치되도록 형성하기가 어렵다.
그러나, 본 발명의 실시예에 따르면, 제1전극(110)과 제2전극(120)이 기판(101)에 대하여 수직한 방향으로 배치되므로, 제1전극(110)과 제2전극(120) 사이에 배치된 제2절연층(105)을 수 나노미터 정도의 두께로도 용이하게 형성할 수 있으므로 원하는 정도의 터널링 전류를 확보할 수 있다.
본 발명의 실시예에 따르면, 상기 제2절연층(105)의 두께(t2)는, 원하는 정도의 터널링 현상이 일어날 수 있는 정도의 값을 가질 수 있다. 예컨대, 제2절연층(105)의 두께(t1)는 1 nm 내지 150 nm의 값을 가질 수 있다. 1 nm 미만의 두께는 실질적으로 구현하기 어려우며, 150 nm를 초과하는 경우 터널링 현상이 일어나지 않을 수 있다. 제2절연층(105)의 두께(t2)는 제2절연층(105)을 구성하는 물질을 종류 및 원하는 터널링 트랜지스터의 특성에 따라 정해질 수 있으며, 더욱 바람직하게는 제2절연층(105)의 두께(t2)는 1 nm 내지 10 nm의 값을 가질 수 있다.
제1전극(110)과 제2전극(120) 사이에 흐르는 터널링 전류는 종래의 반도체 기반 트랜지스터와 같이 별도의 제어 전극, 즉 게이트 전극(130)을 이용하여 제어할 필요가 존재한다. 본 발명의 일 실시예에 따르면, 기판(101)과 제1전극(110) 사이에는 제어 전압을 인가함으로써 터널링 전류를 제어하는 게이트 전극(130)이 배치된다.
그러나, 제1전극(110)이 게이트 전극(130)을 완전히 덮는 경우, 게이트 전극(130)은 제1전극(110)에 대하여 제2전극(120)이 배치된 방향의 반대 방향에 배치되므로 게이트 전극(130)에 의한 전기장은 제1전극(110)에 의해 차폐되어 제1전극(110)과 제2전극(120) 사이의 전기장에 영향을 주기 어려운 문제가 발생한다.
본 발명의 일 실시예에 따르면, 게이트 전극(130)에 의한 전기장이 제1전극(110)에 의해 완전히 차폐되지 않도록 게이트 전극(130)이 전기장이 통과할 수 있는 통로(110p)를 포함한다. 이에 대해서는 후술한다.
게이트 전극(130)과 제1전극(110) 사이에는 제1절연층(103)이 배치되며, 제1절연층(103)은 게이트 전극(130)에 의한 전기장이 제1전극(110)과 제2전극(120) 사이의 터널링 전류를 효과적으로 제어할 수 있도록 소정의 두께(t1)를 가질 수 있다.
제1절연층(103)의 두께(t1)는 제2절연층(105)의 두께(t2)와 유사할 수 있으며, 예컨대 1 nm 내지 150 nm일 수 있다. 그러나, 게이트 전극(130)에 인가되는 전압이 큰 경우 제1절연층(103)의 두께(t1)는 10 μm까지 구현 가능한다. 즉, 제1절연층(103)의 두께(t1)는 1 nm 내지 10 μm일 수 있다.
제1절연층(103) 및 제2절연층(105)은 절연 특성이 뛰어난 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 예컨대, SiO2, Al2O3, HfO, BaTiO3, SrTiO3, PbTiO3, (Ba,Sr)TiO3(BST) 및 Pb(Zr,Ti)O3(PZT) 등의 무기물, PVDF, PMMA 및 PDMS 등의 유기물 또는 BN 등의 2D 물질일 수 있다. 또한, 게이트 전극(130)은 일함수가 낮은 크롬(Cr) 또는 알루미늄(Al) 등으로 구성될 수 있다.
이하, 도 2를 참조하여 제1전극(110)에 포함된 통로(110p)의 기능에 대하여 설명한다.
일 실시예에 따르면, 기판(101)의 주요면(101S)에 수직한 방향을 따라 게이트 전극(130), 제1전극(110) 및 제2전극(120)이 순차적으로 배치된다. 즉, 게이트 전극(130), 제1전극(110) 및 제2전극(120)은 평면 상 서로 중첩되도록 배치된다.
따라서, 게이트 전극(130)에 의해 형성된 전기장(GEF)이 제1전극(110)에 의해 차폐되는 경우, 게이트 전극(130)에 의한 전기장(GEF)이 제1전극(110)과 제2전극(120) 사이의 전기장에 영향을 주지 못하게 되어 제1전극(110)과 제2전극(120) 사이의 터널링 전류를 제어할 수 없다.
그러나, 일 실시예에 따른 제1전극(110)은 전기장이 통과할 수 있는 통로(110p)를 포함하며, 이러한 통로(110p)을 통해 도 2에 도시된 바와 같이 게이트 전극(130)에 의해 형성된 전기장(GEF)이 통과할 수 있다. 통과된 전기장(GEF)은 제1전극(110)과 제2전극(120) 사이의 터널링 효율에 영향을 주며, 따라서 전기장(GEF)의 세기를 변화시킴으로써 터널링 전류를 변화시킬 수 있다. 또한, 인가된 전기장(GEF)에 따라 터널링 전류 값을 변화시킬 수 있을 뿐만 아니라, 전류의 온/오프(on/off) 또한 제어할 수 있다.
일 실시예에 따르면, 상기 통로(110p)는 적어도 하나의 홀(hole)일 수 있다. 도 1에서는 제1전극(110)이 매트릭스 형태로 배치된 복수의 홀(hole)을 포함하는 것으로 도시하고 있지만, 통로(110p)는 하나의 홀(hole)만으로 구성될 수도 있다. 또한, 도 1에서는 홀이 원형인 것을 도시하고 있지만, 홀은 타원 또는 다각형 등 다양한 가질 수 있다.
본 발명의 일 실시예에 따르면, 제1전극(110)과 제2전극(120)은 서로 다른 형태를 가지며, 따라서 서로 비대칭일 수 있다. 도 1을 참고하면, 제2전극(120)은 주요(main) 영역(120a) 및 주요 영역(120a)의 너비(W120)보다 작은 너비를 갖는 뾰족한(sharped) 영역(120b)을 포함할 수 있다. 뾰족한 영역(120b)은 주요 영역(120a)과 연결된 부분에서부터 단부까지 점차 너비가 감소하는 뾰족한 형상을 가질 수 있다.
일 실시예에 따르면, 제2전극(120)은 전압이 인가되는 입력 전극일 수 있으며, 제2전극(120)에 소정의 전압이 인가되었을 때 뾰족한 영역(120b)에서 강한 전기장이 형성되며, 이러한 구성을 통해 터널링 장벽을 낮춰 제2전극(120)으로부터 제1전극(110)으로 이동하는 전자의 수, 즉 전류 값을 증가시킬 수 있다.
도 3은 도 1의 제1전극의 다른 실시예를 나타낸 평면도이다.
도 3을 참조하면, 도 1의 제1전극(110)은 도 3과 같이 변형될 수 있다. 도 3에 도시된 바와 같이, 제1전극(110')은 그물(mesh) 형태일 수 있으며, 그물에 포함된 복수의 구멍이 게이트 전극(130, 도 1)에 의한 자기장이 통과하는 통로(110p')에 대응될 수 있다.
일 실시예에 따르면, 그물 형태의 제1전극(110')은 메탈 메쉬(metal mesh) 또는 단층(monolayer)의 그래핀(graphene) 등일 수 있으며, 그물을 구성하는 라인(110a')은 수 내지 수십 나노미터의 두께로 형성될 수 있다.
도 4a는 도 1의 제1전극의 또 다른 실시예를 나타낸 평면도이고, 도 4b는 도 4a의 단면도이다.
도 4a 및 도 4b를 참조하면, 도 1의 제1전극(110)은 도 4a와 같이 변형될 수 있다. 도 4a에 도시된 바와 같이, 제1전극(110'')은 복수의 나노튜브(nanotube) 또는 복수의 나노와이어(nanowire)의 네트워크(network)일 수 있다. 즉, 복수의 나노튜브 또는 복수의 나노와이어 제1절연층(103)의 상면 상에 분포되어, 서로 네트워크를 형성할 수 있다. 복수의 나노튜브 또는 복수의 나노와이어 사이의 공간은 게이트 전극(130, 도 1)에 의한 자기장이 통과하는 통로(110p'')에 대응될 수 있다.
일 실시예에 따르면, 각각의 나노튜브 또는 나노와이어(110a'')는 수 내지 수십 나노미터의 두께로 형성될 수 있다.
도 4b를 참조하면, 제1절연층(103)과 제2절연층(105) 사이에 복수의 나노튜브 또는 복수의 나노와이어의 네트워크로 구성된 제1전극(110'')이 배치되며, 적어도 하나의 나노튜브 또는 나노와이어(110a'')는 제1절연층(103)에 접하는 중심부(110ac'') 및 중심부(110ac?)로부터 연장되며 제1절연층(103)과 접하지 않는 가장자리부(110ae'')를 포함할 수 있다. 즉, 제1전극(110'')에 포함된 나노튜브 또는 나노와이어(110a'')의 가장자리부(110ae'')가 제2전극(120, 도 1)을 향하도록 돌출되게 형성함으로써 제1전극(110'')과 제2전극(120) 사이의 전기장을 강하게 하는 효과가 있으며, 결과적으로 제1전극(110'')과 제2전극(120) 사이의 터널링 전류를 향상시킬 수 있다.
도 3 및 도 4a에 기재된 참조부호 IL은 제1전극(110', 110'')을 정의하는 가상의 라인일 수 있다.
도 5 내지 도 7은 본 발명은 다른 실시예들에 따른 터널링 트랜지스터를 개략적으로 나타낸 단면도들이다.
도 5 내지 도 7을 참고하면, 일 실시예들에 따른 터널링 트랜지스터(2, 3, 4)는 기판(201, 301, 401) 상에 배치된 게이트 전극(230, 330, 430), 게이트 전극(230, 330, 430) 상에 배치된 제1절연층(203, 303, 403), 제1절연층(203, 303, 403) 상에 배치된 제1전극(210, 310, 410), 제1절연층(203, 303, 403) 상에 제1전극(210, 310, 410)을 덮도록 배치된 제2절연층(205, 305, 405), 제2절연층(205, 305, 405) 상에 배치된 제2전극(220, 320, 420)을 포함한다.
도 5를 참조하면, 제1전극(210)은 복수의 홀들로 구성된 통로(210p)를 포함하며, 제2전극(220)은 복수의 나노튜브 또는 복수의 나노와이어의 네트워크일 수 있다. 즉, 복수의 나노튜브 또는 복수의 나노와이어는 제2절연층(205)의 상면 상에 분포되어 서로 네트워크를 형성할 수 있다.
제2절연층(205) 상에는 제2전극(220)을 덮는 제3절연층(207)이 배치될 수 있다. 예컨대, 복수의 나노튜브 또는 복수의 나노와이어는 제3절연층(207) 상에 형성된 후 제3절연층(207)과 함께 제2절연층(205) 상에 배치될 수 있다.
일 실시예에 따르면, 제2절연층(205)과 제3절연층(207) 사이에 배치된 적어도 하나의 나노튜브 또는 나노와이어(220a)는 중심부(220ac) 및 중심부(220ac)로부터 연장되며 제1전극(210)을 향하도록 돌출된 가장자리부(220ae)를 포함할 수 있다. 상기 가장자리부(220ae)에 의해, 제1전극(210)과 제2전극(220) 사이의 전기장의 세기를 크게 할 수 있으며, 제1전극(210)과 제2전극(220) 사이의 터널링 전류를 향상시킬 수 있다.
도 6을 참조하면, 제1전극(310)은 복수의 나노튜브 또는 복수의 나노와이어의 네트워크일 수 있으며, 복수의 나노튜브 또는 복수의 나노와이어 사이의 공간은 게이트 전극(330)에 의한 전기장이 통과하는 통로(310p)에 대응될 수 있다. 이에 대해서는 도 4a 및 도 4b에 대한 설명이 적용될 수 있다.
제2전극(320)은 도 1의 제2전극(120)와 같은 뾰족한 영역(120b)을 포함하지 않으며, 사각, 원형 또는 다각 형상을 가질 수 있다. 제2전극(320)에 뾰족한 부분이 포함될 경우 소정의 전압에서 발생하는 전기장을 증가시킬 수 있지만, 터널링 트랜지스터의 특성에 따라 도 6과 같이 제2전극(320)이 뾰족한 부분을 포함하지 않도록 구성할 수도 있다.
도 7을 참조하면, 제1전극(410) 및 제2전극(420)은 모두 복수의 나노튜브 또는 복수의 나노와이어의 네트워크일 수 있으며, 제1전극(410)에 포함된 나노튜브 또는 나노와이어는 중심부로부터 제2전극(420)을 향하도록 돌출된 가장자리부를 포함할 수 있으며, 제2전극(420)에 포함된 나노튜브 또는 나노와이어는 중심부로부터 제1전극(410)을 향하도록 돌출된 가장자리부를 포함할 수 있다.
이러한 구성을 통해, 소정의 인가 전압에 대한 제1전극(410)과 제2전극(420) 사이에 형성되는 전기장의 최대화할 수 있으며, 따라서 터널링 전류를 증가시킬 수 있다.
제1전극(410)을 구성하는 복수의 나노튜브 또는 복수의 나노와이어 사이의 공간은 게이트 전극(430)에 의한 전기장이 통과하는 통로(410p)에 대응된다.
일 실시예에 따르면, 제2전극(420)에 포함된 복수의 나노튜브 또는 복수의 나노와이어의 밀도는 제1전극(410)에 포함된 복수의 나노튜브 또는 복수의 나노와이어의 밀도보다 클 수 있다. 제1전극(410)은 복수의 나노튜브 또는 복수의 나노와이어 사이의 공간을 통해 게이트 전극(430)에 의한 전기장이 통과하여야 하므로, 제2전극(420)에 비하여 상대적으로 낮은 밀도를 가질 수 있다.
이에 대해서는 도 4a, 도 4b 및 도 5에 대한 부분에서 설명하였으므로, 자세한 설명은 생략한다.
도 8은 본 발명의 또 다른 실시예에 따른 터널링 트랜지스터를 개략적으로 나타낸 사시도이다.
도 8을 참조하면, 일 실시예들에 따른 터널링 트랜지스터(5)는 기판(501) 상에 배치된 게이트 전극(530), 게이트 전극(530) 상에 배치된 제1절연층(503), 제1절연층(503) 상에 배치되며 게이트 전극(530)에 의한 전기장이 통과할 수 있는 통로(510p)를 포함하는 제1전극(510), 제1절연층(503) 상에 제1전극(510)을 덮도록 배치된 제2절연층(505), 제2절연층(505) 상에 배치된 제2전극(520)을 포함한다.
일 실시예에 따르면, 제1전극(510)과 제2전극(520)은 서로 다른 형상을 가지며, 제2전극(520)은 기판(501)의 주요면에 대하여 수직인 방향으로 길게 연장된 형태를 가질 수 있다. 즉, 제2전극(520)은 종횡비가 큰 나노튜브(nanotube), 나노와이어(nanowire) 또는 나노실린더(nanocylinder) 등으로 구성될 수 있다.
예컨대, 제2전극(520)은 전압이 인가되는 입력 전극일 수 있으며, 제2전극(520)을 종횡비가 큰 도전체로 형성함으로써, 소정의 인가 전압에 대하여 제2전극(520)으로부터 제1전극(510)으로 터널링되는 전자의 수를 증가시킬 수 있다. 즉, 제2전극(520)의 형태 변화만으로, 인가 전압을 높이지 않으면서 터널링 전류를 증가시킬 수 있다.
일 실시예에 따르면, 제2전극(520)은 제1전극(510)에 포함된 통로(510p), 즉 제1전극(510)에 포함된 홀에 대응되는 영역에 형성될 수 있다. 여기서, 대응되는 영역에 형성된다는 것은 기판(501)의 주요면에 수직한 방향에서 봤을 때 제2전극(520)과 홀이 중첩되도록 배치된다는 것을 의미한다.
통로(510p)는 게이트 전극(530)에 의해 전기장이 통과하는 영역으로, 제2전극(520)을 통로(510p)와 중첩하도록 배치함으로써, 게이트 전극(530)를 이용하여 제1전극(510)과 제2전극(520) 사이의 터널링 전류를 효율적으로 제어할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 터널링 트랜지스터를 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 일 실시예들에 따른 터널링 트랜지스터(6)는 기판(601) 상에 배치된 게이트 전극(630), 게이트 전극(630) 상에 배치된 제1절연층(603), 제1절연층(603) 상에 배치되며 게이트 전극(630)에 의한 전기장이 통과할 수 있는 통로(610p)를 포함하는 제1전극(610), 제1절연층(603) 상에 제1전극(610)을 덮도록 배치된 제2절연층(605), 제2절연층(605) 상에 배치된 제2전극(620)을 포함한다.
제2전극(620)은 도 8의 제2전극(520)과 같이 수직으로 길게 연장된 형상을 갖는 나노튜브, 나노와이어, 또는 나노실린더가 복수 개 형성된 것일 수 있다.
즉, 제2전극(620)은 제1수직전극(620a), 제2수직전극(620b) 및 제3수직전극(620c)을 포함하며, 이들은 전기적으로 연결될 수 있다. 도시하진 않았지만, 제2전극(620)은 3개의 수직전극뿐만 아니라, 매트릭스 형태로 배치된 4개 이상의 수직전극들을 포함할 수 있다.
상기 제1 내지 제3수직전극(620a, 620b, 620c)은 각각 제1전극(610)에 포함된 통로(610p), 즉 제1전극(510)에 포함된 복수의 홀 각각에 대응되도록 배치될 수 있다. 여기서, 대응되도록 배치된다는 것은 기판(601)의 주요면에 수직한 방향에서 봤을 때 제1 내지 제3수직전극(620a, 620b, 620c) 각각이 복수의 홀 각각과 중첩되도록 배치된다는 것을 의미한다.
통로(610p)는 게이트 전극(630)에 의해 전기장이 통과하는 영역으로, 제2전극(620)에 포함된 제1 내지 제3수직전극(620a, 620b, 620c)을 각각 통로(610p)와 중첩하도록 배치함으로써, 게이트 전극(630)를 이용하여 제1전극(610)과 제2전극(620) 사이의 터널링 전류를 효율적으로 제어할 수 있다.
도 10은 본 발명의 일 실시예에 따른 터널링 트랜지스터의 제조 방법을 나타낸 순서도이다. 이하, 터널링 트랜지스터의 제조 방법에 대하여 도 2를 참조하여 설명한다.
도 10을 참조하면, 일 실시예에 따른 터널링 트랜지스터(1)의 제조 방법은, 기판(101) 상에 게이트 전극(130)을 형성하는 단계(S110), 게이트 전극(130) 상에 제1절연층(103)을 형성하는 단계(S120), 제1절연층(103) 상에 게이트 전극(130)에 의한 전기장이 통과하는 적어도 하나의 통로(110p)를 포함하는 제1전극(110)을 형성하는 단계(S130), 제1절연층(103) 상에 제1전극(110)을 덮도록 제2절연층(105)을 형성하는 단계(S140) 및 제2절연층(105) 상에 제2전극(120)을 형성하는 단계(S150)를 포함한다.
제1전극(110), 제2전극(120) 및 게이트 전극(130) 및 플로팅 전극(140)은 전술한 바와 같이 다양한 형태로 형성될 수 있다.
상술한 실시예들에 따른 터널링 트랜지스터(1, 2, 3, 4, 5, 6)는 게이트 전극(130, 230, 330, 430, 530, 630)과 제2전극(120, 220, 320, 420, 520, 620) 사이에 배치된 제1전극(110, 210, 310, 410, 510, 610)에 게이트 전극(130, 230, 330, 430, 530, 630)에 의한 전기장이 통과하는 통로(110p, 210p, 310p, 410p, 510p, 610p)를 형성함으로써, 게이트 전극(130, 230, 330, 430, 530, 630)을 이용하여 효과적으로 터널링 전류를 제어할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1, 2, 3, 4, 5, 6: 터널링 트랜지스터
103, 203, 303, 403, 503, 603: 제1절연층
105, 205, 305, 405, 505, 605: 제2절연층
110, 110', 110'', 210, 310, 410, 510, 610: 제1전극
110p, 110p', 110p'', 210p, 310p, 410p, 510p, 610p: 통로
210, 220, 320, 420, 520, 620: 제2전극
130, 230, 330, 430, 530, 630: 게이트 전극
103, 203, 303, 403, 503, 603: 제1절연층
105, 205, 305, 405, 505, 605: 제2절연층
110, 110', 110'', 210, 310, 410, 510, 610: 제1전극
110p, 110p', 110p'', 210p, 310p, 410p, 510p, 610p: 통로
210, 220, 320, 420, 520, 620: 제2전극
130, 230, 330, 430, 530, 630: 게이트 전극
Claims (18)
- 기판 상에 배치된 게이트 전극;
상기 게이트 전극 상에 배치된 제1절연층;
상기 제1절연층 상에 배치되며, 상기 게이트 전극에 의해 발생한 전기장이 통과할 수 있는 적어도 하나의 통로(path)를 포함하는 제1전극;
상기 제1절연층 상에 상기 제1전극을 덮도록 배치된 제2절연층; 및
상기 제2절연층 상에 배치된 제2전극을 포함하는, 터널링 트랜지스터. - 제1항에 있어서,
상기 게이트 전극, 상기 제1전극, 상기 제2전극은 평면 상 서로 중첩되도록 배치된, 터널링 트랜지스터. - 제1항에 있어서,
상기 통로는 복수 개의 홀을 포함하는, 터널링 트랜지스터. - 제1항에 있어서,
상기 제1전극은 그물(mesh) 형태이며, 상기 통로는 상기 그물 사이의 공간에 대응되는, 터널링 트랜지스터. - 제4항에 있어서,
상기 제1전극은 상기 그물 형태를 갖는 단층(monolayer)의 그래핀(graphene)인, 터널링 트랜지스터. - 제1항에 있어서,
상기 제1전극은 복수의 나노튜브(nanotube) 또는 복수의 나노와이어(nanowire)의 네트워크(network)로 구성되며, 상기 통로는 상기 복수의 나노튜브 사이의 공간 또는 상기 복수의 나노와이어 사이의 공간에 대응되는, 터널링 트랜지스터. - 제6항에 있어서,
적어도 하나의 상기 나노튜브 또는 상기 나노와이어는, 중앙부 및 상기 중앙부로부터 상기 제2전극 방향으로 돌출된 가장자리부를 포함하는, 터널링 트랜지스터. - 제1항에 있어서,
상기 제1전극과 상기 제2전극은 서로 다른 형태를 갖는, 터널링 트랜지스터. - 제6항에 있어서,
상기 제2전극은 주요(main) 영역 및 상기 주요 영역과 연결된 부분에서부터 단부까지 점차 너비가 감소하는 뾰족한(sharped) 영역을 포함하는, 터널링 트랜지스터. - 제1항에 있어서,
상기 제2전극은 상기 기판의 주요면에 수직한 방향으로 연장된 나노튜브, 나노와이어, 또는 나노실린더로 구성된, 터널링 트랜지스터. - 제10항에 있어서,
상기 제2전극은 상기 적어도 하나의 통로와 평면 상 중첩되도록 배치된, 터널링 트랜지스터. - 제10항에 있어서,
상기 제2전극은 전기적으로 연결된 복수의 수직전극을 포함하고 상기 통로는 복수의 홀을 포함하며, 상기 복수의 수직전극 각각은 상기 복수의 홀 각각과 평면 상 중첩되도록 배치된, 터널링 트랜지스터. - 제1항에 있어서,
상기 제2전극은 복수의 나노튜브 또는 복수의 나노와이어의 네트워크로 구성되는, 터널링 트랜지스터. - 제13항에 있어서,
적어도 하나의 상기 나노튜브 또는 상기 나노와이어는, 중앙부 및 상기 중앙부로부터 상기 제1전극 방향으로 돌출된 가장자리부를 포함하는, 터널링 트랜지스터. - 제1항에 있어서,
상기 제1전극과 상기 제2전극 사이의 거리는 1 nm 내지 150 nm인, 터널링 트랜지스터. - 제1항에 있어서,
상기 제1전극과 상기 게이트 전극의 거리는 1 nm 내지 10 μm인, 터널링 트랜지스터. - 제1항에 있어서,
상기 제1전극 및 상기 제2전극은 각각 복수의 나노튜브 또는 복수의 나노와이어의 네트워크로 구성되며, 상기 제2전극의 상기 복수의 나노튜브 또는 복수의 나노와이어의 밀도는 상기 제1전극의 상기 복수의 나노튜브 또는 복수의 나노와이어의 밀도보다 큰, 터널링 트랜지스터. - 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 제1절연층을 형성하는 단계;
상기 제1절연층 상에 상기 게이트 전극에 의해 발생한 전기장이 통과하는 적어도 하나의 통로를 포함하는 제1전극을 형성하는 단계;
상기 제1절연층 상에 상기 제1전극을 덮도록 제2절연층을 형성하는 단계; 및
상기 제2절연층 상에 제2전극을 형성하는 단계를 포함하는, 터널링 트랜지스터의 제조 방법.
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| KR20110111743A (ko) | 2010-04-05 | 2011-10-12 | 서강대학교산학협력단 | 저전력 응용을 위한 터널링 전계효과 트랜지스터 |
| KR20120066150A (ko) * | 2010-12-14 | 2012-06-22 | 서강대학교산학협력단 | 비대칭 활성영역을 갖는 터널링 전계효과 트랜지스터 |
| KR20150090187A (ko) * | 2012-11-30 | 2015-08-05 | 유니버시티 오브 플로리다 리서치 파운데이션, 아이엔씨. | 양극성 수직 전계 효과 트랜지스터 |
-
2017
- 2017-09-07 KR KR1020170114685A patent/KR101967445B1/ko active IP Right Grant
Patent Citations (3)
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Non-Patent Citations (1)
| Title |
|---|
| Nobuya Mori et al.,‘Nonequilibrium green function simulations of graphene-nanoribbon resonant-tunneling transistors’, Jpn. J. Appl. Phys. 53, 04EN04 (2014.03.05)* * |
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