JP2008124225A - 高耐圧半導体デバイス、及び高耐圧半導体デバイスの製造方法 - Google Patents
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Abstract
【課題】ＶＩＡホール形成工程におけるプラズマダメージにより引き起こされるＶｔ変動量の抑制が可能な高耐圧半導体デバイス、及びその製造方法を提供する。
【解決手段】半導体基板上に形成された膜厚が３５０Å以上のゲート絶縁膜１６を有するトランジスタのゲート電極１７と、半導体基板の表層領域に形成された第１導電型ウェル領域１５と前記半導体基板の表層領域であって前記ウェル領域１５上に形成された第２導電型の拡散層２０とからなるダイオードと、がそれぞれの上に形成されたコンタクト２１を介して、前記コンタクト２１に直接接続された配線２２Ｂにより電気的に接続されていることを特徴とする高耐圧半導体デバイス。
【選択図】図１
【解決手段】半導体基板上に形成された膜厚が３５０Å以上のゲート絶縁膜１６を有するトランジスタのゲート電極１７と、半導体基板の表層領域に形成された第１導電型ウェル領域１５と前記半導体基板の表層領域であって前記ウェル領域１５上に形成された第２導電型の拡散層２０とからなるダイオードと、がそれぞれの上に形成されたコンタクト２１を介して、前記コンタクト２１に直接接続された配線２２Ｂにより電気的に接続されていることを特徴とする高耐圧半導体デバイス。
【選択図】図１
Description
本発明は、高耐圧半導体デバイス、及び高耐圧半導体デバイスの製造方法に関する。
従来、多層配線基板を有する半導体デバイスの製造方法において、各層間を電気的に接続するためコンタクトを形成している。このコンタクトを形成するには、プラズマエッチング等のドライエッチングによりコンタクトホールを形成し、そこに導体を埋め込む方法が通常用いられている。
特に、プラズマエッチングをする際、半導体デバイスのゲート絶縁膜はプラズマダメージの影響を受けやすく、近年ではゲート絶縁膜の薄膜化によりプラズマダメージの影響をより受けやすくなる。しかし、厚いゲート絶縁膜を必要とする高耐圧半導体デバイスでは、プラズマダメージを回避する点については注目されていない（例えば、特許文献１参照）。
従来の半導体デバイスの構造を図５に示す。半導体基板７５にゲート絶縁膜７６、ゲート電極７７が形成され、ゲート電極７７の両側において半導体基板７５の表層領域に、ソース領域７８、ドレイン領域７９が形成される。ソース領域７８、ドレイン領域７９、及びゲート電極７７は、コンタクト８０を介して第１メタル配線８１に接続される。第１メタル配線８１は、第１ＶＩＡホール８２を介して第２メタル配線８３に接続され、第２メタル配線８３は第２ＶＩＡホール８４を介して第３メタル配線８５に接続する。また、ゲート電極７７と第１メタル配線８１は中間膜８６により絶縁され、第１メタル配線８１と第２メタル配線８３は第１層間膜８７により絶縁され、第２メタル配線８３と第３メタル配線８５は第２層間膜８８により絶縁されている。
このように、高耐圧半導体デバイスは、プラズマダメージの対策を行わないのが現状である。
特開２０００−２６０９８７号公報
このように、高耐圧半導体デバイスは、プラズマダメージの対策を行わないのが現状である。
しかし、厚いゲート絶縁膜を有する高耐圧半導体デバイスはプラズマダメージによるＶｔ変動量が発生するため、Ｖｔ変動量を抑制するための対策を講じる必要がある。特に、図５で示したトランジスタにおいて、Ｖｔ変動量はゲート絶縁膜の膜厚が３５０Å付近より急激に上昇することが図６で示される。従って、ゲート絶縁膜の膜厚が３５０Å以上の高耐圧半導体デバイスではプラズマダメージの対策を行う必要がある。
また、図５で示したトランジスタにおいて、図７に示すように、ゲート電極上に形成されたコンタクトホールの総開口面積とゲート電極がゲート絶縁膜と接している部分の面積との面積比と、Ｖｔ変動量と、が比例関係を示しており、且つ、コンタクトホールの形成時において０．０７Ｖ程度のＶｔ変動量が発生している。従って、高耐圧半導体デバイスの動作不具合を回避するため、コンタクトホールの総開口面積と、該コンタクトホールと接続しているゲート電極の面の面積を、トランジスタ間で一定にし、Ｖｔ変動量のバラツキを抑える必要がある。
また、図５で示したトランジスタにおいて、図７に示すように、ゲート電極上に形成されたコンタクトホールの総開口面積とゲート電極がゲート絶縁膜と接している部分の面積との面積比と、Ｖｔ変動量と、が比例関係を示しており、且つ、コンタクトホールの形成時において０．０７Ｖ程度のＶｔ変動量が発生している。従って、高耐圧半導体デバイスの動作不具合を回避するため、コンタクトホールの総開口面積と、該コンタクトホールと接続しているゲート電極の面の面積を、トランジスタ間で一定にし、Ｖｔ変動量のバラツキを抑える必要がある。
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、ＶＩＡホール形成工程におけるプラズマダメージにより引き起こされるＶｔ変動量の抑制が可能な高耐圧半導体デバイス、及びその製造方法を提供することにある。
即ち、本発明の目的は、ＶＩＡホール形成工程におけるプラズマダメージにより引き起こされるＶｔ変動量の抑制が可能な高耐圧半導体デバイス、及びその製造方法を提供することにある。
本発明者は鋭意検討した結果、下記の高耐圧半導体デバイス、及び該高耐圧半導体デバイスの製造方法を用いることにより、これまでの問題を解決できることを見出し、上記目的を達成するに至った。
即ち、請求項１に記載の高耐圧半導体デバイスは、半導体基板上に形成された膜厚が３５０Å以上のゲート絶縁膜を有するトランジスタのゲート電極と、半導体基板の表層領域に形成された第１導電型ウェル領域と前記半導体基板の表層領域であって前記ウェル領域上に形成された第２導電型の拡散層とからなるダイオードと、がそれぞれの上に形成されたコンタクトを介して、前記コンタクトに直接接続された配線により電気的に接続されていることを特徴とする。
請求項１に記載の高耐圧半導体デバイスによると、前記配線層上に形成されるＶＩＡホールをプラズマエッチングにより形成する際に発生する電流は、ゲート絶縁膜と比較して電気抵抗の低いダイオードに流れ、ゲート電極に流れることはない。このため、ゲート絶縁膜は、プラズマエッチング時に発生する電流が原因となるプラズマダメージによる影響を回避し、Ｖｔ変動量を抑制することができる。
請求項２に記載の高耐圧半導体デバイスは、半導体基板と、前記半導体基板の表層領域に形成された第１導電型のチャネル領域と、前記チャネル領域の両側に形成された第２導電型のソース領域及びドレイン領域と、前記チャネル領域上に形成された膜厚３５０Å以上のゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有するトランジスタと、前記半導体基板の表層領域に形成された第１導電型のウェル領域と、前記半導体基板の表層領域であって前記ウェル領域上に形成された第２導電型の拡散層と、からなるダイオードと、前記ゲート電極上及び前記第２導電型の拡散層上にそれぞれ形成されたコンタクトと、前記各コンタクト上の同一の配線層に形成された、前記各コンタクト同士を電気的に接続する配線と、を有することを特徴とする。
また、請求項４に記載の本発明の高耐圧半導体デバイスの製造方法は、第１導電型のトランジスタ形成領域と、第１導電型のダイオード形成領域とを有する半導体基板を準備する工程と、前記トランジスタ形成領域の前記半導体基板の表層領域に第１導電型のチャネル領域を形成し、前記チャネル領域上に膜厚３５０Å以上のゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記チャネル領域の両側に第２導電型のソース領域及びドレイン領域を形成することにより、トランジスタを形成する工程と、前記ダイオード形成領域の前記半導体基板の表層領域に第２導電型の拡散層を形成することによりダイオードを形成する工程と、前記ゲート電極上及び前記第２導電型の拡散層上にそれぞれコンタクトを形成する工程と、前記各コンタクト上の同一の配線層に、前記各コンタクトを電気的に接続する配線を形成する工程と、を有することを特徴とする。
また、請求項４に記載の本発明の高耐圧半導体デバイスの製造方法は、第１導電型のトランジスタ形成領域と、第１導電型のダイオード形成領域とを有する半導体基板を準備する工程と、前記トランジスタ形成領域の前記半導体基板の表層領域に第１導電型のチャネル領域を形成し、前記チャネル領域上に膜厚３５０Å以上のゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記チャネル領域の両側に第２導電型のソース領域及びドレイン領域を形成することにより、トランジスタを形成する工程と、前記ダイオード形成領域の前記半導体基板の表層領域に第２導電型の拡散層を形成することによりダイオードを形成する工程と、前記ゲート電極上及び前記第２導電型の拡散層上にそれぞれコンタクトを形成する工程と、前記各コンタクト上の同一の配線層に、前記各コンタクトを電気的に接続する配線を形成する工程と、を有することを特徴とする。
請求項２に記載の高耐圧半導体デバイス、及び請求項４に記載の高耐圧半導体デバイスの製造方法によれば、配線層上に形成されるＶＩＡホールをプラズマエッチング等により形成する際、前記エッチングにより発生する電流がダイオードに流れるため、従来の高耐圧半導体デバイスで発生していたゲート絶縁膜のプラズマダメージを回避することができる。また、ゲート絶縁膜上のコンタクトと、ダイオード上のコンタクトと、を同一の配線層に形成された配線により接続することで、従来の高耐圧半導体デバイスの配線層を形成する工程で、ゲート絶縁膜とダイオードとを容易に接続することができる。
請求項３に記載の高耐圧半導体デバイスは、前記３５０Å以上のゲート酸化膜を有する各トランジスタ間の、ゲート電極がゲート絶縁膜と接している部分の面積と、前記ゲート電極上に形成されるコンタクトホールの総開口面積と、の面積比の差が、−５．０％〜５．０％であることを特徴とする。
請求項３に記載の高耐圧半導体デバイスによれば、前記コンタクトホールの総開口面積とゲート電極がゲート絶縁膜と接している部分の面積との面積比の差が、高耐圧半導体デバイス中に複数存在するトランジスタ間で所定の範囲内にすることで、コンタクトホール形成時に発生するプラズマダメージがトランジスタ間で均一に加わる。このため、コンタクトホール形成時に発生するＶｔ変動量は、トランジスタ間で均一になる。従って、トランジスタ間におけるＶｔ変動量のバラツキが抑えられ、Ｖｔ閾値のトランジスタ間のバラツキによる高耐圧半導体デバイスの動作不具合を回避することができる。
本発明によれば、ＶＩＡホール形成工程におけるプラズマダメージにより引き起こされるＶｔ変動量の抑制が可能な高耐圧半導体デバイス、及びその製造方法を提供することができる。
以下に、本発明の高耐圧半導体デバイスとその製造方法における一実施形態について、図面を用いて説明する。
＜高耐圧半導体デバイス、及びその製造方法＞
［ＮＭＯＳトランジスタ］
図１は、本発明のＮＭＯＳトランジスタを用いた高耐圧半導体デバイスの概略図を表す。
前記高耐圧半導体デバイスは、以下のような工程を経て製造される。
＜半導体基板を準備する工程＞
半導体基板の表層領域に第１導電型のトランジスタ形成領域と、第１導電型のダイオード形成領域と、を有する半導体基板を準備する。
ここで、前記第１導電型のトランジスタ形成領域は、第１導電型のダイオード形成領域と異なる領域に形成される。前記トランジスタ形成領域とダイオード形成領域との距離は、トランジスタとしての機能が発揮され、且つダイオードとしての機能が発揮される程度に離れていれば特に限定されない。
［ＮＭＯＳトランジスタ］
図１は、本発明のＮＭＯＳトランジスタを用いた高耐圧半導体デバイスの概略図を表す。
前記高耐圧半導体デバイスは、以下のような工程を経て製造される。
＜半導体基板を準備する工程＞
半導体基板の表層領域に第１導電型のトランジスタ形成領域と、第１導電型のダイオード形成領域と、を有する半導体基板を準備する。
ここで、前記第１導電型のトランジスタ形成領域は、第１導電型のダイオード形成領域と異なる領域に形成される。前記トランジスタ形成領域とダイオード形成領域との距離は、トランジスタとしての機能が発揮され、且つダイオードとしての機能が発揮される程度に離れていれば特に限定されない。
＜トランジスタを形成する工程、及びダイオードを形成する工程＞
前記トランジスタ形成領域の前記半導体基板の表層領域に第１導電型のＰチャネル領域７１を形成し、前記Ｐチャネル領域７１上に膜厚３５０Å以上のゲート絶縁膜１６を形成し、前記ゲート絶縁膜１６上にゲート電極１７を形成し、前記Ｐチャネル領域７１の両側に第２導電型のソース領域１８及びドレイン領域１９を形成することにより、トランジスタを形成する。また、前記ダイオード形成領域の前記半導体基板の表層領域に第２導電型のＮ＋拡散層２０を形成することにより、ダイオードを形成する。
ここで、好ましい態様としては、前記トランジスタ形成領域の前記半導体基板の表層領域に第２導電型のソース領域１８、及びドレイン領域１９を形成するのと同時に、前記ダイオード形成領域の前記半導体基板の表層領域に第２導電型のＮ＋拡散層２０を形成することが挙げられる。これは、ダイオードを形成するための工程数、製造時間等を抑えることができる点で好ましい。
また、第２導電型のソース領域１８、ドレイン領域１９、及びＮ＋拡散層２０を形成する方法としては、イオン注入法等の従来の方法で形成することができる。
前記トランジスタ形成領域の前記半導体基板の表層領域に第１導電型のＰチャネル領域７１を形成し、前記Ｐチャネル領域７１上に膜厚３５０Å以上のゲート絶縁膜１６を形成し、前記ゲート絶縁膜１６上にゲート電極１７を形成し、前記Ｐチャネル領域７１の両側に第２導電型のソース領域１８及びドレイン領域１９を形成することにより、トランジスタを形成する。また、前記ダイオード形成領域の前記半導体基板の表層領域に第２導電型のＮ＋拡散層２０を形成することにより、ダイオードを形成する。
ここで、好ましい態様としては、前記トランジスタ形成領域の前記半導体基板の表層領域に第２導電型のソース領域１８、及びドレイン領域１９を形成するのと同時に、前記ダイオード形成領域の前記半導体基板の表層領域に第２導電型のＮ＋拡散層２０を形成することが挙げられる。これは、ダイオードを形成するための工程数、製造時間等を抑えることができる点で好ましい。
また、第２導電型のソース領域１８、ドレイン領域１９、及びＮ＋拡散層２０を形成する方法としては、イオン注入法等の従来の方法で形成することができる。
＜コンタクトを形成する工程＞
前記ゲート電極１７上、及び前記第２導電型のＮ＋拡散層２０上にそれぞれコンタクト２１を形成する。
コンタクト２１は、前記トランジスタ、及び前記ダイオードを形成後、中間膜２７を積層する。次に、ゲート電極１７、ソース領域１８、ドレイン領域１９、及びＮ＋拡散層２０に貫通するようにコンタクトホールを形成し、形成されたコンタクトホールに導体を埋め込むことにより形成することができる。前記コンタクトホールは、乾式エッチング、又は湿式エッチング等の従来のエッチングにより形成することができる。
前記ゲート電極１７上、及び前記第２導電型のＮ＋拡散層２０上にそれぞれコンタクト２１を形成する。
コンタクト２１は、前記トランジスタ、及び前記ダイオードを形成後、中間膜２７を積層する。次に、ゲート電極１７、ソース領域１８、ドレイン領域１９、及びＮ＋拡散層２０に貫通するようにコンタクトホールを形成し、形成されたコンタクトホールに導体を埋め込むことにより形成することができる。前記コンタクトホールは、乾式エッチング、又は湿式エッチング等の従来のエッチングにより形成することができる。
＜コンタクトを電気的に接続する配線を形成する工程＞
本発明の高耐圧半導体デバイスは、半導体基板上に形成された膜厚が３５０Å以上のゲート絶縁膜１６を有するトランジスタのゲート電極１７と、半導体基板の表層領域に形成された第１導電型のＰウェル領域１５と前記半導体基板の表層領域であって前記Ｐウェル領域１５上に形成された第２導電型のＮ＋拡散層２０とからなるダイオードと、がそれぞれの上に形成されたコンタクト２１を介して、前記コンタクト２１に直接接続された配線により電気的に接続されている。ゲート電極１７上に形成されたコンタクト２１、及び第２導電型のＮ＋拡散層２０上に形成されたコンタクト２１を電気的に接続した配線は、他の配線を経由することなく電気的に直接接続されていれば、接続形式は特に限定されない。また、コンタクト２１上であって前記配線の下層に、ＴｉやＴｉＮによるバリア膜が介在していてもよい。
本発明の高耐圧半導体デバイスは、ゲート電極１７上に形成されたコンタクト２１、及び第２導電型のＮ＋拡散層２０上に形成されたコンタクト２１を接続している配線が同一の配線層に形成されている。同一配線層に形成されていると、製造工数、製造時間の増加を抑えることができる。図１では、前記ゲート電極１７上に形成されたコンタクト２１及び前記第２導電型のＮ＋拡散層２０上に形成されたコンタクト２１が、同一の配線層に形成された第１メタル配線２２Ｂにより、電気的に接続されている。また、第１メタル配線２２Ａは、ソース領域１８とコンタクト２１を介して接続されており、第１メタル配線２２Ｃは、ドレイン領域１９とコンタクト２１を介して接続されている。
本発明の高耐圧半導体デバイスは、半導体基板上に形成された膜厚が３５０Å以上のゲート絶縁膜１６を有するトランジスタのゲート電極１７と、半導体基板の表層領域に形成された第１導電型のＰウェル領域１５と前記半導体基板の表層領域であって前記Ｐウェル領域１５上に形成された第２導電型のＮ＋拡散層２０とからなるダイオードと、がそれぞれの上に形成されたコンタクト２１を介して、前記コンタクト２１に直接接続された配線により電気的に接続されている。ゲート電極１７上に形成されたコンタクト２１、及び第２導電型のＮ＋拡散層２０上に形成されたコンタクト２１を電気的に接続した配線は、他の配線を経由することなく電気的に直接接続されていれば、接続形式は特に限定されない。また、コンタクト２１上であって前記配線の下層に、ＴｉやＴｉＮによるバリア膜が介在していてもよい。
本発明の高耐圧半導体デバイスは、ゲート電極１７上に形成されたコンタクト２１、及び第２導電型のＮ＋拡散層２０上に形成されたコンタクト２１を接続している配線が同一の配線層に形成されている。同一配線層に形成されていると、製造工数、製造時間の増加を抑えることができる。図１では、前記ゲート電極１７上に形成されたコンタクト２１及び前記第２導電型のＮ＋拡散層２０上に形成されたコンタクト２１が、同一の配線層に形成された第１メタル配線２２Ｂにより、電気的に接続されている。また、第１メタル配線２２Ａは、ソース領域１８とコンタクト２１を介して接続されており、第１メタル配線２２Ｃは、ドレイン領域１９とコンタクト２１を介して接続されている。
＜その他の工程＞
第１メタル配線２２Ａ、第１メタル配線２２Ｂ、及び第１メタル配線２２Ｃは、第１ＶＩＡホール２３を介して第２メタル配線２４に接続され、第２メタル配線２４は第２ＶＩＡホール２５を介して第３メタル配線２６に接続される。
第１メタル配線２２Ａ、第１メタル配線２２Ｂ、及び第１メタル配線２２Ｃは、第１ＶＩＡホール２３を介して第２メタル配線２４に接続され、第２メタル配線２４は第２ＶＩＡホール２５を介して第３メタル配線２６に接続される。
上記工程を経て製造された本発明の高耐圧半導体デバイスは、ＶＩＡホール２３、ＶＩＡホール２５を形成する際に発生するプラズマダメージを回避することができる。図６に示すように、ダイオードが形成されていない従来の高耐圧半導体デバイスは、ゲート絶縁膜の膜厚が３５０Å以上でＶｔ変動量が増加しているのに対し、ダイオードが形成されている本発明の高耐圧半導体デバイスは、Ｖｔ変動量が増加しないことがわかる。
また、各トランジスタ間における、ゲート電極１７がゲート絶縁膜１６と接している部分の面積と、前記ゲート電極１７上に形成されるコンタクトホールの総開口面積と、の面積比の差が、−５．０％〜５．０％であることがより好ましい態様として挙げられる。前記範囲にあると、コンタクトホール形成時におけるプラズマダメージが原因であるトランジスタ間のＶｔ変動量のバラツキが抑えられ、高耐圧半導体デバイスの誤作動を抑制することができる。
ここで、「総開口面積」とは、一つのゲート電極上に形成されたコンタクトホールの開口面積の和を表す。例えば、コンタクトホールが一つのゲート電極上に一つ形成されている場合、その一つのコンタクトホールの開口面積が「総開口面積」に相当する。また、例えば、コンタクトホールが一つのゲート電極上に二つ形成されている場合、その二つのコンタクトホールの開口面積の和が「総開口面積」に相当する。
ここで、「面積比の差」とは、高耐圧半導体デバイス中に存在する各トランジスタにおける該複数のトランジスタ上に位置するコンタクトホールの総開口面積と、ゲート電極１７がゲート絶縁膜１６と接している部分の面積と、の面積比を（Ａ）とし、高耐圧半導体デバイス中に存在する各トランジスタの、該複数のトランジスタ上に位置するコンタクトホールの総開口面積と、ゲート電極１７がゲート絶縁膜１６と接している部分の面積と、の面積比の平均値を（Ｂ）とした時、〔（（Ａ）−（Ｂ））×１００／（Ｂ）〕（％）を表す。
また、各トランジスタ間における、ゲート電極１７がゲート絶縁膜１６と接している部分の面積と、前記ゲート電極１７上に形成されるコンタクトホールの総開口面積と、の面積比の差が、−５．０％〜５．０％であることがより好ましい態様として挙げられる。前記範囲にあると、コンタクトホール形成時におけるプラズマダメージが原因であるトランジスタ間のＶｔ変動量のバラツキが抑えられ、高耐圧半導体デバイスの誤作動を抑制することができる。
ここで、「総開口面積」とは、一つのゲート電極上に形成されたコンタクトホールの開口面積の和を表す。例えば、コンタクトホールが一つのゲート電極上に一つ形成されている場合、その一つのコンタクトホールの開口面積が「総開口面積」に相当する。また、例えば、コンタクトホールが一つのゲート電極上に二つ形成されている場合、その二つのコンタクトホールの開口面積の和が「総開口面積」に相当する。
ここで、「面積比の差」とは、高耐圧半導体デバイス中に存在する各トランジスタにおける該複数のトランジスタ上に位置するコンタクトホールの総開口面積と、ゲート電極１７がゲート絶縁膜１６と接している部分の面積と、の面積比を（Ａ）とし、高耐圧半導体デバイス中に存在する各トランジスタの、該複数のトランジスタ上に位置するコンタクトホールの総開口面積と、ゲート電極１７がゲート絶縁膜１６と接している部分の面積と、の面積比の平均値を（Ｂ）とした時、〔（（Ａ）−（Ｂ））×１００／（Ｂ）〕（％）を表す。
なお、図１では、ゲート電極上のコンタクト２１がアクティブ領域に位置するように記載しているが、本発明の高耐圧半導体デバイスでは、前記ソース領域１８、ドレイン領域１９、及びゲート絶縁膜下部のＰチャネル領域７１からなるアクティブ領域以外の領域までゲート電極１７を引き出し、引き出されたゲート電極１７上にコンタクト２１が形成されていることが好ましい態様として挙げられる。
図１中のゲート絶縁膜１６としては、ＳｉＯ２、酸窒化膜等の従来の酸化物を用いることができる。ゲート電極１７としては、ＰｏｌｙＳｉ、ＷＳｉＸ、Ｗ等の従来の金属を用いることができる。コンタクト２１、第１ＶＩＡホール２３、第２ＶＩＡホール２５としては、Ｐｏｌｙ−Ｓｉ、Ａｌ、Ｗ、Ｃｕ等の従来の金属を用いることができる。第１メタル配線２２Ａ、第１メタル配線２２Ｂ、第１メタル配線２２Ｃ、第２メタル配線２４、第３メタル配線２６としては、Ａｌ−Ｃｕ合金、Ａｌ−Ｃｕ−Ｓｉ、Ｃｕ等の従来の合金を用いることができる。中間膜２７、第１層間膜２８、第２層間膜２９としては、ＳｉＯ２等の従来の酸化物を用いることができる。
ゲート絶縁膜１６の膜厚については、Ｖｔ変動量が３５０Å以上で急激に増加していることが図６の従来例の結果で示されている。従って、第１ＶＩＡホール２３形成時におけるプラズマダメージ、及びコンタクトホール形成時におけるプラズマダメージを抑制することができる本発明の高耐圧半導体デバイスは、ゲート絶縁膜１６の膜厚が３５０Å以上の時に本発明の効果を奏することができる。また、ゲート絶縁膜１６の膜厚は、３５０Å以上であれば、用途により適宜変更することができる。
コンタクト２１を形成する際のコンタクトホール、第１ＶＩＡホール２３、及び第２ＶＩＡホール２５の形成は、プラズマエッチング等により行うことができる。プラズマエッチングの条件としては、ＣＦ４、Ｃ４Ｆ８、Ｃ５Ｆ８、ＣＨＦ３等のＣＦ系ガス、Ａｒ、及びＯ２の混合ガス等の従来のエッチングガスを用いてエッチングを行うことができる。
ソース領域１８、ドレイン領域１９、Ｎ＋拡散層２０は、イオン注入法等従来の方法により形成することができる。
ゲート絶縁膜１６の膜厚については、Ｖｔ変動量が３５０Å以上で急激に増加していることが図６の従来例の結果で示されている。従って、第１ＶＩＡホール２３形成時におけるプラズマダメージ、及びコンタクトホール形成時におけるプラズマダメージを抑制することができる本発明の高耐圧半導体デバイスは、ゲート絶縁膜１６の膜厚が３５０Å以上の時に本発明の効果を奏することができる。また、ゲート絶縁膜１６の膜厚は、３５０Å以上であれば、用途により適宜変更することができる。
コンタクト２１を形成する際のコンタクトホール、第１ＶＩＡホール２３、及び第２ＶＩＡホール２５の形成は、プラズマエッチング等により行うことができる。プラズマエッチングの条件としては、ＣＦ４、Ｃ４Ｆ８、Ｃ５Ｆ８、ＣＨＦ３等のＣＦ系ガス、Ａｒ、及びＯ２の混合ガス等の従来のエッチングガスを用いてエッチングを行うことができる。
ソース領域１８、ドレイン領域１９、Ｎ＋拡散層２０は、イオン注入法等従来の方法により形成することができる。
［ＰＭＯＳトランジスタ］
図２は、本発明のＰＭＯＳトランジスタを用いた高耐圧半導体デバイスの概略図を表す。
前記高耐圧半導体デバイスは、以下のような工程を経て製造される。
＜半導体基板を準備する工程＞
半導体基板の表層領域に第１導電型のトランジスタ形成領域と、第１導電型のダイオード形成領域と、を有する半導体基板を準備する。
ここで、前記第１導電型のトランジスタ形成領域は、第１導電型のダイオード形成領域と異なる領域に形成される。前記トランジスタ形成領域とダイオード形成領域との距離は、トランジスタとしての機能が発揮され、且つダイオードとしての機能が発揮される程度に離れていれば特に限定されない。
図２は、本発明のＰＭＯＳトランジスタを用いた高耐圧半導体デバイスの概略図を表す。
前記高耐圧半導体デバイスは、以下のような工程を経て製造される。
＜半導体基板を準備する工程＞
半導体基板の表層領域に第１導電型のトランジスタ形成領域と、第１導電型のダイオード形成領域と、を有する半導体基板を準備する。
ここで、前記第１導電型のトランジスタ形成領域は、第１導電型のダイオード形成領域と異なる領域に形成される。前記トランジスタ形成領域とダイオード形成領域との距離は、トランジスタとしての機能が発揮され、且つダイオードとしての機能が発揮される程度に離れていれば特に限定されない。
＜トランジスタを形成する工程、及びダイオードを形成する工程＞
前記トランジスタ形成領域の前記半導体基板の表層領域に第１導電型のＮチャネル領域７２を形成し、前記Ｎチャネル領域７２上に膜厚３５０Å以上のゲート絶縁膜３１を形成し、前記ゲート絶縁膜３１上にゲート電極３２を形成し、前記Ｐチャネル領域７２の両側に第２導電型のソース領域３３及びドレイン領域３４を形成することにより、トランジスタを形成する。また、前記ダイオード形成領域の前記半導体基板の表層領域に第２導電型のＰ＋拡散層３５を形成することにより、ダイオードを形成する。
ここで、好ましい態様としては、前記トランジスタ形成領域の前記半導体基板の表層領域に第２導電型のソース領域３３、及びドレイン領域３４を形成するのと同時に、前記ダイオード形成領域の前記半導体基板の表層領域に第２導電型のＰ＋拡散層３５を形成することが挙げられる。これは、ダイオードを形成するための工程数、製造時間等を抑えることができる点で好ましい。
また、第２導電型のソース領域３３、ドレイン領域３４、及びＮ＋拡散層３５を形成する方法としては、イオン注入法等の従来の方法で形成することができる。
前記トランジスタ形成領域の前記半導体基板の表層領域に第１導電型のＮチャネル領域７２を形成し、前記Ｎチャネル領域７２上に膜厚３５０Å以上のゲート絶縁膜３１を形成し、前記ゲート絶縁膜３１上にゲート電極３２を形成し、前記Ｐチャネル領域７２の両側に第２導電型のソース領域３３及びドレイン領域３４を形成することにより、トランジスタを形成する。また、前記ダイオード形成領域の前記半導体基板の表層領域に第２導電型のＰ＋拡散層３５を形成することにより、ダイオードを形成する。
ここで、好ましい態様としては、前記トランジスタ形成領域の前記半導体基板の表層領域に第２導電型のソース領域３３、及びドレイン領域３４を形成するのと同時に、前記ダイオード形成領域の前記半導体基板の表層領域に第２導電型のＰ＋拡散層３５を形成することが挙げられる。これは、ダイオードを形成するための工程数、製造時間等を抑えることができる点で好ましい。
また、第２導電型のソース領域３３、ドレイン領域３４、及びＮ＋拡散層３５を形成する方法としては、イオン注入法等の従来の方法で形成することができる。
＜コンタクトを形成する工程＞
前記ゲート電極３２上、及び前記第２導電型のＰ＋拡散層３５上にそれぞれコンタクト３６を形成する。
コンタクト３６は、前記トランジスタ、及び前記ダイオードを形成後、中間膜４２を積層する。次に、ゲート電極３２、ソース領域３３、ドレイン領域３４、及びＰ＋拡散層３５に貫通するようにコンタクトホールを形成し、形成されたコンタクトホールに導体を埋め込むことにより形成することができる。前記コンタクトホールは、乾式エッチング、又は湿式エッチング等の従来のエッチングにより形成することができる。
前記ゲート電極３２上、及び前記第２導電型のＰ＋拡散層３５上にそれぞれコンタクト３６を形成する。
コンタクト３６は、前記トランジスタ、及び前記ダイオードを形成後、中間膜４２を積層する。次に、ゲート電極３２、ソース領域３３、ドレイン領域３４、及びＰ＋拡散層３５に貫通するようにコンタクトホールを形成し、形成されたコンタクトホールに導体を埋め込むことにより形成することができる。前記コンタクトホールは、乾式エッチング、又は湿式エッチング等の従来のエッチングにより形成することができる。
＜コンタクトを電気的に接続する配線を形成する工程＞
本発明の高耐圧半導体デバイスは、半導体基板上に形成された膜厚が３５０Å以上のゲート絶縁膜３１を有するトランジスタのゲート電極３２と、半導体基板の表層領域に形成された第１導電型のＮウェル領域３０と前記半導体基板の表層領域であって前記Ｎウェル領域３０上に形成された第２導電型のＰ＋拡散層３５とからなるダイオードと、がそれぞれの上に形成されたコンタクト３６を介して、前記コンタクト３６に直接接続された配線により電気的に接続されている。ゲート電極３２上に形成されたコンタクト３６、及び第２導電型のＰ＋拡散層３５上に形成されたコンタクト３６を電気的に接続した配線は、他の配線を経由することなく電気的に直接接続されていれば、接続形式は特に限定されない。また、コンタクト３６上であって前記配線の下層に、ＴｉやＴｉＮによるバリア膜が介在していてもよい。
また、本発明の高耐圧半導体デバイスは、ゲート電極３２上に形成されたコンタクト３６、及び第２導電型のＰ＋拡散層３５上に形成されたコンタクト３６を接続している配線が同一の配線層に形成されている。同一配線層に形成されていると、製造工数、製造時間の増加を抑えることができる。図２では、前記ゲート電極３２上に形成されたコンタクト３６及び前記第２導電型のＰ＋拡散層３５上に形成されたコンタクト３６が、同一の配線層に形成された第１メタル配線３７Ｂにより、電気的に接続されている。また、第１メタル配線３７Ａは、ソース領域３３とコンタクト３６を介して接続されており、第１メタル配線３７Ｃは、ドレイン領域３４とコンタクト３６を介して接続されている。
本発明の高耐圧半導体デバイスは、半導体基板上に形成された膜厚が３５０Å以上のゲート絶縁膜３１を有するトランジスタのゲート電極３２と、半導体基板の表層領域に形成された第１導電型のＮウェル領域３０と前記半導体基板の表層領域であって前記Ｎウェル領域３０上に形成された第２導電型のＰ＋拡散層３５とからなるダイオードと、がそれぞれの上に形成されたコンタクト３６を介して、前記コンタクト３６に直接接続された配線により電気的に接続されている。ゲート電極３２上に形成されたコンタクト３６、及び第２導電型のＰ＋拡散層３５上に形成されたコンタクト３６を電気的に接続した配線は、他の配線を経由することなく電気的に直接接続されていれば、接続形式は特に限定されない。また、コンタクト３６上であって前記配線の下層に、ＴｉやＴｉＮによるバリア膜が介在していてもよい。
また、本発明の高耐圧半導体デバイスは、ゲート電極３２上に形成されたコンタクト３６、及び第２導電型のＰ＋拡散層３５上に形成されたコンタクト３６を接続している配線が同一の配線層に形成されている。同一配線層に形成されていると、製造工数、製造時間の増加を抑えることができる。図２では、前記ゲート電極３２上に形成されたコンタクト３６及び前記第２導電型のＰ＋拡散層３５上に形成されたコンタクト３６が、同一の配線層に形成された第１メタル配線３７Ｂにより、電気的に接続されている。また、第１メタル配線３７Ａは、ソース領域３３とコンタクト３６を介して接続されており、第１メタル配線３７Ｃは、ドレイン領域３４とコンタクト３６を介して接続されている。
＜その他の工程＞
第１メタル配線３７Ａ、第１メタル配線３７Ｂ、及び第１メタル配線３７Ｃは、第１ＶＩＡホール３８を介して第２メタル配線３９に接続され、第２メタル配線３９は第２ＶＩＡホール４０を介して第３メタル配線４１に接続される。
第１メタル配線３７Ａ、第１メタル配線３７Ｂ、及び第１メタル配線３７Ｃは、第１ＶＩＡホール３８を介して第２メタル配線３９に接続され、第２メタル配線３９は第２ＶＩＡホール４０を介して第３メタル配線４１に接続される。
上記工程を経て製造された本発明の高耐圧半導体デバイスは、第１ＶＩＡホール３８、第２ＶＩＡホール４０を形成する際に発生するプラズマダメージを回避することができる。図６ではＮＭＯＳトランジスタの結果を示しているが、ＰＭＯＳトランジスタにおいても同様の傾向を示し、ダイオードが形成されている本発明の高耐圧半導体デバイスは、Ｖｔ変動量が増加しない。
また、各トランジスタ間における、ゲート電極３２がゲート絶縁膜３１と接している部分の面積と、前記ゲート電極３２上に形成されるコンタクトホールの総開口面積と、の面積比の差が、−５．０％〜５．０％であることがより好ましい態様として挙げられる。前記範囲にあると、コンタクトホール形成時におけるプラズマダメージが原因であるトランジスタ間のＶｔ変動量のバラツキが抑えられ、高耐圧半導体デバイスの誤作動を抑制することができる。
ここで、「面積比の誤差」、「総開口面積」とは、前記と同義である。
また、各トランジスタ間における、ゲート電極３２がゲート絶縁膜３１と接している部分の面積と、前記ゲート電極３２上に形成されるコンタクトホールの総開口面積と、の面積比の差が、−５．０％〜５．０％であることがより好ましい態様として挙げられる。前記範囲にあると、コンタクトホール形成時におけるプラズマダメージが原因であるトランジスタ間のＶｔ変動量のバラツキが抑えられ、高耐圧半導体デバイスの誤作動を抑制することができる。
ここで、「面積比の誤差」、「総開口面積」とは、前記と同義である。
なお、図２では、ゲート電極上のコンタクト３６がアクティブ領域に位置するように記載しているが、本発明の高耐圧半導体デバイスでは、前記ソース領域３３、ドレイン領域３４、及びゲート絶縁膜下部のＮチャネル領域７２からなるアクティブ領域以外の領域までゲート電極１７を引き出し、引き出された電極３２上にコンタクト３６が形成されていることが好ましい態様として挙げられる。
図２中のゲート絶縁膜３１としては、ＳｉＯ２、酸窒化膜等の従来の酸化物を用いることができる。ゲート電極３２としては、Ｐｏｌｙ−Ｓｉ、ＷＳｉＸ、Ｗ等の従来の金属を用いることができる。コンタクト３６、第１ＶＩＡホール３８、第２ＶＩＡホール４０としては、Ｐｏｌｙ−Ｓｉ、Ａｌ、Ｗ、Ｃｕ等の従来の金属を用いることができる。第１メタル配線３７Ａ、第１メタル配線３７Ｂ、第１メタル配線３７Ｃ、第２メタル配線３９、第３メタル配線４１としては、Ａｌ−Ｃｕ合金、Ａｌ−Ｃｕ−Ｓｉ、Ｃｕ等の従来の合金を用いることができる。中間膜４２、層間膜４３、層間膜４４としては、ＳｉＯ２等の従来の酸化物を用いることができる。
ゲート絶縁膜３１の膜厚については、図６にＮＭＯＳトランジスタのＶｔ変動量が記載されているが、ＰＭＯＳトランジスタについても同様の傾向を示すことから、ＶＩＡホール形成時におけるプラズマダメージ、及びコンタクトホール形成時におけるプラズマダメージを抑制することができる本発明の高耐圧半導体デバイスは、ゲート絶縁膜３１の膜厚が３５０Å以上の時に本発明の効果を奏することができる。また、ゲート絶縁膜３１の膜厚は、３５０Å以上であれば、用途により適宜変更することができる。
コンタクト３６を形成する際のコンタクトホール、第１ＶＩＡホール３８、及び第２ＶＩＡホール４０の形成は、プラズマエッチング等により行うことができる。プラズマエッチングの条件としては、ＣＦ４、Ｃ４Ｆ８、Ｃ５Ｆ８、ＣＨＦ３等のＣＦ系ガス、Ａｒ、及びＯ２の混合ガス等の従来のエッチングガスを用いてエッチングを行うことができる。
ソース領域３３、ドレイン領域３４、Ｐ＋拡散層３５は、イオン注入法等従来の方法により形成することができる。
ゲート絶縁膜３１の膜厚については、図６にＮＭＯＳトランジスタのＶｔ変動量が記載されているが、ＰＭＯＳトランジスタについても同様の傾向を示すことから、ＶＩＡホール形成時におけるプラズマダメージ、及びコンタクトホール形成時におけるプラズマダメージを抑制することができる本発明の高耐圧半導体デバイスは、ゲート絶縁膜３１の膜厚が３５０Å以上の時に本発明の効果を奏することができる。また、ゲート絶縁膜３１の膜厚は、３５０Å以上であれば、用途により適宜変更することができる。
コンタクト３６を形成する際のコンタクトホール、第１ＶＩＡホール３８、及び第２ＶＩＡホール４０の形成は、プラズマエッチング等により行うことができる。プラズマエッチングの条件としては、ＣＦ４、Ｃ４Ｆ８、Ｃ５Ｆ８、ＣＨＦ３等のＣＦ系ガス、Ａｒ、及びＯ２の混合ガス等の従来のエッチングガスを用いてエッチングを行うことができる。
ソース領域３３、ドレイン領域３４、Ｐ＋拡散層３５は、イオン注入法等従来の方法により形成することができる。
また、図２に記載のＰＭＯＳトランジスタを用いた高耐圧半導体デバイスのゲート電極３２は、コンタクト３６、第１メタル配線３７Ｂを介してＮ＋拡散層３５と直接接続している。これは、第１ＶＩＡホール形成時に発生する電流をゲート電極３２に流さないためであり、これにより、ゲート絶縁膜３１のＶｔ変動量を抑制することができる。
なお、図２では、ゲート電極上のコンタクト３６がアクティブ領域に位置するように記載しているが、本発明の高耐圧半導体デバイスでは、前記ソース領域３３、ドレイン領域３４、及びゲート絶縁膜下部のＮチャネル領域７２からなるアクティブ領域以外の領域であり、且つゲート電極３２上にコンタクト３６が形成されていることが好ましい態様として挙げられる。
なお、図２では、ゲート電極上のコンタクト３６がアクティブ領域に位置するように記載しているが、本発明の高耐圧半導体デバイスでは、前記ソース領域３３、ドレイン領域３４、及びゲート絶縁膜下部のＮチャネル領域７２からなるアクティブ領域以外の領域であり、且つゲート電極３２上にコンタクト３６が形成されていることが好ましい態様として挙げられる。
［ＮＭＯＳトランジスタにおける第１ＶＩＡホールエッチング工程での順方向ダイオードの動作］
図３には、本発明のＰＭＯＳトランジスタを用いた高耐圧半導体デバイスにおいて、第１ＶＩＡホールエッチング工程での動作を示す。
図３には、本発明のＰＭＯＳトランジスタを用いた高耐圧半導体デバイスにおいて、第１ＶＩＡホールエッチング工程での動作を示す。
本発明のＮＭＯＳトランジスタを用いた高耐圧半導体デバイスは、図３に示すように、Ｐウェル領域４５上にゲート絶縁膜４６、ゲート電極４７が形成され、ゲート電極４７の両側においてＰウェル領域４５の表面に、ソース領域４８、及びドレイン領域４９が形成され、該ソース領域４８、ドレイン領域４９、及びゲート絶縁膜４６下部のＰチャネル領域７３からなるアクティブ領域以外の領域に、Ｎ＋拡散層５０を設け、ダイオードが形成される。
次に、ゲート電極４７が形成されている基板上に中間膜５４を堆積させ、プラズマエッチング等の方法によりコンタクトホールを形成後、コンタクト５１を設ける。
ソース領域４８はコンタクト５１を介して第１メタル配線５２Ａに接続され、ドレイン領域４９はコンタクト５１を介して第１メタル配線５２Ｃに接続され、ゲート電極４７、及びＮ＋拡散層５０はコンタクト５１を介して第１メタル配線５２Ｂに接続される。
第１メタル配線５２Ａ、第１メタル配線５２Ｂ、及び第１メタル配線５２Ｃ上に第１ＶＩＡホール５３が形成されている。
ゲート電極４７と、第１メタル配線５２Ａ、第１メタル配線５２Ｂ、及び第１メタル配線５２Ｃは中間膜５４により絶縁され、第１メタル配線５２Ａ、第１メタル配線５２Ｂ、及び第１メタル配線５２Ｃと第１ＶＩＡホール５３は第１層間膜５５で覆われている。
また、本発明の高耐圧半導体デバイスにおいて、ゲート電極４７はコンタクト５１、第１メタル配線５２Ｂを介して順方向ダイオード５７と直接接続している。
次に、ゲート電極４７が形成されている基板上に中間膜５４を堆積させ、プラズマエッチング等の方法によりコンタクトホールを形成後、コンタクト５１を設ける。
ソース領域４８はコンタクト５１を介して第１メタル配線５２Ａに接続され、ドレイン領域４９はコンタクト５１を介して第１メタル配線５２Ｃに接続され、ゲート電極４７、及びＮ＋拡散層５０はコンタクト５１を介して第１メタル配線５２Ｂに接続される。
第１メタル配線５２Ａ、第１メタル配線５２Ｂ、及び第１メタル配線５２Ｃ上に第１ＶＩＡホール５３が形成されている。
ゲート電極４７と、第１メタル配線５２Ａ、第１メタル配線５２Ｂ、及び第１メタル配線５２Ｃは中間膜５４により絶縁され、第１メタル配線５２Ａ、第１メタル配線５２Ｂ、及び第１メタル配線５２Ｃと第１ＶＩＡホール５３は第１層間膜５５で覆われている。
また、本発明の高耐圧半導体デバイスにおいて、ゲート電極４７はコンタクト５１、第１メタル配線５２Ｂを介して順方向ダイオード５７と直接接続している。
プラズマエッチング時に発生する電流５６は、順方向ダイオード５７から進入し、順方向ダイオード５７上のコンタクト５１、第１メタル配線５２Ｂ、の順に通過する。従って、プラズマエッチング時に発生した電流がゲート電極４７を通過することはないため、Ｖｔ変動量の原因であるプラズマダメージの影響を回避することができる。
［ＰＭＯＳトランジスタにおける第１ＶＩＡホールエッチング工程での順方向ダイオードの動作］
図４には、本発明の高耐圧半導体デバイスにおいて、ＰＭＯＳトランジスタにおける第１ＶＩＡホールエッチング工程での動作を示す。
図４には、本発明の高耐圧半導体デバイスにおいて、ＰＭＯＳトランジスタにおける第１ＶＩＡホールエッチング工程での動作を示す。
本発明の高耐圧半導体デバイスは、図４に示すように、Ｎウェル領域５８上にゲート絶縁膜５９、ゲート電極６０が形成され、ゲート電極６０の両側においてＮウェル領域５８の表面に、ソース領域６１、及びドレイン領域６２が形成され、該ソース領域６１、ドレイン領域６２、及びゲート絶縁膜５９下部のＮチャネル領域７４からなるアクティブ領域以外の領域に、Ｐ＋拡散層６３を設け、順方向ダイオード７０が形成される。
次に、ゲート電極６０が形成されている基板上に中間膜６７を堆積させ、プラズマエッチング等の方法によりコンタクトホールを形成後、コンタクト６４を設ける。
ソース領域６１はコンタクト６４を介して第１メタル配線６５Ａに接続され、ドレイン領域６２はコンタクト６４を介して第１メタル配線６５Ｃに接続され、ゲート電極６０、及びＰ＋拡散層６３はコンタクト６４を介して第１メタル配線６５Ｂに接続される。
第１メタル配線６５Ａ、第１メタル配線６５Ｂ、及び第１メタル配線６５Ｃ上に第１ＶＩＡホール６６が形成されている。また、ゲート電極６０と、第１メタル配線６５Ａ、第１メタル配線６５Ｂ、及び第１メタル配線６５Ｃは中間膜６７により絶縁され、第１メタル配線６５Ａ、第１メタル配線６５Ｂ、及び第１メタル配線６５Ｃと第１ＶＩＡホール６６は第１層間膜６８で覆われている。
また、本発明の高耐圧半導体デバイスは、ゲート電極６０は、コンタクト６４、第１メタル配線６５ｂを介して順方向ダイオード７０と接続している。
次に、ゲート電極６０が形成されている基板上に中間膜６７を堆積させ、プラズマエッチング等の方法によりコンタクトホールを形成後、コンタクト６４を設ける。
ソース領域６１はコンタクト６４を介して第１メタル配線６５Ａに接続され、ドレイン領域６２はコンタクト６４を介して第１メタル配線６５Ｃに接続され、ゲート電極６０、及びＰ＋拡散層６３はコンタクト６４を介して第１メタル配線６５Ｂに接続される。
第１メタル配線６５Ａ、第１メタル配線６５Ｂ、及び第１メタル配線６５Ｃ上に第１ＶＩＡホール６６が形成されている。また、ゲート電極６０と、第１メタル配線６５Ａ、第１メタル配線６５Ｂ、及び第１メタル配線６５Ｃは中間膜６７により絶縁され、第１メタル配線６５Ａ、第１メタル配線６５Ｂ、及び第１メタル配線６５Ｃと第１ＶＩＡホール６６は第１層間膜６８で覆われている。
また、本発明の高耐圧半導体デバイスは、ゲート電極６０は、コンタクト６４、第１メタル配線６５ｂを介して順方向ダイオード７０と接続している。
プラズマエッチング時に発生する電流６９は、ゲート電極６０上の第１メタル配線６５Ｂから進入し、コンタクト６４、順方向ダイオード７０、の順に通過する。従って、プラズマエッチング時に発生した電流がゲート電極６０を通過することはないため、Ｖｔ変動量の原因であるプラズマダメージの影響を回避することができる。
本実施例では、第１ＶＩＡホールの形成時におけるプラズマダメージを順方向ダイオードにより回避することができるため、トランジスタのＶｔ変動量を抑制している。また、コンタクトホール形成時に発生するプラズマダメージによるＶｔ変動量をトランジスタ間で均一化し、Ｖｔ閾値のトランジスタ間のバラツキによる高耐圧半導体デバイスの動作不具合を回避している。
なお、上記の実施形態における本発明の高耐圧半導体デバイス、及びその製造方法においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
１６、３１、４６、５９、７６ ゲート絶縁膜
１７、３２、４７、６０、７７ ゲート電極
１８、３３、４８、６１、７８ ソース領域
１９、３４、４９、６２、７９ ドレイン領域
２１、３６、５１、６４、８０ コンタクト
２２Ａ、２２Ｂ、２２Ｃ、３７Ａ、３７Ｂ、３７Ｃ、５２Ａ、５２Ｂ、５２Ｃ、６５Ａ、６５Ｂ、６５Ｃ、８１ 第１メタル配線
２３、３８、５３、６６、８２ 第１ＶＩＡホール
２４、３９、８３ 第２メタル配線
２５、４０、８４ 第２ＶＩＡホール
２６、４１、８５ 第３メタル配線
２７、４２、５４、６７、８６ 中間膜
２８、４３、５５、６８、８７ 第１層間膜
２９、４４、８８ 第２層間膜
１５、４５ Ｐウェル領域
３０、５８ Ｎウェル領域
２０、５０ Ｎ＋拡散層
３５，６３ Ｐ＋拡散層
５６、６９ 電流
５７、７０ 順方向ダイオード
７１、７３ Ｐチャネル領域
７２、７４ Ｎチャネル領域
７５ 半導体基板
１７、３２、４７、６０、７７ ゲート電極
１８、３３、４８、６１、７８ ソース領域
１９、３４、４９、６２、７９ ドレイン領域
２１、３６、５１、６４、８０ コンタクト
２２Ａ、２２Ｂ、２２Ｃ、３７Ａ、３７Ｂ、３７Ｃ、５２Ａ、５２Ｂ、５２Ｃ、６５Ａ、６５Ｂ、６５Ｃ、８１ 第１メタル配線
２３、３８、５３、６６、８２ 第１ＶＩＡホール
２４、３９、８３ 第２メタル配線
２５、４０、８４ 第２ＶＩＡホール
２６、４１、８５ 第３メタル配線
２７、４２、５４、６７、８６ 中間膜
２８、４３、５５、６８、８７ 第１層間膜
２９、４４、８８ 第２層間膜
１５、４５ Ｐウェル領域
３０、５８ Ｎウェル領域
２０、５０ Ｎ＋拡散層
３５，６３ Ｐ＋拡散層
５６、６９ 電流
５７、７０ 順方向ダイオード
７１、７３ Ｐチャネル領域
７２、７４ Ｎチャネル領域
７５ 半導体基板
Claims (4)
- 半導体基板上に形成された膜厚が３５０Å以上のゲート絶縁膜を有するトランジスタのゲート電極と、
半導体基板の表層領域に形成された第１導電型ウェル領域と前記半導体基板の表層領域であって前記ウェル領域上に形成された第２導電型の拡散層とからなるダイオードと、
がそれぞれの上に形成されたコンタクトを介して、前記コンタクトに直接接続された配線により電気的に接続されていることを特徴とする高耐圧半導体デバイス。 - 半導体基板と、
前記半導体基板の表層領域に形成された第１導電型のチャネル領域と、前記チャネル領域の両側に形成された第２導電型のソース領域及びドレイン領域と、前記チャネル領域上に形成された膜厚３５０Å以上のゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有するトランジスタと、
前記半導体基板の表層領域に形成された第１導電型のウェル領域と、前記半導体基板の表層領域であって前記ウェル領域上に形成された第２導電型の拡散層と、からなるダイオードと、
前記ゲート電極上及び前記第２導電型の拡散層上にそれぞれ形成されたコンタクトと、
前記各コンタクト上の同一の配線層に形成された、前記各コンタクト同士を電気的に接続する配線と、
を有することを特徴とする高耐圧半導体デバイス。 - 前記３５０Å以上のゲート酸化膜を有する各トランジスタ間の、ゲート電極がゲート絶縁膜と接している部分の面積と、前記ゲート電極上に形成されるコンタクトホールの総開口面積と、の面積比の差が、−５．０％〜５．０％であることを特徴とする請求項１又は請求項２に記載の高耐圧半導体デバイス。
- 第１導電型のトランジスタ形成領域と、第１導電型のダイオード形成領域とを有する半導体基板を準備する工程と、
前記トランジスタ形成領域の前記半導体基板の表層領域に第１導電型のチャネル領域を形成し、前記チャネル領域上に膜厚３５０Å以上のゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記チャネル領域の両側に第２導電型のソース領域及びドレイン領域を形成することにより、トランジスタを形成する工程と、
前記ダイオード形成領域の前記半導体基板の表層領域に第２導電型の拡散層を形成することによりダイオードを形成する工程と、
前記ゲート電極上及び前記第２導電型の拡散層上にそれぞれコンタクトを形成する工程と、
前記各コンタクト上の同一の配線層に、前記各コンタクトを電気的に接続する配線を形成する工程と、を有することを特徴とする高耐圧半導体デバイスの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006305991A JP2008124225A (ja) | 2006-11-10 | 2006-11-10 | 高耐圧半導体デバイス、及び高耐圧半導体デバイスの製造方法 |
| KR1020070103450A KR20080042682A (ko) | 2006-11-10 | 2007-10-15 | 고내압 반도체 디바이스 및 고내압 반도체 디바이스의 제조방법 |
| US11/875,023 US20080111192A1 (en) | 2006-11-10 | 2007-10-19 | High-voltage-withstanding semiconductor device and fabrication method thereof |
| CN2007101633622A CN101179075B (zh) | 2006-11-10 | 2007-10-19 | 高耐压半导体器件及高耐压半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006305991A JP2008124225A (ja) | 2006-11-10 | 2006-11-10 | 高耐圧半導体デバイス、及び高耐圧半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008124225A true JP2008124225A (ja) | 2008-05-29 |
Family
ID=39368404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006305991A Pending JP2008124225A (ja) | 2006-11-10 | 2006-11-10 | 高耐圧半導体デバイス、及び高耐圧半導体デバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20080111192A1 (ja) |
| JP (1) | JP2008124225A (ja) |
| KR (1) | KR20080042682A (ja) |
| CN (1) | CN101179075B (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3443355B2 (ja) * | 1999-03-12 | 2003-09-02 | 三洋電機株式会社 | 半導体装置の製造方法 |
-
2006
- 2006-11-10 JP JP2006305991A patent/JP2008124225A/ja active Pending
-
2007
- 2007-10-15 KR KR1020070103450A patent/KR20080042682A/ko not_active Application Discontinuation
- 2007-10-19 CN CN2007101633622A patent/CN101179075B/zh not_active Expired - Fee Related
- 2007-10-19 US US11/875,023 patent/US20080111192A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20080111192A1 (en) | 2008-05-15 |
| CN101179075B (zh) | 2011-06-29 |
| KR20080042682A (ko) | 2008-05-15 |
| CN101179075A (zh) | 2008-05-14 |
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